JP2014186197A - 電気光学装置、電子機器 - Google Patents
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Abstract
【課題】簡素な構成で画素回路の欠陥を検出可能な電気光学装置、及び該電気光学装置を備えた電子機器を提供すること。
【解決手段】電気光学装置としての液晶装置100は、トランジスターと、トランジスターに第1コンタクト部を介して電気的に接続された画素電極とを含む画素回路と、画素回路を有する画素Pが複数配置された画素領域Eの対向する2辺部に沿った位置に、画素電極と同じ第1配線層に形成された検査用電極を含むTEGパターン80と、第1配線層よりも下層の第2配線層に形成され、検査用電極に第2コンタクト部を介して電気的に接続された一対の引き回し配線と、を備え、第1コンタクト部の層構成と第2コンタクト部の層構成とが同じであることを特徴とする。
【選択図】図2
【解決手段】電気光学装置としての液晶装置100は、トランジスターと、トランジスターに第1コンタクト部を介して電気的に接続された画素電極とを含む画素回路と、画素回路を有する画素Pが複数配置された画素領域Eの対向する2辺部に沿った位置に、画素電極と同じ第1配線層に形成された検査用電極を含むTEGパターン80と、第1配線層よりも下層の第2配線層に形成され、検査用電極に第2コンタクト部を介して電気的に接続された一対の引き回し配線と、を備え、第1コンタクト部の層構成と第2コンタクト部の層構成とが同じであることを特徴とする。
【選択図】図2
Description
本発明は、電気光学装置、該電気光学装置を備えた電子機器に関する。詳しくは、電気光学装置の画素回路における機能の検出手段に関する。
電気光学装置として、絵素電極と、絵素電極に接続されたスイッチング素子とを有するアクティブマトリックス駆動方式の液晶表示装置が挙げられる。
このような液晶表示装置の製造方法として、絵素電極を複数絵素ごとにブロック化し、且つ同一ブロック内の絵素電極を連結部を介して相互に連通した状態にパターン形成する工程と、該ブロックごとに電気特性を測定してブロック全体の良否を判定する工程と、不良と判断されたブロックの連結部を順次切断し、その都度電気特性を測定して不良箇所を検出する工程と、不良箇所を修正する修正工程とを含む液晶表示装置の製造方法が開示されている(特許文献1)。
上記特許文献1の液晶表示装置の製造方法によれば、製造途中で絵素の欠陥部の検出、修正を可能とし、これにより生産性及び歩留まりの向上が図れ、またコストを低減できるとしている。
このような液晶表示装置の製造方法として、絵素電極を複数絵素ごとにブロック化し、且つ同一ブロック内の絵素電極を連結部を介して相互に連通した状態にパターン形成する工程と、該ブロックごとに電気特性を測定してブロック全体の良否を判定する工程と、不良と判断されたブロックの連結部を順次切断し、その都度電気特性を測定して不良箇所を検出する工程と、不良箇所を修正する修正工程とを含む液晶表示装置の製造方法が開示されている(特許文献1)。
上記特許文献1の液晶表示装置の製造方法によれば、製造途中で絵素の欠陥部の検出、修正を可能とし、これにより生産性及び歩留まりの向上が図れ、またコストを低減できるとしている。
しかしながら、上記特許文献1の液晶表示装置の製造方法では、複数の絵素電極をブロック化する工程と、ブロック化された絵素電極を電気的に独立化するために連結部を切断する工程とが必要であり、製造プロセスが複雑となって、必ずしも生産性の向上が図れるとは言い難い。したがって、絵素の欠陥部をより簡素な方法で検出可能であることが望まれているという課題があった。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
[適用例1]本適用例に係わる電気光学装置は、基板と、前記基板上に形成された、トランジスターと、前記トランジスターに第1コンタクト部を介して電気的に接続された画素電極とを含む画素回路と、複数の前記画素回路が配置された画素領域の少なくとも1辺部に沿った位置に、前記画素電極と同じ第1配線層に形成された検査用電極を含むTEGパターンと、前記第1配線層よりも下層の第2配線層に形成され、前記検査用電極に第2コンタクト部を介して電気的に接続された一対の引き回し配線と、を備え、前記基板上において、前記第1コンタクト部の層構成と前記第2コンタクト部の層構成とが同じであることを特徴とする。
本適用例によれば、基板上において、第1コンタクト部の層構成と第2コンタクト部の層構成とが同じであるため、検査用電極を含むTEGパターンの電気抵抗を計測することにより、第1コンタクト部を介して接続されたトランジスターと画素電極との間の電気的な接続状態が正常か否かを検出することができる。つまり、特許文献1のように画素電極を連結したり、再び電気的に独立化させたりする必要が無いので、簡素な構成で、画素回路の欠陥を製造プロセスにおいて検出可能な電気光学装置を提供できる。
[適用例2]上記適用例に係わる電気光学装置において、前記TEGパターンは、複数の前記検査用電極と、前記第1配線層と前記第2配線層との間の配線層に、前記第2コンタクト部を介して複数の前記検査用電極を電気的に直列に接続させる中継電極とを含み、前記一対の引き回し配線は、前記中継電極に電気的に接続されていることを特徴とする。
この構成によれば、TEGパターンは中継電極を介して直列に接続された複数の検査用電極を含む。したがって、直列に接続された複数の検査用電極を含むTEGパターンの電気抵抗を計測することにより画素回路の欠陥を検出するので、1つの検査用電極を利用する場合に比べて、該欠陥の検出精度を向上させることができる。
この構成によれば、TEGパターンは中継電極を介して直列に接続された複数の検査用電極を含む。したがって、直列に接続された複数の検査用電極を含むTEGパターンの電気抵抗を計測することにより画素回路の欠陥を検出するので、1つの検査用電極を利用する場合に比べて、該欠陥の検出精度を向上させることができる。
[適用例3]上記適用例に係わる電気光学装置において、前記第1コンタクト部及び前記第2コンタクト部は、前記第1配線層に接する層間絶縁膜を貫通する柱状のコンタクト部であることを特徴とする。
この構成によれば、柱状である第1コンタクト部の接続信頼性を、同じく柱状である第2コンタクト部を含むTEGパターンを用いて検出することができる。
この構成によれば、柱状である第1コンタクト部の接続信頼性を、同じく柱状である第2コンタクト部を含むTEGパターンを用いて検出することができる。
[適用例4]上記適用例に係わる電気光学装置において、前記検査用電極は、前記画素電極と同じ導電膜を用いて、前記画素電極とほぼ同じ大きさで形成されていることが好ましい。
この構成によれば、画素電極や検査用電極を覆う例えば配向膜などの表面状態が画素領域とその周辺部とで変化し難い。したがって、配向膜などの表面状態に起因して、表示品質が低下することを抑制することができる。
この構成によれば、画素電極や検査用電極を覆う例えば配向膜などの表面状態が画素領域とその周辺部とで変化し難い。したがって、配向膜などの表面状態に起因して、表示品質が低下することを抑制することができる。
[適用例5]上記適用例に係わる電気光学装置において、前記基板上に形成された複数の外部接続用端子を有し、前記一対の引き回し配線のうちの一方は、前記複数の外部接続用端子のうち固定電位が供給される外部接続用端子に電気的に接続されていることが好ましい。
この構成によれば、TEGパターンの電気抵抗を計測する際に、検査用電極に電位が与えられても、いずれは固定電位にすることが可能となる。すなわち、検査用電極が固定電位以外の電位で保持されることに起因する表示品質の低下を抑制することができる。
この構成によれば、TEGパターンの電気抵抗を計測する際に、検査用電極に電位が与えられても、いずれは固定電位にすることが可能となる。すなわち、検査用電極が固定電位以外の電位で保持されることに起因する表示品質の低下を抑制することができる。
[適用例6]上記適用例に係わる電気光学装置において、前記画素領域の四辺部のうち少なくとも対向する2辺部に沿った位置に形成された複数の前記TEGパターンを備え、前記複数の前記TEGパターンが直列に接続されていることが好ましい。
この構成によれば、1つのTEGパターンを用いて画素回路の欠陥を検出する場合に比べて、複数のTEGパターンを用いるので、画素回路の欠陥の検出精度をさらに向上させることができる。
この構成によれば、1つのTEGパターンを用いて画素回路の欠陥を検出する場合に比べて、複数のTEGパターンを用いるので、画素回路の欠陥の検出精度をさらに向上させることができる。
[適用例7]上記適用例に係わる電気光学装置であって、前記画素領域の四辺部に沿った位置において、前記検査用電極に隣り合って形成されたダミーパターンを相互に連結させた連結ダミーパターンを有し、前記連結ダミーパターンに固定電位が与えられることが好ましい。
この構成によれば、画素領域の四辺部に沿った位置に固定電位に接続された連結ダミーパターンを有しているので、ダミーパターンに隣り合う検査用電極が仮に固定電位以外の電位になったことに起因する表示不具合を目立ち難くすることができる。
この構成によれば、画素領域の四辺部に沿った位置に固定電位に接続された連結ダミーパターンを有しているので、ダミーパターンに隣り合う検査用電極が仮に固定電位以外の電位になったことに起因する表示不具合を目立ち難くすることができる。
[適用例8]上記適用例に係わる電気光学装置において、前記ダミーパターンは、前記画素電極と同じ大きさであることが好ましい。
この構成によれば、画素電極、検査用電極、ダミーパターンを覆う例えば配向膜などの表面状態が画素領域とその周辺部とで変化し難い。したがって、配向膜などの表面状態に起因して、表示品質が低下することを抑制することができる。
この構成によれば、画素電極、検査用電極、ダミーパターンを覆う例えば配向膜などの表面状態が画素領域とその周辺部とで変化し難い。したがって、配向膜などの表面状態に起因して、表示品質が低下することを抑制することができる。
[適用例9]上記適用例に係わる電気光学装置において、複数の前記検査用電極及び前記連結ダミーパターンは、前記画素領域を囲んで設けられた遮光性の見切り部と平面視で重なっていることが好ましい。
この構成によれば、検査用電極及び連結ダミーパターンが設けられた部分において、表示不具合が発生したとしても見切り部によって遮光されるので、表示不具合が目立ち難い電気光学装置を提供できる。
この構成によれば、検査用電極及び連結ダミーパターンが設けられた部分において、表示不具合が発生したとしても見切り部によって遮光されるので、表示不具合が目立ち難い電気光学装置を提供できる。
[適用例10]本適用例に係わる電子機器は、上記適用例の電気光学装置を備えたことを特徴とする。
本適用例によれば、画素回路の欠陥が予め検出され、高い信頼性品質を有する電子機器を提供することができる。
本適用例によれば、画素回路の欠陥が予め検出され、高い信頼性品質を有する電子機器を提供することができる。
以下、本発明を具体化した実施形態について図面に従って説明する。なお、使用する図面は、説明する部分が認識可能な状態となるように、適宜拡大または縮小して表示している。
なお、以下の形態において、例えば「基板上に」と記載された場合、基板の上に接するように配置される場合、または基板の上に他の構成物を介して配置される場合、または基板の上に一部が接するように配置され、一部が他の構成物を介して配置される場合を表すものとする。
(第1実施形態)
本実施形態では、電気光学装置として、薄膜トランジスターを画素のスイッチング素子として備えたアクティブマトリックス型の液晶装置を例に挙げて説明する。この液晶装置は、例えば後述する投射型表示装置(液晶プロジェクター)の光変調素子(液晶ライトバルブ)として好適に用いることができるものである。
本実施形態では、電気光学装置として、薄膜トランジスターを画素のスイッチング素子として備えたアクティブマトリックス型の液晶装置を例に挙げて説明する。この液晶装置は、例えば後述する投射型表示装置(液晶プロジェクター)の光変調素子(液晶ライトバルブ)として好適に用いることができるものである。
<液晶装置>
まず、本実施形態の電気光学装置としての液晶装置について図1〜図4を参照して説明する。図1(a)は液晶装置の構成を示す概略平面図、図1(b)は図1(a)のH−H’線で切った液晶装置の構造を示す概略断面図、図2は液晶装置の電気的な構成を示す回路図、図3は画素回路の電気的な構成を示す等価回路図、図4は液晶装置における画素の構造を示す概略断面図である。
まず、本実施形態の電気光学装置としての液晶装置について図1〜図4を参照して説明する。図1(a)は液晶装置の構成を示す概略平面図、図1(b)は図1(a)のH−H’線で切った液晶装置の構造を示す概略断面図、図2は液晶装置の電気的な構成を示す回路図、図3は画素回路の電気的な構成を示す等価回路図、図4は液晶装置における画素の構造を示す概略断面図である。
図1(a)及び(b)に示すように、本実施形態の電気光学装置としての液晶装置100は、対向配置された第1基板としての素子基板10及び第2基板としての対向基板20と、これら一対の基板によって挟持された液晶層50とを有する。素子基板10の基材10s及び対向基板20の基材20sは、透明な例えば石英基板やガラス基板が用いられている。
素子基板10は対向基板20よりも大きく、両基板は、対向基板20の外周に沿って配置されたシール材40を介して間隔をおいて接着され、その間隔に正または負の誘電異方性を有する液晶が封入されて液晶層50を構成している。シール材40は、例えば熱硬化性又は紫外線硬化性のエポキシ樹脂などの接着剤が採用されている。シール材40には、一対の基板の間隔を一定に保持するためのスペーサー(図示省略)が混入されている。
シール材40の内側に複数の画素Pが配列した画素領域Eが設けられている。また、シール材40と画素領域Eとの間に画素領域Eを取り囲んで見切り部21が設けられている。見切り部21は、例えば遮光性の金属あるいは金属酸化物などからなる。なお、画素領域Eは、表示に寄与する複数の画素Pに加えて、複数の画素Pを囲むように配置されたダミー画素を含むとしてもよい。また、図1では図示省略したが、画素領域Eにおいて複数の画素Pをそれぞれ平面的に区分する遮光部(ブラックマトリックス;BM)が対向基板20に設けられている。
素子基板10には、複数の外部接続用端子104が設けられている。複数の外部接続用端子104が配列した第1辺部に沿ったシール材40と該第1辺部との間にデータ線駆動回路101が設けられている。データ線駆動回路101と画素領域Eとの間であって、シール材40が配置された部分よりも内側にサンプリング回路70が設けられている。また、該第1辺部に対向する第2辺部に沿ったシール材40と画素領域Eとの間に検査回路103が設けられている。さらに、該第1辺部と直交し互いに対向する第3及び第4辺部に沿ったシール材40と画素領域Eとの間に走査線駆動回路102が設けられている。第2辺部に沿ったシール材40と検査回路103との間には、2つの走査線駆動回路102を繋ぐ複数の配線105が設けられている。
これらデータ線駆動回路101、走査線駆動回路102に繋がる配線は、該第1辺部に沿って配列した複数の外部接続用端子104に接続されている。以降、該第1辺部に沿った方向をX方向とし、該第1辺部と直交し互いに対向する第3及び第4辺部に沿った方向をY方向として説明する。
データ線駆動回路101、走査線駆動回路102、検査回路103、サンプリング回路70は、画素Pの画素回路を駆動制御する周辺回路である。画素回路、周辺回路については後述する。
図1(b)に示すように、素子基板10の液晶層50側の表面には、画素Pごとに設けられた透光性の画素電極15及びスイッチング素子である薄膜トランジスター(Thin Film Transistor、以降、TFTと呼称する)30と、信号配線と、これらを覆う配向膜18とが形成されている。また、TFT30における半導体層に光が入射してスイッチング動作が不安定になることを防ぐ遮光構造が採用されている。本発明における基板としての素子基板10は、少なくとも基材10sと、基材10s上に形成された画素電極15、TFT30、信号配線、配向膜18を含むものである。
対向基板20の液晶層50側の表面には、見切り部21と、これを覆うように成膜された平坦化層22と、平坦化層22を覆うように設けられた共通電極23と、共通電極23を覆う配向膜24とが設けられている。対向基板20は、少なくとも基材20sと、基材20s上に形成された見切り部21、共通電極23、配向膜24を含むものである。
見切り部21は、図1(a)に示すように画素領域Eを取り囲むと共に、平面的に走査線駆動回路102、検査回路103、サンプリング回路70と重なる位置に設けられている。これにより対向基板20側からこれらの周辺回路に入射する光を遮蔽して、周辺回路が光によって誤動作することを防止する役目を果たしている。また、不必要な迷光が画素領域Eに入射しないように遮蔽して、画素領域Eの表示における高いコントラストを確保している。
平坦化層22は、例えば酸化シリコンなどの無機材料からなり、光透過性を有して見切り部21を覆うように設けられている。このような平坦化層22の形成方法としては、例えばプラズマCVD法などを用いて成膜する方法が挙げられる。
共通電極23は、例えばITO(Indium Tin Oxide)などの透明導電膜からなり、平坦化層22を覆うと共に、図1(a)に示すように対向基板20の四隅に設けられた上下導通部106により素子基板10側の配線に電気的に接続している。
画素電極15を覆う配向膜18及び共通電極23を覆う配向膜24は、液晶装置100の光学設計に基づいて選定される。例えば、ポリイミドなどの有機材料を成膜して、その表面をラビングすることにより、正の誘電異方性を有する液晶分子に対して略水平配向処理が施された有機配向膜や、気相成長法を用いてSiOx(酸化シリコン)などの無機材料を成膜して、負の誘電異方性を有する液晶分子に対して略垂直配向させた無機配向膜が挙げられる。本実施形態では、配向膜18及び配向膜24として上記無機配向膜が採用されている。
このような液晶装置100は透過型であって、電圧無印加状態で画素Pの透過率が最大となるノーマリーホワイトモードや、電圧無印加状態で画素Pの透過率が最小となるノーマリーブラックモードの光学設計が採用される。素子基板10と対向基板20とを含む液晶パネル110の光の入射側と射出側とにそれぞれ偏光素子が光学設計に応じて配置されて用いられる。
次に、図2及び図3を参照して、液晶装置100の電気的な構成について説明する。図2に示すように、液晶装置100は、素子基板10上の画素領域Eを囲む周辺領域に形成された、データ線駆動回路101、走査線駆動回路102、サンプリング回路70などの周辺回路(なお、図2では検査回路103の図示を省略した)と、複数の外部接続用端子104と、を有している。さらに、外部接続用端子104に接続された、データ線駆動回路101に電源(VDDX、VSSX)や駆動用の信号(DX、CLXなど)を供給するためのデータ線駆動回路用配線114、走査線駆動回路102に電源(VDDY、VSSY)や駆動用の信号(DY、CLYなど)を供給するための走査線駆動回路用配線121、画像信号(VID1〜VID6)をサンプリング回路70を介してデータ線6aに供給するための複数の画像信号線111などを含む複数の引き回し配線を有している。
データ線駆動回路101には、外部回路から外部接続用端子104及びデータ線駆動回路用配線114を介してXクロック信号CLX(及び反転Xクロック信号CLX)、及びX開始パルス信号DXが供給される。データ線駆動回路101は、X開始パルス信号DXが入力されると、Xクロック信号CLX(及び反転Xクロック信号CLX)に基づくタイミングで、選択信号S1,S2,S3,・・・,Snを順次生成して複数の選択信号供給線113にそれぞれ出力する。
走査線駆動回路102には、外部回路から外部接続用端子104及び走査線駆動回路用配線121を介してYクロック信号CLY(及び反転Yクロック信号CLY)、Y開始パルス信号DYが供給される。走査線駆動回路102は、これらの信号に基づいて走査信号G1,・・・,Gmを順次生成して複数の走査線3aにそれぞれ出力する。
サンプリング回路70は、Nチャネル型の片チャネル型TFT、もしくは相補型のTFTから構成されたサンプリングトランジスター(以降、S−TFTと称する)71を複数備えている。互いに隣り合う6本のデータ線6aがそれぞれ接続された6個のS−TFT71のゲートは1つに纏められて1本の選択信号供給線113に接続されている。つまりデータ線駆動回路101から各選択信号S1,S2,S3,・・・,Snが6個のS−TFT71を1つの単位(系列)として供給される。1つの単位(系列)を構成する6個のS−TFT71のソースには6本の画像信号線111のうちいずれかが接続配線112を経由して接続されている。S−TFT71のドレインにはデータ線6aが接続されている。サンプリング回路70は、選択信号S1,S2,S3,・・・,Snが入力されると、1つの単位(系列)を構成する6個のS−TFT71に対応するデータ線6aに選択信号S1,S2,S3,・・・,Snに応じて画像信号(VID1〜VID6)を順次供給する。
図2に示すように、液晶装置100には、前述したように、素子基板10の中央部分を占める画素領域Eに、マトリックス状に配列された複数の画素Pを有している。
図3に示すように、複数の画素Pには、それぞれ、画素電極15と当該画素電極15をスイッチング制御するためのTFT30と、保持容量16とが形成されている。画像信号(VID1〜VID6)が供給されるデータ線6aが当該TFT30のソースに電気的に接続されている。走査信号G1,・・・,Gmが供給される走査線3aが当該TFT30のゲートに接続されている。画素電極15と保持容量16の一方の電極がTFT30のドレインに接続されている。保持容量16の他方の電極は走査線3aと並行して配置された容量線3bに接続されている。
容量線3bは、図2に示すようにX方向において画素領域Eの外側まで引き出され、容量線3bの両端が走査線駆動回路102と画素領域Eとの間においてY方向に延在する一対の接続配線131に電気的に接続されている。一対の接続配線131のそれぞれは、対向基板20の角部に設けられた4つの上下導通部106のうちX方向において対峙する上下導通部106同士を電気的に接続する一対の接続配線132に電気的に接続されている。
一対の接続配線132同士は、上下導通部106と電気的に接続された対向基板20の共通電極23を介して電気的に接続される。さらに一対の接続配線132のうちの外部接続用端子104側に位置する接続配線132は、共通電位(LCCOM)が供給される外部接続用端子104に接続されている。つまり、容量線3bには、共通電位(LCCOM)が印加される。共通電位(LCCOM)は、画像信号(VID1〜VID6)が供給されて電位が変動する画素電極15に対して、一定の電位であることから固定電位とも言う。
一対の接続配線132同士は、上下導通部106と電気的に接続された対向基板20の共通電極23を介して電気的に接続される。さらに一対の接続配線132のうちの外部接続用端子104側に位置する接続配線132は、共通電位(LCCOM)が供給される外部接続用端子104に接続されている。つまり、容量線3bには、共通電位(LCCOM)が印加される。共通電位(LCCOM)は、画像信号(VID1〜VID6)が供給されて電位が変動する画素電極15に対して、一定の電位であることから固定電位とも言う。
サンプリング回路70の6個を1つの単位(系列)としたS−TFT71に供給される選択信号S1,S2,S3,・・・,Snは、この順に順次に供給してもよいし、隣り合う6本のデータ線6aに対応するS−TFT71に対して、系列ごとに供給するようにしてもよい。なお、図2に示すように、本実施形態においては、選択信号S1,S2,S3,・・・,Snは、6相にシリアル−パラレル展開された画像信号(VID1〜VID6)のそれぞれに対応して、6本のデータ線6aの組に対してグループ(系列)ごとに供給されるよう構成されている。画像信号(VID1〜VID6)の相展開数(即ち、シリアル−パラレル展開される画像信号の系列数)に関しては、6相に限られるものでなく、例えば、9相、12相、24相など、複数相に展開された画像信号が、その展開数に対応した数を一組としたデータ線6aの組に対して供給されるように構成してもよい。
走査線3aには走査線駆動回路102から所定のタイミングでパルス的に走査信号G1,・・・,Gmが、この順に順次印加される構成となっている。前述したように、画素電極15はTFT30のドレインに電気的に接続されており、走査信号G1,・・・,GmによってTFT30が一定期間だけON状態となり、データ線6aから供給される画像信号(VID1〜VID6)が画素電極15に所定のタイミングで書き込まれる。
さらに、各画素Pに保持された画像信号(VID1〜VID6)がリークするのを防ぐために、画素電極15と共通電極23との間に形成される液晶容量と並列に保持容量16が付加されている。
さらに、各画素Pに保持された画像信号(VID1〜VID6)がリークするのを防ぐために、画素電極15と共通電極23との間に形成される液晶容量と並列に保持容量16が付加されている。
画素電極15を介して液晶層50(図1(b)参照)に書き込まれた所定レベルの画像信号(VID1〜VID6)は、対向基板20に形成された共通電極23との間で一定期間保持される。液晶層50は印加される電圧レベルにより液晶分子の配向や秩序が変化して、液晶層50を透過する光が変調され、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素Pの単位で印加された電圧に応じて入射光に対する透過率が減少して暗表示となり、ノーマリーブラックモードであれば、各画素Pの単位で印加された電圧に応じて入射光に対する透過率が増加して明表示となり、全体として液晶装置100からは画像信号(VID1〜VID6)に応じたコントラストをもつ表示光が射出され、表示が行われる。なお、画像信号(VID1〜VID6)は、液晶層50を交流駆動するために共通電位(LCCOM)に対して正の極性を有する電位パルスと負の極性を有する電位パルスとが組み合わされて構成される。上記のような液晶装置100の駆動方式は相展開駆動方式と呼ばれている。なお、液晶装置100の駆動方式は、相展開駆動方式に限定されるものではない。
また、周辺回路は、データ線駆動回路101、走査線駆動回路102、検査回路103、サンプリング回路70以外に、データ線6aに所定電圧レベルのプリチャージ信号を上記画像信号(VID1〜VID6)に先行して供給するプリチャージ回路を含むものとしてもよい。
図2に戻り、素子基板10には、X方向において画素領域Eを挟んで配置され、且つY方向において画素領域Eに沿って配置された複数のTEGパターン80が設けられている。本実施形態では、TEGパターン80は、画素領域Eの4隅に対応して4つ配置されている。また、複数(4つ)のTEGパターン80は、画素領域Eの3辺部に沿って配置された3つの接続配線82,83,84によって電気的に直列に接続されて、コンタクトチェーン80Cを構成している。画素領域Eの右下隅に対応して配置されたTEGパターン80は、引き回し配線81に電気的に接続されている。引き回し配線81は、X方向に配列する複数の外部接続用端子104の右端に設けられた検査端子(TEG)に電気的に接続されている。画素領域Eの左下隅に対応して配置されたTEGパターン80は、引き回し配線85に電気的に接続されている。引き回し配線85は、共通電位(LCCOM)が与えられる上下導通部106に繋がった接続配線132に電気的に繋がっている。つまり、直列に接続された複数(4つ)のTEGパターン80を含むコンタクトチェーン80Cの一方は引き回し配線81を介して検査端子(TEG)に接続され、他方は引き回し配線85を介して固定電位である共通電位(LCCOM)が供給される外部接続用端子104に電気的に接続されている。
複数のTEGパターン80は、図3に示した画素Pの画素回路の欠陥を検出するために、画素領域Eの対向する2辺部に沿って設けられている。画素回路の欠陥とは、TFT30と画素電極15との電気的な接続における欠陥を指す。
次に、画素Pの構造について、図4を参照して説明する。
図4に示すように、素子基板10の基材10s上には、まず走査線3aが形成される。走査線3aは、例えばAl(アルミニウム)、Ti(チタン)、Cr(クロム)、W(タングステン)、Ta(タンタル)、Mo(モリブデン)などの金属、あるいはこれらの金属のうちの少なくとも1つを用いた合金、金属シリサイド、ポリシリサイド、ナイトライド、あるいはこれらが積層されたものを用いることができ、遮光性を有している。
図4に示すように、素子基板10の基材10s上には、まず走査線3aが形成される。走査線3aは、例えばAl(アルミニウム)、Ti(チタン)、Cr(クロム)、W(タングステン)、Ta(タンタル)、Mo(モリブデン)などの金属、あるいはこれらの金属のうちの少なくとも1つを用いた合金、金属シリサイド、ポリシリサイド、ナイトライド、あるいはこれらが積層されたものを用いることができ、遮光性を有している。
走査線3aを覆うように例えば酸化シリコンなどからなる下地絶縁膜11aが形成され、下地絶縁膜11a上に島状に半導体層30aが形成される。半導体層30aは例えば多結晶シリコン膜からなり、不純物イオンが注入されて、第1ソース・ドレイン領域30s、接合領域30e、チャネル領域30c、接合領域30f、第2ソース・ドレイン領域30dを有するLDD(Lightly Doped Drain)構造が形成されている。
半導体層30aを覆うようにゲート絶縁膜11bが形成される。さらにゲート絶縁膜11bを挟んでチャネル領域30cに対向する位置にゲート電極30gが形成される。
ゲート電極30gとゲート絶縁膜11bとを覆うようにして第1層間絶縁膜11cが形成され、半導体層30aのそれぞれの端部と重なる位置にゲート絶縁膜11b、第1層間絶縁膜11cを貫通する2つのコンタクトホールCNT1,CNT2が形成される。
そして、2つのコンタクトホールCNT1,CNT2を埋めると共に第1層間絶縁膜11cを覆うようにAl(アルミニウム)やその合金などの遮光性の導電部材料を用いて導電膜を成膜し、これをパターニングすることにより、コンタクトホールCNT1を介して第1ソース・ドレイン領域30sに繋がるソース電極31及びデータ線6aが形成される。同時にコンタクトホールCNT2を介して第2ソース・ドレイン領域30dに繋がるドレイン電極32(中継電極6b)が形成される。
次に、データ線6a及び中継電極6bと第1層間絶縁膜11cを覆って第2層間絶縁膜12が形成される。第2層間絶縁膜12は、例えばシリコンの酸化物や窒化物からなり、TFT30が設けられた領域を覆うことによって生ずる表面の凹凸を平坦化する平坦化処理が施される。平坦化処理の方法としては、例えば化学的機械的研磨処理(Chemical Mechanical Polishing:CMP処理)やスピンコート処理などが挙げられる。
第2層間絶縁膜12を覆うように導電膜が形成され、これをデータ線6aに沿って複数の画素Pに跨るようにパターニングすることにより、下容量電極16aが形成される。
下容量電極16aのうち、後に形成される誘電体膜16cを介して上容量電極16bと対向する部分の外縁部を覆うようにスペーサー絶縁膜13が形成される。また、スペーサー絶縁膜13の形成時に、下容量電極16aのうちコンタクト部CNT4と重なる部分には柱状の絶縁部13bが形成される。
スペーサー絶縁膜13及び柱状の絶縁部13bを覆うと共に、下容量電極16aを覆って誘電体膜16cが成膜される。誘電体膜16cとしては、シリコン窒化膜や、酸化ハウニュウム(HfO2)、アルミナ(Al2O3)、酸化タンタル(Ta2O5)などの単層膜、またはこれらの単層膜のうち少なくとも2種の単層膜を積層した多層膜を用いてもよい。
平面的に中継電極6bと重なる位置に第2層間絶縁膜12とスペーサー絶縁膜13と誘電体膜16cとを貫通するコンタクトホールCNT3が形成される。このコンタクトホールCNT3を被覆すると共に誘電体膜16cを覆う導電膜が形成され、これをパターニングすることにより、下容量電極16aに対向配置され、コンタクトホールCNT3を介して中継電極6bに繋がる上容量電極16bが形成される。
コンタクト部CNT4は、本発明における柱状の第1コンタクト部の一例であり、下容量電極16a上に形成された柱状の絶縁部13b及び誘電体膜16cを含む柱状構造体と、該柱状構造体の表面を覆う上容量電極16bとによって構成されている。
コンタクト部CNT4は、本発明における柱状の第1コンタクト部の一例であり、下容量電極16a上に形成された柱状の絶縁部13b及び誘電体膜16cを含む柱状構造体と、該柱状構造体の表面を覆う上容量電極16bとによって構成されている。
次に、上容量電極16bと誘電体膜16cとを覆う第3層間絶縁膜14が形成される。第3層間絶縁膜14も例えばシリコンの酸化物や窒化物からなり、表面にコンタクト部CNT4の頭頂部の少なくとも一部が露出するように例えばCMP処理が施されて形成される。
第3層間絶縁膜14を覆うようにITOなどの透明導電膜(電極膜)が成膜される。この透明導電膜(電極膜)をパターニングしてコンタクト部CNT4を介して上容量電極16bと繋がる画素電極15が形成される。つまり、画素電極15は柱状のコンタクト部CNT4と接することによって電気的にTFT30に接続される。所謂コンタクトホールを用いて画素電極15との接続を図る場合に比べて、柱状のコンタクト部CNT4を用いていることから、画素電極15の表面にはコンタクト部CNT4との接触に伴う凹凸が生じない。
上述したように上容量電極16bはコンタクトホールCNT3及び中継電極6bを介してTFT30のドレイン電極32と電気的に接続すると共に、柱状のコンタクト部CNT4を介して画素電極15と電気的に接続している。
下容量電極16aの本線部は走査線3aの延在方向(X方向)において複数の画素Pに跨るように形成され、等価回路(図3参照)における容量線3bとしても機能している。これにより、TFT30のドレイン電極32を介して画素電極15に与えられた電位を下容量電極16aと上容量電極16bとの間において保持することができる。
下容量電極16aを容量線3bとして機能させるため、本実施形態では電気抵抗の上昇を抑える積層構造が採用されている。具体的には、下容量電極16aは、例えば金属材料であるAl(アルミニウム)あるいはその合金などからなる第1電極層16a1と、例えばAl(アルミニウム)、Ti(チタン)、W(タングステン)などの金属のうちの少なくとも1つを含む合金、金属シリサイド、ポリシリサイド、ナイトライド、あるいはこれらが積層された導電層である第2電極層16a2とが積層されたものである。
これに対して上容量電極16bは、下容量電極16aに比べて電気抵抗が高くてもよいので、他の層のパターニングに対して耐性を有する例えばTiのナイトライドなどが用いられている。
これに対して上容量電極16bは、下容量電極16aに比べて電気抵抗が高くてもよいので、他の層のパターニングに対して耐性を有する例えばTiのナイトライドなどが用いられている。
このように素子基板10の基材10s上には、複数の配線層が形成されており、本実施形態では、複数の配線層について、層間絶縁膜の符号を用いて次のように呼ぶこととする。下地絶縁膜11a、ゲート絶縁膜11b、第1層間絶縁膜11cを含む配線層を配線層11と呼ぶ。配線層11の代表的な配線や電極は走査線3a、ゲート電極30gである。第2層間絶縁膜12を含む配線層を配線層12と呼ぶ。配線層12の代表的な配線や電極はデータ線6aである。スペーサー絶縁膜13、柱状の絶縁部13b、誘電体膜16cを含む配線層を配線層13と呼ぶ。配線層13の代表的な配線や電極は下容量電極16a(容量線3b)である。同じく、第3層間絶縁膜14を含む配線層を配線層14と呼ぶ。配線層14の代表的な配線や電極は、上容量電極16b、画素電極15である。なお、配線層の呼び方はこれに限定されるものではない。
画素電極15を覆うように配向膜18が形成され、液晶層50を介して素子基板10に対向配置される対向基板20の共通電極23を覆うように配向膜24が形成される。前述したように、配向膜18,24は無機配向膜であって、酸化シリコンなどの無機材料を所定の方向から例えば斜め蒸着して柱状に成長したカラム18a,24aの集合体からなる。このような配向膜18,24に対して負の誘電異方性を有する液晶分子LCは、配向膜面の法線方向に対してカラム18a,24aの傾斜方向に3度〜5度のプレチルト角度θpを有して略垂直配向する。画素電極15と共通電極23との間に交流電位を与えて液晶層50を駆動することによって液晶分子LCは画素電極15と共通電極23との間に生ずる電界方向に傾くように挙動(振動)する。
前述したように、柱状のコンタクト部CNT4を用いていることから画素電極15の表面には凹凸が生じていない。したがって、画素電極15を覆う配向膜18の表面にも凹凸が生じないので、安定した液晶分子LCの配向状態が得られる。
前述したように、柱状のコンタクト部CNT4を用いていることから画素電極15の表面には凹凸が生じていない。したがって、画素電極15を覆う配向膜18の表面にも凹凸が生じないので、安定した液晶分子LCの配向状態が得られる。
次に、本実施形態のTEGパターン80について、図5〜図11を参照して説明する。
図5はTEGパターンの形成領域を示す概略平面図、図6はマザー基板を示す概略平面図、図7はTEGパターンの電気的な構成を示す回路図、図8はTEGパターンの構成と構成の配置を示す概略平面図、図9はTEGパターンの配線構造の一例を示す概略断面図、図10(a)〜(e)はTEGパターンの形成方法を示す概略断面図、図11は層間絶縁膜上のグローバル段差を示す概略断面図である。
図5はTEGパターンの形成領域を示す概略平面図、図6はマザー基板を示す概略平面図、図7はTEGパターンの電気的な構成を示す回路図、図8はTEGパターンの構成と構成の配置を示す概略平面図、図9はTEGパターンの配線構造の一例を示す概略断面図、図10(a)〜(e)はTEGパターンの形成方法を示す概略断面図、図11は層間絶縁膜上のグローバル段差を示す概略断面図である。
TEGパターン80は、画素領域Eに設けられた画素Pの画素回路における欠陥を検出するにあたり、画素回路の近く即ち画素領域Eと周辺回路(サンプリング回路70、走査線駆動回路102、検査回路103)との間の領域に形成することが好ましい。本実施形態では、TEGパターン80は、図5に示すように、画素領域EのX方向において対向する2辺部に沿った領域E1、領域E2、領域E3、領域E4(以降、領域E1〜領域E4として示す)に形成されている。領域E1に設けられたTEGパターン80は、素子基板10の第1辺部に配列した複数の外部接続用端子104の右端側に位置する検査端子107に電気的に接続されている。
複数のTEGパターン80は、画素領域Eの4隅に対応した位置であれば、領域E1〜領域E4に配置されることに限定されず、例えば、画素領域EのY方向において対向する2辺部に沿った領域E5、領域E6、領域E7、領域E8(以降、領域E5〜領域E8として示す)に配置されていてもよい。また、領域E1〜領域E8のすべてに配置されていてもよい。また、画素領域Eの対角に対応して、領域E1と領域E3、領域E2と領域E4、領域E5と領域E7、領域E6と領域E8のいずれかに配置されていてもよい。
このようなTEGパターン80が形成される素子基板10は、実際の製造工程では、図6に示すように、素子基板10よりも大きなマザー基板Wに設計上面付け(レイアウト)された状態で形成される。マザー基板Wは、素子基板10の基材10sと同じ透光性の例えば石英基板やガラス基板が用いられる。本実施形態では、マザー基板Wはウェハ状の石英基板であって、ウェハ状のマザー基板Wの一部を切り欠いたオリフラを基準として、X方向とY方向とに複数の素子基板10がレイアウトされて製造される。
複数の素子基板10のそれぞれにTEGパターン80が形成されることから、それぞれの素子基板10における画素回路の欠陥の有無をマザー基板Wの状態で検出することが可能である。マザー基板Wを用いて製造された複数の素子基板10のそれぞれに対して対向基板20を貼り合わせ、素子基板10と対向基板20との間に液晶を封入して液晶装置100ができあがる。マザー基板Wにおいて素子基板10の外形に沿った部分を切断することにより、マザー基板Wから個々の液晶装置100を取り出すことができる。
図7に示すように、本実施形態では、画素領域Eの対向する2辺部に沿った位置に、4つのTEGパターン80が設けられており、これらのTEGパターン80は電気的に直列に接続されている。それぞれのTEGパターン80は、電気的に抵抗として機能しており、前述した領域E1に配置されたTEGパターン80を抵抗R1と呼ぶこともある。同様に、領域E2に配置されたTEGパターン80を抵抗R2と呼び、領域E3に配置されたTEGパターン80を抵抗R3と呼び、領域E4に配置されたTEGパターン80を抵抗R4と呼ぶこともある。抵抗R1と抵抗R2は接続配線82により接続され、抵抗R2と抵抗R3は接続配線83により接続され、抵抗R3と抵抗R4は接続配線84により接続されている。また、本実施形態では、4つの抵抗R1(TEGパターン80)〜抵抗R4(TEGパターン80)が直列に接続された状態をコンタクトチェーン80Cと呼ぶ。コンタクトチェーン80Cの一方の端は引き回し配線81を介して検査端子107(TEG)に接続されている。コンタクトチェーン80Cの他方の端は引き回し配線85を介して接続配線131,132に接続されている。接続配線131,132は、画素領域Eを囲む位置に設けられ、共通電位(LCCOM)が供給される外部接続用端子104に電気的に接続されている。
本実施形態では、検査端子107と共通電位(LCCOM)が供給される外部接続用端子104との間のコンタクトチェーン80Cの電気抵抗を計測することにより、画素回路の欠陥の有無を検出している。
本実施形態では、検査端子107と共通電位(LCCOM)が供給される外部接続用端子104との間のコンタクトチェーン80Cの電気抵抗を計測することにより、画素回路の欠陥の有無を検出している。
次に、抵抗として機能するTEGパターン80の具体的な構成について、図8を参照して説明する。なお、図8は図7における抵抗R1としてのTEGパターン80の具体的な構成を示す概略平面図である。
図8に示すように、画素領域Eには、ほぼ正方形の画素電極15がX方向とY方向とに配置されている。画素領域Eに沿って配置されたTEGパターン80は、複数の検査用電極91と、複数の検査用電極91を電気的に直列に接続させるために設けられた複数の中継電極92とを有している。複数の中継電極92の一方の端に引き回し配線81が電気的に接続され、複数の中継電極92の他方の端に接続配線82が電気的に接続されている。
検査用電極91は平面視で画素電極15とほぼ同じ大きさの正方形である。検査用電極91は、画素領域Eの画素電極15に隣り合って配置されると共に、Y方向に画素電極15と同じ配置ピッチで複数配置されている。本実施形態では、検査用電極91はY方向に25個配置されている。
中継電極92は、基材10s上において検査用電極91よりも下層に設けられている。そして、中継電極92は、隣り合って配置された検査用電極91と平面視で重なるように配置され、コンタクト部93によって上記隣り合う検査用電極91のそれぞれと電気的に接続されている。コンタクト部93は、本発明における第2コンタクト部に相当するものである。
引き回し配線81及び接続配線82は基材10s上において中継電極92よりも下層に設けられ、コンタクトホール94により中継電極92と電気的に接続されている。
Y方向に配置された検査用電極91の周囲には、ダミーパターン15dが複数配置されている。ダミーパターン15dは平面視で大きさが画素電極15と同じ正方形であり、画素電極15と同じ配置ピッチでX方向とY方向とに配置されている。ダミーパターン15dは、検査用電極91が配置されていない画素領域Eに沿った部分にも配置されている。複数のダミーパターン15dは連結されており、連結されたダミーパターン15dを連結ダミーパターン15dcと呼ぶ。連結ダミーパターン15dcには固定電位としての共通電位(LCCOM)が与えられている。
検査用電極91及び連結ダミーパターン15dcは、画素電極15と同じ配線層において、画素電極15と同じ透明導電膜を用いてパターニングされている。なお、図8では、画素電極15、検査用電極91、連結ダミーパターン15dcをそれぞれ分かり易くするため異なるハッチングを施して表示している。
検査用電極91及び連結ダミーパターン15dcは、画素電極15と同じ配線層において、画素電極15と同じ透明導電膜を用いてパターニングされている。なお、図8では、画素電極15、検査用電極91、連結ダミーパターン15dcをそれぞれ分かり易くするため異なるハッチングを施して表示している。
次に、図9〜図10を参照して、TEGパターン80の配線構造について説明する。
図9に示すように、素子基板10の基材10s上に、下地絶縁膜11a、ゲート絶縁膜11b、第1層間絶縁膜11cを形成する。第1層間絶縁膜11c上に引き回し配線81と接続配線82とを形成する。引き回し配線81及び接続配線82と第1層間絶縁膜11cとを覆う第2層間絶縁膜12を形成する。すなわち、引き回し配線81及び接続配線82は、前述した画素回路の配線層12においてデータ線6aを形成する工程で同時に形成することができる。
図9に示すように、素子基板10の基材10s上に、下地絶縁膜11a、ゲート絶縁膜11b、第1層間絶縁膜11cを形成する。第1層間絶縁膜11c上に引き回し配線81と接続配線82とを形成する。引き回し配線81及び接続配線82と第1層間絶縁膜11cとを覆う第2層間絶縁膜12を形成する。すなわち、引き回し配線81及び接続配線82は、前述した画素回路の配線層12においてデータ線6aを形成する工程で同時に形成することができる。
第2層間絶縁膜12上に島状に孤立した複数の配線16dを形成する。複数の配線16dは、第2層間絶縁膜12上においてほぼ等間隔に配置され、前述した画素回路の配線層13において下容量電極16aを形成する工程で同時に形成することができる。以降の工程については、図10(a)〜(e)を参照して説明する。なお、図10(a)〜(e)は図9に示したTEGパターン80の配線構造のうち左側の部分を示すものである。
図10(a)に示すように、複数の配線16dと第2層間絶縁膜12を覆う層間絶縁膜前駆体13aを形成する。層間絶縁膜前駆体13aの形成方法としては厚膜形成が可能な例えばプラズマCVD法を挙げることができる。層間絶縁膜前駆体13a上において複数の配線16dと重なる位置に例えばフォトリソグラフィ法により複数のレジストパターン90を形成する。そして、層間絶縁膜前駆体13aを例えばドライエッチングする。レジストパターン90が形成された部分ではドライエッチングの進行が遅れるので、図10(b)に示すように、複数の配線16dを覆う層間絶縁膜前駆体13aの部分に柱状の絶縁部13bが形成される。そして、ドライエッチングによって形成されたスペーサー絶縁膜13と柱状の絶縁部13bとを覆って誘電体膜16cを成膜する。
次に、図10(c)に示すように、第2層間絶縁膜12、スペーサー絶縁膜13、誘電体膜16cを貫通して引き回し配線81に達するコンタクトホール94を形成する。図10(c)には図示していないが、接続配線82に達するコンタクトホール94も同時に形成される。続いて、コンタクトホール94の内部を被覆すると共に誘電体膜16cを覆う導電膜を成膜してパターニングすることにより、複数の中継電極92を形成する。左端の中継電極92は、コンタクトホール94の内部を被覆すると共に、誘電体膜16cを介して左端の柱状の絶縁部13bを覆って柱状のコンタクト部93を構成する。図10(c)には図示していないが、右端の中継電極92は、誘電体膜16cを介して右端の柱状の絶縁部13bを覆って柱状のコンタクト部93を構成する。他の中継電極92は、誘電体膜16cで覆われた隣り合う柱状の絶縁部13bを覆って柱状のコンタクト部93を構成する。複数の中継電極92同士は、この時点では電気的に独立している。柱状のコンタクト部93の配線16d上における高さや大きさは、画素回路におけるコンタクト部CNT4(図4参照)とほぼ同じである。言い換えれば、コンタクト部93は、本発明における柱状の第2コンタクト部に相当するものであり、基材10s上において画素回路のコンタクト部CNT4と同じ層構成となっている。複数の中継電極92は、前述した画素回路の配線層14において上容量電極16bを形成する工程で同時に形成することができる。
次に、図10(d)に示すように、コンタクト部93と誘電体膜16cとを覆う層間絶縁膜前駆体14aを形成する。層間絶縁膜前駆体14aの形成方法は、層間絶縁膜前駆体13aと同じで例えばプラズマCVD法を用いることができる。そして、層間絶縁膜前駆体14aの表面に研磨処理(CMP処理)を施す。研磨処理工程では、柱状のコンタクト部93における頭頂部の少なくとも一部が露出するように研磨処理を行う。これにより、表面にコンタクト部93の頭頂部が露出した第3層間絶縁膜14が形成される。
次に、図10(e)に示すように、第3層間絶縁膜14の表面を覆う透明導電膜(ITO、IZOなど)を成膜してパターニングすることにより、隣り合うコンタクト部93(中継電極92)に接する複数の検査用電極91を形成する。検査用電極91は、前述した画素回路の配線層14において画素電極15を形成する工程で同時に形成することができる。検査用電極91は、ほぼ等間隔で複数配置され、隣り合うコンタクト部93(中継電極92)と接するように形成される。
図9に戻って、引き回し配線81に対してコンタクトホール94及びコンタクト部93(中継電極92)を介して電気的に接続された左端の検査用電極91は、TEGパターン80における抵抗R11として機能する。接続配線82に対してコンタクトホール94とコンタクト部93を介して電気的に接続された右端の検査用電極91は、TEGパターン80における抵抗R1nとして機能する。つまり、抵抗R1として機能するTEGパターン80は、抵抗R11〜抵抗R1nまでの複数の抵抗によって構成されている。前述したように、本実施形態では、検査用電極91はY方向に25個配置されているので、抵抗R1は、nが1〜25の抵抗(抵抗R11〜抵抗R1n)を含んでいる。
図7に示した、コンタクトチェーン80Cにおける他の抵抗R2,R3,R4においても上記抵抗R1と同じように、それぞれ25個の抵抗を含んでいる。ゆえに、抵抗R1〜抵抗R4を直列に接続すると、コンタクトチェーン80Cは直列に接続された100個の抵抗(検査用電極91)を含むことになる。1個の抵抗(検査用電極91)の電気抵抗が例えば200Ω〜500Ωであるならば、コンタクトチェーン80Cの電気抵抗は20kΩ〜50kΩとなる。コンタクトチェーン80Cの電気抵抗を計測する方法としては、前述した検査端子107と共通電位(LCCOM)が供給される外部接続用端子104との間に電位を与え、コンタクトチェーン80Cを流れる電流を計測することで、電気抵抗を求めることができる。コンタクトチェーン80Cの電気抵抗を正確に計測する観点から、少なくとも1μA程度の電流が流れることが求められる。したがって、例えば、検査端子107と上記外部接続用端子104との間に1Vの電圧を印加したときに、1μA程度の電流が流れる電気抵抗は1MΩとなる。すなわち、1MΩ以下の電気抵抗となるようにコンタクトチェーン80Cを構成することが好ましい。
複数のTEGパターン80を含むコンタクトチェーン80Cの電気抵抗を計測したときに、マザー基板Wにおける他の素子基板10に比べて、著しく電気抵抗が大きい、あるいはTEGパターン80の断線が考えられる場合、当該コンタクトチェーン80Cが形成された素子基板10の画素回路におけるTFT30と画素電極15とがコンタクト部CNT4によって正常に接続されていないと判断することができる。
画素電極15や検査用電極91が形成される第3層間絶縁膜14には、前述したようにCMP処理が施されているものの、図5に示したA−A’線に沿った第3層間絶縁膜14の表面は、図11に示すように、画素領域Eを挟んだ領域E9が盛り上がった形状となる。領域E9には、図5に示すように周辺回路である走査線駆動回路102が形成されている。画素領域Eには複数の画素Pに対応してTFT30を含む画素回路が形成されている。領域E9における走査線駆動回路102を構成するところの薄膜トランジスターやこれに繋がる配線の配置密度の方が画素領域EにおけるTFT30や信号配線の配置密度よりも高いことにより、CMP処理工程での研磨レートに違いが生じて、このような凹凸が生ずる。画素P単位に生ずる凹凸に対してこのような素子基板10の全体に亘る凹凸をグローバル段差と呼ぶ。
TEGパターン80が設けられる領域E1,E4は、画素領域Eと周辺回路との間であって、グローバル段差の影響が小さい領域に設けることが好ましい。つまり、画素回路の配線構造とTEGパターン80の配線構造とをほぼ同じ状態とすることで、TEGパターン80の電気抵抗を計測すれば、画素回路におけるTFT30と画素電極15との電気的な接続を図るコンタクト部CNT4が正常に機能しているか否か検出することができる。
画素回路の欠陥を適正に検出する観点から、画素領域Eにおける第3層間絶縁膜14の平均膜厚と、TEGパターン80が配置される部分の第3層間絶縁膜14の平均膜厚との差は、画素領域Eにおける第3層間絶縁膜14の平均膜厚のおよそ25%以内であることが好ましい。
上記第1実施形態の効果は、以下の通りである。
(1)電気光学装置としての液晶装置100は、素子基板10に複数のTEGパターン80を含むコンタクトチェーン80Cが形成されている。素子基板10における画素回路の配線構造とTEGパターン80の配線構造がほぼ同じであるため、コンタクトチェーン80Cの電気抵抗を計測することで、画素回路のTFT30と画素電極15とがコンタクト部CNT4を介して正常に接続されているか否かを検出することができる。したがって、前述した特許文献1のように絵素電極を連結する工程や、連結後に再び絵素電極を独立化する工程が不要である。また、画素回路を形成する工程でTEGパターン80を形成することができるので、TEGパターン80を形成するために新たな工程を必要としない。ゆえに、素子基板10における画素回路の欠陥を簡素な構成で検出可能であると共に、マザー基板Wに素子基板10がレイアウトされた状態で画素回路の欠陥を検出可能な電気光学装置としての液晶装置100を提供することができる。
(2)コンタクトチェーン80Cは、一方が共通電位(LCCOM)が供給される外部接続用端子104に接続されている。したがって、コンタクトチェーン80Cの電気抵抗を計測するために、検査端子107と上記外部接続用端子104との間に電位を与えることにより、画素電極15に隣り合う検査用電極91が画素電極15と異なる電位になったとしても、いずれは検査用電極91に共通電位(LCCOM)が与えられる。共通電位(LCCOM)は検査用電極91に対して液晶層50を挟んで対向する共通電極23に与えられる電位であるため、検査用電極91の電位によって表示が乱されることを低減できる。また、複数の検査用電極91の周囲にも同じく共通電位(LCCOM)が与えられる連結ダミーパターン15dcが配置されているので、同じ理由で画素領域Eを囲む領域における表示の不具合を低減できる。
(3)検査用電極91、ダミーパターン15dはいずれも画素電極15を形成する工程で形成され、平面視で同じ大きさの形状(正方形)である。したがって、これらを覆う配向膜(無機配向膜)18の表面に不規則的な凹凸が生じ難いので、配向膜18の表面の不規則な凹凸に起因する液晶分子の乱れによる表示不具合を低減できる。また、検査用電極91と連結ダミーパターン15dcは、対向基板20側の見切り部21と平面視で重なる位置に形成されるので、検査用電極91や連結ダミーパターン15dcが形成された部分に仮に表示不具合が発生しても認識されない。
(1)電気光学装置としての液晶装置100は、素子基板10に複数のTEGパターン80を含むコンタクトチェーン80Cが形成されている。素子基板10における画素回路の配線構造とTEGパターン80の配線構造がほぼ同じであるため、コンタクトチェーン80Cの電気抵抗を計測することで、画素回路のTFT30と画素電極15とがコンタクト部CNT4を介して正常に接続されているか否かを検出することができる。したがって、前述した特許文献1のように絵素電極を連結する工程や、連結後に再び絵素電極を独立化する工程が不要である。また、画素回路を形成する工程でTEGパターン80を形成することができるので、TEGパターン80を形成するために新たな工程を必要としない。ゆえに、素子基板10における画素回路の欠陥を簡素な構成で検出可能であると共に、マザー基板Wに素子基板10がレイアウトされた状態で画素回路の欠陥を検出可能な電気光学装置としての液晶装置100を提供することができる。
(2)コンタクトチェーン80Cは、一方が共通電位(LCCOM)が供給される外部接続用端子104に接続されている。したがって、コンタクトチェーン80Cの電気抵抗を計測するために、検査端子107と上記外部接続用端子104との間に電位を与えることにより、画素電極15に隣り合う検査用電極91が画素電極15と異なる電位になったとしても、いずれは検査用電極91に共通電位(LCCOM)が与えられる。共通電位(LCCOM)は検査用電極91に対して液晶層50を挟んで対向する共通電極23に与えられる電位であるため、検査用電極91の電位によって表示が乱されることを低減できる。また、複数の検査用電極91の周囲にも同じく共通電位(LCCOM)が与えられる連結ダミーパターン15dcが配置されているので、同じ理由で画素領域Eを囲む領域における表示の不具合を低減できる。
(3)検査用電極91、ダミーパターン15dはいずれも画素電極15を形成する工程で形成され、平面視で同じ大きさの形状(正方形)である。したがって、これらを覆う配向膜(無機配向膜)18の表面に不規則的な凹凸が生じ難いので、配向膜18の表面の不規則な凹凸に起因する液晶分子の乱れによる表示不具合を低減できる。また、検査用電極91と連結ダミーパターン15dcは、対向基板20側の見切り部21と平面視で重なる位置に形成されるので、検査用電極91や連結ダミーパターン15dcが形成された部分に仮に表示不具合が発生しても認識されない。
(第2実施形態)
<電子機器>
次に、電子機器としての投射型表示装置について、図12を参照して説明する。図12は投射型表示装置の構成を示す概略図である。
<電子機器>
次に、電子機器としての投射型表示装置について、図12を参照して説明する。図12は投射型表示装置の構成を示す概略図である。
図12に示すように、本実施形態の電子機器としての投射型表示装置1000は、システム光軸Lに沿って配置された偏光照明装置1100と、光分離素子としての2つのダイクロイックミラー1104,1105と、3つの反射ミラー1106,1107,1108と、5つのリレーレンズ1201,1202,1203,1204,1205と、3つの光変調手段としての透過型の液晶ライトバルブ1210,1220,1230と、光合成素子としてのクロスダイクロイックプリズム1206と、投射レンズ1207とを備えている。
偏光照明装置1100は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット1101と、インテグレーターレンズ1102と、偏光変換素子1103とから概略構成されている。
ダイクロイックミラー1104は、偏光照明装置1100から射出された偏光光束のうち、赤色光(R)を反射させ、緑色光(G)と青色光(B)とを透過させる。もう1つのダイクロイックミラー1105は、ダイクロイックミラー1104を透過した緑色光(G)を反射させ、青色光(B)を透過させる。
ダイクロイックミラー1104で反射した赤色光(R)は、反射ミラー1106で反射した後にリレーレンズ1205を経由して液晶ライトバルブ1210に入射する。
ダイクロイックミラー1105で反射した緑色光(G)は、リレーレンズ1204を経由して液晶ライトバルブ1220に入射する。
ダイクロイックミラー1105を透過した青色光(B)は、3つのリレーレンズ1201,1202,1203と2つの反射ミラー1107,1108とからなる導光系を経由して液晶ライトバルブ1230に入射する。
ダイクロイックミラー1105で反射した緑色光(G)は、リレーレンズ1204を経由して液晶ライトバルブ1220に入射する。
ダイクロイックミラー1105を透過した青色光(B)は、3つのリレーレンズ1201,1202,1203と2つの反射ミラー1107,1108とからなる導光系を経由して液晶ライトバルブ1230に入射する。
液晶ライトバルブ1210,1220,1230は、クロスダイクロイックプリズム1206の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ1210,1220,1230に入射した色光は、映像情報(映像信号)に基づいて変調されクロスダイクロイックプリズム1206に向けて射出される。このプリズムは、4つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって3つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ1207によってスクリーン1300上に投射され、画像が拡大されて表示される。
液晶ライトバルブ1210は、上述した液晶装置100が適用されたものである。液晶装置100の色光の入射側と射出側とにクロスニコルに配置された一対の偏光素子が隙間を置いて配置されている。他の液晶ライトバルブ1220,1230も同様である。
このような投射型表示装置1000によれば、液晶ライトバルブ1210,1220,1230として、液晶装置100を用いているので、画素回路におけるTFT30と画素電極15との電気的な接続信頼性が確保され、所望の表示状態が安定的に得られる投射型表示装置1000を提供することができる。
本発明は、上記した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置及び該電気光学装置を適用する電子機器もまた本発明の技術的範囲に含まれるものである。上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。
(変形例1)素子基板10におけるTEGパターン80の配線構造は、柱状のコンタクト部93を含む構成に限定されない。図13は変形例のTEGパターンの配線構造を示す概略断面図である。詳しくは、第1実施形態で示した図9に対応する断面図である。したがって、第1実施形態と同じ構成には同じ符号を付して詳細な説明は省略する。
図13に示すように、変形例のTEGパターン80Pは、第2層間絶縁膜12上に形成された複数の中継電極16hを有する。複数の中継電極16hはほぼ等間隔で配置され、下容量電極16a(図4参照)を形成する工程と同じ工程で形成されたものである。左端の中継電極16hはコンタクトホール94の内部を被覆して引き回し配線81に電気的に接続されている。右端の中継電極16hはコンタクトホール94の内部を被覆して接続配線82に電気的に接続されている。
複数の中継電極16hを覆ってスペーサー絶縁膜13と誘電体膜16cが形成される。さらに、スペーサー絶縁膜13及び誘電体膜16cを貫通して複数の中継電極16hのそれぞれに接する柱状プラグ93pが形成される。柱状プラグ93pは、導電性の例えば金属やその合金などからなる。複数の柱状プラグ93pと誘電体膜16cを覆う層間絶縁膜前駆体14a(図10(d)参照)が形成される。また、層間絶縁膜前駆体14aに研磨処理を施して、複数の柱状プラグ93pの頭頂部が表面に露出した第3層間絶縁膜14が形成される。第3層間絶縁膜14上には、隣り合う柱状プラグ93pと接する検査用電極91が複数形成される。つまり、変形例のTEGパターン80Pは、第1実施形態のTEGパターン80における柱状のコンタクト部93を導電性の柱状プラグ93pに置き換えたものである。
なお、TEGパターン80は、柱状のコンタクト部や柱状プラグに限定されず、所謂コンタクトホールの構成を採用してもよい。当然ながらこれらのコンタクト部の構成は、画素回路におけるTFT30と画素電極15とを繋ぐコンタクト部の構成と同一であることが好ましい。
図13に示すように、変形例のTEGパターン80Pは、第2層間絶縁膜12上に形成された複数の中継電極16hを有する。複数の中継電極16hはほぼ等間隔で配置され、下容量電極16a(図4参照)を形成する工程と同じ工程で形成されたものである。左端の中継電極16hはコンタクトホール94の内部を被覆して引き回し配線81に電気的に接続されている。右端の中継電極16hはコンタクトホール94の内部を被覆して接続配線82に電気的に接続されている。
複数の中継電極16hを覆ってスペーサー絶縁膜13と誘電体膜16cが形成される。さらに、スペーサー絶縁膜13及び誘電体膜16cを貫通して複数の中継電極16hのそれぞれに接する柱状プラグ93pが形成される。柱状プラグ93pは、導電性の例えば金属やその合金などからなる。複数の柱状プラグ93pと誘電体膜16cを覆う層間絶縁膜前駆体14a(図10(d)参照)が形成される。また、層間絶縁膜前駆体14aに研磨処理を施して、複数の柱状プラグ93pの頭頂部が表面に露出した第3層間絶縁膜14が形成される。第3層間絶縁膜14上には、隣り合う柱状プラグ93pと接する検査用電極91が複数形成される。つまり、変形例のTEGパターン80Pは、第1実施形態のTEGパターン80における柱状のコンタクト部93を導電性の柱状プラグ93pに置き換えたものである。
なお、TEGパターン80は、柱状のコンタクト部や柱状プラグに限定されず、所謂コンタクトホールの構成を採用してもよい。当然ながらこれらのコンタクト部の構成は、画素回路におけるTFT30と画素電極15とを繋ぐコンタクト部の構成と同一であることが好ましい。
(変形例2)上記第1実施形態では、TEGパターン80を画素領域Eに沿った位置に複数(4つ)のTEGパターン80を設けたが、これに限定されない。例えば、図5の画素領域Eにおける4辺部のうち少なくとも1辺部に沿った位置にTEGパターン80を設ければよい。また、コンタクトチェーン80Cは複数のTEGパターン80を有することに限定されず、1つのTEGパターン80を含むとしてもよい。さらに、TEGパターン80は25個の検査用電極91を含むことに限定されず、1つの検査用電極91を有する構成としてもよし、25個より多い数の検査用電極91を有する構成としてもよい。なお、画素回路におけるTFT30と画素電極15との接続状態をより精度よく検出するには、画素領域Eの4辺部に沿って検査用電極91を配置して直列に接続することが好ましい。
(変形例3)検査用電極91及びダミーパターン15dの大きさと形状は必ずしも画素電極15と同じでなくてもよい。画素領域Eの近傍における配線層の表面に極端な凹凸が生じない範囲で、例えば画素電極15よりも大きな検査用電極91及びダミーパターン15dを設けてもよい。
(変形例4)上記第1実施形態におけるTEGパターン80を適用可能な電気光学装置は、透過型の液晶装置100に限定されない。例えば、反射型の液晶装置にも適用可能である。また、液晶装置に限らず、画素Pごとに発光素子を備えた有機エレクトロルミネッセンス装置にも適用することができる。
(変形例5)電気光学装置としての液晶装置100が適用される電子機器は、上記第2実施形態の投射型表示装置1000に限定されない。例えば、投射型のHUD(ヘッドアップディスプレイ)や直視型のHMD(ヘッドマウントディスプレイ)、または電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、電子手帳、POSなどの情報端末機器の表示部に適用することができる。
10…基板としての素子基板、14…第3層間絶縁膜、15…画素電極、15d…ダミーパターン、15dc…連結ダミーパターン、20…対向基板、30…トランジスターとしてのTFT、80,80P…TEGパターン、80C…コンタクトチェーン、81,85…一対の引き回し配線、91…検査用電極、92…中継電極、93…第2コンタクト部としてのコンタクト部、100…電気光学装置としての液晶装置、101…データ線駆動回路、102…走査線駆動回路、103…検査回路、107…検査端子、1000…電子機器としての投射型表示装置、CNT4…第1コンタクト部としてのコンタクト部、E…画素領域、P…画素。
Claims (10)
- 基板と、
前記基板上に形成された、トランジスターと、前記トランジスターに第1コンタクト部を介して電気的に接続された画素電極とを含む画素回路と、
複数の前記画素回路が配置された画素領域の少なくとも1辺部に沿った位置に、前記画素電極と同じ第1配線層に形成された検査用電極を含むTEGパターンと、
前記第1配線層よりも下層の第2配線層に形成され、前記検査用電極に第2コンタクト部を介して電気的に接続された一対の引き回し配線と、を備え、
前記基板上において、前記第1コンタクト部の層構成と前記第2コンタクト部の層構成とが同じであることを特徴とする電気光学装置。 - 前記TEGパターンは、複数の前記検査用電極と、前記第1配線層と前記第2配線層との間の配線層に、前記第2コンタクト部を介して複数の前記検査用電極を電気的に直列に接続させる中継電極とを含み、
前記一対の引き回し配線は、前記中継電極に電気的に接続されていることを特徴とする請求項1に記載の電気光学装置。 - 前記第1コンタクト部及び前記第2コンタクト部は、前記第1配線層に接する層間絶縁膜を貫通する柱状のコンタクト部であることを特徴とする請求項1または2に記載の電気光学装置。
- 前記検査用電極は、前記画素電極と同じ導電膜を用いて、前記画素電極とほぼ同じ大きさで形成されていることを特徴とする請求項1乃至3のいずれか一項に記載の電気光学装置。
- 前記基板上に形成された複数の外部接続用端子を有し、
前記一対の引き回し配線のうちの一方は、前記複数の外部接続用端子のうち固定電位が供給される外部接続用端子に電気的に接続されていることを特徴とする請求項1乃至4のいずれか一項に記載の電気光学装置。 - 前記画素領域の四辺部のうち少なくとも対向する2辺部に沿った位置に形成された複数の前記TEGパターンを備え、
前記複数の前記TEGパターンが直列に接続されていることを特徴とする請求項1乃至5のいずれか一項に記載の電気光学装置。 - 前記画素領域の四辺部に沿った位置において、前記検査用電極に隣り合って形成されたダミーパターンを相互に連結させた連結ダミーパターンを有し、
前記連結ダミーパターンに固定電位が与えられることを特徴とする請求項6に記載の電気光学装置。 - 前記ダミーパターンは、前記画素電極と同じ大きさであることを特徴とする請求項7に記載の電気光学装置。
- 複数の前記検査用電極及び前記連結ダミーパターンは、前記画素領域を囲んで設けられた遮光性の見切り部と平面視で重なっていることを特徴とする請求項7または8に記載の電気光学装置。
- 請求項1乃至9のいずれか一項に記載の電気光学装置を備えた電子機器。
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-
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- 2013-03-25 JP JP2013061539A patent/JP2014186197A/ja active Pending
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---|---|---|---|---|
US10861923B2 (en) | 2017-10-10 | 2020-12-08 | Samsung Display Co., Ltd. | Display device and method of fabricating the same |
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