JP2010273386A - 電圧制御発振器 - Google Patents

Abstract

【課題】発振周波数のばらつきを抑えることができる電圧制御発振器を提供する。
【解決手段】本発明による電圧制御発振器は、直列に接続されたＮ（Ｎは２以上の整数）個の反転差動増幅器（９）を備えている。Ｎ個の反転差動増幅器（９）の各々は、所定の電圧値の定電圧（Ｖ_ｃｎ１）と制御電圧（Ｖ_ｃｎｔ）とに応じて動作する。Ｎ個の反転差動増幅器（９）の各々の動作電流は、定電圧（Ｖ_ｃｎ１）に応じた電流と、制御電圧（Ｖ_ｃｎｔ）に応じた電流とを加算した電流の値で直接定まる。
【選択図】図１

Description

本発明は、電圧制御発振器に関し、特に発振周波数のばらつきを抑えることができる電圧制御発振器に関する。

一般的な電圧制御発振器（ＶＣＯ）は、外部から供給される電圧に応じた周波数で発振する出力信号を生成するものであり、例えば、情報処理、通信といった種々の分野で使用される。従来の電圧制御発振器（ＶＣＯ）について図１２を参照しながら説明する。図１２は、従来の電圧制御発振器（ＶＣＯ）の構成を示す回路図である。

図１２に示されるように、従来の電圧制御発振器（ＶＣＯ）１０５は、バイアスジェネレータ（ＢＧ）１０８、リングオシレータ（ＲＯ）１０９、レベルコンバータ（Ｌ−Ｃ）１０７を備えている。

バイアスジェネレータ（ＢＧ）１０８には、外部からの所定の電圧値の定電圧Ｖ_ｃｎ１と電圧Ｖ_ｃｎｔとが供給／入力される。また、バイアスジェネレータ（ＢＧ）１０８及びリングオシレータ（ＲＯ）１０９には外部から電源電圧が供給／入力される。バイアスジェネレータ（ＢＧ）１０８の出力は、リングオシレータ（ＲＯ）１０９に供給／入力される。

リングオシレータ（ＲＯ）１０９は、Ｎ個の反転差動増幅器を備えている。ここで、Ｎは２以上の整数である。Ｎ個の反転差動増幅器の各々は、バイアスジェネレータ（ＢＧ）１０８に供給される定電圧Ｖ_ｃｎ１の値に応じた電流Ｉ_ｃｎ１と、電圧Ｖ_ｃｎｔの値に応じた電流Ｉ_ｃｎｔとを加算した電流によって動作する。Ｎ個の反転差動増幅器の各々の動作電流は、バイアスジェネレータ（ＢＧ）１０８により定電圧Ｖ_ｃｎ１の値に応じた電流Ｉ_ｃｎ１と、電圧Ｖ_ｃｎｔの値に応じた電流Ｉ_ｃｎｔとを加算した電流で間接的に定まる。バイアスジェネレータ（ＢＧ）１０８は、リングオシレータ（ＲＯ）１０９の動作電流を補償するものである。補償とは、リングオシレータ（ＲＯ）１０９のスイッチとして働くトランジスタがＯＮ／ＯＦＦしているとき、素早く電流を流し、発振波形の立ち上がり、立下りを高速に動作させ（急峻にして）、高速に発振を促すことをいう。この補償により、高周波数特性を改善すること、即ち、追従性をよくすることができる。

また、リングオシレータ（ＲＯ）１０９は、定電圧Ｖ_ｃｎ１によってオフセット周波数を与え、電圧Ｖ_ｃｎｔに比例して定まる発振周波数を制御して所望の発振周波数を決定する。所望の発振周波数は、バイアスジェネレータ（ＢＧ）１０８に供給される定電圧Ｖ_ｃｎ１の値に応じた電流Ｉ_ｃｎ１と、電圧Ｖ_ｃｎｔの値に応じた電流Ｉ_ｃｎｔとを加算した電流で間接的に定まる。リングオシレータ（ＲＯ）１０９は、決定された所望の発振周波数に対応する電圧の振幅のうち最大ピークを表す最大電圧Ｖ_ＯＵＴ１及び最小ピークを表す最小電圧Ｖ_ＯＵＴ２の一方を第１出力端子ＯＵＴ１を介してレベルコンバータ（Ｌ−Ｃ）１０７に供給し、最大電圧Ｖ_ＯＵＴ１及び最小電圧Ｖ_ＯＵＴ２の他方を第２出力端子ＯＵＴ２を介してレベルコンバータ（Ｌ−Ｃ）１０７に供給する。

レベルコンバータ（Ｌ−Ｃ）１０７は、最小電圧Ｖ_ＯＵＴ２と最大電圧Ｖ_ＯＵＴ１との間の振幅をＣＭＯＳレベル（例えば、０（Ｖ）〜電源電圧にするようにするなど）まで増加させて出力信号Ｆ_ＶＣＯを生成する。レベルコンバータ（Ｌ−Ｃ）１０７で生成された出力信号Ｆ_ＶＣＯは、電圧制御発振器（ＶＣＯ）１０５の出力信号として外部に送出される。

ここで、電圧制御発振器（ＶＣＯ）１０５により生成される出力信号Ｆ_ＶＣＯに対応する発振周波数ついて説明する。図１４は、出力信号Ｆ_ＶＣＯと電圧Ｖ_ｃｎｔの関係を示す図である。

図１４に示されるように、通常、電圧制御発振器（ＶＣＯ）で生成される出力信号Ｆ_ＶＣＯと電圧Ｖ_ｃｎｔの関係（周波数特性）を示す符号Ｘ１は、電圧制御発振器（ＶＣＯ）１０５に含まれる電圧Ｖ_ｃｎｔを入力する後述のトランジスタのスレッショルド電圧Ｖ_ａ１０１より大きくなると、出力信号Ｆ_ＶＣＯの発振周波数が０（Ｈｚ）より大きくなるような線形性を表している。電圧制御発振器（ＶＣＯ）１０５は、スレッショルド電圧Ｖ_ａ１０１から電圧制御発振器（ＶＣＯ）１０５を動作させる外部からの電源電圧Ｖ_ＤＤまでの範囲の電圧Ｖ_ｃｎｔに比例して定まる発振周波数を制御して所望の発振周波数Ｆ_ｂ１０１を決定する。このとき、出力信号Ｆ_ＶＣＯに対応する所望の発振周波数Ｆ_ｂ１０１を得るための電圧はＶ_ｂ１０１とする（Ｖ_ａ１０１＜Ｖ_ｂ１０１＜Ｖ_ＤＤ）。

しかし、電圧Ｖ_ｂ１０１が外部からのノイズ成分の干渉を受けて変動する場合、符号Ｘ１が示す周波数特性の傾きが急峻であるため、所望の発振周波数Ｆ_ｂ１０１は周波数特性の傾きに応じて変動が大きくなる（ジッタが増大する）。

この発振周波数Ｆ_ｂ１０１の大きな変動を抑えるため、電圧制御発振器（ＶＣＯ）１０５は、バイアスジェネレータ（ＢＧ）１０８が定電圧Ｖ_ｃｎ１分の電流を加算してオフセット周波数をもたせていることにより、周波数が０（Ｈｚ）より大きく、かつ、所望の周波数Ｆ_ｂ１０１より小さい周波数Ｆ_ａ１０１を基準周波数（自走発振周波数）とすることで符号Ｘ１が示す周波数特性の傾きを緩くした符号Ｙ１０１が示す周波数特性を生成することができる。

次に、前述したＮが２以上の偶数のときにおける、従来の電圧制御発振器（ＶＣＯ）１０５のバイアスジェネレータ（ＢＧ）１０８及びリングオシレータ（ＲＯ）１０９の構成について図１２を参照しながら詳細に説明する。

図１２に示されるように、バイアスジェネレータ（ＢＧ）１０８は、加算回路１０８ａ、ミラー回路１０８ｂを備えている。加算回路１０８ａは、ＰチャネルＭＯＳトランジスタ１１１、ＮチャネルＭＯＳトランジスタ１１２、１１３を有している。ミラー回路１０８ｂは、ＰチャネルＭＯＳトランジスタ１１４、ＮチャネルＭＯＳトランジスタ１１５を有している。以下、ＰチャネルＭＯＳトランジスタをＰＭＯＳトランジスタと称し、ＮチャネルＭＯＳトランジスタをＮＭＯＳトランジスタと称す。また、ミラー回路又は電流ミラー回路とは、例えば、第１トランジスタに接続された第２トランジスタに、第１トランジスタに流れた電流と同じ電流又は比例した（１／２倍、２倍など）電流を鏡（ミラー）のように流すものであり、第１トランジスタに流れる電流が上がれば第２トランジスタに流れる電流も比例して上がる。第１トランジスタに流れた電流と同じ電流又は比例した電流をミラー電流という。

まず、加算回路１０８ａの構成について説明する。

ＰＭＯＳトランジスタ１１１のソース電極には、高位側電源が接続され、電源電圧Ｖ_ＤＤが入力／供給される。ＰＭＯＳトランジスタ１１１のドレイン電極は、ＮＭＯＳトランジスタ１１２、１１３のドレイン電極に接続されている。ＮＭＯＳトランジスタ１１２のゲート電極には、外部から定電圧Ｖ_ｃｎ１が入力／供給される。また、ＮＭＯＳトランジスタ１１２のソース電極は、低位側電源に接続されており、通常、接地されている。ＮＭＯＳトランジスタ１１３のゲート電極には、外部から電圧Ｖ_ｃｎｔが入力／供給される。また、ＮＭＯＳトランジスタ１１３のソース電極は、低位側電源に接続されており、通常、接地されている。

次に、ミラー回路１０８ｂの構成について説明する。

ＰＭＯＳトランジスタ１１４のソース電極には、高位側電源が接続され、電源電圧Ｖ_ＤＤが入力／供給される。ＰＭＯＳトランジスタ１１４のゲート電極は、ＰＭＯＳトランジスタ１１１のドレイン電極に接続されている。ＮＭＯＳトランジスタ１１５のドレイン電極は、ＰＭＯＳトランジスタ１１４のドレイン電極に接続されている。また、ＮＭＯＳトランジスタ１１５のソース電極は、低位側電源に接続されており、通常、接地されている。

次に、リングオシレータ（ＲＯ）１０９の構成について説明する。

図１２に示されるように、リングオシレータ（ＲＯ）１０９は、第１反転差動増幅器１０９ａ、第２反転差動増幅器１０９ｂ、第３反転差動増幅器１０９ｃ、第４反転差動増幅器１０９ｄを備えている。第１反転差動増幅器１０９ａ、第２反転差動増幅器１０９ｂ、第３反転差動増幅器１０９ｃ、第４反転差動増幅器１０９ｄの各々は、ＰＭＯＳトランジスタ１２１、１２２、１２３、１２４、ＮＭＯＳトランジスタ１２５、１２６、１２９を有している。

第１反転差動増幅器１０９ａ、第２反転差動増幅器１０９ｂ、第３反転差動増幅器１０９ｃ、第４反転差動増幅器１０９ｄの各々の構成について説明する。

ＰＭＯＳトランジスタ１２１、１２２、１２３、１２４のソース電極には、高位側電源が接続され、電源電圧Ｖ_ＤＤが入力／供給される。ＰＭＯＳトランジスタ１２２、１２３のゲート電極は、ＰＭＯＳトランジスタ１１１のドレイン電極とゲート電極に接続されている。ここで、ＰＭＯＳトランジスタ１１１に対して、ＰＭＯＳトランジスタ１２２、１２３は電流ミラー回路となっている。ＮＭＯＳトランジスタ１２９のゲート電極は、ＮＭＯＳトランジスタ１１５のドレイン電極とゲート電極に接続されている。また、ＮＭＯＳトランジスタ１２９のソース電極は、低位側電源に接続されており、通常、接地されている。ここで、ＮＭＯＳトランジスタ１１５に対して、ＮＭＯＳトランジスタ１２９は電流ミラー回路となっている。ＮＭＯＳトランジスタ１２９のドレイン電極は、ＮＭＯＳトランジスタ１２５、１２６のソース電極に接続されている。ＮＭＯＳトランジスタ１２５のドレイン電極は、ＰＭＯＳトランジスタ１２１、１２２のドレイン電極、ＰＭＯＳトランジスタ１２１のゲート電極に接続されている。ＮＭＯＳトランジスタ１２６のドレイン電極は、ＰＭＯＳトランジスタ１２３、１２４のドレイン電極、ＰＭＯＳトランジスタ１２４のゲート電極に接続されている。

第２反転差動増幅器１０９ｂのＮＭＯＳトランジスタ１２５のゲート電極は、第１反転差動増幅器１０９ａのＮＭＯＳトランジスタ１２５のドレイン電極に接続されている。第２反転差動増幅器１０９ｂのＮＭＯＳトランジスタ１２６のゲート電極は、第１反転差動増幅器１０９ａのＮＭＯＳトランジスタ１２６のドレイン電極に接続されている。

第３反転差動増幅器１０９ｃのＮＭＯＳトランジスタ１２５のゲート電極は、第２反転差動増幅器１０９ｂのＮＭＯＳトランジスタ１２５のドレイン電極に接続されている。第３反転差動増幅器１０９ｃのＮＭＯＳトランジスタ１２６のゲート電極は、第２反転差動増幅器１０９ｂのＮＭＯＳトランジスタ１２６のドレイン電極に接続されている。

第４反転差動増幅器１０９ｄのＮＭＯＳトランジスタ１２５のゲート電極は、第３反転差動増幅器１０９ｃのＮＭＯＳトランジスタ１２５のドレイン電極に接続されている。第４反転差動増幅器１０９ｄのＮＭＯＳトランジスタ１２６のゲート電極は、第３反転差動増幅器１０９ｃのＮＭＯＳトランジスタ１２６のドレイン電極に接続されている。

第１反転差動増幅器１０９ａのＮＭＯＳトランジスタ１２５のゲート電極は、第４反転差動増幅器１０９ｄのＮＭＯＳトランジスタ１２６のドレイン電極に接続されている。第１反転差動増幅器１０９ａのＮＭＯＳトランジスタ１２６のゲート電極は、第４反転差動増幅器１０９ｄのＮＭＯＳトランジスタ１２５のドレイン電極に接続されている。また、第４反転差動増幅器１０９ｄのＮＭＯＳトランジスタ１２５のドレイン電極は、第１出力端子ＯＵＴ１を介してレベルコンバータ（Ｌ−Ｃ）１０７に接続されている。第４反転差動増幅器１０９ｄのＮＭＯＳトランジスタ１２６のドレイン電極は、第２出力端子ＯＵＴ２を介してレベルコンバータ（Ｌ−Ｃ）１０７に接続されている。

次に、前述した電圧制御発振器（ＶＣＯ）１０５のバイアスジェネレータ（ＢＧ）１０８及びリングオシレータ（ＲＯ）１０９の動作について図１２を参照しながら説明する。ここで、電圧制御発振器（ＶＣＯ）１０５に入力される定電圧Ｖ_ｃｎ１には基準レベル、電圧Ｖ_ｃｎｔには制御レベルがバイアスされている。

まず、バイアスジェネレータ（ＢＧ）１０８の加算回路１０８ａの回路動作について説明する。

図１２に示されるように、ＮＭＯＳトランジスタ１１２は、そのゲートに定電圧Ｖ_ｃｎ１がバイアスされるため、そのバイアスに応じたドレイン電流ＩＤ１１２を流す。電圧Ｖ_ｃｎｔには、制御レベルがバイアスされるが、今、そのレベルが０（Ｖ）とすると、ＮＭＯＳトランジスタ１１３はＯＦＦしているため（スレッショルド電圧に達していないため）、そのドレイン電流ＩＤ１１３は０（Ａ）である。したがって、ＰＭＯＳトランジスタ１１１のドレイン電流ＩＤ１１１は、ドレイン電流ＩＤ１１２とドレイン電流ＩＤ１１３との和であるが、ドレイン電流ＩＤ１１３が０（Ａ）なので、ドレイン電流ＩＤ１１２分だけが流れる。ＰＭＯＳトランジスタはそのゲートとドレインが同じノードであるため、飽和領域にあり、ドレイン電流ＩＤ１１１を流すように、そのゲートのレベルは決まる。このレベルはミラー回路１０８ｂのＰＭＯＳトランジスタ１１４、リングオシレータ（ＲＯ）１０９における第１反転差動増幅器１０９ａ、第２反転差動増幅器１０９ｂ、第３反転差動増幅器１０９ｃ、第４反転差動増幅器１０９ｄの各々のＰＭＯＳトランジスタ１２２、１２３のゲートのレベルになっている。ＰＭＯＳトランジスタ１１１に対して、ミラー回路１０８ｂのＰＭＯＳトランジスタ１１４、リングオシレータ（ＲＯ）１０９における第１反転差動増幅器１０９ａ、第２反転差動増幅器１０９ｂ、第３反転差動増幅器１０９ｃ、第４反転差動増幅器１０９ｄの各々のＰＭＯＳトランジスタ１２２、１２３は電流ミラー回路を構成しているため、ＰＭＯＳトランジスタ１１１のサイズ（ＰＭＯＳトランジスタ１１１のしきい値、ゲート長、ゲート酸化膜の厚さ、を含む）と、ＰＭＯＳトランジスタ１１４、１２２、１２３とのサイズ（各ＰＭＯＳトランジスタのしきい値、ゲート長、ゲート酸化膜の厚さ、を含む）の比に応じた電流が、ＰＭＯＳトランジスタ１１４、１２２、１２３のドレイン電流となる。

次に、バイアスジェネレータ（ＢＧ）１０８のミラー回路１０８ｂの回路動作について説明する。

ＮＭＯＳトランジスタ１１５のドレイン電流ＩＤ１１５は、ＰＭＯＳトランジスタ１１１のサイズ（ＰＭＯＳトランジスタ１１１のしきい値、ゲート長、ゲート酸化膜の厚さ、を含む）とＰＭＯＳトランジスタ１１４とのサイズ（ＰＭＯＳトランジスタ１１４のしきい値、ゲート長、ゲート酸化膜の厚さ、を含む）の比に応じたＰＭＯＳトランジスタ１１４のドレイン電流ＩＤ１１４分だけが流れる。ＮＭＯＳトランジスタ１１５はそのゲートとドレインが同じノードであるため、飽和領域にあり、ドレイン電流ＩＤ１１５を流すように、そのゲートのレベルは決まる。このレベルは第１反転差動増幅器１０９ａ、第２反転差動増幅器１０９ｂ、第３反転差動増幅器１０９ｃ、第４反転差動増幅器１０９ｄの各々のＮＭＯＳトランジスタ１２９のゲートのレベルになっている。ＮＭＯＳトランジスタ１１５に対して、第１反転差動増幅器１０９ａ、第２反転差動増幅器１０９ｂ、第３反転差動増幅器１０９ｃ、第４反転差動増幅器１０９ｄの各々のＮＭＯＳトランジスタ１２９は電流ミラー回路を構成しているため、ＮＭＯＳトランジスタ１１５のサイズ（ＮＭＯＳトランジスタ１１５のしきい値、ゲート長、ゲート酸化膜の厚さ、を含む）と、ＮＭＯＳトランジスタ１２９とのサイズ（各ＮＭＯＳトランジスタのしきい値、ゲート長、ゲート酸化膜の厚さ、を含む）の比に応じた電流が、ＮＭＯＳトランジスタ１２９のドレイン電流となる。

制御レベルの電圧Ｖ_ｃｎｔが上がり、そのレベルがＮＭＯＳトランジスタ１１３の閾値以上（ＮＭＯＳトランジスタ１１３がＯＮするレベル）になると、ＮＭＯＳトランジスタ１１３のドレイン電流ＩＤ１１３が流れる。電圧Ｖ_ｃｎｔが上がれば上がるほどＮＭＯＳトランジスタ１１３のドレイン電流ＩＤ１１３も多く流れるため、結果的にＰＭＯＳトランジスタ１１１のドレイン電流ＩＤ１１１も多くなる。従って、電流ミラー回路を構成しているＰＭＯＳトランジスタ１２２、１２３のドレイン電流、ＮＭＯＳトランジスタ１２９のドレイン電流も多くなる。

次に、リングオシレータ（ＲＯ）１０９の回路動作について説明する。ここで、第１反転差動増幅器１０９ａ、第２反転差動増幅器１０９ｂ、第３反転差動増幅器１０９ｃ、第４反転差動増幅器１０９ｄの各々の回路動作は同様であるため、第１反転差動増幅器１０９ａを例として説明する。

バイアスジェネレータ（ＢＧ）１０８に入力される定電圧Ｖ_ｃｎ１に基準レベルがバイアスされており、電圧Ｖ_ｃｎｔが０レベルとすると、第１反転差動増幅器１０９ａのＮＭＯＳトランジスタ１２９にドレイン電流ＩＤ１２９が流れる。ＮＭＯＳトランジスタ１２５、１２６のソース電極がＮＭＯＳトランジスタ１２９のドレイン電極に共通接続されたところには、ＮＭＯＳトランジスタ１２９のドレイン電流ＩＤ１２９が流れることになる。

スイッチとして動作する差動回路のＮＭＯＳトランジスタ１２５、１２６は、上記のＮＭＯＳトランジスタ１２９のドレイン電流ＩＤ１２９で動作する。ＮＭＯＳトランジスタ１２５、１２６はその入力される信号（第４反転差動増幅器１０９ｄからの出力）に応じたドレイン電流ＩＤ１２５、ＩＤ１２６を流し、能動負荷であるＰＭＯＳトランジスタ１２１、１２４に供給する。ＮＭＯＳトランジスタ１２５がＯＮ、ＮＭＯＳトランジスタ１２６がＯＦＦした場合、ＮＭＯＳトランジスタ１２５には電流が流れ、ＰＭＯＳトランジスタ１２１にも電流が流れる。このとき、ＰＭＯＳトランジスタ１２１のドレイン−ソース電圧ＶＤＳ１２１分の電圧降下が起こり、ＮＭＯＳトランジスタ１２５の出力（第２反転差動増幅器１０９ｂのＮＭＯＳトランジスタ１２５への入力）はＬＯＷレベルになる。ＮＭＯＳトランジスタ１２６はＯＦＦしているので、ＮＭＯＳトランジスタ１２６ａの出力（第２反転差動増幅器１０９ｂのＮＭＯＳトランジスタ１２６への入力）はＨＩＧＨレベルになる。

能動負荷のＰＭＯＳトランジスタとして並列に接続されたＰＭＯＳトランジスタ１２２、１２３は、バイアスジェネレータ（ＢＧ）１０８とミラー構成をしており、そのミラー電流を流すことにより、ＮＭＯＳトランジスタ１２５、１２６がＯＮ／ＯＦＦしているとき、素早く電流を流す効果がある。出力の立ち上がり、立ち下りを高速に動作させ、高速に発振を促すことができる。

バイアスジェネレータ（ＢＧ）１０８に入力される電圧Ｖ_ｃｎｔのレベルが上がり、第１反転差動増幅器１０９のＮＭＯＳトランジスタ１２９のドレイン電流ＩＤ１２９が更に流れるようになると、第１反転差動増幅器１０９ａの回路電流が増える。電流が増えれば、当然、回路の駆動能力も上がり、また、出力負荷（第２反転差動増幅器１０９ｂのＮＭＯＳトランジスタ１２５やＮＭＯＳトランジスタ１２６などのゲート容量や配線容量）を充放電する時間も速くなる。つまり、この第１反転差動増幅器１０９ａの遅延時間が短くなる。

次に、リングオシレータ（ＲＯ）１０９の発振器としての動作について説明する。

第１反転差動増幅器１０９ａのＮＭＯＳトランジスタ１２５がＯＮ、ＮＭＯＳトランジスタ１２６がＯＦＦしているとき、上述したように、その出力はＮＭＯＳトランジスタ１２５側がＬＯＷレベル、ＮＭＯＳトランジスタ１２６側がＨＩＧＨレベルとなる。

第１反転差動増幅器１０９ａからの出力により、第２反転差動増幅器１０９ｂのＮＭＯＳトランジスタ１２５にはＬＯＷレベルが入力され、ＮＭＯＳトランジスタ１２６にはＨＩＧＨレベルが入力される。これにより、ＮＭＯＳトランジスタ１２５がＯＦＦし、ＮＭＯＳトランジスタ１２６がＯＮして、ＮＭＯＳトランジスタ１２５の出力（第３反転差動増幅器１０９ｃのＮＭＯＳトランジスタ１２５ｃへの入力）はＨＩＧＨレベル、ＮＭＯＳトランジスタ１２６の出力（第３反転差動増幅器１０９ｃのＮＭＯＳトランジスタ１２６への入力）はＬＯＷレベルになる。

第２反転差動増幅器１０９ｂからの出力により、第３反転差動増幅器１０９ｃのＮＭＯＳトランジスタ１２５にはＨＩＧＨレベルが入力され、ＮＭＯＳトランジスタ１２６にはＬＯＷレベルが入力される。これにより、ＮＭＯＳトランジスタ１２５がＯＮし、ＮＭＯＳトランジスタ１２６がＯＦＦして、ＮＭＯＳトランジスタ１２５の出力（第４反転差動増幅器１０９ｄのＮＭＯＳトランジスタ１２５への入力）はＬＯＷレベル、ＮＭＯＳトランジスタ１２６の出力（第４反転差動増幅器１０９ｄのＮＭＯＳトランジスタ１２６への入力）はＨＩＧＨレベルになる。

第３反転差動増幅器１０９ｃからの出力により、第４反転差動増幅器１０９ｄのＮＭＯＳトランジスタ１２５にはＬＯＷレベルが入力され、ＮＭＯＳトランジスタ１２６にはＨＩＧＨレベルが入力される。これにより、ＮＭＯＳトランジスタ１２５がＯＦＦし、ＮＭＯＳトランジスタ１２６がＯＮして、ＮＭＯＳトランジスタ１２５の出力（第１反転差動増幅器１０９ａのＮＭＯＳトランジスタ１２６への入力）はＨＩＧＨレベル、ＮＭＯＳトランジスタ１２６の出力（第１反転差動増幅器１０９ａのＮＭＯＳトランジスタ１２５への入力）はＬＯＷレベルになる。

第４反転差動増幅器１０９ｄからの出力により、第１反転差動増幅器１０９ａのＮＭＯＳトランジスタ１２５にはＬＯＷレベルが入力され、ＮＭＯＳトランジスタ１２６にはＨＩＧＨレベルが入力される。これにより、ＮＭＯＳトランジスタ１２５がＯＦＦし、ＮＭＯＳトランジスタ１２６がＯＮして、ＮＭＯＳトランジスタ１２５の出力（第２反転差動増幅器１０９ｂのＮＭＯＳトランジスタ１２５への入力）はＨＩＧＨレベル、ＮＭＯＳトランジスタ１２６の出力（第２反転差動増幅器１０９ｂのＮＭＯＳトランジスタ１２６への入力）はＬＯＷレベルになる。

最初、第１反転差動増幅器１０９ａのＮＭＯＳトランジスタ１２５がＯＮ、ＮＭＯＳトランジスタ１２６がＯＦＦであったのが、リングを一周（第１反転差動増幅器１０９ａ〜第４反転差動増幅器１０９ｄ）すると、第１反転差動増幅器１０９ａのＮＭＯＳトランジスタ１２５がＯＦＦ、ＮＭＯＳトランジスタ１２６がＯＮしている。この動作が続くので、発振する。

電圧制御発振器（ＶＣＯ）１０５は、前述した自走発振周波数Ｆ_ａ１０１にオフセットを持たせているため、周波数特性の傾きを緩くできる。従って、ノイズ成分が含まれた電圧Ｖ_ｃｎｔが入力された場合、オフセットを持たない電圧制御発振器と比べて、前述した発振周波数Ｆ_ｂ１０１の変動は小さくできる。

ここで、従来の電圧制御発振器（ＶＣＯ）１０５の周波数特性について図１５を参照しながら説明する。図１５は、従来の電圧制御発振器（ＶＣＯ）の周波数特性を示す図である。

図１５に示されるように、符号Ｙ１０１はｔｙｐ−ｃａｓｅのときの周波数特性を表している。このときの自走発振周波数Ｆ_ａ１０１は約５００（ＭＨｚ）である。ｔｙｐ−ｃａｓｅとは、製造ばらつきがなく、図１４に記載のＶ_ａ１０１、Ｖ_ａ１０２、Ｖ_ａ１０３に対応するＮＭＯＳトランジスタのスレッショルド電圧Ｖ_ｔｎやＰＭＯＳトランジスタのスレッショルド電圧Ｖ_ｔｐなどが（正規分布で例示されるばらつきの中心値であるときの）センターでできたときの特性である。しかしながら、製造上のばらつきは存在し、符号Ｙ１０１’のようなｆａｓｔ−ｃａｓｅのときの周波数特性や符号Ｙ１０１’’のようなｓｌｏｗ−ｃａｓｅのときの周波数特性がでてきてしまう。ｆａｓｔ−ｃａｓｅとは、Ｖ_ｔｎやＶ_ｔｐなどが低めにできたときの特性であり、トランジスタが速くＯＮしたり、ゲート長が細かったり、配線などが細かったりして、寄生容量なども少なめになり、信号などが速く伝播したりしてしまう。ｓｌｏｗ−ｃａｓｅとは、Ｖ_ｔｎやＶ_ｔｐなどが高めにできたときの特性であり、トランジスタが遅くＯＮしたり、ゲート長が厚かったり、配線などが長かったりして、寄生容量なども多めになり、信号などが遅く伝播したりしてしまう。また、Ｖ_ｔｎやＶ_ｔｐなどが逆にばらつくこともあり得る。

このような、製造上のばらつきを考慮した上で、周波数特性を求めた場合、その上限が符号Ｙ１０１’のＭＡＸであり、下限が符号Ｙ１０１’’のＭＩＮになる。符号Ｙ１０１’が示す周波数特性（ｆａｓｔ−ｃａｓｅ）では、自走発振周波数Ｆ_ａ１０２は約６００（ＭＨｚ）である。これは、符号Ｙ１０１が示す周波数特性（ｔｙｐ−ｃａｓｅ）のと比べて約２０％ほど速くなっている。ところが、電圧Ｖ_ｃｎｔが大きくなっていき、（出力信号Ｆ_ＶＣＯに対応する所望の発振周波数Ｆ_ｂ１０１を得るための電圧をＶ_ｂ１０１、Ｖ_ａ１０１＜Ｖ_ｂ１０１＜Ｖ_ＤＤ、発振周波数Ｆ_ｂ１０１を１０００（ＭＨｚ）として）Ｖ_ｂ１０１のレベルになると、符号Ｙ１０１が示す周波数特性（ｔｙｐ−ｃａｓｅ）では約１０００（ＭＨｚ）になるが、符号Ｙ１０１’が示す周波数特性（ｆａｓｔ−ｃａｓｅ）ではｔｙｐ−ｃａｓｅより５５％も速い１５５０（ＭＨｚ）ほどになってしまう。符号Ｙ１０１’’が示す周波数特性（ｓｌｏｗ−ｃａｓｅ）では、自走発振周波数Ｆ_ａ１０３は約４００（ＭＨｚ）である。これは、符号Ｙ１０１が示す周波数特性（ｔｙｐ−ｃａｓｅ）のと比べて約２０％ほど遅くなっている。ところが、電圧Ｖ_ｃｎｔが大きくなっていき、Ｖ_ｂ１０１のレベルになると、符号Ｙ１０１が示す周波数特性（ｔｙｐ−ｃａｓｅ）では約１０００（ＭＨｚ）になるが、符号Ｙ１０１’’が示す周波数特性（ｓｌｏｗ−ｃａｓｅ）ではｔｙｐ−ｃａｓｅより４０％も遅い６００（ＭＨｚ）ほどになってしまう。

このように、従来の電圧制御発振器（ＶＣＯ）１０５の周波数特性は、自走発振時には２０％のばらつきで収まっていたものが、電圧Ｖ_ｃｎｔが大きくなっていくと、そのばらつきが上限側（符号Ｙ１０１’が示す周波数特性）では５５％、下限側（符号Ｙ１０１’’が示す周波数特性）では４０％へと大きくなる。これは、電圧制御発振器（ＶＣＯ）１０５に主に電流ミラー回路が多く用いられているため、そのチャネル長変調効果により、発振周波数のばらつきも大きくなるからである。最近のＬＳＩでは、トランジスタのサイズが小さくなるとチャネル長変調効果により顕著になる。

チャネル長変調効果とは、トランジスタの特性上、通常は、そのドレイン電流が飽和するドレイン電圧の範囲（飽和領域）において、ドレイン電圧の増大に応じてドレイン電流が大きくなってしまう効果をいう。この効果によって、ドレイン電圧の変動に応じてドレイン電流が変動し、発振周波数が変動することになる。

次に、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）を例として、従来の電圧制御発振器（ＶＣＯ）１０５を用いたＰＬＬ回路の構成について図１３を参照しながら説明する。図１３は、従来の電圧制御発振器（ＶＣＯ）を用いたＰＬＬ回路の構成を示すブロック図である。

図１３に示されるように、ＰＬＬ回路は、位相周波数比較器（ＰＦＤ）１０１、チャージポンプ１０２、ループフィルタ１０３、オフセット回路（ＯＦＳＴ）１０４、電圧制御発振器（ＶＣＯ）１０５及び分周器１０６を備えている。

位相周波数比較器（ＰＦＤ）１０１は、入力信号Ｆ_ｒｅｆと分周器１０６からの帰還信号Ｆ_ｆｂとの位相及び周波数を比較し、これら両信号の誤差を表す増分信号ＵＰ及び減分信号ＤＯＷＮを生成する。入力信号Ｆ_ｒｅｆとしては、例えば図示せぬ発振器からのクロック信号が使用される。この位相周波数比較器（ＰＦＤ）１０１で生成される増分信号ＵＰは、入力信号Ｆ_ｒｅｆに対する帰還信号Ｆ_ｆｂの周波数低下分と位相遅れに相当するパルス幅を有する。また、減分信号ＤＯＷＮは、入力信号Ｆ_ｒｅｆに対する帰還信号Ｆ_ｆｂの周波数上昇分と位相進みに相当するパルス幅を有する。位相周波数比較器（ＰＦＤ）１０１で生成された増分信号ＵＰ及び減分信号ＤＯＷＮはチャージポンプ１０２に供給される。

チャージポンプ１０２はシングル出力のチャージポンプであり、増分信号ＵＰ及び減分信号ＤＯＷＮの各パルス幅に応じた電流パルスを生成してループフィルタ１０３に供給する。ループフィルタ１０３は、チャージポンプ１０２から供給される電流パルスに応答して例えば図示せぬキャパシタに電荷を蓄積すると共に、図示せぬキャパシタに蓄積された電荷を放電し、上述した電流パルスに応じた電圧Ｖ_ｃｎｔを発生する。このループフィルタ１０３で発生された電圧Ｖ_ｃｎｔは電圧制御発振器（ＶＣＯ）１０５に供給される。

オフセット回路（ＯＦＳＴ）１０４は、定電圧Ｖ_ｃｎ１を生成して電圧制御発振器（ＶＣＯ）１０５のバイアスジェネレータ（ＢＧ）１０８に供給する。電圧制御発振器（ＶＣＯ）１０５のバイアスジェネレータ（ＢＧ）１０８には、オフセット回路（ＯＦＳＴ）１０４から定電圧Ｖ_ｃｎ１が供給され、ループフィルタ１０３から電圧Ｖ_ｃｎｔが供給される。電圧制御発振器（ＶＣＯ）１０５は、オフセット回路（ＯＦＳＴ）１０４から供給された定電圧Ｖ_ｃｎ１と、ループフィルタ１０３から供給された電圧Ｖ_ｃｎｔとに応じた周波数で発振する出力信号Ｆ_ＶＣＯを生成する。この発振周波数は、定電圧Ｖ_ｃｎ１の値に応じた電流Ｉ_ｃｎ１と、電圧Ｖ_ｃｎｔの値に応じた電流Ｉ_ｃｎｔとを加算した電流によって間接的に定まる。電圧制御発振器（ＶＣＯ）１０５は、ロック状態では入力信号Ｆ_ｒｅｆの周波数のＭ倍（Ｍ倍は実数）の周波数で発振する。

電圧制御発振器（ＶＣＯ）１０５で生成された出力信号Ｆ_ＶＣＯは、ＰＬＬ回路の出力信号として外部に送出されると共に、分周器１０６に供給される。分周器１０６は、出力信号Ｆ_ＶＣＯを１／Ｎに分周し、位相周波数比較器（ＰＦＤ）１０１に供給する。

次に、従来の電圧制御発振器（ＶＣＯ）１０５を用いたＰＬＬ回路の動作を説明する。

今、分周器１０６から位相周波数比較器（ＰＦＤ）１０１に帰還される帰還信号Ｆ_ｆｂの位相が入力信号Ｆ_ｒｅｆの位相より遅れていると仮定する。この場合、位相周波数比較器（ＰＦＤ）１０１は、周波数低下分と位相遅れに相当するパルス幅を有する増分信号ＵＰを生成し、チャージポンプ１０２に供給する。チャージポンプ１０２は、増分信号ＵＰに応じた電流を流出してループフィルタ１０３の図示せぬキャパシタを充電する。これにより、ループフィルタ１０３で発生される電圧Ｖ_ｃｎｔは高くなる。その結果、電圧制御発振器（ＶＣＯ）１０５から出力される出力信号Ｆ_ＶＣＯの発振周波数が上昇すると共に、出力信号Ｆ_ＶＣＯの位相が進んで入力信号Ｆ_ｒｅｆの位相に近づく。

一方、帰還信号Ｆ_ｆｂの位相が入力信号Ｆ_ｒｅｆの位相より進んでいる場合、位相周波数比較器（ＰＦＤ）１０１は、周波数上昇分と位相進みに相当するパルス幅を有する減分信号ＤＯＷＮを生成し、チャージポンプ１０２に供給する。チャージポンプ１０２は、減分信号ＤＯＷＮに応じた電流を引き込んでループフィルタ１０３の図示せぬキャパシタを放電させる。これにより、ループフィルタ１０３から出力される電圧Ｖ_ｃｎｔは低くなる。その結果、電圧制御発振器（ＶＣＯ）１０５から出力される出力信号Ｆ_ＶＣＯの発振周波数が下降すると共に、出力信号Ｆ_ＶＣＯの位相が遅れて入力信号Ｆ_ｒｅｆの位相に近づく。

このように、従来の電圧制御発振器（ＶＣＯ）１０５を用いたＰＬＬ回路では、出力信号Ｆ_ＶＣＯの位相及び周波数と入力信号Ｆ_ｒｅｆの位相及び周波数とが常に比較され、入力信号Ｆ_ｒｅｆに対する出力信号Ｆ_ＶＣＯの位相遅れ又は位相進みが存在すればそれらを補正するようにフィードバック制御される。そして、位相遅れ又は位相進みが所定の範囲内に収束したら、位相周波数比較器（ＰＦＤ）１０１は、同一の短いパルス幅を有する増分信号ＵＰ及び減分信号ＤＯＷＮを生成する。これにより、ループフィルタ１０３の図示せぬキャパシタで充放電される電荷の量が等しくなって平衡し、このＰＬＬ回路はロック状態に入る。このロック状態において、出力信号Ｆ_ＶＣＯの位相は入力信号Ｆ_ｒｅｆの位相に合致する。しかし、電圧制御発振器（ＶＣＯ）１０５を用いたＰＬＬ回路では、ループフィルタ３から出力された電圧Ｖ_ｃｎｔにノイズ成分が含まれた場合、オフセット周波数をもたせてあるため、オフセット周波数をもたせてないものに比べて所望の発振周波数の変動を小さく抑えることができるが、電流ミラー回路を多く用いているため、製造上のばらつきによる発振周波数のばらつきを低く抑えられない。

また、電圧制御発振器（ＶＣＯ）を用いたＰＬＬ回路として、特開平８−１２５５３１号公報では、外乱によるＲＦ変調信号の位相変動を阻止でき、変調精度の良好な“周波数シンセサイザ回路”が開示されている。

この周波数シンセサイザ回路は、電圧制御発振器の出力である局部発振信号の周波数を変動させる原因となる外乱信号に基づいて、その外乱信号による周波数の変動を打ち消すためのオフセット電圧を発生するオフセット信号発生回路と、オフセット信号発生回路からのオフセット電圧をチューニング電圧に加算して電圧制御発振器に供給するオフセット信号加算回路とを備えたことを特徴としている。

また、特許文献１では、製造条件のばらつきに関係なく、電源変動や温度変化等により電圧信号が変動し、制御特性の変動が生じても発振周波数に影響することなく、ロック外れの生じない“ＰＬＬ回路”が開示されている。

このＰＬＬ（位相同期ループ）回路は、発振信号と基準信号との位相比較結果の誤差信号から直流の電圧信号を生成する位相同期ループ回路部と、電圧信号のレベルに応答して周波数制御される発振信号を出力する電圧制御発振回路とを備え、製造条件の変動に起因するデバイス特性変化を検討し、対応プロセス変動信号を出力する製造条件検出手段と、プロセス変動信号の供給に応答して電圧信号の中心値を周波数ロック時のレベル近傍となるようオフセットする電圧オフセット手段とを備えることを特徴としている。

また、非特許文献１では、位相周波数比較器について詳細に述べられている。

特開平１１−１７７４１６号公報

Ｈｉｒｏｍｉ Ｎｏｔａｎｉ 他 "Ａ ６２２−ＭＨｚ ＣＭＯＳ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ ｗｉｔｈ Ｐｒｅｃｈａｒｇｅ−Ｔｙｐｅ Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ" "Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ（１９９４）"ｐ．１２９〜１３０

従来の電圧制御発振器（ＶＣＯ）１０５には電流ミラー回路が多く含まれている。最近のようにサイズの小さいトランジスタを用いると、チャネル長変調効果による変動要因も大きくなるため、従来の電圧制御発振器（ＶＣＯ）１０５では、電流ミラー回路の段数分だけチャネル長変調効果の分が加わり、発振周波数のばらつきが大きくなる。

従来の電圧制御発振器（ＶＣＯ）１０５は、上記のように発振周波数のばらつきが大きいため、次のような問題がある。

従来の電圧制御発振器（ＶＣＯ）１０５は、製造上のばらつきにチャネル長変調効果が加わるため、発振周波数のばらつきが大きくなる。ゲインが最小の場合に、例えば図１５で示された符号Ｙ１０１’’が示す周波数特性において電圧Ｖ_ｃｎｔを電源電圧Ｖ_ＤＤの値まで上げても、発振周波数が所望の周波数Ｆ_ｂ１０１より小さくなる危険性がある。従って、製造上のばらつきがあっても所望の周波数Ｆ_ｂ１０１を得るためには、従来の電圧制御発振器（ＶＣＯ）１０５のゲインを大きくする（周波数特性を急峻にする）ことになる。そうすると、電圧Ｖ_ｃｎｔにノイズ成分がのった場合、発振周波数の変動が大きくなる（ジッタが増大してしまう）。

また、発振周波数の変動を考慮すると、電圧Ｖ_ｃｎｔの範囲内で制御可能な発振周波数の範囲を広く設定することができない。即ち、従来の電圧制御発振器（ＶＣＯ）１０５は、最低限抑えられる周波数範囲が確保できず、図１５に示したように従来の電圧制御発振器（ＶＣＯ）１０５の周波数範囲は符号Ｆ_１００である。この周波数範囲Ｆ_１００は、符号Ｙ１０１’が示す周波数特性における自走発振周波数Ｆ_ａ１０２から、符号Ｙ１０１’’が示す周波数特性において電圧Ｖ_ｃｎｔが電源電圧Ｖ_ＤＤの値のときの発振周波数までを表し、周波数範囲Ｆ_１００には所望の発振周波数Ｆ_ｂ１０１が含まれない。

本発明の目的は、発振周波数のばらつきを抑えることができる電圧制御発振器を提供することにある。

本発明の他の目的は、ジッタが低減される電圧制御発振器を提供することにある。

本発明の更に他の目的は、周波数範囲を広くとることができる電圧制御発振器を提供することにある。

その課題を解決するための手段が、下記のように表現される。その表現中の請求項対応の技術的事項には、括弧（）付きで、番号、記号等が添記されている。その番号、記号等は、本実施の複数・形態又は複数の実施例のうちの少なくとも１つの実施の形態又は複数の実施例を構成する技術的事項、特に、その実施の形態又は実施例に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態又は実施例の技術的事項との対応・橋渡しを明白にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態又は実施例の技術的事項に限定されて解釈することを意味しない。

本発明による電圧制御発振器は、直列に接続されたＮ（Ｎは２以上の整数）個の反転差動増幅器（９）を備えている。Ｎ個の反転差動増幅器（９）の各々は、所定の電圧値の定電圧（Ｖ_ｃｎ１）と制御電圧（Ｖ_ｃｎｔ）とに応じて動作する。Ｎ個の反転差動増幅器（９）の各々の動作電流は、定電圧（Ｖ_ｃｎ１）に応じた電流と、制御電圧（Ｖ_ｃｎｔ）に応じた電流とを加算した電流の値で直接定まる。

Ｎが２以上の偶数のとき、Ｎ個の反転差動増幅器（９）のうちの最終段の反転差動増幅器（９ｄ）の出力は、Ｎ個の反転差動増幅器（９）のうちの初段の反転差動増幅器（９ａ）に反転して戻される。

Ｎが３以上の奇数のとき、Ｎ個の反転差動増幅器（９）のうちの最終段の反転差動増幅器（９ｃ）の出力は、Ｎ個の反転差動増幅器（９）のうちの初段の反転差動増幅器（９ａ）に戻される。

本発明による電圧制御発振器は、更に、動作電流を補償するためのバイアスジェネレータ（８）を備えている。このバイアスジェネレータ（８）は、定電圧（Ｖ_ｃｎ１）が入力される制御電極を有し、第１電源及び第２電源の間に直列に接続された第１入力段トランジスタ（１２）と、制御電圧（Ｖ_ｃｎｔ）が入力される制御電極を有し、第１電源及び第２電源の間に直列に接続され、第１入力段トランジスタ（１２）と並列に接続された第２入力段トランジスタ（１３）と、第１電源と第１及び第２入力段トランジスタ（１２、１３）との間に接続された特定トランジスタ（１１）とを有する。また、バイアスジェネレータ（５８）は、定電圧（Ｖ_ｃｎ１）が入力される制御電極を有し、第１電源及び第２電源の間に直列に接続された第１入力段トランジスタ（１２）と、第１電源と第１入力段トランジスタ（１２）との間に接続された特定トランジスタ（１１）とを有する。

Ｎ個の反転差動増幅器（９）の各々は、第１電源及び第２電源の間に並列に接続された第１及び第２出力段トランジスタ（２５、２６）と、定電圧（Ｖ_ｃｎ１）が入力される制御電極を有し、第１及び第２出力段トランジスタ（２５、２６）と第２電源との間に接続された第３入力段トランジスタ（２７）と、制御電圧（Ｖ_ｃｎｔ）が入力される制御電極を有し、第１及び第２出力段トランジスタ（２５、２６）と第２電源との間に接続され、第３入力段トランジスタ（２７）と並列に接続された第４入力段トランジスタ（２８）と、第１電源と第１出力段トランジスタ（２５）との間に直列に接続され、特定トランジスタ（１１）と接続された第１トランジスタ（２２）と、第１電源と第２出力段トランジスタ（２６）との間に直列に接続され、特定トランジスタ（１１）と接続された第２トランジスタ（２３）と、第１電源と第１出力段トランジスタ（２５）との間に直列に接続され、第１トランジスタ（２２）と並列に接続された第３トランジスタ（２１）と、第１電源と第２出力段トランジスタ（２６）との間に直列に接続され、第２トランジスタ（２３）と並列に接続された第４トランジスタ（２４）とを備えている。

特定トランジスタ（１１）と第１トランジスタ（２２）は、電流ミラー回路を構成し、特定トランジスタ（１１）と第２トランジスタ（２３）は、電流ミラー回路を構成する。

Ｎ個の反転差動増幅器（７９）の各々は、第１電源及び第２電源の間に並列に接続された第１及び第２出力段トランジスタ（２５、２６）と、定電圧（Ｖ_ｃｎ１）が入力される制御電極を有し、第１及び第２出力段トランジスタ（２５、２６）と第２電源との間に接続された第１入力段トランジスタ（２７）と、制御電圧（Ｖ_ｃｎｔ）が入力される制御電極を有し、第１及び第２出力段トランジスタ（２５、２６）と第２電源との間に接続され、第１入力段トランジスタ（２７）と並列に接続された第２入力段トランジスタ（２８）と、第１電源と第１出力段トランジスタ（２５）との間に直列に接続された抵抗素子（８１）と、第１電源と第２出力段トランジスタ（２６）との間に直列に接続された抵抗素子（８２）とを備えている。

本発明による電圧制御発振器は、直列に接続されたＮ個の反転差動増幅器（９）を備えている。Ｎ個の反転差動増幅器（９）の各々は、差動部と、差動部に接続され、所定の電圧値の定電圧（Ｖ_ｃｎ１）と制御電圧（Ｖ_ｃｎｔ）とによってそれぞれ駆動される電流源とを有する。

本発明による電圧制御発振器は、所定の電圧値の定電圧（Ｖ_ｃｎ１）によってオフセット周波数を与えるオフセット手段と、制御電圧（Ｖ_ｃｎｔ）に比例して定まる周波数を制御して所望の周波数を決定する制御手段とを備えている。周波数は、定電圧（Ｖ_ｃｎ１）と制御電圧（Ｖ_ｃｎｔ）とによって直接定まる。

本発明によるＰＬＬ回路は、外部からの入力信号（Ｆ_ｒｅｆ）と、帰還信号（Ｆ_ｆｂ）との位相及び周波数を比較し、比較の結果に基づいて制御電圧（Ｖ_ｃｎｔ）を生成する制御電圧生成器（１、２、３）と、所定の電圧値の定電圧（Ｖ_ｃｎ１）を生成するオフセット回路（４）と、オフセット回路（４）からの定電圧（Ｖ_ｃｎ１）に応じた電流と、制御電圧生成器（１、２、３）からの制御電圧（Ｖ_ｃｎｔ）に応じた電流とを加算し、加算した電流の値に応じた周波数で発振する出力信号（Ｆ_ＶＣＯ）を生成する電圧制御発振器（５）と、電圧制御発振器（５）からの出力信号（Ｆ_ＶＣＯ）を分周して制御電圧生成器（１、２、３）に帰還信号（Ｆ_ｆｂ）としてフィードバックする分周器（６）とを備えている。電圧制御発振器（５）は、直列に接続されたＮ（Ｎは２以上の整数）個の反転差動増幅器（９）を備えている。Ｎ個の反転差動増幅器（９）の各々は、定電圧（Ｖ_ｃｎ１）と制御電圧（Ｖ_ｃｎｔ）とに応じて動作する。Ｎ個の反転差動増幅器（９）の各々の動作電流は、定電圧（Ｖ_ｃｎ１）に応じた電流と、制御電圧（Ｖ_ｃｎｔ）に応じた電流とを加算した電流の値で直接定まる。

Ｎが２以上の偶数のとき、Ｎ個の反転差動増幅器（９）のうちの最終段の反転差動増幅器（９ｄ）の出力は、Ｎ個の反転差動増幅器（９）のうちの初段の反転差動増幅器（９ａ）に反転して戻される。

Ｎが３以上の奇数のとき、Ｎ個の反転差動増幅器（９）のうちの最終段の反転差動増幅器（９ｄ）の出力は、Ｎ個の反転差動増幅器（９）のうちの初段の反転差動増幅器（９ａ）に戻される。

電圧制御発振器（５）は、動作電流を補償するためのバイアスジェネレータ（８）を更に備えている。このバイアスジェネレータ（８）は、定電圧（Ｖ_ｃｎ１）が入力される制御電極を有し、第１電源及び第２電源の間に直列に接続された第１入力段トランジスタ（１２）と、制御電圧（Ｖ_ｃｎｔ）が入力される制御電極を有し、第１電源及び第２電源の間に直列に接続され、第１入力段トランジスタ（１２）と並列に接続された第２入力段トランジスタ（１３）と、第１電源と第１及び第２入力段トランジスタ（１２、１３）との間に接続された特定トランジスタ（１１）とを有する。また、バイアスジェネレータ（５８）は、定電圧（Ｖ_ｃｎ１）が入力される制御電極を有し、第１電源及び第２電源の間に直列に接続された第１入力段トランジスタ（１２）と、第１電源と第１入力段トランジスタ（１２）との間に接続された特定トランジスタ（１１）とを有する。

Ｎ個の反転差動増幅器（９）の各々は、第１電源及び第２電源の間に並列に接続された第１及び第２出力段トランジスタ（２５、２６）と、定電圧（Ｖ_ｃｎ１）が入力される制御電極を有し、第１及び第２出力段トランジスタ（２５、２６）と第２電源との間に接続された第３入力段トランジスタ（２７）と、制御電圧（Ｖ_ｃｎｔ）が入力される制御電極を有し、第１及び第２出力段トランジスタ（２５、２６）と第２電源との間に接続され、第３入力段トランジスタ（２７）と並列に接続された第４入力段トランジスタ（２８）と、第１電源と第１出力段トランジスタ（２５）との間に直列に接続され、特定トランジスタ（１１）と接続された第１トランジスタ（２２）と、第１電源と第２出力段トランジスタ（２６）との間に直列に接続され、特定トランジスタ（１１）と接続された第２トランジスタ（２３）と、第１電源と第１出力段トランジスタ（２５）との間に直列に接続され、第１トランジスタ（２２）と並列に接続された第３トランジスタ（２１）と、第１電源と第２出力段トランジスタ（２６）との間に直列に接続され、第２トランジスタ（２３）と並列に接続された第４トランジスタ（２４）とを備えている。

特定トランジスタ（１１）と第１トランジスタ（２２）は、電流ミラー回路を構成し、特定トランジスタ（１１）と第２トランジスタ（２３）は、電流ミラー回路を構成する。

Ｎ個の反転差動増幅器（７９）の各々は、第１電源及び第２電源の間に並列に接続された第１及び第２出力段トランジスタ（２５、２６）と、定電圧（Ｖ_ｃｎ１）が入力される制御電極を有し、第１及び第２出力段トランジスタ（２５、２６）と第２電源との間に接続された第１入力段トランジスタ（２７）と、制御電圧（Ｖ_ｃｎｔ）が入力される制御電極を有し、第１及び第２出力段トランジスタ（２５、２６）と第２電源との間に接続され、第１入力段トランジスタ（２７）と並列に接続された第２入力段トランジスタ（２８）と、第１電源と第１出力段トランジスタ（２５）との間に直列に接続された抵抗素子（８１）と、第１電源と第２出力段トランジスタ（２６）との間に直列に接続された抵抗素子（８２）とを備えている。

本発明によるＰＬＬ回路は、外部からの入力信号（Ｆ_ｒｅｆ）と、帰還信号（Ｆ_ｆｂ）との位相及び周波数を比較し、比較の結果に基づいて制御電圧（Ｖ_ｃｎｔ）を生成する制御電圧生成器（１、２、３）と、所定の電圧値の定電圧（Ｖ_ｃｎ１）を生成するオフセット回路（４）と、オフセット回路（４）からの定電圧（Ｖ_ｃｎ１）に応じた電流と、制御電圧生成器（１、２、３）からの制御電圧（Ｖ_ｃｎｔ）に応じた電流とを加算し、加算した電流の値に応じた周波数で発振する出力信号（Ｆ_ＶＣＯ）を生成する電圧制御発振器（５）と、電圧制御発振器（５）からの出力信号（Ｆ_ＶＣＯ）を分周して制御電圧生成器（１、２、３）に帰還信号（Ｆ_ｆｂ）としてフィードバックする分周器（６）とを備えている。電圧制御発振器（５）は、直列に接続されたＮ個の反転差動増幅器（９）を備えている。Ｎ個の反転差動増幅器（９）の各々は、差動部と、差動部に接続され、所定の電圧値の定電圧（Ｖ_ｃｎ１）と制御電圧（Ｖ_ｃｎｔ）とによってそれぞれ駆動される電流源とを有する。

本発明によるＰＬＬ回路は、外部からの入力信号（Ｆ_ｒｅｆ）と、帰還信号（Ｆ_ｆｂ）との位相及び周波数を比較し、比較の結果に基づいて制御電圧（Ｖ_ｃｎｔ）を生成する制御電圧生成器（１、２、３）と、所定の電圧値の定電圧（Ｖ_ｃｎ１）を生成するオフセット回路（４）と、オフセット回路（４）からの定電圧（Ｖ_ｃｎ１）に応じた電流と、制御電圧生成器（１、２、３）からの制御電圧（Ｖ_ｃｎｔ）に応じた電流とを加算し、加算した電流の値に応じた周波数で発振する出力信号（Ｆ_ＶＣＯ）を生成する電圧制御発振器（５）と、電圧制御発振器（５）からの出力信号（Ｆ_ＶＣＯ）を分周して制御電圧生成器（１、２、３）に帰還信号（Ｆ_ｆｂ）としてフィードバックする分周器（６）とを備えている。電圧制御発振器（５）は、定電圧（Ｖ_ｃｎ１）によってオフセット周波数を与えるオフセット手段と、制御電圧（Ｖ_ｃｎｔ）に比例して定まる周波数を制御して所望の周波数を決定する制御手段とを備えている。周波数は、定電圧（Ｖ_ｃｎ１）と制御電圧（Ｖ_ｃｎｔ）とによって直接定まる。本発明によるＰＬＬ回路は、電圧制御発振器（５）に限らず、電圧制御発振器（５５）、電圧制御発振器（７５）でも実施可能である。

本発明の電圧制御発振器は、発振周波数のばらつきを抑えることができる。

図１は、本実施の形態１に係る電圧制御発振器（ＶＣＯ）の構成を示す回路図である。 図２は、本実施の形態１に係る電圧制御発振器（ＶＣＯ）の他の構成を示す回路図である。 図３は、本実施の形態１に係る電圧制御発振器（ＶＣＯ）を用いたＰＬＬ回路の構成を示すブロック図である。 図４は、出力信号Ｆ_ＶＣＯと電圧Ｖ_ｃｎｔの関係を示す図である。 図５は、本実施の形態１に係る電圧制御発振器（ＶＣＯ）の周波数特性を示す図である。 図６は、本実施の形態２に係る電圧制御発振器（ＶＣＯ）の構成を示す回路図である。 図７は、本実施の形態２に係る電圧制御発振器（ＶＣＯ）の他の構成を示す回路図である。 図８は、本実施の形態２に係る電圧制御発振器（ＶＣＯ）を用いたＰＬＬ回路の構成を示すブロック図である。 図９は、本実施の形態３に係る電圧制御発振器（ＶＣＯ）の構成を示す回路図である。 図１０は、本実施の形態３に係る電圧制御発振器（ＶＣＯ）の他の構成を示す回路図である。 図１１は、本実施の形態３に係る電圧制御発振器（ＶＣＯ）を用いたＰＬＬ回路の構成を示すブロック図である。 図１２は、従来の電圧制御発振器（ＶＣＯ）の構成を示す回路図である。 図１３は、従来の電圧制御発振器（ＶＣＯ）を用いたＰＬＬ回路の構成を示すブロック図である。 図１４は、出力信号Ｆ_ＶＣＯと電圧Ｖ_ｃｎｔの関係を示す図である。 図１５は、従来の電圧制御発振器（ＶＣＯ）の周波数特性を示す図である。

以下に添付図面を参照して、本発明による電圧制御発振器の実施の形態を説明する。

（実施の形態１）
図１は、本実施の形態１に係る電圧制御発振器（ＶＣＯ）の構成を示す回路図である。

図１に示されるように、実施の形態１に係る電圧制御発振器（ＶＣＯ）５は、バイアスジェネレータ（ＢＧ）８、リングオシレータ（ＲＯ）９、レベルコンバータ（Ｌ−Ｃ）７を備えている。

バイアスジェネレータ（ＢＧ）８及びリングオシレータ（ＲＯ）９には、外部から所定の電圧値の定電圧Ｖ_ｃｎ１、電圧Ｖ_ｃｎｔが供給／入力される。また、バイアスジェネレータ（ＢＧ）８及びリングオシレータ（ＲＯ）９には外部から電源電圧が供給／入力される。バイアスジェネレータ（ＢＧ）８の出力は、リングオシレータ（ＲＯ）９に供給／入力される。

リングオシレータ（ＲＯ）９は、Ｎ個の反転差動増幅器を備えている。ここで、Ｎは２以上の整数である。Ｎ個の反転差動増幅器の各々は、外部からの定電圧Ｖ_ｃｎ１と外部からの電圧Ｖ_ｃｎｔとに応じて動作する。Ｎ個の反転差動増幅器の各々の動作電流は、定電圧Ｖ_ｃｎ１の値に応じた電流Ｉ_ｃｎ１と、電圧Ｖ_ｃｎｔの値に応じた電流Ｉ_ｃｎｔとを加算した電流で直接定まる。バイアスジェネレータ（ＢＧ）８は、外部からの定電圧Ｖ_ｃｎ１の値に応じた電流Ｉ_ｃｎ１と、外部からの電圧Ｖ_ｃｎｔの値に応じた電流Ｉ_ｃｎｔとを加算した電流によってリングオシレータ（ＲＯ）９の動作電流を補償する。補償とは、リングオシレータ（ＲＯ）９のスイッチとして働くトランジスタがＯＮ／ＯＦＦしているとき、素早く電流を流し、発振波形の立ち上がり、立下りを高速に動作させ（急峻にして）、高速に発振を促すことをいう。この補償により、高周波数特性を改善すること、即ち、追従性をよくすることができる。

また、リングオシレータ（ＲＯ）９は、定電圧Ｖ_ｃｎ１によってオフセット周波数を与え、電圧Ｖ_ｃｎｔに比例して定まる発振周波数を制御して所望の発振周波数を決定する。所望の発振周波数は、定電圧Ｖ_ｃｎ１の値に応じた電流Ｉ_ｃｎ１と、電圧Ｖ_ｃｎｔの値に応じた電流Ｉ_ｃｎｔとを加算した電流によって直接定まる。リングオシレータ（ＲＯ）９は、決定された所望の発振周波数に対応する電圧の振幅のうち最大ピークを表す最大電圧Ｖ_ＯＵＴ１及び最小ピークを表す最小電圧Ｖ_ＯＵＴ２の一方を第１出力端子ＯＵＴ１を介してレベルコンバータ（Ｌ−Ｃ）７に供給し、最大電圧Ｖ_ＯＵＴ１及び最小電圧Ｖ_ＯＵＴ２の他方を第２出力端子ＯＵＴ２を介してレベルコンバータ（Ｌ−Ｃ）７に供給する。

レベルコンバータ（Ｌ−Ｃ）７は、最小電圧Ｖ_ＯＵＴ２と最大電圧Ｖ_ＯＵＴ１との間の振幅をＣＭＯＳレベル（例えば、０（Ｖ）〜電源電圧にするようにするなど）まで増加させて出力信号Ｆ_ＶＣＯを生成する。レベルコンバータ（Ｌ−Ｃ）７で生成された出力信号Ｆ_ＶＣＯは、電圧制御発振器（ＶＣＯ）５の出力信号として外部に送出される。

ここで、電圧制御発振器（ＶＣＯ）５により生成される出力信号Ｆ_ＶＣＯに対応する発振周波数ついて図４を参照しながら説明する。図４は、出力信号Ｆ_ＶＣＯと電圧Ｖ_ｃｎｔの関係を示す図である。

図４に示されるように、通常、電圧制御発振器（ＶＣＯ）で生成される出力信号Ｆ_ＶＣＯと電圧Ｖ_ｃｎｔの関係（周波数特性）を示す符号Ｘ１は、電圧制御発振器（ＶＣＯ）５に含まれる電圧Ｖ_ｃｎｔを入力する後述のトランジスタのスレッショルド電圧Ｖ_ａ１より大きくなると、出力信号Ｆ_ＶＣＯの発振周波数が０（Ｈｚ）より大きくなるような線形性を表している。電圧制御発振器（ＶＣＯ）５は、スレッショルド電圧Ｖ_ａ１（例えば、０．５（Ｖ））から電圧制御発振器（ＶＣＯ）５を動作させる外部からの電源電圧Ｖ_ＤＤ（例えば、２．５（Ｖ））までの範囲の電圧Ｖ_ｃｎｔに比例して定まる発振周波数を制御して所望の発振周波数Ｆ_ＶＣＯ’を決定する。このとき、出力信号Ｆ_ＶＣＯに対応する所望の発振周波数Ｆ_ｂ１を得るための電圧はＶ_ｂ１とする（Ｖ_ａ１＜Ｖ_ｂ１＜Ｖ_ＤＤ）。

しかし、電圧Ｖ_ｂ１が外部からのノイズ成分の干渉を受けて変動する場合、符号Ｘ１が示す周波数特性の傾きが急峻であるため、所望の発振周波数Ｆ_ｂ１は周波数特性の傾きに応じて変動が大きくなる（ジッタが増大する）。

この発振周波数Ｆ_ｂ１の大きな変動を抑えるため、電圧制御発振器（ＶＣＯ）５は、リングオシレータ（ＲＯ）９が定電圧Ｖ_ｃｎ１分の電流を加算してオフセット周波数をもたせていることにより、周波数が０（Ｈｚ）より大きく、かつ、所望の周波数Ｆ_ｂ１より小さい周波数Ｆ_ａ１を基準周波数（自走発振周波数）とすることで符号Ｘ１が示す周波数特性の傾きを緩くした符号Ｙ１が示す周波数特性を生成することができる。

次に、前述したＮが２以上の偶数のときにおける、実施の形態１に係る電圧制御発振器（ＶＣＯ）５のバイアスジェネレータ（ＢＧ）８及びリングオシレータ（ＲＯ）９の構成について図１を参照しながら詳細に説明する。

図１に示されるように、バイアスジェネレータ（ＢＧ）８は、ＰチャネルＭＯＳトランジスタ１１、ＮチャネルＭＯＳトランジスタ１２、１３を有している。以下、ＰチャネルＭＯＳトランジスタをＰＭＯＳトランジスタと称し、ＮチャネルＭＯＳトランジスタをＮＭＯＳトランジスタと称す。ＰＭＯＳトランジスタ１１のソース電極には、高位側電圧源が接続され、電源電圧Ｖ_ＤＤが入力／供給される。ＰＭＯＳトランジスタ１１のドレイン電極は、ＮＭＯＳトランジスタ１２、１３のドレイン電極に接続されている。ＮＭＯＳトランジスタ１２のゲート電極には、外部から定電圧Ｖ_ｃｎ１が入力／供給される。また、ＮＭＯＳトランジスタ１２のソース電極は、低位側電源に接続されており、通常、接地されている。ＮＭＯＳトランジスタ１３のゲート電極には、外部から電圧Ｖ_ｃｎｔが入力／供給される。また、ＮＭＯＳトランジスタ１３のソース電極は、低位側電源に接続されており、通常、接地されている。

次に、リングオシレータ（ＲＯ）９の構成について説明する。

図１に示されるように、リングオシレータ（ＲＯ）９は、Ｎが４のとき、第１反転差動増幅器９ａ、第２反転差動増幅器９ｂ、第３反転差動増幅器９ｃ、第４反転差動増幅器９ｄを備えている。第１反転差動増幅器９ａ〜第４反転差動増幅器９ｄの各々は、差動部としてＰＭＯＳトランジスタ２１、２２、２３、２４、ＮＭＯＳトランジスタ２５、２６を有し、差動部に接続された電流源として定電圧Ｖ_ｃｎ１によって駆動されるＮＭＯＳトランジスタ２７、電圧Ｖ_ｃｎｔによって駆動されるＮＭＯＳトランジスタ２８を有している。

第１反転差動増幅器９ａ〜第４反転差動増幅器９ｄの各々の構成について説明する。

ＰＭＯＳトランジスタ２１、２２、２３、２４のソース電極には、高位側電圧源が接続され、電源電圧Ｖ_ＤＤが入力／供給される。ＰＭＯＳトランジスタ２２、２３のゲート電極は、ＰＭＯＳトランジスタ１１のドレイン電極とゲート電極に接続されている。ここで、バイアスジェネレータ（ＢＧ）８のＰＭＯＳトランジスタ１１に対して、ＰＭＯＳトランジスタ２２、２３は電流ミラー回路となっている。ＮＭＯＳトランジスタ２７のゲート電極には、外部から定電圧Ｖ_ｃｎ１が入力／供給される。また、ＮＭＯＳトランジスタ２７のソース電極は、低位側電源に接続されており、通常、接地されている。ＮＭＯＳトランジスタ２８のゲート電極には、外部から電圧Ｖ_ｃｎｔが入力／供給される。また、ＮＭＯＳトランジスタ２８のソース電極は、低位側電源に接続されており、通常、接地されている。ＮＭＯＳトランジスタ２８のドレイン電極は、ＮＭＯＳトランジスタ２７のドレイン電極、ＮＭＯＳトランジスタ２５、２６のソース電極に接続されている。ＮＭＯＳトランジスタ２５のドレイン電極は、ＰＭＯＳトランジスタ２１、２２のドレイン電極、ＰＭＯＳトランジスタ２１のゲート電極に接続されている。ＮＭＯＳトランジスタ２６のドレイン電極は、ＰＭＯＳトランジスタ２３、２４のドレイン電極、ＰＭＯＳトランジスタ２４のゲート電極に接続されている。

第２反転差動増幅器９ｂのＮＭＯＳトランジスタ２５のゲート電極は、第１反転差動増幅器９ａのＮＭＯＳトランジスタ２５のドレイン電極に接続されている。第２反転差動増幅器９ｂのＮＭＯＳトランジスタ２６のゲート電極は、第１反転差動増幅器９ａのＮＭＯＳトランジスタ２６のドレイン電極に接続されている。

第３反転差動増幅器９ｃのＮＭＯＳトランジスタ２５のゲート電極は、第２反転差動増幅器９ｂのＮＭＯＳトランジスタ２５のドレイン電極に接続されている。第３反転差動増幅器９ｃのＮＭＯＳトランジスタ２６のゲート電極は、第２反転差動増幅器９ｂのＮＭＯＳトランジスタ２６のドレイン電極に接続されている。

第４反転差動増幅器９ｄのＮＭＯＳトランジスタ２５のゲート電極は、第３反転差動増幅器９ｃのＮＭＯＳトランジスタ２５のドレイン電極に接続されている。第４反転差動増幅器９ｄのＮＭＯＳトランジスタ２６のゲート電極は、第３反転差動増幅器９ｃのＮＭＯＳトランジスタ２６のドレイン電極に接続されている。

第１反転差動増幅器９ａのＮＭＯＳトランジスタ２５のゲート電極は、第４反転差動増幅器９ｄのＮＭＯＳトランジスタ２６のドレイン電極に接続されている。第１反転差動増幅器９ａのＮＭＯＳトランジスタ２６のゲート電極は、第４反転差動増幅器９ｄのＮＭＯＳトランジスタ２５のドレイン電極に接続されている。また、第４反転差動増幅器９ｄのＮＭＯＳトランジスタ２５のドレイン電極は、第１出力端子ＯＵＴ１を介してレベルコンバータ（Ｌ−Ｃ）７に接続されている。第４反転差動増幅器９ｄのＮＭＯＳトランジスタ２６のドレイン電極は、第２出力端子ＯＵＴ２を介してレベルコンバータ（Ｌ−Ｃ）７に接続されている。

次に、前述した電圧制御発振器（ＶＣＯ）５のバイアスジェネレータ（ＢＧ）８及びリングオシレータ（ＲＯ）９の動作について図１を参照しながら説明する。ここで、電圧制御発振器（ＶＣＯ）５に入力される定電圧Ｖ_ｃｎ１には基準レベル、電圧Ｖ_ｃｎｔには制御レベルがバイアスされている。

まず、バイアスジェネレータ（ＢＧ）８の回路動作について説明する。

図１に示されるように、ＮＭＯＳトランジスタ１２は、そのゲートに定電圧Ｖ_ｃｎ１がバイアスされるため、そのバイアスに応じたドレイン電流ＩＤ１２を流す。電圧Ｖ_ｃｎｔには、制御レベルがバイアスされるが、今、そのレベルが０（Ｖ）とすると、ＮＭＯＳトランジスタ１３はＯＦＦしているため（スレッショルド電圧に達していないため）、そのドレイン電流ＩＤ１３は０（Ａ）である。したがって、ＰＭＯＳトランジスタ１１のドレイン電流ＩＤ１１は、ドレイン電流ＩＤ１２とドレイン電流ＩＤ１３との和であるが、ドレイン電流ＩＤ１３が０（Ａ）なので、ドレイン電流ＩＤ１２分だけが流れる。ＰＭＯＳトランジスタはそのゲートとドレインが同じノードであるため、飽和領域にあり、ドレイン電流ＩＤ１１を流すように、そのゲートのレベルは決まる。このレベルはリングオシレータ（ＲＯ）１０９における第１反転差動増幅器１０９ａ、第２反転差動増幅器１０９ｂ、第３反転差動増幅器１０９ｃ、第４反転差動増幅器１０９ｄの各々のＰＭＯＳトランジスタ２２、２３のゲートのレベルになっている。ＰＭＯＳトランジスタ１１に対して、第１反転差動増幅器１０９ａ、第２反転差動増幅器１０９ｂ、第３反転差動増幅器１０９ｃ、第４反転差動増幅器１０９ｄの各々のＰＭＯＳトランジスタ２２、２３は電流ミラー回路を構成しているため、ＰＭＯＳトランジスタ１１のサイズ（ＰＭＯＳトランジスタ１１のしきい値、ゲート長、ゲート酸化膜の厚さ、を含む）と、ＰＭＯＳトランジスタ２２、２３とのサイズ（各ＰＭＯＳトランジスタのしきい値、ゲート長、ゲート酸化膜の厚さ、を含む）の比に応じた電流が、ＰＭＯＳトランジスタ２２、２３のドレイン電流となる。このＰＭＯＳトランジスタ１１は、定電圧Ｖ_ｃｎ１の値に応じた電流Ｉ_ｃｎ１と、電圧Ｖ_ｃｎｔの値に応じた電流Ｉ_ｃｎｔとを加算した電流により、リングオシレータ（ＲＯ）９の動作電流を補償する。

制御レベルの電圧Ｖ_ｃｎｔが上がり、そのレベルがＮＭＯＳトランジスタ１３の閾値以上（ＮＭＯＳトランジスタ１３がＯＮするレベル）になると、ＮＭＯＳトランジスタ１３のドレイン電流ＩＤ１３が流れる。電圧Ｖ_ｃｎｔが上がれば上がるほどＮＭＯＳトランジスタ１３のドレイン電流ＩＤ１３も多く流れるため、結果的にＰＭＯＳトランジスタ１１のドレイン電流ＩＤ１１も多くなる。従って、電流ミラー回路を構成しているＰＭＯＳトランジスタ２２、２３のドレイン電流も多くなる。

次に、リングオシレータ（ＲＯ）９の回路動作について説明する。ここで、第１反転差動増幅器９ａ〜第４反転差動増幅器９ｄの各々の回路動作は同様であるため、第１反転差動増幅器９ａを例として説明する。

定電圧Ｖ_ｃｎ１に基準レベルがバイアスされており、電圧Ｖ_ｃｎｔが０レベルとするとＮＭＯＳトランジスタ２７にドレイン電流ＩＤ２７が流れ、ＮＭＯＳトランジスタ２８はオフしているためドレイン電流ＩＤ２８は流れない。ＮＭＯＳトランジスタ２５、２６のソース電極がＮＭＯＳトランジスタ２７、２８のドレイン電極に共通接続されたところには、ＮＭＯＳトランジスタ２７のドレイン電流ＩＤ２７が流れることになる。

スイッチとして動作する差動回路のＮＭＯＳトランジスタ２５、２６は、上記のＮＭＯＳトランジスタ２７のドレイン電流ＩＤ２７で動作する。ＮＭＯＳトランジスタ２５、２６はその入力される信号（第４反転差動増幅器９ｄからの出力）に応じたドレイン電流ＩＤ２５、ＩＤ２６を流し、能動負荷であるＰＭＯＳトランジスタ２１、２４に供給する。ＮＭＯＳトランジスタ２５がＯＮ、ＮＭＯＳトランジスタ２６がＯＦＦした場合、ＮＭＯＳトランジスタ２５には電流が流れ、ＰＭＯＳトランジスタ２１にも電流が流れる。このとき、ＰＭＯＳトランジスタ２１のドレイン−ソース電圧ＶＤＳ２１分の電圧降下が起こり、ＮＭＯＳトランジスタ２５の出力（第２反転差動増幅器９ｂのＮＭＯＳトランジスタ２５への入力）はＬＯＷレベルになる。ＮＭＯＳトランジスタ２６はＯＦＦしているので、ＮＭＯＳトランジスタ２６の出力（第２反転差動増幅器９ｂのＮＭＯＳトランジスタ２６への入力）はＨＩＧＨレベルになる。これにより、リングオシレータ（ＲＯ）９は、定電圧Ｖ_ｃｎ１の値に応じた電流Ｉ_ｃｎ１と、電圧Ｖ_ｃｎｔの値に応じた電流Ｉ_ｃｎｔとを加算した電流の値に応じた発振周波数を生成する。発振周波数の振幅は約０．７Ｖぐらいの小振幅である。

能動負荷のＰＭＯＳトランジスタとして並列に接続されたＰＭＯＳトランジスタ２２、２３は、バイアスジェネレータ（ＢＧ）８とミラー構成をしており、そのミラー電流を流すことにより、ＮＭＯＳトランジスタ２５、２６がＯＮ／ＯＦＦしているとき、素早く電流を流す効果があり、出力の立ち上がり、立ち下りを高速に動作させ、高速に発振を促すことができる。

電圧Ｖ_ｃｎｔのレベルが上がり、ＮＭＯＳトランジスタ２８がＯＮし、ＮＭＯＳトランジスタ２８のドレイン電流ＩＤ２８が流れるようになると、第１反転差動増幅器９ａの回路電流が増える。電流が増えれば、当然、回路の駆動能力も上がり、また、出力負荷（第２反転差動増幅器９ｂのＮＭＯＳトランジスタ２５やＮＭＯＳトランジスタ２６などのゲート容量や配線容量）を充放電する時間も速くなる。つまり、この第１反転差動増幅器９ａの遅延時間が短くなる。

次に、リングオシレータ（ＲＯ）９の発振器としての動作について説明する。

第１反転差動増幅器９ａのＮＭＯＳトランジスタ２５がＯＮ、ＮＭＯＳトランジスタ２６がＯＦＦしているとき、上述したように、その出力はＮＭＯＳトランジスタ２５側がＬＯＷレベル、ＮＭＯＳトランジスタ２６側がＨＩＧＨレベルとなる。

第１反転差動増幅器９ａからの出力により、第２反転差動増幅器９ｂのＮＭＯＳトランジスタ２５にはＬＯＷレベルが入力され、ＮＭＯＳトランジスタ２６にはＨＩＧＨレベルが入力される。これにより、ＮＭＯＳトランジスタ２５がＯＦＦし、ＮＭＯＳトランジスタ２６がＯＮして、ＮＭＯＳトランジスタ２５の出力（第３反転差動増幅器９ｃのＮＭＯＳトランジスタ２５への入力）はＨＩＧＨレベル、ＮＭＯＳトランジスタ２６の出力（第３反転差動増幅器９ｃのＮＭＯＳトランジスタ２６への入力）はＬＯＷレベルになる。

第２反転差動増幅器９ｂからの出力により、第３反転差動増幅器９ｃのＮＭＯＳトランジスタ２５にはＨＩＧＨレベルが入力され、ＮＭＯＳトランジスタ２６にはＬＯＷレベルが入力される。これにより、ＮＭＯＳトランジスタ２５がＯＮし、ＮＭＯＳトランジスタ２６がＯＦＦして、ＮＭＯＳトランジスタ２５の出力（第４反転差動増幅器９ｄのＮＭＯＳトランジスタ２５への入力）はＬＯＷレベル、ＮＭＯＳトランジスタ２６の出力（第４反転差動増幅器９ｄのＮＭＯＳトランジスタ２６への入力）はＨＩＧＨレベルになる。

第３反転差動増幅器９ｃからの出力により、第４反転差動増幅器９ｄのＮＭＯＳトランジスタ２５にはＬＯＷレベルが入力され、ＮＭＯＳトランジスタ２６にはＨＩＧＨレベルが入力される。これにより、ＮＭＯＳトランジスタ２５がＯＦＦし、ＮＭＯＳトランジスタ２６がＯＮして、ＮＭＯＳトランジスタ２５の出力（第１反転差動増幅器９ａのＮＭＯＳトランジスタ２６への入力）はＨＩＧＨレベル、ＮＭＯＳトランジスタ２６の出力（第１反転差動増幅器９ａのＮＭＯＳトランジスタ２５への入力）はＬＯＷレベルになる。

第４反転差動増幅器９ｄからの出力により、第１反転差動増幅器９ａのＮＭＯＳトランジスタ２５にはＬＯＷレベルが入力され、ＮＭＯＳトランジスタ２６にはＨＩＧＨレベルが入力される。これにより、ＮＭＯＳトランジスタ２５がＯＦＦし、ＮＭＯＳトランジスタ２６がＯＮして、ＮＭＯＳトランジスタ２５の出力（第２反転差動増幅器９ｂのＮＭＯＳトランジスタ２５への入力）はＨＩＧＨレベル、ＮＭＯＳトランジスタ２６の出力（第２反転差動増幅器９ｂのＮＭＯＳトランジスタ２６への入力）はＬＯＷレベルになる。

最初、第１反転差動増幅器９ａのＮＭＯＳトランジスタ２５がＯＮ、ＮＭＯＳトランジスタ２６がＯＦＦであったのが、リングを一周（第１反転差動増幅器９ａ〜第４反転差動増幅器９ｄ）すると、第１反転差動増幅器９ａのＮＭＯＳトランジスタ２５がＯＦＦ、ＮＭＯＳトランジスタ２６がＯＮしている。即ち、最終段の第４反転差動増幅器９ｄの出力は、初段の第１反転差動増幅器９ａに反転して戻される。この動作が続くので、発振する。上述したように、電圧Ｖ_ｃｎｔのレベルが上がると、第１反転差動増幅器９ａ〜第４反転差動増幅器９ｄの各々の遅延時間が短くなるため、発振周波数が高くなる。

また、前述したＮが３以上の奇数の場合、Ｎが３とき、図２に示されるように、第３反転差動増幅器９ｃのＮＭＯＳトランジスタ２５のドレイン電極は、第１反転差動増幅器９ａのＮＭＯＳトランジスタ２５のゲート電極と、第１出力端子ＯＵＴ１を介してレベルコンバータ（Ｌ−Ｃ）７とに接続されている。また、ＮＭＯＳトランジスタ２６のドレイン電極は、第１反転差動増幅器９ａのＮＭＯＳトランジスタ２６のゲート電極と、第２出力端子ＯＵＴ２を介してレベルコンバータ（Ｌ−Ｃ）７とに接続されている。即ち、最終段の第３反転差動増幅器９ｃの出力は、初段の第１反転差動増幅器９ａに戻される。

電圧制御発振器（ＶＣＯ）５は、前述した自走発振周波数Ｆ_ａ１にオフセットを持たせているため、周波数特性の傾きを緩くできる。従って、ノイズ成分が含まれた電圧Ｖ_ｃｎｔが入力された場合、オフセットを持たない電圧制御発振器と比べて、前述した発振周波数Ｆ_ｂ１の変動は小さくできる。

ここで、実施の形態１に係る電圧制御発振器（ＶＣＯ）５の周波数特性について図５を参照しながら説明する。図５は、本実施の形態１に係る電圧制御発振器（ＶＣＯ）の周波数特性を示す図である。

図５に示されるように、符号Ｙ１はｔｙｐ−ｃａｓｅのときの周波数特性を表している。このときの自走発振周波数Ｆ_ａ１は約５００（ＭＨｚ）である。また、製造上のばらつきにより、符号Ｙ１’のようなｆａｓｔ−ｃａｓｅのときの周波数特性や符号Ｙ１’’のようなｓｌｏｗ−ｃａｓｅのときの周波数特性が存在する。

符号Ｙ１’が示す周波数特性（ｆａｓｔ−ｃａｓｅ）では、自走発振周波数Ｆ_ａ２は約６００（ＭＨｚ）である。電圧Ｖ_ｃｎｔが大きくなっていき、（出力信号Ｆ_ＶＣＯに対応する所望の発振周波数Ｆ_ｂ１を得るための電圧をＶ_ｂ１、Ｖ_ａ１＜Ｖ_ｂ１＜Ｖ_ＤＤ、発振周波数Ｆ_ｂ１を１０００（ＭＨｚ）として）Ｖ_ｂ１のレベルになると、符号Ｙ１が示す周波数特性（ｔｙｐ−ｃａｓｅ）では約１０００（ＭＨｚ）になり、符号Ｙ１’が示す周波数特性（ｆａｓｔ−ｃａｓｅ）ではｔｙｐ−ｃａｓｅより４０％ほど速い１４００（ＭＨｚ）になっている。符号Ｙ１’’が示す周波数特性（ｓｌｏｗ−ｃａｓｅ）では、自走発振周波数Ｆ_ａ３は約４００（ＭＨｚ）である。電圧Ｖ_ｃｎｔが大きくなっていき、Ｖ_ｂ１のレベルになると、符号Ｙ１が示す周波数特性（ｔｙｐ−ｃａｓｅ）では約１０００（ＭＨｚ）になり、符号Ｙ１’’が示す周波数特性（ｓｌｏｗ−ｃａｓｅ）ではｔｙｐ−ｃａｓｅより３０％ほど遅い６００（ＭＨｚ）になっている。

このように、電圧Ｖ_ｃｎｔが大きくなっていくと、従来の電圧制御発振器（ＶＣＯ）１０５の周波数特性では、電圧Ｖ_ｃｎｔが大きくなっていくと、そのばらつきが上限側（符号Ｙ１０１’が示す周波数特性）で５５％、下限側（符号Ｙ１０１’’が示す周波数特性）で４０％へと大きくなるのに対して、電圧制御発振器（ＶＣＯ）５の周波数特性では、そのばらつきが上限側（符号Ｙ１’が示す周波数特性）で４０％、下限側（符号Ｙ１’’が示す周波数特性）で３０％に改善されている。電圧制御発振器（ＶＣＯ）５は、必要最小限に電流ミラー回路を用いているため、チャネル長変調効果の影響も少なくて済み、発振周波数のばらつきを抑えることができる。また、電圧制御発振器（ＶＣＯ）５は、電圧制御発振器（ＶＣＯ）５のゲインを大きくする必要がないのでジッタが低減される。また、電圧制御発振器（ＶＣＯ）５は、例えば図５で示された符号Ｙ１’’が示す周波数特性において電圧Ｖ_ｃｎｔを電源電圧Ｖ_ＤＤの値まで上げてなくても、最低限抑えられる周波数範囲Ｆ_１を確保できる。この周波数範囲Ｆ_１は、符号Ｙ１’が示す周波数特性における自走発振周波数Ｆ_ａ２から、符号Ｙ１’’が示す周波数特性において電圧Ｖ_ｃｎｔが電源電圧Ｖ_ＤＤの値のときの発振周波数までを表し、周波数範囲Ｆ_１には所望の発振周波数Ｆ_ｂ１が含まれている。従って、電圧制御発振器（ＶＣＯ）５は、発振周波数の変動を考慮すると、電圧Ｖ_ｃｎｔの範囲内で制御可能な発振周波数の範囲を広く設定することができる。

次に、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）を例として、実施の形態１に係る電圧制御発振器（ＶＣＯ）５を用いたＰＬＬ回路の構成について図３を参照しながら説明する。図３は、本実施の形態１に係る電圧制御発振器（ＶＣＯ）を用いたＰＬＬ回路の構成を示すブロック図である。

図３に示されるように、ＰＬＬ回路は、位相周波数比較器（ＰＦＤ）１、チャージポンプ２、ループフィルタ３、オフセット回路（ＯＦＳＴ）４、電圧制御発振器（ＶＣＯ）５及び分周器６を備えている。

位相周波数比較器（ＰＦＤ）１は、入力信号Ｆ_ｒｅｆと分周器６からの帰還信号Ｆ_ｆｂとの位相及び周波数を比較し、これら両信号の誤差を表す増分信号（上昇指示信号）ＵＰ及び減分信号（下降指示信号）ＤＯＷＮを生成する。入力信号Ｆ_ｒｅｆとしては、例えば図示せぬ発振器からのクロック信号が使用される。この位相周波数比較器（ＰＦＤ）１で生成される増分信号ＵＰは、入力信号Ｆ_ｒｅｆに対する帰還信号Ｆ_ｆｂの周波数低下分と位相遅れに相当するパルス幅を有する。また、減分信号ＤＯＷＮは、入力信号Ｆ_ｒｅｆに対する帰還信号Ｆ_ｆｂの周波数上昇分と位相進みに相当するパルス幅を有する。位相周波数比較器（ＰＦＤ）１で生成された増分信号ＵＰ及び減分信号ＤＯＷＮはチャージポンプ２に供給される。

チャージポンプ２はシングル出力のチャージポンプであり、増分信号ＵＰ及び減分信号ＤＯＷＮの各パルス幅に応じた電流パルスを生成してループフィルタ３に供給する。ループフィルタ３は、チャージポンプ２から供給される電流パルスに応答して例えば図示せぬキャパシタに電荷を蓄積すると共に、図示せぬキャパシタに蓄積された電荷を放電し、上述した電流パルスに応じた電圧Ｖ_ｃｎｔを発生する。このループフィルタ３で発生された電圧Ｖ_ｃｎｔは電圧制御発振器（ＶＣＯ）５に供給される。

バイアス回路であるオフセット回路（ＯＦＳＴ）４は、定電圧Ｖ_ｃｎ１を生成して電圧制御発振器（ＶＣＯ）５のバイアスジェネレータ（ＢＧ）８、リングオシレータ（ＲＯ）９に供給する。電圧制御発振器（ＶＣＯ）５のバイアスジェネレータ（ＢＧ）８、リングオシレータ（ＲＯ）９には、オフセット回路（ＯＦＳＴ）４から定電圧Ｖ_ｃｎ１が供給され、ループフィルタ３から電圧Ｖ_ｃｎｔが供給される。電圧制御発振器（ＶＣＯ）５は、オフセット回路（ＯＦＳＴ）４から供給される定電圧Ｖ_ｃｎ１の値に応じた電流Ｉ_ｃｎ１と、ループフィルタ３から供給される電圧Ｖ_ｃｎｔの値に応じた電流Ｉ_ｃｎｔとを加算し、加算した電流に応じた周波数で発振する出力信号Ｆ_ＶＣＯを生成する。この発振周波数は、定電圧Ｖ_ｃｎ１の値に応じた電流Ｉ_ｃｎ１と、電圧Ｖ_ｃｎｔの値に応じた電流Ｉ_ｃｎｔとを加算した電流によって直接定まる。電圧制御発振器（ＶＣＯ）５は、ロック状態では入力信号Ｆ_ｒｅｆの周波数のＭ倍（Ｍは実数）の周波数で発振する。

電圧制御発振器（ＶＣＯ）５で生成された出力信号Ｆ_ＶＣＯは、レベルコンバータ（Ｌ−Ｃ）７からＰＬＬ回路の出力信号として外部に送出されると共に、分周器６に供給される。分周器６は、出力信号Ｆ_ＶＣＯを１／Ｎに分周し、位相周波数比較器（ＰＦＤ）１に供給する。

次に、実施の形態１に係る電圧制御発振器（ＶＣＯ）５を用いたＰＬＬ回路の動作を説明する。

今、分周器６から位相周波数比較器（ＰＦＤ）１に帰還される帰還信号Ｆ_ｆｂの位相が入力信号Ｆ_ｒｅｆの位相より遅れていると仮定する。この場合、位相周波数比較器（ＰＦＤ）１は、周波数低下分と位相遅れに相当するパルス幅を有する増分信号ＵＰを生成し、チャージポンプ２に供給する。チャージポンプ２は、増分信号ＵＰに応じた電流を流出してループフィルタ３の図示せぬキャパシタを充電する。これにより、ループフィルタ３で発生される電圧Ｖ_ｃｎｔは高くなる。その結果、電圧制御発振器（ＶＣＯ）５から出力される出力信号Ｆ_ＶＣＯの発振周波数が上昇すると共に、出力信号Ｆ_ＶＣＯの位相が進んで入力信号Ｆ_ｒｅｆの位相に近づく。

一方、帰還信号Ｆ_ｆｂの位相が入力信号Ｆ_ｒｅｆの位相より進んでいる場合、位相周波数比較器（ＰＦＤ）１は、周波数上昇分と位相進みに相当するパルス幅を有する減分信号ＤＯＷＮを生成し、チャージポンプ２に供給する。チャージポンプ２は、減分信号ＤＯＷＮに応じた電流を引き込んでループフィルタ３の図示せぬキャパシタを放電させる。これにより、ループフィルタ３から出力される電圧Ｖ_ｃｎｔは低くなる。その結果、電圧制御発振器（ＶＣＯ）５から出力される出力信号Ｆ_ＶＣＯの発振周波数が下降すると共に、出力信号Ｆ_ＶＣＯの位相が遅れて入力信号Ｆ_ｒｅｆの位相に近づく。

このように、実施の形態１に係る電圧制御発振器（ＶＣＯ）５を用いたＰＬＬ回路では、出力信号Ｆ_ＶＣＯの位相及び周波数と入力信号Ｆ_ｒｅｆの位相及び周波数とが常に比較され、入力信号Ｆ_ｒｅｆに対する出力信号Ｆ_ＶＣＯの位相遅れ又は位相進みが存在すればそれらを補正するようにフィードバック制御される。そして、位相遅れ又は位相進みが所定の範囲内に収束したら、位相周波数比較器（ＰＦＤ）１は、同一の短いパルス幅を有する増分信号ＵＰ及び減分信号ＤＯＷＮを生成する。これにより、ループフィルタ３の図示せぬキャパシタで充放電される電荷の量が等しくなって平衡し、このＰＬＬ回路はロック状態に入る。このロック状態において、出力信号Ｆ_ＶＣＯの位相は入力信号Ｆ_ｒｅｆの位相に合致する。また、実施の形態１に係る電圧制御発振器（ＶＣＯ）５を用いたＰＬＬ回路では、ループフィルタ３から出力された電圧Ｖ_ｃｎｔにノイズ成分が含まれた場合、オフセット周波数をもたせてあるため、オフセット周波数をもたせてないものに比べて所望の発振周波数の変動を小さく抑えることができ、必要最小限に電流ミラー回路を用いているため、チャネル長変調効果の影響も少なく製造上のばらつきによる発振周波数のばらつきを低く抑えることができる。

以上の説明により、実施の形態１に係る電圧制御発振器（ＶＣＯ）５によれば、必要最小限に電流ミラー回路を用いているため、チャネル長変調効果の影響も少なくて済み、発振周波数のばらつきを抑えることができる。

また、実施の形態１に係る電圧制御発振器（ＶＣＯ）５によれば、電圧制御発振器（ＶＣＯ）５のゲインを大きくする必要がないのでジッタが低減される。

また、実施の形態１に係る電圧制御発振器（ＶＣＯ）５によれば、発振周波数の変動を考慮すると、電圧Ｖ_ｃｎｔの範囲内で制御可能な発振周波数範囲を広くとることができる。

（実施の形態２）
次に、実施の形態２に係る電圧制御発振器（ＶＣＯ）について図６を参照して説明する。

図６に示されるように、実施の形態２に係る電圧制御発振器（ＶＣＯ）５５は、バイアスジェネレータ（ＢＧ）５８、リングオシレータ（ＲＯ）９、レベルコンバータ（Ｌ−Ｃ）７を備えている。即ち、実施の形態２に係る電圧制御発振器（ＶＣＯ）５５は、バイアスジェネレータ（ＢＧ）８に代えて、バイアスジェネレータ（ＢＧ）５８を備えている。ここで、実施の形態２に係る電圧制御発振器（ＶＣＯ）５５では、実施の形態１と同様な構成要素について同符号を付している。また、実施の形態２に係る電圧制御発振器（ＶＣＯ）５５の動作は、実施の形態１に係る電圧制御発振器（ＶＣＯ）５と同様であるため説明を省略する。

実施の形態１に係る電圧制御発振器（ＶＣＯ）５は、バイアスジェネレータ（ＢＧ）８が定電圧Ｖ_ｃｎ１の値に応じた電流Ｉ_ｃｎ１と、電圧Ｖ_ｃｎｔの値に応じた電流Ｉ_ｃｎｔとを加算した電流によってリングオシレータ（ＲＯ）９の動作電流を補償しているが、実施の形態２に係る電圧制御発振器（ＶＣＯ）５５では、バイアスジェネレータ（ＢＧ）５８が定電圧Ｖ_ｃｎ１の値に応じた電流Ｉ_ｃｎ１のみによってリングオシレータ（ＲＯ）９の動作電流を補償することができる。これにより、実施の形態２に係る電圧制御発振器（ＶＣＯ）５５は、実施の形態１の効果に加えて、実施の形態１に係る電圧制御発振器（ＶＣＯ）５に対してトランジスタの数が少なくなるため、製造上のばらつきの影響を低減することができる。

この場合、バイアスジェネレータ（ＢＧ）５８は、ＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２のみを有している。即ち、バイアスジェネレータ（ＢＧ）５８は、実施の形態１におけるバイアスジェネレータ（ＢＧ）８のＮＭＯＳトランジスタ１３を外した回路である。また、図６に示されるように、Ｎが２以上の偶数の場合、Ｎが４のとき、最終段の第４反転差動増幅器９ｄの出力は、初段の第１反転差動増幅器９ａに反転して戻される。図７に示されるように、Ｎが３以上の奇数の場合、Ｎが３とき、最終段の第３反転差動増幅器９ｃの出力は、初段の第１反転差動増幅器９ａに戻される。

電圧制御発振器（ＶＣＯ）５５に入力される定電圧Ｖ_ｃｎ１は、バイアスジェネレータ（ＢＧ）５８がリングオシレータ（ＲＯ）９の動作電流を補償する能力を上げるために、実施の形態１で説明された電圧制御発振器（ＶＣＯ）５に入力される定電圧Ｖ_ｃｎ１に比べ高いことが望ましい。

また、図８に示されるように、図３に示されたＰＬＬ回路は、実施の形態１に係る電圧制御発振器（ＶＣＯ）５に代えて、実施の形態２に係る電圧制御発振器（ＶＣＯ）５５を用いることができる。ここで、実施の形態２に係る電圧制御発振器（ＶＣＯ）５５を用いたＰＬＬ回路では、実施の形態１と同様な構成要素について同符号を付している。また、実施の形態２に係る電圧制御発振器（ＶＣＯ）５５を用いたＰＬＬ回路の動作は、実施の形態１に係る電圧制御発振器（ＶＣＯ）５を用いたＰＬＬ回路と同様である。

以上の説明により、実施の形態２に係る電圧制御発振器（ＶＣＯ）５５によれば、実施の形態１の効果に加え、実施の形態１に係る電圧制御発振器（ＶＣＯ）５に対してトランジスタの数が少なくなるため、製造上のばらつきの影響が低減される。

（実施の形態３）
次に、実施の形態３に係る電圧制御発振器（ＶＣＯ）を図９を参照して説明する。

図９に示されるように、実施の形態３に係る電圧制御発振器（ＶＣＯ）７５は、リングオシレータ（ＲＯ）７９、レベルコンバータ（Ｌ−Ｃ）７を備えている。ここで、実施の形態３に係る電圧制御発振器（ＶＣＯ）７５では、実施の形態１と同様な構成要素について同符号を付している。また、実施の形態３に係る電圧制御発振器（ＶＣＯ）７５の動作は、実施の形態１に係る電圧制御発振器（ＶＣＯ）５と同様であるため説明を省略する。

実施の形態１に係る電圧制御発振器（ＶＣＯ）５は、バイアスジェネレータ（ＢＧ）８が定電圧Ｖ_ｃｎ１の値に応じた電流Ｉ_ｃｎ１と、電圧Ｖ_ｃｎｔの値に応じた電流Ｉ_ｃｎｔとを加算した電流によってリングオシレータ（ＲＯ）９の動作電流を補償しているが、実施の形態３に係る電圧制御発振器（ＶＣＯ）７５では、バイアスジェネレータ（ＢＧ）８は必要なく、実施の形態１又は２におけるリングオシレータ（ＲＯ）９の能動素子であるＰＭＯＳトランジスタを抵抗素子にして実施の形態１及び２に比べ回路構成を簡便にすることができる。これにより、実施の形態３に係る電圧制御発振器（ＶＣＯ）７５は、実施の形態１の効果に加えて、電流ミラー回路を用いていないため、発振周波数のばらつきを更に抑えることができる。

次に、リングオシレータ（ＲＯ）７９の構成について説明する。

図９に示されるように、リングオシレータ（ＲＯ）７９は、Ｎが４のとき、第１反転差動増幅器７９ａ、第２反転差動増幅器７９ｂ、第３反転差動増幅器７９ｃ、第４反転差動増幅器７９ｄを備えている。第１反転差動増幅器７９ａ〜第４反転差動増幅器７９ｄの各々は、外部からの定電圧Ｖ_ｃｎ１と外部からの電圧Ｖ_ｃｎｔとに応じて動作し、差動部として抵抗素子８１、８２、ＮＭＯＳトランジスタ２５、２６を有し、差動部に接続された電流源として定電圧Ｖ_ｃｎ１によって駆動されるＮＭＯＳトランジスタ２７、電圧Ｖ_ｃｎｔによって駆動されるＮＭＯＳトランジスタ２８を有している。第１反転差動増幅器７９ａ〜第４反転差動増幅器７９ｄの各々の動作電流は、定電圧Ｖ_ｃｎ１の値に応じた電流Ｉ_ｃｎ１と、電圧Ｖ_ｃｎｔの値に応じた電流Ｉ_ｃｎｔとを加算した電流で直接定まる。

第１反転差動増幅器７９ａ〜第４反転差動増幅器７９ｄの各々の構成について説明する。

抵抗素子８１、８２の両端のうちの一方の端子には、高位側電圧源が接続され、電源電圧Ｖ_ＤＤが入力／供給される。ＮＭＯＳトランジスタ２７のゲート電極には、外部から定電圧Ｖ_ｃｎ１が入力／供給される。また、ＮＭＯＳトランジスタ２７のソース電極は、低位側電源に接続されており、通常、接地されている。ＮＭＯＳトランジスタ２８のゲート電極には、外部から電圧Ｖ_ｃｎｔが入力／供給される。また、ＮＭＯＳトランジスタ２８のソース電極は、低位側電源に接続されており、通常、接地されている。ＮＭＯＳトランジスタ２８のドレイン電極は、ＮＭＯＳトランジスタ２７のドレイン電極、ＮＭＯＳトランジスタ２５、２６のソース電極に接続されている。ＮＭＯＳトランジスタ２５のドレイン電極は、抵抗素子８１の他方の端子に接続されている。ＮＭＯＳトランジスタ２６のドレイン電極は、抵抗素子８２の他方の端子に接続されている。

第２反転差動増幅器７９ｂのＮＭＯＳトランジスタ２５のゲート電極は、第１反転差動増幅器７９ａのＮＭＯＳトランジスタ２５のドレイン電極に接続されている。第２反転差動増幅器７９ｂのＮＭＯＳトランジスタ２６のゲート電極は、第１反転差動増幅器７９ａのＮＭＯＳトランジスタ２６のドレイン電極に接続されている。

第３反転差動増幅器７９ｃのＮＭＯＳトランジスタ２５のゲート電極は、第２反転差動増幅器７９ｂのＮＭＯＳトランジスタ２５のドレイン電極に接続されている。第３反転差動増幅器７９ｃのＮＭＯＳトランジスタ２６のゲート電極は、第２反転差動増幅器７９ｂのＮＭＯＳトランジスタ２６のドレイン電極に接続されている。

第４反転差動増幅器７９ｄのＮＭＯＳトランジスタ２５のゲート電極は、第３反転差動増幅器７９ｃのＮＭＯＳトランジスタ２５のドレイン電極に接続されている。第４反転差動増幅器７９ｄのＮＭＯＳトランジスタ２６のゲート電極は、第３反転差動増幅器７９ｃのＮＭＯＳトランジスタ２６のドレイン電極に接続されている。

第１反転差動増幅器７９ａのＮＭＯＳトランジスタ２５のゲート電極は、第４反転差動増幅器７９ｄのＮＭＯＳトランジスタ２６のドレイン電極に接続されている。第１反転差動増幅器７９ａのＮＭＯＳトランジスタ２６のゲート電極は、第４反転差動増幅器７９ｄのＮＭＯＳトランジスタ２５のドレイン電極に接続されている。また、第４反転差動増幅器７９ｄのＮＭＯＳトランジスタ２５のドレイン電極は、第１出力端子ＯＵＴ１を介してレベルコンバータ（Ｌ−Ｃ）７に接続されている。第４反転差動増幅器７９ｄのＮＭＯＳトランジスタ２６のドレイン電極は、第２出力端子ＯＵＴ２を介してレベルコンバータ（Ｌ−Ｃ）７に接続されている。

このように、最終段の第４反転差動増幅器９ｄの出力は、初段の第１反転差動増幅器９ａに反転して戻される。また、図１０に示されるように、Ｎが３以上の奇数の場合、Ｎが３とき、最終段の第３反転差動増幅器９ｃの出力は、初段の第１反転差動増幅器９ａに戻される。

これにより、実施の形態３に係る電圧制御発振器（ＶＣＯ）７５は、実施の形態１の効果に加えて、電流ミラー回路を用いていないため、発振周波数のばらつきを更に抑えることができる。

また、図１１に示されるように、図３に示されたＰＬＬ回路は、実施の形態１に係る電圧制御発振器（ＶＣＯ）５に代えて、実施の形態３に係る電圧制御発振器（ＶＣＯ）７５を用いることができる。ここで、実施の形態３に係る電圧制御発振器（ＶＣＯ）７５を用いたＰＬＬ回路では、実施の形態１と同様な構成要素について同符号を付している。また、実施の形態３に係る電圧制御発振器（ＶＣＯ）７５を用いたＰＬＬ回路の動作は、実施の形態１に係る電圧制御発振器（ＶＣＯ）５を用いたＰＬＬ回路と同様である。

以上の説明により、実施の形態３に係る電圧制御発振器（ＶＣＯ）７５によれば、実施の形態１の効果に加えて、電流ミラー回路を用いていないため、発振周波数のばらつきを更に抑えることができる。

１ 位相周波数比較器（ＰＦＤ）
２ チャージポンプ
３ ループフィルタ
４ オフセット回路（ＯＦＳＴ）
５ 電圧制御発振器（ＶＣＯ）
６ 分周器
７ レベルコンバータ（Ｌ−Ｃ）
８ バイアスジェネレータ（ＢＧ）
９ リングオシレータ（ＲＯ）
９ａ 第１反転差動増幅器
９ｂ 第２反転差動増幅器
９ｃ 第３反転差動増幅器
９ｄ 第４反転差動増幅器
１１ ＰチャネルＭＯＳトランジスタ
１２、１３ ＮチャネルＭＯＳトランジスタ
２１、２２、２３、２４ ＰチャネルＭＯＳトランジスタ
２５、２６、２７、２８ ＮチャネルＭＯＳトランジスタ
５５ 電圧制御発振器（ＶＣＯ）
５８ バイアスジェネレータ（ＢＧ）
７５ 電圧制御発振器（ＶＣＯ）
７９ リングオシレータ（ＲＯ）
７９ａ 第１反転差動増幅器
７９ｂ 第２反転差動増幅器
７９ｃ 第３反転差動増幅器
７９ｄ 第４反転差動増幅器
８１、８２ 抵抗素子
１０１ 位相周波数比較器（ＰＦＤ）
１０２ チャージポンプ
１０３ ループフィルタ
１０４ オフセット回路（ＯＦＳＴ）
１０５ 電圧制御発振器（ＶＣＯ）
１０６ 分周器
１０７ レベルコンバータ（Ｌ−Ｃ）
１０８ バイアスジェネレータ（ＢＧ）
１０９ リングオシレータ（ＲＯ）
１０９ａ 第１反転差動増幅器
１０９ｂ 第２反転差動増幅器
１０９ｃ 第３反転差動増幅器
１０９ｄ 第４反転差動増幅器
１１１ ＰチャネルＭＯＳトランジスタ
１１２、１１３ ＮチャネルＭＯＳトランジスタ
１１４、１２１、１２２、１２３、１２４ ＰチャネルＭＯＳトランジスタ
１２５、１２６、１２９ ＮチャネルＭＯＳトランジスタ
ＤＯＷＮ 減分信号
Ｆ_ｆｂ 帰還信号
Ｆ_ｒｅｆ 入力信号
Ｆ_ＶＣＯ 出力信号
ＯＵＴ１ 第１出力端子
ＯＵＴ２ 第２出力端子
ＵＰ 増分信号
Ｖ_ｃｎ１ 定電圧
Ｖ_ｃｎｔ 電圧
Ｖ_ＤＤ 電源電圧

Claims (6)

1. 直列に接続され、オフセット周波数を与えるための定電圧に応じた電流と、発振周波数を制御するための制御電圧に応じた電流とを加算し、前記加算した電流に応じた周波数で発振する複数の反転差動増幅器と、
   前記複数の反転差動増幅器のうちの最終段の反転差動増幅器の出力を出力信号として出力するレベルコンバータと、
   前記複数の反転差動増幅器の各々の動作電流を補償するバイアスジェネレータと
   を具備し、
   前記複数の反転差動増幅器の各々は、
   ゲートに前段の反転差動増幅器の出力が供給される第１、２の出力段トランジスタと、
   ドレインに前記第１、２の出力段トランジスタが接続され、ゲートに前記定電圧が供給される第１のＮ型トランジスタと、
   ドレインに前記第１、２の出力段トランジスタが接続され、ゲートに前記制御電圧が供給される第２のＮ型トランジスタと、
   ソースに電源電圧が供給され、ドレインに前記第１、２出力段トランジスタがそれぞれ接続された第１、２のＰ型トランジスタと
   を具備し、
   前記バイアスジェネレータは、
   ゲートに前記定電圧、前記制御電圧がそれぞれ供給される第３、４のＮ型トランジスタと、
   ソースに前記電源電圧が供給され、ドレインに前記第３、４のＮ型トランジスタのドレインが接続され、カレントミラーを構成するように、ゲート及びドレインに前記第１、２のＰ型トランジスタのゲートが接続された第３のＰ型トランジスタと
   を具備する電圧制御発振器。
2. 前記複数の反転差動増幅器の各々は、
   ゲートとドレインとが接続され、それぞれ前記第１、２のＰ型トランジスタと並列接続された第４、５のＰ型トランジスタ
   を更に具備する請求項１に記載の電圧制御発振器。
3. 前記第１、２の出力段トランジスタは、Ｎ型トランジスタであり、ソースに第１、２のＮ型トランジスタのドレインが接続され、ドレインにそれぞれ前記第１、２のＰ型トランジスタのドレインが接続され、
   前記第１、２の出力段トランジスタのドレインは次段の反転差動増幅器への出力として用いられる
   請求項１又は２に記載の電圧制御発振器。
4. 前記Ｎが偶数である場合、前記複数の反転差動増幅器のうちの前記最終段の反転差動増幅器の出力は、前記複数の反転差動増幅器のうちの初段の反転差動増幅器に反転して戻される
   請求項１〜３のいずれかに記載の電圧制御発振器。
5. 前記Ｎが３以上の奇数である場合、前記複数の反転差動増幅器のうちの前記最終段の反転差動増幅器の出力は、前記複数の反転差動増幅器のうちの初段の反転差動増幅器に戻される
   請求項１〜３のいずれかに記載の電圧制御発振器。
6. 請求項１〜５のいずれかに記載の電圧制御発振器と、
   入力信号と帰還信号との位相及び周波数を比較し、前記比較の結果に基づいて前記制御電圧を生成し、前記電圧制御発振器に出力する制御電圧生成器と、
   前記定電圧を生成し、前記電圧制御発振器に出力するオフセット回路と、
   前記電圧制御発振器から出力される前記出力信号を分周して前記制御電圧生成器に前記帰還信号として出力する分周器と
   を具備するＰＬＬ回路。

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