JP2014116735A - Signal processing circuit - Google Patents
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Abstract
Description
本発明は、複数の信号処理を時分割で切り替えて実行する信号処理回路に関する。 The present invention relates to a signal processing circuit that executes a plurality of signal processing by switching in a time division manner.
加速度センサ、圧力センサ、排ガスセンサなどの車両用センサは、検出対象となる物理量の変化に応じた電気信号を出力する。これらセンサは、電圧出力式、容量検出式、電流出力式などがある。一方、車両用のマイクロコンピュータ(マイコン)などに搭載されているA/D変換器は、入力された電圧をA/D変換する。このため、センサの出力信号が電圧以外の場合には、C/V変換機能あるいはI/V変換機能を持つ専用回路、その出力を増幅する増幅回路などをA/D変換器の前段に設け、信号処理を行う必要がある。 Vehicle sensors such as an acceleration sensor, a pressure sensor, and an exhaust gas sensor output an electrical signal corresponding to a change in a physical quantity to be detected. These sensors include a voltage output type, a capacity detection type, and a current output type. On the other hand, an A / D converter mounted on a vehicle microcomputer (microcomputer) or the like performs A / D conversion on the input voltage. For this reason, when the output signal of the sensor is other than a voltage, a dedicated circuit having a C / V conversion function or an I / V conversion function, an amplifier circuit for amplifying the output, etc. are provided in the front stage of the A / D converter, Signal processing needs to be performed.
A/D変換器とは別にC/V変換器、増幅器などを設けると、その分だけ回路面積および消費電力が増加する。このような問題を解消するため、電圧以外の信号を電圧へ変換する電圧変換(C/V変換、I/V変換)、増幅およびA/D変換の各信号処理を時分割で切り替えて実行する信号処理回路が考案されている(例えば、特許文献1参照)。 If a C / V converter, an amplifier, etc. are provided separately from the A / D converter, the circuit area and power consumption increase accordingly. In order to solve such a problem, each signal processing of voltage conversion (C / V conversion, I / V conversion), amplification and A / D conversion for converting a signal other than a voltage into a voltage is switched in a time division manner and executed. A signal processing circuit has been devised (see, for example, Patent Document 1).
特許文献1記載の構成のようにすれば、回路面積を小さく抑えることができるが、次のような点において改善の余地があった。すなわち、同一のアンプ(演算増幅器)を用いて上記各信号処理を実行する関係上、その使用するアンプの能力(周波数特性=帯域)としては、各信号処理のうち、要求される性能(精度、速度など)が最も高いものを満たす必要がある。
If the configuration described in
従って、例えばA/D変換の変換精度および変換速度の要求が厳しい(高性能が求められる)場合、それを満たすアンプを使用すると、電圧変換を行う際にアンプの帯域が必要以上に大きくなる。電圧変換の際にアンプの帯域が必要以上に大きいと、アンプ入力側のアナログスイッチ(特に変換動作中にオンされるもの)の熱ノイズ(MOSトランジスタのオン抵抗によるノイズなど)がアンプの出力側に伝達されてしまい、その結果、S/N比が低下する。 Therefore, for example, when the requirements for conversion accuracy and conversion speed of A / D conversion are severe (high performance is required), if an amplifier that satisfies the requirements is used, the bandwidth of the amplifier becomes larger than necessary when performing voltage conversion. If the bandwidth of the amplifier is larger than necessary during voltage conversion, thermal noise (such as noise due to the ON resistance of the MOS transistor) of the analog switch on the amplifier input side (especially one that is turned on during conversion operation) will be output from the amplifier. As a result, the S / N ratio decreases.
本発明は上記事情に鑑みてなされたものであり、その目的は、回路面積を小さく抑えつつ、電圧変換動作による出力信号のS/N比の低下を抑制することができる信号処理回路を提供することにある。 The present invention has been made in view of the above circumstances, and an object thereof is to provide a signal processing circuit capable of suppressing a decrease in the S / N ratio of an output signal due to a voltage conversion operation while suppressing a circuit area to be small. There is.
請求項1に記載の信号処理回路は、A/D変換回路、残余電圧生成回路、入力回路、入力切替回路、制御回路および帯域制限手段を備えている。残余電圧生成回路は、A/D変換回路の入力電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成するものであって、アレイコンデンサ、演算増幅器および積分コンデンサを備える。入力回路は、残余電圧生成回路から出力される電圧をA/D変換回路および残余電圧生成回路に入力する。入力切替回路は、外部信号電荷を残余電圧生成回路の演算増幅器の入力端子に入力するか否かを切り替える。
The signal processing circuit according to
制御回路は、外部信号電荷を入力切替回路を介して残余電圧生成回路に入力し、その残余電圧生成回路から外部信号電荷に応じた電圧を出力させる電圧変換動作を実行する。その後、制御回路は、残余電圧生成回路におけるアナログ電圧をA/D変換回路から出力されるデジタル変換値のD/A変換値とした上で、外部信号電荷の変換電圧を入力回路、A/D変換回路および残余電圧生成回路通して巡回させることによりA/D変換するA/D変換動作を実行する。 The control circuit inputs an external signal charge to the residual voltage generation circuit via the input switching circuit, and executes a voltage conversion operation for outputting a voltage corresponding to the external signal charge from the residual voltage generation circuit. Thereafter, the control circuit sets the analog voltage in the residual voltage generation circuit as the D / A conversion value of the digital conversion value output from the A / D conversion circuit, and then converts the conversion voltage of the external signal charge into the input circuit, A / D An A / D conversion operation for A / D conversion is performed by circulating through the conversion circuit and the residual voltage generation circuit.
このような構成によれば、A/D変換動作に先立って、巡回型のA/D変換器が本来備えている残余電圧生成回路の構成を用いてA/D変換の対象である外部信号電荷を電圧に変換する電圧変換動作を行う。このように外部信号電荷を電圧に変換した後、動作制御部は、残余電圧生成回路において、A/D変換回路から出力されるデジタル変換値をD/A変換してアナログ電圧を生成するようにし、外部信号電荷の変換電圧を入力回路、A/D変換回路および残余電圧生成回路を通して巡回させることによりA/D変換するA/D変換動作を実行する。この外部信号電荷としては、静電容量式センサの出力信号(電荷)や、電流出力式センサの出力信号(電流=単位時間あたりの電荷の移動量)などを想定している。このようにすれば、A/D変換器の前段に変換回路を付加する必要がなくなり、回路構成を縮小でき、ICのチップサイズを低減できる。 According to such a configuration, prior to the A / D conversion operation, the external signal charge that is the target of A / D conversion using the configuration of the residual voltage generation circuit originally provided in the cyclic A / D converter. A voltage conversion operation for converting the voltage into a voltage is performed. After converting the external signal charge into a voltage in this way, the operation control unit D / A converts the digital conversion value output from the A / D conversion circuit in the residual voltage generation circuit to generate an analog voltage. Then, an A / D conversion operation for A / D conversion is performed by circulating the conversion voltage of the external signal charge through the input circuit, the A / D conversion circuit, and the residual voltage generation circuit. As the external signal charge, an output signal (charge) of a capacitance sensor, an output signal of a current output sensor (current = amount of charge movement per unit time), and the like are assumed. In this way, it is not necessary to add a conversion circuit before the A / D converter, the circuit configuration can be reduced, and the chip size of the IC can be reduced.
また、請求項1に記載の信号処理回路は、演算増幅器の帯域を制限する帯域制限動作を実行する帯域制限手段を備えている。そして、制御回路は、帯域制限手段による帯域制限動作を実行した状態で電圧変換動作を実行するとともに、上記帯域制限動作を停止した状態でA/D変換動作を実行する。そのため、例えばA/D変換の変換精度および変換速度の要求が厳しく、それを満たす演算増幅器を使用した場合であっても、電圧変換動作が行われる際に演算増幅器の帯域が必要以上に大きくなることがなくなる。従って、電圧変換動作の際に演算増幅器の入力側のアナログスイッチの熱ノイズがアンプの出力側に伝達され難くなり、その結果、S/N比の低下が抑制される。 According to a first aspect of the present invention, there is provided a signal processing circuit comprising band limiting means for performing a band limiting operation for limiting a band of the operational amplifier. The control circuit executes the voltage conversion operation in a state where the band limiting operation by the band limiting unit is executed, and executes the A / D conversion operation in a state where the band limiting operation is stopped. For this reason, for example, the requirements for conversion accuracy and conversion speed of A / D conversion are severe, and even when an operational amplifier that satisfies the requirements is used, the band of the operational amplifier becomes larger than necessary when the voltage conversion operation is performed. Nothing will happen. Therefore, thermal noise of the analog switch on the input side of the operational amplifier is hardly transmitted to the output side of the amplifier during the voltage conversion operation, and as a result, a decrease in the S / N ratio is suppressed.
以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
(第1の実施形態)
以下、本発明の第1の実施形態について図1〜図6を参照しながら説明する。
図1は、車載用制御ICに用いられる容量式加速度センサおよびそのセンサ出力をA/D変換する巡回型A/D変換器の構成を示している。容量式加速度センサのセンサエレメント1は、コンデンサCE1、CE2を備えている。コンデンサCE1、CE2の静電容量は、加速度が加わらない状態において何れもCEとなっている。コンデンサCE1、CE2は、加速度が加わると、その加速度に応じて相補的に静電容量が変化する。例えば、所定の加速度が加わったことにより、コンデンサCE1の静電容量がΔC/2だけ増加すると(+ΔC/2)、コンデンサCE2の静電容量がΔC/2だけ減少する(−ΔC/2)。コンデンサCE1、CE2の一方の端子はそれぞれ端子FE1、FE2に接続されている。端子FE1、FE2には、駆動電圧Vsp、Vsmが交互に印加される。コンデンサCE1、CE2の他方の端子(相互接続点)は、巡回型A/D変換器2(信号処理回路に相当)の信号入力端子3に接続されている。
Hereinafter, a plurality of embodiments of the present invention will be described with reference to the drawings. In each embodiment, substantially the same components are denoted by the same reference numerals and description thereof is omitted.
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS.
FIG. 1 shows the configuration of a capacitive acceleration sensor used in a vehicle-mounted control IC and a cyclic A / D converter for A / D converting the sensor output. The
巡回型A/D変換器2(信号処理回路に相当)は、コンデンサCE1、CE2の静電容量の変化を電圧に変換する(検出する)C/V変換器としての機能を有している。巡回型A/D変換器2は、信号入力端子3に入力される信号電荷Sin(外部信号電荷に相当)をC/V変換した上で増幅し、その増幅した電圧をA/D変換してNビットのA/D変換コードを出力する。また、巡回型A/D変換器2は、信号入力端子4に入力された信号電圧Vinを増幅し、その増幅した電圧をA/D変換してNビットのA/D変換コードを出力することも可能となっている。巡回型A/D変換器2は、入力信号の種類(センサの出力形式)に応じて上記各動作を選択的に切替可能に構成されている。すなわち、巡回型A/D変換器2は、入力信号が電圧である場合および電荷である場合の何れにおいても、その入力信号をA/D変換することが可能となっている。巡回型A/D変換器2から出力されるA/D変換コードは、後段のデジタル信号処理回路5に与えられる。デジタル信号処理回路5は、入力されたA/D変換コードを用いて所定の信号処理を行い、その結果を示すデータを出力する。
The cyclic A / D converter 2 (corresponding to a signal processing circuit) has a function as a C / V converter that converts (detects) changes in the capacitances of the capacitors CE1 and CE2 into voltages. The cyclic A / D converter 2 C / V converts and amplifies the signal charge Sin (corresponding to the external signal charge) input to the
巡回型A/D変換器2は、切替回路6、マルチプライングD/A変換器7、A/D変換回路8、制御回路9、コンデンサCG、スイッチS1〜S3およびアンプ帯域制限回路10を備えている。切替回路6(入力回路に相当)は、信号入力端子4に入力される信号電圧VinおよびマルチプライングD/A変換器7の出力電圧のうち何れか一方を選択してA/D変換回路8およびマルチプライングD/A変換器7に入力するようになっている。なお、図1に示すように、入力信号が電荷である場合(電圧以外である場合)、切替回路6は、マルチプライングD/A変換器7の出力電圧を選択した状態に固定される。
The cyclic A /
マルチプライングD/A変換器7(残余電圧生成回路に相当)は、A/D変換回路8の入力電圧と、制御回路9から出力されるデジタル値をD/A変換して得たアナログ電圧との差電圧を増幅した電圧(増幅電圧または残余電圧)を生成するものである。マルチプライングD/A変換器7は、上記生成した電圧をサンプルホールドしてから出力する。
The multiplying D / A converter 7 (corresponding to the residual voltage generation circuit) is an analog voltage obtained by D / A converting the input voltage of the A /
マルチプライングD/A変換器7は、OPアンプ11(演算増幅器に相当)、コンデンサアレイ回路12、コンデンサCFおよびスイッチS10〜S16を備えている。コンデンサアレイ回路12は、互いに等しい静電容量CSを有する2つのアレイコンデンサCS10、CS11により構成されている。コンデンサCS10、CS11の下部電極(共通側電極)はそれぞれコモンライン13に接続され、上部電極(非共通側電極)はそれぞれスイッチS10、S11を介して複数の基準電圧線(Vrefp(5V)、Vrefm(0V)の各電圧線)および切替回路6の共通接点うちの何れかに接続されるようになっている。
The multiplying D / A converter 7 includes an OP amplifier 11 (corresponding to an operational amplifier), a
コモンライン13は、スイッチS12(スイッチ回路に相当)を介してOPアンプ11の反転入力端子に接続されるとともに、スイッチS13を介してグランド(所定の電圧線)に接続されている。また、OPアンプ11の反転入力端子と出力端子との間にはスイッチS14が接続されており、切替回路6とOPアンプ11の反転入力端子との間には、コンデンサCFおよびスイッチS15が直列に接続されている。コンデンサCFおよびスイッチS15の相互接続点は、スイッチS16を介してグランドに接続されている。OPアンプ11の非反転入力端子はグランドに接続されている。コンデンサCFは、コンデンサCS10、CS11の2倍の静電容量(2・CS)を有している。コンデンサCF(第2の積分コンデンサに相当)は、スイッチS14がオフ、スイッチS15がオン、切替回路6がマルチプライングD/A変換器7側に切り替えられた状態でOPアンプ11の入出力端子間に接続される。
The
信号入力端子3とOPアンプ11の反転入力端子との間には、スイッチS1(入力切替回路に相当)が接続されている。OPアンプ11の反転入力端子と出力端子との間には、スイッチS2およびS3が直列に接続されている。スイッチS3の両端子間には、コンデンサCG(第1の積分コンデンサに相当)が接続されている。コンデンサCGの静電容量は、所望するC/V変換のゲインに応じた値に設定すればよい。
A switch S1 (corresponding to an input switching circuit) is connected between the
アンプ帯域制限回路10(帯域制限手段に相当)は、OPアンプ11の帯域を制限する(周波数特性を低下させる)帯域制限動作を実行可能に構成されている。アンプ帯域制限回路10の動作は、制御回路9により制御される。つまり、アンプ帯域制限回路10による帯域制限動作は、制御回路9により実行または停止される。なお、本実施形態において、各スイッチS1〜S16は、何れもアナログスイッチにより構成されている。それらスイッチS1〜S16の切り替えおよび開閉(オン/オフ)は、制御回路9により制御される。
The amplifier band limiting circuit 10 (corresponding to band limiting means) is configured to be able to execute a band limiting operation that limits the band of the OP amplifier 11 (decreases the frequency characteristics). The operation of the amplifier
続いて、A/D変換回路8の具体的な構成について説明する。図2に示すように、A/D変換回路8は、Vrefp(5V)およびVrefm(0V)を基準電圧とし、M=1.5ビットつまり3値のデジタル変換値0、1、2(=00、01、10)を出力するようになっている。
Next, a specific configuration of the A /
具体的には、基準電圧VrefpおよびVrefmの差電圧を抵抗R0、R1、R2で分圧し、抵抗R0とR1、抵抗R1とR2の各接続点は、それぞれコンパレータCMP1、CMP2の非反転入力端子に接続されている。コンパレータCMP1、CMP2の反転入力端子には、切替回路6を介して電圧が入力されている。ここで、抵抗R0、R1、R2の抵抗値としては、抵抗R1を所定の抵抗値R[Ω]としたときに、抵抗R0とR2を1.5R[Ω]となるように設定している。
Specifically, the differential voltage between the reference voltages Vrefp and Vrefm is divided by resistors R0, R1, and R2, and the connection points of the resistors R0 and R1, and the resistors R1 and R2 are connected to the non-inverting input terminals of the comparators CMP1 and CMP2, respectively. It is connected. A voltage is input to the inverting input terminals of the comparators CMP1 and CMP2 via the
コンパレータCMP1、CMP2から出力されるハイレベルまたはロウレベルを有する出力信号はラッチ回路14に入力される。ラッチ回路14は、ラッチ信号がハイレベルになると、その時のコンパレータCMP1、CMP2の出力信号を保持して、その保持した出力信号をエンコーダ15に出力する。エンコーダ15は、ラッチ回路14からの信号に基づいて3値のA/D変換コードを生成して出力する。
An output signal having a high level or a low level output from the comparators CMP1 and CMP2 is input to the latch circuit. When the latch signal becomes high level, the
次に、巡回型A/D変換器2の動作タイミングを示す図3などを参照しながらその動作を説明する。以下の説明においては、動作タイミング図に示したマルチプライングD/A変換器7の機能を括弧付きで記載している。
巡回型A/D変換器2は、A/D変換を実行するために本来備えている切替回路6、マルチプライングD/A変換器7などを用いて信号電荷SinをC/V変換した上で増幅し、その後、A/D変換回路8も用いてA/D変換を実行する。制御回路9は、A/D変換回路8とスイッチS1〜S3およびスイッチS10〜S16を制御して、図3に示すように信号電荷SinのC/V変換を実行し、その後、C/V変換により得られた電圧(変換電圧)を1回巡回させて(マルチプライングD/A変換器7に2回通過させて)増幅動作を実行し、その後、その増幅電圧を9回巡回させて(A/D変換回路8にA/D変換を10回実行させて)10ビットのA/D変換動作を実行する。
Next, the operation of the cyclic A /
The cyclic A /
(1)C/V変換動作
制御回路9は、増幅動作およびA/D変換動作に先立ってC/V変換動作(電圧変換動作に相当)を実行する。すなわち、切替回路6をマルチプライングD/A変換器7側、スイッチS10、S11を切替回路6側に切り替え、スイッチS1、S2、S13、S14、S16をオン、スイッチS3、S12、S15をオフとし、コンデンサCG、CS10、CS11、CFの電荷を初期化する(sampling)。この電荷初期化動作は、C/V変換動作の「リセット」に相当する。図4(a)は、上記リセットの期間(リセット期間と称す)における巡回型A/D変換器2の構成のうち、C/V変換動作に関わる構成を抽出して概略的に示している。図4(a)および図3に示すように、リセット期間中、センサエレメント1の端子FE1には電圧Vspが印加され、端子FE2には電圧Vsmが印加されている。また、OPアンプ11の反転入力端子および出力端子は、スイッチS14を介して短絡されている。このため、リセット期間におけるOPアンプ11の反転入力端子の電荷Qrは、グランド電位(0V)をVcomとすると、下記(1)式により表される。
Qr=(CE+ΔC/2)(Vsp−Vcom)+(CE−ΔC/2)(Vsm−Vcom) …(1)
(1) C / V conversion operation The
Qr = (CE + ΔC / 2) (Vsp−Vcom) + (CE−ΔC / 2) (Vsm−Vcom) (1)
また、制御回路9は、上記リセット期間中、アンプ帯域制限回路10による帯域制限動作を停止する。つまり、アンプ帯域制限回路10による帯域制限動作が停止された状態で、C/V変換動作の「リセット」が行われる。
Further, the
続いて、スイッチS14をオフとし、コンデンサCFに信号電荷Sinで電荷設定する(Sampling)。この電荷設定動作は、C/V変換動作の「変換」に相当する。図4(b)は、上記変換の期間(変換期間と称す)における巡回型A/D変換器2の構成のうち、C/V変換動作に関わる構成を抽出して概略的に示している。図4(b)および図3に示すように、変換期間中、センサエレメント1の端子FE1には電圧Vsmが印加され、端子FE2には電圧Vspが印加されている。また、OPアンプ11の反転入力端子および出力端子の間には、コンデンサCGが接続されている。このため、変換期間におけるOPアンプ11の反転入力端子の電荷Qcは、C/V変換後のOPアンプ11の出力電圧をVoとすると、下記(2)式により表される。
Qc=(CE+ΔC/2)(Vsm−Vcom)+(CE−ΔC/2)(Vsp−Vcom)+CG(Vo−Vcom)…(2)
Subsequently, the switch S14 is turned off, and the capacitor CF is set with a signal charge Sin (Sampling). This charge setting operation corresponds to “conversion” of the C / V conversion operation. FIG. 4B schematically shows a configuration related to the C / V conversion operation extracted from the configuration of the cyclic A /
Qc = (CE + ΔC / 2) (Vsm−Vcom) + (CE−ΔC / 2) (Vsp−Vcom) + CG (Vo−Vcom) (2)
上記各期間における電荷Qr、Qcは、電荷保存則により、下記(3)式のように等しくなる。
Qr=Qc …(3)
上記(1)〜(3)式により、C/V変換後の出力電圧Voは、下記(4)式により表される。
Vo=(ΔC/CG)(Vsp−Vsm)+Vcom …(4)
The charges Qr and Qc in each of the above periods are equal to each other according to the following equation (3) according to the charge conservation law.
Qr = Qc (3)
From the above equations (1) to (3), the output voltage Vo after C / V conversion is represented by the following equation (4).
Vo = (ΔC / CG) (Vsp−Vsm) + Vcom (4)
すなわち、出力電圧Voは、Vcomのオフセット電圧を有するとともに、コンデンサCE1、CE2の静電容量の変化ΔCを(1/CG)(Vsp−Vsm)というゲインで増幅したものに相当する。また、このとき、上記出力電圧Voにより、コンデンサCFとCS10、CS11に電荷設定がなされる(sampling)。 That is, the output voltage Vo has an offset voltage of Vcom and corresponds to a value obtained by amplifying the capacitance change ΔC of the capacitors CE1 and CE2 with a gain of (1 / CG) (Vsp−Vsm). At this time, charges are set in the capacitors CF and CS10 and CS11 by the output voltage Vo (sampling).
また、制御回路9は、上記変換期間中、アンプ帯域制限回路10による帯域制限動作を実行する。つまり、アンプ帯域制限回路10による帯域制限動作が実行された状態で、C/V変換動作の「変換」が行われる。
In addition, the
(2)増幅動作
制御回路9は、C/V変換動作に続いて増幅動作を実行する。すなわち、スイッチS1、S2、S13、S16をオフとした後、スイッチS10、S11をVrefm側に切り替え、スイッチS3、S12、S15をオンとし、マルチプライングD/A変換器7を増幅動作させる(Amp(1))。
(2) Amplification operation The
これにより、コンデンサCFがOPアンプ11の入出力端子間に接続され、コンデンサCF、CS10、CS11の間で電荷再分配が行われる。OPアンプ11の出力電圧をVoとすれば、Vrefmが0Vに設定されているとして電荷再分配に係る式は下記(5)式のようになり、増幅された出力電圧Voは(6)式のようになる。つまり、C/V変換後の電圧をマルチプライングD/A変換器7に1回通過させることにより2倍の増幅率が得られる。
(CF+2・CS)(Vin−0)=2・CS(0−0)+CF(Vo−0) …(5)
Vo=(CF+2・CS)/CF・Vin=2・Vin …(6)
Thereby, the capacitor CF is connected between the input and output terminals of the
(CF + 2 ・ CS) (Vin−0) = 2 ・ CS (0−0) + CF (Vo−0) (5)
Vo = (
本実施形態ではより高い増幅率を得るために、制御回路9は、スイッチS12をオフして増幅電圧をホールドし、その増幅電圧を切替回路6を介してマルチプライングD/A変換器7に巡回させ、マルチプライングD/A変換器7に2回目の増幅動作を行わせる。すなわち、スイッチS10、S11を切替回路6側に切り替え、スイッチS13をオンしてコンデンサCS10、CS11に電荷を設定する(Sampling)。その後、スイッチS13をオフとした後、スイッチS10、S11をVrefm側に切り替え、スイッチS12をオンとし、電荷を再分配する(Amp(2))。増幅動作は、スイッチS12をオフして増幅電圧をホールドした時点で終了する。
In this embodiment, in order to obtain a higher amplification factor, the
また、制御回路9は、上記増幅動作中、アンプ帯域制限回路10による帯域制限動作を停止する。つまり、アンプ帯域制限回路10による帯域制限動作が停止された状態で、増幅動作が行われる。
Further, the
(3)A/D変換動作
制御回路9は、A/D変換回路8のラッチ回路14に対しハイレベルのラッチ信号を出力する。そして、スイッチS10、S11を切替回路6側に切り替え、スイッチS13をオンしてコンデンサCS10、CS11に増幅電圧で電荷設定をする(Sampling)。電荷設定が完了すると、スイッチS13をオフし、その後スイッチS12をオンするとともにA/D変換回路8のA/D変換値に応じてスイッチS10、S11をVrefp側またはVrefm側に切り替えて電荷再分配を実行する(MD/A(1))。
(3) A / D Conversion Operation The
制御回路9は、電荷再分配が完了すると、スイッチS12をオフして残余電圧をホールドし、その残余電圧をマルチプライングD/A変換器7に巡回させる。増幅電圧(残余電圧)をマルチプライングD/A変換器7に9(=K−1)回通過させることにより、A/D変換回路8は10(=K)回のA/D変換を実行し、制御回路9のシフト加算回路(図示せず)は、各A/D変換値を1ビットずつ重ねながら順次加算して最終的にN=10ビットのA/D変換コードを出力する。
When the charge redistribution is completed, the
また、制御回路9は、上記A/D変換動作中、アンプ帯域制限回路10による帯域制限動作を停止する。つまり、アンプ帯域制限回路10による帯域制限動作が停止された状態で、A/D変換動作が行われる。
The
巡回型A/D変換器2は、容量式加速度センサのセンサエレメント1からの信号電荷Sinが入力される場合には上記動作となる。これに対し、出力信号として電圧を出力する形式の各種センサからの信号電圧Vinが入力される場合には、以下のとおりの動作となる。すなわち、巡回型A/D変換器2は、A/D変換を実行するために本来備えている切替回路6、マルチプライングD/A変換器7などを用いて信号電圧Vinを増幅し、その後、A/D変換回路8も用いてA/D変換を実行する。制御回路9は、A/D変換回路8とスイッチS1〜S3およびスイッチS10〜S16を制御して、信号電圧Vinを1回巡回させて(マルチプライングD/A変換器7に2回通過させて)増幅動作を実行し、その後、その増幅電圧を9回巡回させて(A/D変換回路8にA/D変換を10回実行させて)10ビットのA/D変換動作を実行する。
The cyclic A /
制御回路9は、A/D変換動作に先立って増幅動作を実行する。すなわち、切替回路6を信号入力端子4側(信号電圧Vin側)、スイッチS10、S11を切替回路6側に切り替え、スイッチS3、S13、S14、S15をオン、スイッチS1、S2、S12、S16をオフとし、コンデンサCFとCS10、CS11に信号電圧Vinで電荷設定をする(Sampling)。続いて、スイッチS13、S14をオフとした後、切替回路6をマルチプライングD/A変換器7側、スイッチS10、S11をVrefm側に切り替え、スイッチS12をオンとし、マルチプライングD/A変換器7を増幅動作させる(Amp(1))。増幅された出力電圧Voは上記(6)式のようになる。その後、前述した信号電荷Sinが入力される場合と同様に、マルチプライングD/A変換器7に2回目の増幅動作を行わせている(Amp(2))。また、その後のA/D変換動作も信号電荷Sinが入力される場合と同様であるため動作説明を省略する。
The
続いて、アンプ帯域制限回路10の具体的な構成および動作について説明する。図5に示すように、アンプ帯域制限回路10は、コンデンサCL1(負荷コンデンサに相当)およびスイッチS17(帯域制限用スイッチに相当)を備えている。コンデンサCL1の一方の端子は、OPアンプ11の出力端子に接続されている。コンデンサCL1の他方の端子は、スイッチS17を介してグランド(低インピーダンスラインに相当)に接続されている。スイッチS17の開閉(オン/オフ)は、制御回路9により制御される。
Next, a specific configuration and operation of the amplifier
このような構成によれば、スイッチS17がオフされた状態にあっては、OPアンプ11の出力端子にコンデンサCL1が接続されない状態となる。そのため、OPアンプ11の帯域は、制限されず、元々の仕様(能力)通りとなる。つまり、アンプ帯域制限回路10による帯域制限動作が停止された状態となる。一方、スイッチS17がオンされた状態にあっては、OPアンプ11の出力端子およびグランドの間に容量性負荷であるコンデンサCL1が接続された状態となる。そのため、OPアンプ11の帯域は、元々の仕様よりも低い値に制限される。つまり、アンプ帯域制限回路10による帯域制限動作が実行された状態となる。なお、帯域制限動作により制限されるOPアンプ11の帯域は、コンデンサCL1の静電容量値に応じて定まる。従って、コンデンサCL1の静電容量値は、所望する帯域の制限幅に応じて適宜設定すればよい。
According to such a configuration, when the switch S17 is turned off, the capacitor CL1 is not connected to the output terminal of the
スイッチS17の開閉タイミング(帯域制限動作の実行または停止)については、図6に示すとおりとなる。すなわち、制御回路9は、C/V変換動作におけるリセット期間中、スイッチS17をオフすることにより、アンプ帯域制限回路10による帯域制限動作を停止する。また、制御回路9は、C/V変換動作における変換期間中、スイッチS17をオンすることにより、アンプ帯域制限回路10による帯域制限動作を実行する。また、制御回路9は、増幅動作中、スイッチS17をオフすることにより、アンプ帯域制限回路10による帯域制限動作を停止する。また、制御回路9は、A/D変換動作中、スイッチS17をオフすることにより、アンプ帯域制限回路10による帯域制限動作を停止する。
The opening / closing timing of the switch S17 (execution or stop of the band limiting operation) is as shown in FIG. That is, the
以上説明したように、本実施形態の巡回型A/D変換器2は、入力信号として信号電荷Sinが与えられる場合、増幅動作およびA/D変換動作に先立って、A/D変換を実行するために本来備えている切替回路6、マルチプライングD/A変換器7などを用いて信号電荷SinをC/V変換する。これにより、容量式加速度センサのセンサエレメント1から出力される信号電荷Sin、すなわちセンサエレメント1のコンデンサCE1、CE2の静電容量の変化ΔCを電圧に変換することができる。そして、巡回型A/D変換器2は、C/V変換した電圧を切替回路6およびマルチプライングD/A変換器7を介して適当な回数巡回させることにより、所望のゲイン倍だけ増幅することができる。これにより、容量式加速度センサの静電容量の変化ΔCに比例した微小レベルの電圧を増幅し、A/D変換に適したダイナミックレンジ(例えば0Vから5Vの範囲)に調整してからA/D変換を実行することができ、これによって本来の(上記増幅機能を有しない)A/D変換器の分解能を有効に活用することができ、実効的にA/D変換分解能を高めることができる。
As described above, the cyclic A /
巡回型A/D変換器2は、A/D変換を実行するために本来備えている回路要素を用いて増幅動作を行うことを可能にしている。また、巡回型A/D変換器2は、A/D変換を実行するために本来備えている回路要素に対してコンデンサCGおよびスイッチS1〜S3、S15、S16を新たに設けることにより、C/V変換動作を行うことも可能にしている。すなわち、巡回型A/D変換器2は、1つの共通のOPアンプ11を用いて、C/V変換動作、増幅動作およびA/D変換動作を行うようになっている。従って、従来構成のものとは異なり巡回型A/D変換器2の前段にC/V変換器および増幅器を付加する必要がなく、回路構成を縮小できICのチップサイズを低減できる。特に、マルチプライングD/A変換器7は、高いA/D変換精度を得るために一般に高精度を有しているので、このマルチプライングD/A変換器7を用いることにより、高精度、低オフセットの特性を持つ優れたC/V変換器を実現できるとともに、高精度、低オフセット、高リニアリティの特性を持つ優れた増幅器を実現できる。また、マルチプライングD/A変換器7への通過回数(=巡回数+1)に応じて増幅率を変えることができるので、プログラマブルな可変ゲイン増幅器を実現できる。
The cyclic A /
コモンライン13とOPアンプ11の反転入力端子との間に介在するようにスイッチS12を設けたことによって、スイッチS12とOPアンプ11と積分コンデンサCFは、コンデンサアレイ回路12とは分離されたサンプルホールド回路として機能することができる。これにより、別途サンプルホールド回路を設ける必要がなくなり、回路を一層簡素化でき、高精度化が図れる。また、スイッチS13を設けたことによって、そのサンプルホールドされた電圧をアレイコンデンサCS10、CS11に充電することができるため、上記一連の巡回動作が可能となる。
By providing the switch S12 so as to be interposed between the
また、巡回型A/D変換器2は、信号入力端子4に入力された信号電圧Vinを増幅し、その増幅した電圧をA/D変換してNビットのA/D変換コードを出力することも可能としている。従って、巡回型A/D変換器2は、入力信号が電荷である場合または電圧である場合の何れであっても、その入力信号をA/D変換することが可能となっている。すなわち、巡回型A/D変換器2は、容量式のセンサから出力される信号のみならず、例えば圧力センサなどの電圧出力形式のセンサから出力される信号についてもA/D変換することができる。
The cyclic A /
C/V変換動作時には第1の積分コンデンサとしてコンデンサCGを用い、増幅動作時およびA/D変換動作時には第2の積分コンデンサとしてコンデンサCFを用いる構成とした。それらコンデンサCG、CFは、個別に容量値を選択することが可能である。従って、C/V変換動作時のゲインと、増幅動作およびA/D変換動作時のゲインとをそれぞれ個別に設定することが可能となる。このため、いずれか一方のゲイン設定によって他方のゲイン設定が制約を受けることがなくなる。 The capacitor CG is used as the first integration capacitor during the C / V conversion operation, and the capacitor CF is used as the second integration capacitor during the amplification operation and the A / D conversion operation. Capacitance values can be individually selected for the capacitors CG and CF. Accordingly, it is possible to individually set the gain during the C / V conversion operation and the gain during the amplification operation and the A / D conversion operation. For this reason, the other gain setting is not restricted by any one gain setting.
また、本実施形態の巡回型A/D変換器2は、OPアンプ11の帯域を制限する帯域制限動作を実行するアンプ帯域制限回路10を備えている。そして、制御回路9は、アンプ帯域制限回路10による帯域制限動作を実行した状態でC/V変換動作の「変換」を実行するとともに、上記帯域制限動作を停止した状態でA/D変換動作を実行する。そのため、例えばA/D変換の変換精度および変換速度の要求が厳しく、それを満たすOPアンプ11を使用した場合であっても、「変換」動作が行われる際にOPアンプ11の帯域が必要以上に大きくなることがなくなる。従って、「変換」動作の際にOPアンプ11の入力側のスイッチ(S1、S2、S10、S11、S13、S16など)の熱ノイズがOPアンプ11の出力側に伝達され難くなり、その結果、S/N比の低下が抑制される。
Further, the cyclic A /
さらに、制御回路9は、アンプ帯域制限回路10による帯域制限動作を停止した状態で増幅動作を実行する。そのため、A/D変換動作と同一の速度で増幅動作を実施することが可能となり、サンプリング時間が短い場合にも対応することができる。
Further, the
(第2の実施形態)
以下、本発明の第2の実施形態について図7および図8を参照しながら説明する。
図7に示すように、本実施形態の巡回型A/D変換器21(信号処理回路に相当)は、巡回型A/D変換器2に対し、コンデンサCGに代えてコンデンサCG1、CG2およびスイッチS21を備えている点と、コンデンサCL1およびスイッチS17に代えてスイッチS22を備えている点とが異なる。この場合、スイッチS22(帯域制限用スイッチに相当)およびコンデンサCG2(負荷コンデンサに相当)により、OPアンプ11の帯域を制限する帯域制限動作を実行するアンプ帯域制限回路22(帯域制限手段に相当)が構成される。
(Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to FIGS.
As shown in FIG. 7, the cyclic A / D converter 21 (corresponding to a signal processing circuit) of the present embodiment is different from the cyclic A /
コンデンサCG1の両端子間には、スイッチS21およびコンデンサCG2が直列に接続されている。スイッチS21およびコンデンサCG2の相互接続点は、スイッチS22を介してグランド(低インピーダンスラインに相当)に接続されている。スイッチS21、S22の開閉(オン/オフ)は、制御回路9により制御される。コンデンサCG1、CG2の静電容量は、所望するC/V変換のゲインに応じた値に設定すればよい。
A switch S21 and a capacitor CG2 are connected in series between both terminals of the capacitor CG1. The interconnection point between the switch S21 and the capacitor CG2 is connected to the ground (corresponding to a low impedance line) via the switch S22. Opening / closing (ON / OFF) of the switches S21 and S22 is controlled by the
上記構成の巡回型A/D変換器21は、C/V変換時のゲインを2段階に切り替えることができる。すなわち、スイッチS21がオンされた状態では、コンデンサCG1およびCG2の並列合成容量が第1の積分コンデンサとして機能する。そのため、C/V変換動作時のゲインは、後述するスイッチS21がオフした状態のゲインに比べて低い値となる(低ゲイン)。一方、スイッチS21がオフした状態では、コンデンサCG1が第1の積分コンデンサとして機能する。そのため、C/V変換動作時のゲインは、前述したスイッチS21がオンした状態のゲインに比べて高い値となる(高ゲイン)。
The cyclic A /
上記したように、高ゲインでのC/V変換動作時には、コンデンサCG2は使用されない。そこで、本実施形態では、高ゲインでのC/V変換動作時、コンデンサCG2を利用してOPアンプ11の帯域を制限する帯域制限動作を実行または停止する。すなわち、高ゲインでのC/V変換動作時、スイッチS22がオンされた状態にあっては、OPアンプ11の出力端子およびグランドの間に容量性負荷であるコンデンサCG2が接続された状態となる。そのため、OPアンプ11の帯域は、元々の仕様よりも低い値に制限される。つまり、帯域制限動作が実行された状態となる。一方、スイッチS22がオフされた状態にあっては、OPアンプ11の出力端子にコンデンサCG2が接続されない状態となる。そのため、OPアンプ11の帯域は、制限されず、元々の仕様通りとなる。つまり、帯域制限動作が停止された状態となる。
As described above, the capacitor CG2 is not used during the C / V conversion operation at a high gain. Therefore, in the present embodiment, during the C / V conversion operation at a high gain, the band limiting operation for limiting the band of the
なお、帯域制限動作により制限されるOPアンプ11の帯域は、コンデンサCG2の静電容量値に応じて定まる。従って、コンデンサCG2の静電容量値は、前述した所望するC/V変換時のゲインだけでなく、所望する帯域の制限幅をも考慮した上で設定する必要がある。
Note that the band of the
C/V変換動作を高ゲインで行う場合の各スイッチの開閉タイミングについては、図8に示すとおりとなる。すなわち、制御回路9は、C/V変換動作におけるリセット期間中、スイッチS21をオンするとともにスイッチS22をオフする。これにより、帯域制限動作が停止された状態で、C/V変換動作の「リセット」が行われる。また、制御回路9は、C/V変換動作における変換期間中、スイッチS21をオフするとともにスイッチS22をオンする。これにより、帯域制限動作が実行された状態で、C/V変換動作の「変換」が行われる。また、制御回路9は、増幅動作中、スイッチS21をオンするとともにスイッチS22をオフする。これにより、帯域制限動作が停止された状態で、増幅動作が行われる。また、制御回路9は、A/D変換動作中、スイッチS21をオンするとともにスイッチS22をオフする。これにより、帯域制限動作が停止された状態で、A/D変換動作が行われる。
The opening / closing timing of each switch when the C / V conversion operation is performed at a high gain is as shown in FIG. That is, the
以上説明したように、本実施形態の巡回型A/D変換器21は、C/V変換動作時のゲインを2段階に切り替えることができる。そして、本実施形態では、高ゲインでのC/V変換動作時、OPアンプ11の帯域を制限する帯域制限動作を実行することが可能となっている。従って、本実施形態によれば、高ゲインでのC/V変換動作を実行する際、第1の実施形態と同様の作用および効果が得られる。さらに、本実施形態によれば、ゲインが高いことにより一層顕著に出力側に現れる熱ノイズによる影響を排除することができるため、S/N比の低下抑制の効果が高まる。また、本実施形態では、高ゲインでのC/V変換動作時に使用されないコンデンサCG2を利用して(流用して)帯域制限動作を実現する。そのため、帯域制限手段の構成を簡素化することができ、これにより、回路面積を小さく抑えることができる。
As described above, the cyclic A /
本実施形態の構成では、低ゲインでのC/V変換動作時、OPアンプ11の帯域を制限する帯域制限動作を実行することはできない。しかし、そもそも、低いゲインでC/V変換動作が行われる際、出力側に現れる熱ノイズによる影響(S/N比の低下)も少ない。そのため、本実施形態のように、低ゲインでのC/V変換動作時に帯域制限動作を実行できない構成であっても問題が生じることはない。
With the configuration of the present embodiment, it is not possible to execute a band limiting operation for limiting the band of the
(第3の実施形態)
以下、本発明の第3の実施形態について図9および図10を参照しながら説明する。
図9に示すように、巡回型A/D変換器31(信号処理回路に相当)は、巡回型A/D変換器2に対し、アンプ帯域制限回路10に代えて電流制御回路32(電流可変手段に相当)を備えている点が異なる。この場合、電流制御回路32が、OPアンプ11の帯域を制限する帯域制限動作を実行する帯域制限手段に相当する。
(Third embodiment)
Hereinafter, a third embodiment of the present invention will be described with reference to FIGS. 9 and 10.
As shown in FIG. 9, a cyclic A / D converter 31 (corresponding to a signal processing circuit) is different from the cyclic A /
電流制御回路32は、OPアンプ11を駆動するための駆動電流を供給する電流源(図示せず)の電流量を動的に変更する(可変する)。電流制御回路32による電流量の変更は、制御回路9により制御される。この場合、制御回路9は、電流制御回路32を通じて、OPアンプ11に供給する駆動電流を第1電流値および第2電流値の2段階に切り替える。第2電流値は、OPアンプ11を十分に駆動可能な電流値である。第1電流値は、第2電流値よりも小さく、OPアンプ11を駆動可能な電流値ではあるものの、その性能(周波数特性=帯域)が若干低下した状態での駆動を可能とする電流値である。
The
このような構成によれば、OPアンプ11に第2電流値の駆動電流が供給された状態にあっては、OPアンプ11は十分に駆動される。そのため、OPアンプ11の帯域は、制限されず、元々の仕様通りとなる。つまり、帯域制限動作が停止された状態となる。一方、OPアンプ11に第1電流値の駆動電流が供給された状態にあっては、OPアンプ11は、その性能が若干低下した状態で駆動される。そのため、OPアンプ11の帯域は、元々の仕様よりも低い値に制限される。つまり、帯域制限動作が実行された状態となる。なお、帯域制限動作により制限されるOPアンプ11の帯域は、第1電流値の設定に応じて定まる。従って、第1電流値は、所望する帯域の制限幅に応じて適宜設定すればよい。
According to such a configuration, the
電流制御回路32による駆動電流の変更タイミングについては、図9に示すとおりとなる。すなわち、制御回路9は、C/V変換動作時におけるリセット期間中、電流制御回路32を制御してOPアンプ11の駆動電流を第2電流値(大)に設定する。これにより、帯域制限動作が停止された状態で、C/V変換動作の「リセット」が行われる。また、制御回路9は、C/V変換動作時における変換期間中、電流制御回路32を制御してOPアンプ11の駆動電流を第1電流値(小)に設定する。これにより、帯域制限動作が実行された状態で、C/V変換動作の「変換」が行われる。
The drive current change timing by the
また、制御回路9は、増幅動作中、電流制御回路32を制御してOPアンプ11の駆動電流を第2電流値(大)に設定する。これにより、帯域制限動作が停止された状態で、増幅動作が行われる。また、制御回路9は、A/D変換動作中、電流制御回路32を制御してOPアンプ11の駆動電流を第2電流値(大)に設定する。これにより、帯域制限動作が停止された状態で、A/D変換動作が行われる。
In addition, the
以上説明したように、本実施形態の巡回型A/D変換器31は、OPアンプ11の駆動電流を動的に制御することにより、その帯域を制限する帯域制限動作を実行することが可能となっている。従って、本実施形態によれば、第1の実施形態と同様の作用および効果が得られる。
As described above, the cyclic A /
(第4の実施形態)
以下、本発明の第4の実施形態について図11を参照しながら説明する。
第1の実施形態では、巡回型A/D変換器2は、信号電荷SinをC/V変換した上で増幅し、その後、A/D変換を実行していた。しかし、例えば、信号電荷SinをC/V変換して得られる電圧が、既にA/D変換のダイナミックレンジに適している場合などには、増幅動作を省略することも考えられる。そこで、本実施形態の巡回型A/D変換器2は、信号電荷SinをC/V変換し、その後、C/V変換後の電圧のA/D変換を実行する。
(Fourth embodiment)
Hereinafter, a fourth embodiment of the present invention will be described with reference to FIG.
In the first embodiment, the cyclic A / D converter 2 C / V converts and amplifies the signal charge Sin, and then executes A / D conversion. However, for example, when the voltage obtained by C / V conversion of the signal charge Sin is already suitable for the dynamic range of A / D conversion, the amplification operation may be omitted. Therefore, the cyclic A /
(1)C/V変換動作
図11に示すように、制御回路9は、A/D変換動作に先立って、第1の実施形態と同様のC/V変換動作を実行する(Sampling)。この場合も、制御回路9は、リセット期間ではスイッチS17をオフし、変換期間ではスイッチS17をオンする。つまり、アンプ帯域制限回路10による帯域制限動作が停止された状態でC/V変換動作の「リセット」が行われるとともに、上記帯域制限動作が実行された状態でC/V変換動作の「変換」が行われる。
(1) C / V Conversion Operation As shown in FIG. 11, the
(2)A/D変換動作
図11に示すように、制御回路9は、C/V変換動作に続いてA/D変換動作を実行する。すなわち、A/D変換回路8のラッチ回路14に対しハイレベルのラッチ信号を出力する。そして、スイッチS1、S2、S16をオフとし、スイッチS3、S15をオンとしてコンデンサCS10、CS11にC/V変換後の出力電圧Voで電荷設定をする(Sampling)。電荷設定が完了すると、スイッチS13をオフし、その後スイッチS12をオンするとともにA/D変換回路8のA/D変換値に応じてスイッチS10、S11をVrefp側またはVrefm側に切り替えて電荷再分配を実行する(MD/A(1))。
(2) A / D Conversion Operation As shown in FIG. 11, the
制御回路9は、電荷再分配が完了すると、スイッチS12をオフして残余電圧をホールドし、その残余電圧をマルチプライングD/A変換器7に巡回させる。残余電圧をマルチプライングD/A変換器7に9(=K−1)回通過させることにより、A/D変換回路8は10(=K)回のA/D変換を実行し、制御回路9のシフト加算回路(図示せず)は、各A/D変換値を1ビットずつ重ねながら順次加算して最終的にN=10ビットのA/D変換コードを出力する。この場合も、制御回路9は、A/D変換動作中、スイッチS17をオフする。つまり、アンプ帯域制限回路10による帯域制限動作が停止された状態でA/D変換動作が行われる。
When the charge redistribution is completed, the
以上説明したように、本実施形態の巡回型A/D変換器2は、入力信号として信号電荷Sinが与えられる場合、C/V変換動作を行った後、増幅動作を行うことなく、A/D変換動作を行う。このようにすれば、例えば、信号電荷SinをC/V変換して得られる電圧が、既にA/D変換のダイナミックレンジに適している場合に、本来不要となる増幅動作を行うことがなくなるため、A/D変換動作に要する時間および効率が向上する。
As described above, the cyclic A /
(第5の実施形態)
以下、本発明の第5の実施形態について図12および図13を参照しながら説明する。
本実施形態では、図12に示すように、排ガスセンサ41からの検出電流Iinが信号入力端子3を介して巡回型A/D変換器2に入力されている。排ガスセンサ41は、例えば車両に搭載されるエンジンの排ガス中に含まれるNoxの濃度に応じて変化する検出電流Iinを出力する。なお、電流は単位時間あたりの電荷の移動量である。このため、本実施形態では、検出電流Iinが外部信号電荷に相当する。
(Fifth embodiment)
Hereinafter, a fifth embodiment of the present invention will be described with reference to FIGS.
In the present embodiment, as shown in FIG. 12, the detected current Iin from the
巡回型A/D変換器2は、A/D変換を実行するために本来備えている切替回路6、マルチプライングD/A変換器7などを用いて検出電流IinをI/V変換した上で増幅し、その後、A/D変換回路8も用いてA/D変換を実行する。なお、本実施形態の巡回型A/D変換器2の動作タイミングは、図6に示した第1の実施形態のものと同じであるため、以下では図6も参照して動作説明を行う。ただし、図6中、「C/V変換」という記載を「I/V変換」と読み替えるとともに、端子FE1、FE2については無視するものとする。
The cyclic A /
制御回路9は、増幅動作およびA/D変換動作に先立ってI/V変換動作を実行する。すなわち、切替回路6をマルチプライングD/A変換器7側、スイッチS10、S11を切替回路6側に切り替え、スイッチS1、S2、S13、S14、S16をオン、スイッチS3、S12、S15をオフとし、コンデンサCG、CS10、CS11、CFの電荷を初期化する(sampling)。この電荷初期化動作は、I/V変換動作の「リセット」に相当する。図13(a)は、上記リセットの期間(リセット期間と称す)における巡回型A/D変換器2の構成のうち、I/V変換動作に関わる構成を抽出して概略的に示している。図13(a)および図6に示すように、リセット期間中、OPアンプ11の反転入力端子および出力端子は、スイッチS14を介して短絡されている。このため、コンデンサCGは、検出電流Iinによって充電されることはない。
The
また、制御回路9は、上記リセット期間中、アンプ帯域制限回路10による帯域制限動作を停止する。つまり、アンプ帯域制限回路10による帯域制限動作が停止された状態で、I/V変換動作の「リセット」が行われる。
Further, the
続いて、スイッチS14をオフとし、コンデンサCFに検出電流Iinで電荷設定する(Sampling)。この電荷設定動作は、I/V変換動作の「変換」に相当する。図13(b)は、上記変換の期間(変換期間と称す)における巡回型A/D変換器2の構成のうち、I/V変換動作に関わる構成を抽出して概略的に示している。図13(b)および図6に示すように、変換期間中、OPアンプ11の反転入力端子および出力端子の間には、コンデンサCGが接続されている。このため、コンデンサCGは、検出電流Iinによって充電される。このようなI/V変換後のOPアンプ11の出力電圧Voは、変換期間(変換時間)をtとすると、下記(7)式により表される。
Vo=Vcom−(Iin/CG)・t …(7)
Subsequently, the switch S14 is turned off, and the capacitor CF is charged with the detection current Iin (Sampling). This charge setting operation corresponds to “conversion” of the I / V conversion operation. FIG. 13B schematically shows a configuration related to the I / V conversion operation extracted from the configuration of the cyclic A /
Vo = Vcom− (Iin / CG) · t (7)
すなわち、出力電圧Voは、Vcomのオフセット電圧を有するとともに、検出電流Iinを−t/CGというゲインで増幅したものに相当する。このとき、上記出力電圧Voにより、コンデンサCFとCS10、CS11に電荷設定がなされる(sampling)。そして、制御回路9は、I/V変換動作に続いて、第1の実施形態と同様の増幅動作およびA/D変換動作を実行する。あるいは、制御回路9は、I/V変換動作に続いて、第4の実施形態と同様のA/D変換動作を実行する。
That is, the output voltage Vo has an offset voltage of Vcom, and corresponds to the detection current Iin amplified by a gain of −t / CG. At this time, charges are set in the capacitors CF and CS10 and CS11 by the output voltage Vo (sampling). Then, following the I / V conversion operation, the
また、制御回路9は、上記変換期間中、アンプ帯域制限回路10による帯域制限動作を実行する。つまり、アンプ帯域制限回路10による帯域制限動作が実行された状態で、I/V変換動作の「変換」が行われる。
In addition, the
以上説明したように、本実施形態の巡回型A/D変換器2は、入力信号として検出電流Iinが与えられる場合、A/D変換動作に先立って、A/D変換を実行するために本来備えている回路要素などを用いて検出電流IinをI/V変換する。従って、本実施形態の巡回型A/D変換器2は、電流出力形式のセンサから出力される信号をA/D変換することができる。
As described above, the cyclic A /
(第6の実施形態)
以下、本発明の第6の実施形態について図14〜図16を参照しながら説明する。
図14に示すように、センサエレメント1のコンデンサCE1、CE2の一方の端子はそれぞれ端子FE1、FE2に接続されている。これら端子FE1、FE2は、それぞれ巡回型A/D変換器51の信号入力端子3p、3mに接続されている。コンデンサCE1、CE2の他方の端子(相互接続点)は、端子FEに接続されている。端子FEには、駆動電圧Vsp、Vsmが交互に印加される。
(Sixth embodiment)
Hereinafter, a sixth embodiment of the present invention will be described with reference to FIGS.
As shown in FIG. 14, one terminals of capacitors CE1 and CE2 of the
巡回型A/D変換器51(信号処理回路に相当)は、図1に示す巡回型A/D変換器2を差動構成としたもので、1.5ビットの分解能を有するA/D変換回路52、マルチプライングD/A変換器53(残余電圧生成回路に相当)、コンデンサCGp、CGm(第1の積分コンデンサに相当)、スイッチS1p〜S3p、S1m〜S3mおよびアンプ帯域制限回路54を備えている。また、差動入出力型のOPアンプ55の非反転出力端子および反転出力端子は、それぞれ(Vrefp+Vrefm)/2を中心として逆位相で変化する差動電圧が出力されるようになっている。
A cyclic A / D converter 51 (corresponding to a signal processing circuit) is a differential configuration of the cyclic A /
A/D変換回路52の非反転入力端子は、切替回路6pを介して非反転信号入力端子4pまたはOPアンプ55の非反転出力端子の何れかに選択的に接続されるようになっている。同様に、A/D変換回路52の反転入力端子は、切替回路6mを介して反転信号入力端子4mまたはOPアンプ55の反転出力端子の何れかに選択的に接続されるようになっている。なお、図14に示すように、入力信号が電荷である場合(電圧以外である場合)、切替回路6p、6m(入力回路に相当)は、OPアンプ55(演算増幅器に相当)の各出力端子を選択した状態に固定される。
The non-inverting input terminal of the A /
切替回路6pの共通接点とOPアンプ55の反転入力端子との間には、図1に示すシングル構成と同様にして、コンデンサCFp(第2の積分コンデンサに相当)およびスイッチS15p、アレイコンデンサCS10pとCS11pからなるコンデンサアレイ回路12p、コンデンサCS10pとCS11pの上部電極の接続を切り替えるスイッチS10pとS11pおよびスイッチS12p(スイッチ回路に相当)が接続されている。コモンライン13pとグランドとの間にはスイッチS13pが接続されている。OPアンプ55の反転入力端子と非反転出力端子との間にはスイッチS14pが接続されている。コンデンサCFpおよびスイッチS15pの相互接続点は、スイッチS16pを介してグランドに接続されている。また、信号入力端子3pとOPアンプ55の反転入力端子との間には、スイッチS1p(入力切替回路に相当)が接続されている。OPアンプ55の反転入力端子と非反転出力端子との間には、スイッチS2pおよびS3pが直列に接続されている。スイッチS3pの両端子間には、コンデンサCGpが接続されている。
Between the common contact of the
同様に、切替回路6mの共通接点とOPアンプ55の非反転入力端子との間には、コンデンサCFm(第2の積分コンデンサに相当)およびスイッチS15m、アレイコンデンサCS10mとCS11mからなるコンデンサアレイ回路12m、これらコンデンサCS10mとCS11mの上部電極の接続を切り替えるスイッチS10mとS11mおよびスイッチS12m(スイッチ回路に相当)が接続されている。コモンライン13mとグランドとの間にはスイッチS13mが接続されている。OPアンプ55の非反転入力端子と反転出力端子との間にはスイッチS14mが接続されている。コンデンサCFmおよびスイッチS15mの相互接続点は、スイッチS16mを介してグランドに接続されている。また、信号入力端子3mとOPアンプ55の非反転入力端子との間には、スイッチS1m(入力切替回路に相当)が接続されている。OPアンプ55の非反転入力端子と反転出力端子との間には、スイッチS2mおよびスイッチS3mが直列に接続されている。スイッチS3mの両端子間には、コンデンサCGmが接続されている。なお、回路のレイアウトは、非反転信号側と反転信号側とで対称構造とすることが好ましい。
Similarly, a
A/D変換回路52より出力されるA/D変換コードnは、制御回路56内のシフト加算回路(図示せず)において1ビットずつずらしながら加算されるようになっている。なお、本実施形態において、スイッチS1p〜S16pおよびスイッチS1m〜S16mは、何れもアナログスイッチにより構成されている。それらスイッチS1p〜S16pおよびスイッチS1m〜S16mの切り替えおよび開閉(オン/オフ)は、制御回路56により制御される。
The A / D conversion code n output from the A /
アンプ帯域制限回路54は、OPアンプ55の帯域を制限する(周波数特性を低下させる)帯域制限動作を実行可能に構成されている。アンプ帯域制限回路54の動作は、制御回路56により制御される。つまり、アンプ帯域制限回路54による帯域制限動作は、制御回路56により実行または停止される。アンプ帯域制限回路54の具体的な構成としては、第1および第2の実施形態の構成などを採用することができる。あるいは、アンプ帯域制限回路54に代えて第3の実施形態における電流制御回路32のようにOPアンプ55の駆動電流を動的に変更する構成を採用することもできる。なお、第1および第2の実施形態の構成を採用する場合、OPアンプ55の2つの出力端子とグランドとの間に、容量性負荷を接続可能な構成にすればよい。
The amplifier
図15は、上記構成を有する巡回型A/D変換器51の動作タイミングを示している。図15に示すように、巡回型A/D変換器51の動作タイミングは、図3に示した巡回型A/D変換器2の動作タイミングとほぼ同様となる。ただし、A/D変換動作における電荷再分配時において、スイッチS10p、S11pはA/D変換回路52から出力されるA/D変換コードnに基づいて切り替えられ、スイッチS10m、S11mは(2−n)に基づいて切り替えられる。こうした一連の動作において、非反転信号側と反転信号側における各スイッチの切り替えは同タイミングで行われるようになっている。
FIG. 15 shows the operation timing of the cyclic A /
また、巡回型A/D変換器51によるC/V変換動作は以下のようになる。図16(a)は、C/V変換動作のリセット期間における巡回型A/D変換器51の構成のうち、C/V変換動作に関わる構成を抽出して概略的に示している。図16(a)および図15に示すように、リセット期間中、センサエレメント1の端子FEには電圧Vsmが印加されている。また、OPアンプ55の反転入力端子と非反転出力端子、非反転入力端子と反転出力端子は、それぞれスイッチS14p、S14mを介して短絡されている。このため、リセット期間におけるOPアンプ55の反転入力端子の電荷Qrpは、このときの反転入力端子の電圧がVcomであるとすると、下記(8)式により表される。また、非反転入力端子の電荷Qrmは、このときの非反転入力端子の電圧がVcomであるとすると、下記(9)式により表される。
Qrp=(CE+ΔC/2)(Vsm−Vcom) …(8)
Qrm=(CE−ΔC/2)(Vsm−Vcom) …(9)
The C / V conversion operation by the cyclic A /
Qrp = (CE + ΔC / 2) (Vsm−Vcom) (8)
Qrm = (CE−ΔC / 2) (Vsm−Vcom) (9)
また、制御回路56は、上記リセット期間中、アンプ帯域制限回路54による帯域制限動作を停止する。つまり、アンプ帯域制限回路54による帯域制限動作が停止された状態で、C/V変換動作の「リセット」が行われる。
Further, the
図16(b)は、C/V変換動作の変換期間における巡回型A/D変換器51の構成のうち、C/V変換動作に関わる構成を抽出して概略的に示している。図16(b)および図15に示すように、変換期間中、センサエレメント1の端子FEには電圧Vspが印加されている。また、OPアンプ55の反転入力端子と非反転出力端子との間、非反転入力端子と反転出力端子との間には、それぞれコンデンサCGp、CGmが接続されている。このため、変換期間におけるOPアンプ55の反転入力端子の電荷Qcpは、このときの反転入力端子の電圧がVxであり、非反転出力端子の電圧がVopであるとすると、下記(10)式により表される。また、非反転入力端子の電荷Qcmは、このときの非反転入力端子の電圧がVxであり、反転出力端子の電圧がVomであるとすると、下記(11)式により表される。
Qcp=(CE+ΔC/2)(Vsp−Vx)+CGp(Vop−Vx) …(10)
Qcm=(CE−ΔC/2)(Vsp−Vx)+CGm(Vom−Vx) …(11)
FIG. 16B schematically shows a configuration related to the C / V conversion operation extracted from the configuration of the cyclic A /
Qcp = (CE + ΔC / 2) (Vsp−Vx) + CGp (Vop−Vx) (10)
Qcm = (CE−ΔC / 2) (Vsp−Vx) + CGm (Vom−Vx) (11)
上記各期間における電荷QrpとQcp、電荷QrmとQcmは、電荷保存則により、下記(12)、(13)式のようにそれぞれ等しくなる。
Qrp=Qcp …(12)
Qrm=Qcm …(13)
The charges Qrp and Qcp and the charges Qrm and Qcm in the above periods are equal to each other as shown in the following equations (12) and (13) according to the charge conservation law.
Qrp = Qcp (12)
Qrm = Qcm (13)
上記(8)〜(13)式により、C/V変換後の出力電圧VopとVomとの差、すなわちOPアンプ55の差動出力は、下記(14)式により表される。ただし、コンデンサCGpの静電容量CGpと、コンデンサCGmの静電容量CGmとは、互いに等しい値CGであるとする。
Vop−Vom=−(ΔC/(CE+CG))(Vsp−Vsm) …(14)
すなわち、C/V変換後のOPアンプ55の差動出力(Vop−Vom)は、コンデンサCE1、CE2の静電容量の変化ΔCを-(1/(CE+CG))(Vsp−Vsm)というゲインで増幅したものに相当する。
From the above equations (8) to (13), the difference between the output voltages Vop and Vom after C / V conversion, that is, the differential output of the
Vop−Vom = − (ΔC / (CE + CG)) (Vsp−Vsm) (14)
In other words, the differential output (Vop−Vom) of the
また、制御回路56は、上記変換期間中、アンプ帯域制限回路54による帯域制限動作を実行する。つまり、アンプ帯域制限回路54による帯域制限動作が実行された状態で、C/V変換動作の「変換」が行われる。
In addition, the
また、制御回路56は、増幅動作中およびA/D変換動作中、アンプ帯域制限回路54による帯域制限動作を停止する。つまり、アンプ帯域制限回路54によるアンプ帯域制限動作が停止された状態で、増幅動作およびA/D変換動作が行われる。
The
このように、巡回型A/D変換器51は、容量式加速度センサのセンサエレメント1からの信号電荷Sinが入力される場合、シングル構成の巡回型A/D変換器2と同様の動作を行う。また、出力信号として電圧を出力する形式の各種センサからの信号電圧Vinが入力される場合も、巡回型A/D変換器2と同様の動作を行う。従って、本実施形態の巡回型A/D変換器51によれば、第1の実施形態と同様の作用および効果を得られ、さらに、信号電荷SinpとSinmとの差、あるいは信号電圧VinpとVinmとの差電圧をA/D変換するので、外部からのコモンモードノイズを有効に除去することができる。
As described above, when the signal charge Sin from the
(第7の実施形態)
以下、本発明の第7の実施形態について図17および図18を参照しながら説明する。
本実施形態は、第1の実施形態に対し、A/D変換回路の構成を変更するとともに、そのA/D変換回路に帯域制限手段としての機能を持たせた点が異なる。
(Seventh embodiment)
The seventh embodiment of the present invention will be described below with reference to FIGS.
This embodiment is different from the first embodiment in that the configuration of the A / D conversion circuit is changed and the A / D conversion circuit is provided with a function as a band limiting unit.
図17に示すように、本実施形態のA/D変換回路61は、A/D変換回路8に対し、コンパレータCMP1、CMP2の非反転入力端子に与えられる参照電圧をコンデンサの容量比により生成する構成(容量式コンパレータ)となっている点が異なる。なお、本実施形態では、A/D変換回路61の構成のうち、ラッチ回路14およびエンコーダ15を除く構成により、容量式のコンパレータ回路62が構成されている。
As shown in FIG. 17, the A /
コンデンサC61の一方の電極は、Vrefp(5V)の電圧線に接続されている。コンデンサC61の他方の電極は、スイッチS61(接続切替手段に相当)を介して、コンパレータCMP1の非反転入力端子およびA/D変換回路61の入力端子のうちの何れかに接続されるようになっている。A/D変換回路61の入力端子には、切替回路6を介して電圧が入力されている。コンデンサC62の一方の電極は、Vrefm(0V)の電圧線に接続されている。コンデンサC62の他方の電極は、スイッチS62(接続切替手段に相当)を介して、コンパレータCMP1の非反転入力端子およびA/D変換回路61の入力端子のうちの何れかに接続されるようになっている。コンパレータCMP1の反転入力端子は、A/D変換回路61の入力端子に接続されている。コンパレータCMP1の非反転入力端子は、スイッチS63を介してVrefmの電圧線に接続されている。
One electrode of the capacitor C61 is connected to a voltage line of Vrefp (5V). The other electrode of the capacitor C61 is connected to one of the non-inverting input terminal of the comparator CMP1 and the input terminal of the A /
コンデンサC63の一方の電極は、Vrefp(5V)の電圧線に接続されている。コンデンサC63の他方の電極は、スイッチS64(接続切替手段に相当)を介して、コンパレータCMP2の非反転入力端子およびA/D変換回路61の入力端子のうちの何れかに接続されるようになっている。コンデンサC64の一方の電極は、Vrefm(0V)の電圧線に接続されている。コンデンサC64の他方の電極は、スイッチS65(接続切替手段に相当)を介して、コンパレータCMP2の非反転入力端子およびA/D変換回路61の入力端子のうちの何れかに接続されるようになっている。コンパレータCMP2の反転入力端子は、A/D変換回路61の入力端子に接続されている。コンパレータCMP1の非反転入力端子は、スイッチS66を介してVrefmの電圧線に接続されている。スイッチS61〜S66の切り替えおよび開閉は、制御回路9により制御される。
One electrode of the capacitor C63 is connected to a voltage line of Vrefp (5V). The other electrode of the capacitor C63 is connected to one of the non-inverting input terminal of the comparator CMP2 and the input terminal of the A /
上記構成によれば、スイッチS61、S62、S64、S65が何れもコンパレータ(CMP1、CMP2)側に切り替えられるとともに、スイッチS63、S66がオフのとき、A/D変換回路61は、A/D変換回路8と同様に、VrefpおよびVrefmを基準電圧とし、M=1.5ビットつまり3値のデジタル変換値0、1、2(=00、01、10)を出力するようになっている。
According to the above configuration, the switches S61, S62, S64, and S65 are all switched to the comparators (CMP1, CMP2) side, and when the switches S63, S66 are off, the A /
一方、スイッチS61、S62、S64、S65が何れも入力端子(切替回路6)側に切り替えられたとき、次のように、OPアンプ11の帯域を制限する帯域制限動作が実行される。すなわち、このとき、OPアンプ11の出力端子には、切替回路6を通じて、コンデンサC61〜C64の他方の電極が接続された状態となる。そして、コンデンサC61、C63の一方の電極は、低インピーダンスラインであるVrefpの電圧線に接続されている。また、コンデンサC62、C64の一方の電極は、低インピーダンスラインであるVrefmの電圧線に接続されている。
On the other hand, when all of the switches S61, S62, S64, and S65 are switched to the input terminal (switching circuit 6) side, a band limiting operation for limiting the band of the
つまり、OPアンプ11の出力端子および低インピーダンスラインの間に容量性負荷であるコンデンサC61〜C64が接続された状態となる。そのため、OPアンプ11の帯域は、元々の仕様よりも低い値に制限される。つまり、帯域制限動作が実行された状態となる。なお、この際、スイッチS63、S66がオンされるようになっており、これにより、コンパレータCMP1、CMP2の出力は固定されている。
That is, the capacitors C61 to C64, which are capacitive loads, are connected between the output terminal of the
スイッチS61〜S66の開閉タイミング(帯域制限動作の実行または停止)については、図18に示すとおりとなる。すなわち、制御回路9は、C/V変換動作におけるリセット期間中、スイッチS61、S62、S64、S65をコンパレータ側(CMP側)に切り替えるとともにスイッチS63、S66をオンする。これにより、帯域制限動作が停止された状態で、C/V変換動作の「リセット」が行われる。また、制御回路9は、C/V変換動作における変換期間中、スイッチS61、S62、S64、S65を入力端子側(AMP側)に切り替えるとともに、スイッチS63、S66をオンする。これにより、帯域制限動作が実行された状態で、C/V変換動作の「変換」が行われる。また、制御回路9は、増幅動作中、スイッチS61、S62、S64、S65をコンパレータ側に切り替えるとともにスイッチS63、S66をオンする。これにより、帯域制限動作が停止された状態で、増幅動作が行われる。また、制御回路9は、A/D変換動作中、スイッチS61、S62、S64、S65をコンパレータ側に切り替えるとともにスイッチS63、S66をオフする。これにより、帯域制限動作が停止された状態で、A/D変換動作が行われる。
The opening / closing timing of the switches S61 to S66 (execution or stop of the band limiting operation) is as shown in FIG. That is, the
以上説明したように、本実施形態では、A/D変換回路61が備えるコンデンサC61〜C64をOPアンプ11の出力端子および低インピーダンスラインの間に接続することを可能とした。これにより、C/V変換時、元々動作する必要がないA/D変換回路61を利用してOPアンプ11の帯域を制限する帯域制限動作を実行することができる。従って、本実施形態によっても第1の実施形態と同様の作用および効果が得られる。さらに、本実施形態では、C/V変換動作時に動作不要となるA/D変換回路61を利用して(流用して)帯域制限動作を実現する。そのため、帯域制限手段の構成を簡素化することができ、これにより、回路面積を小さく抑えることができる。
As described above, in this embodiment, the capacitors C61 to C64 included in the A /
(その他の実施形態)
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
上述した各実施形態では、変換電圧をマルチプライングD/A変換器7、53に2回通過(1回巡回)させることにより増幅したが、1回通過させた後にA/D変換を実行させてもよいし、3回以上通過(2回以上巡回)させた後にA/D変換を実行させてもよい。この通過回数(巡回数)を適宜設定することにより、A/D変換器にプログラマブルな可変ゲイン増幅器としての機能を持たせることができる。
(Other embodiments)
The present invention is not limited to the embodiments described above and illustrated in the drawings, and the following modifications or expansions are possible.
In each of the embodiments described above, the conversion voltage is amplified by passing through the multiplying D /
増幅動作中、マルチプライングD/A変換器7、53に被増幅信号を通過させるごとに増幅率を変更してもよい。この場合、変換電圧の増幅動作における増幅率とその後のA/D変換動作における増幅率とをそれぞれ独立して設定する。増幅動作における増幅率は1倍以下であってもよい。
During the amplification operation, the amplification factor may be changed each time the amplified signal is passed through the multiplying D /
例えば第1の実施形態において、増幅動作時にコンデンサCF、CS10、CS11に電荷設定をしたが、コンデンサCFとコンデンサCS10、CS11のうちの少なくとも1つに電荷設定する構成としてもよい。また、増幅動作の電荷再分配時にスイッチS10、S11の少なくとも1つをVrefm側ではなく切替回路6側に切り替えてもよい。このようにすれば多種類の増幅率を実現できる。
For example, in the first embodiment, the charges are set in the capacitors CF, CS10, and CS11 during the amplification operation. However, the charge may be set in at least one of the capacitors CF and CS10 and CS11. Further, at the time of charge redistribution in the amplification operation, at least one of the switches S10 and S11 may be switched to the
コンデンサCFの静電容量を変更可能に構成し、増幅動作におけるコンデンサCFの静電容量と、その後のA/D変換動作におけるコンデンサCFの静電容量とをそれぞれ独立して設定してもよい。 The capacitance of the capacitor CF may be changed, and the capacitance of the capacitor CF in the amplification operation and the capacitance of the capacitor CF in the subsequent A / D conversion operation may be set independently.
各実施形態において、増幅動作時にオフセット電圧を与える構成としてもよい。すなわち、変換電圧または増幅電圧をマルチプライングD/A変換器7、53に通過させるごとに、本発明でいうアナログ電圧の規定値を異なる値に設定してもよい。例えば、第1の実施形態では、増幅動作時の電荷再分配に際しスイッチS10、S11の少なくともいずれか1つをVrefp側に切り替えればよい。
In each embodiment, a configuration may be adopted in which an offset voltage is applied during an amplification operation. That is, each time the converted voltage or the amplified voltage is passed through the multiplying D /
増幅動作を行うか否かを変更可能にするとともに、増幅動作を行う場合の巡回数を変更可能とし、C/V変換動作時および増幅動作時にもA/D変換回路8、52、61にA/D変換を実行させ、その変換結果に基づいて変換電圧または増幅電圧がA/D変換に適したダイナミックレンジにまで増幅されたか否かを判断して巡回動作を停止するように構成してもよい。この場合、制御回路9、56は、巡回数(マルチプライングD/A変換器7、53への通過回数)と各回の増幅率とを記憶し、得られたA/D変換値に対する補正処理を行えばよい。
Whether or not to perform an amplification operation can be changed, and the number of cycles in the case of performing an amplification operation can be changed. / D conversion may be executed, and based on the conversion result, it may be determined whether the conversion voltage or the amplified voltage has been amplified to a dynamic range suitable for A / D conversion, and the cyclic operation may be stopped. Good. In this case, the
第6の実施形態における差動構成の巡回型A/D変換器51についても、第7の実施形態と同様にして、A/D変換回路52に帯域制限手段としての機能を持たせてもよい。
帯域制限手段としては、上記各実施形態において説明した各構成(アンプ帯域制限回路10、22、電流制御回路32、A/D変換回路61)のうち、2つ以上の構成を組み合わせたものであってもよい。例えば、第2の実施形態の構成に対し、アンプ帯域制限回路10、22および電流制御回路32のうち、少なくとも何れか一つを追加してもよい。そうすれば、低ゲインでのC/V変換動作時にも帯域制限動作を実行することが可能となるため、低ゲインでC/V変換動作を行う際におけるS/N比の僅かな低下をも抑制することができる。
Similarly to the seventh embodiment, the cyclic A /
The band limiting means is a combination of two or more configurations among the configurations (amplifier
さらに、帯域制限手段の具体的な構成としては、上記各実施形態において説明した構成に限らずともよく、OPアンプ11、55の帯域を制限することができる構成であればよい。例えば、OPアンプ11、55を構成するトランジスタのサイズを切り替える機能を設け、C/V変換動作時にトランジスタのサイズを小さくするように切り替えることにより帯域制限を実現する構成が考えられる。この場合の具体的な構成としては、例えば次のような構成を採用することができる。すなわち、OPアンプ11、55を構成する各トランジスタを、複数のトランジスタを並列接続した構成に置き換える。なお、この場合、並列接続する複数のトランジスタは、互いにサイズが同一であってもよし、異なっていてもよい。上記構成において、並列接続したトランジスタのうち、実際に使用するトランジスタの数を多くすると、OPアンプ11、55の帯域は制限されず、元々の仕様通りとなる。つまり、帯域制限動作が停止された状態となる。一方、実際に使用するトランジスタの数を少なくすると、OPアンプ11、55の帯域は、元々の仕様よりも低い値に制限される。つまり、帯域制限動作が実行された状態となる。
Furthermore, the specific configuration of the band limiting unit is not limited to the configuration described in each of the above embodiments, and any configuration that can limit the bands of the
A/D変換回路に帯域制限手段としての機能を持たせる場合の具体的な構成としては、図17に示した構成に限らずともよい。すなわち、容量式のコンパレータ回路を備えるA/D変換回路に対し、そのコンパレータ回路が備えるコンデンサを、演算増幅器の出力端子および低インピーダンスラインの間に接続可能とする接続切替手段を付加した構成であればよい。 The specific configuration in the case where the A / D conversion circuit is provided with a function as band limiting means is not limited to the configuration shown in FIG. In other words, the A / D converter circuit having a capacitance type comparator circuit is provided with a connection switching means for connecting the capacitor provided in the comparator circuit between the output terminal of the operational amplifier and the low impedance line. That's fine.
図面中、2、21、31、51は巡回型A/D変換器(信号処理回路)、6、6p、6mは切替回路(入力回路)、7、53はマルチプライングD/A変換器(残余電圧生成回路)、8、52はA/D変換回路、9、56は制御回路、10、22、54はアンプ帯域制限回路(帯域制限手段)、11、55はOPアンプ(演算増幅器)、32は電流制御回路(電流可変手段、帯域制限手段)、61はA/D変換回路(帯域制限手段)、62は容量式のコンパレータ回路、CG、CG1、CGp、CGm、CF、CFp、CFmはコンデンサ(積分コンデンサ)、CG2はコンデンサ(積分コンデンサ、負荷コンデンサ)、CL1はコンデンサ(負荷コンデンサ)、CS10、CS11、CS10p、CS11p、CS10m、CS11mはアレイコンデンサ、C61〜C64はコンデンサ、CMP1、CMP2はコンパレータ、S1、S1p、S1mはスイッチ(入力切替回路)、S17、S22はスイッチ(帯域制限用スイッチ)、S61、S62、S64、S65はスイッチ(接続切替手段)を示す。 In the drawings, 2, 21, 31, and 51 are cyclic A / D converters (signal processing circuits), 6, 6p, and 6m are switching circuits (input circuits), and 7, 53 are multiple D / A converters ( Residual voltage generating circuit), 8 and 52 are A / D conversion circuits, 9 and 56 are control circuits, 10, 22 and 54 are amplifier band limiting circuits (band limiting means), 11 and 55 are OP amplifiers (operational amplifiers), 32 is a current control circuit (current variable means, band limiting means), 61 is an A / D conversion circuit (band limiting means), 62 is a capacitive comparator circuit, CG, CG1, CGp, CGm, CF, CFp, CFm are Capacitor (integration capacitor), CG2 is a capacitor (integration capacitor, load capacitor), CL1 is a capacitor (load capacitor), CS10, CS11, CS10p, CS11p, CS10m, and CS11m are A capacitor, C61 to C64 are capacitors, CMP1 and CMP2 are comparators, S1, S1p and S1m are switches (input switching circuits), S17 and S22 are switches (band limiting switches), and S61, S62, S64 and S65 are switches (switches). Connection switching means).
Claims (6)
前記A/D変換回路(8、52、61)の入力電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成するものであって、アレイコンデンサ(CS10、CS11、CS10p、CS11p、CS10m、CS11m)、演算増幅器(11、55)および積分コンデンサ(CG、CG1、CG2、CGp、CGm、CF、CFp、CFm)を備える残余電圧生成回路(7、53)と、
前記残余電圧生成回路(7、53)から出力される電圧を前記A/D変換回路(8、52、61)および前記残余電圧生成回路(7、53)に入力する入力回路(6、6p、6m)と、
外部信号電荷を前記残余電圧生成回路(7、53)の前記演算増幅器(11、55)の入力端子に入力するか否かを切り替える入力切替回路(S1、S1p、S1m)と、
前記外部信号電荷を前記入力切替回路(S1、S1p、S1m)を介して前記残余電圧生成回路(7、53)に入力し、その残余電圧生成回路(7、53)から前記外部信号電荷に応じた電圧を出力させる電圧変換動作を実行し、その後、前記残余電圧生成回路(7、53)におけるアナログ電圧を前記A/D変換回路(8、52、61)から出力されるデジタル変換値のD/A変換値とした上で、前記外部信号電荷の変換電圧を前記入力回路(6、6p、6m)、前記A/D変換回路(8、52、61)および前記残余電圧生成回路(7、53)を通して巡回させることによりA/D変換するA/D変換動作を実行する制御回路(9、56)と、
前記演算増幅器(11、55)の帯域を制限する帯域制限動作を実行する帯域制限手段(10、22、32、54、61)と、
を備え、
前記制御回路(9、56)は、
前記帯域制限手段(10、22、32、54、61)による前記帯域制限動作を実行した状態で前記電圧変換動作を実行するとともに、前記帯域制限手段(10、22、32、54、61)による前記帯域制限動作を停止した状態で前記A/D変換動作を実行することを特徴とする信号処理回路。 An A / D conversion circuit (8, 52, 61);
A residual voltage obtained by amplifying a difference voltage between an input voltage of the A / D conversion circuit (8, 52, 61) and a predetermined analog voltage is generated, and an array capacitor (CS10, CS11, CS10p, CS11p, CS10m) is generated. CS11m), an operational amplifier (11, 55) and an integration capacitor (CG, CG1, CG2, CGp, CGm, CF, CFp, CFm), and a residual voltage generation circuit (7, 53);
Input circuits (6, 6p,...) For inputting voltages output from the residual voltage generation circuit (7, 53) to the A / D conversion circuit (8, 52, 61) and the residual voltage generation circuit (7, 53). 6m)
An input switching circuit (S1, S1p, S1m) for switching whether to input an external signal charge to an input terminal of the operational amplifier (11, 55) of the residual voltage generation circuit (7, 53);
The external signal charge is input to the residual voltage generation circuit (7, 53) through the input switching circuit (S1, S1p, S1m), and the external signal charge is applied to the external signal charge from the residual voltage generation circuit (7, 53). A voltage conversion operation for outputting the obtained voltage is executed, and then the analog voltage in the residual voltage generation circuit (7, 53) is converted to D of the digital conversion value output from the A / D conversion circuit (8, 52, 61). / A conversion value, the conversion voltage of the external signal charge is converted into the input circuit (6, 6p, 6m), the A / D conversion circuit (8, 52, 61) and the residual voltage generation circuit (7, 53) a control circuit (9, 56) for executing an A / D conversion operation for A / D conversion by circulating through
Band limiting means (10, 22, 32, 54, 61) for performing a band limiting operation for limiting the band of the operational amplifier (11, 55);
With
The control circuit (9, 56)
The voltage conversion operation is executed in a state where the band limiting operation by the band limiting unit (10, 22, 32, 54, 61) is executed, and the band limiting unit (10, 22, 32, 54, 61) A signal processing circuit, wherein the A / D conversion operation is executed in a state where the band limiting operation is stopped.
前記制御回路(9、56)は、前記帯域制限動作を実行する際には前記帯域制限用スイッチ(S17、S22)をオンし、前記帯域制限動作を停止する際には前記帯域制限用スイッチ(S17、S22)をオフすることを特徴とする請求項1に記載の信号処理回路。 The band limiting means (10, 22, 54) includes a load capacitor (CG2, CL1) connected between the output terminal of the operational amplifier (11, 55) and a low impedance line, and a band limiting switch (S17, S22) series circuit,
The control circuit (9, 56) turns on the band limiting switch (S17, S22) when performing the band limiting operation, and turns on the band limiting switch (S22) when stopping the band limiting operation. The signal processing circuit according to claim 1, wherein S17 and S22) are turned off.
前記制御回路(9、56)は、前記帯域制限動作を実行する際には前記駆動電流が第1電流値となるように前記電流可変手段(32)を制御し、前記帯域制限動作を停止する際には前記駆動電流が前記第1電流値よりも大きい第2電流値となるように前記電流可変手段(32)を制御することを特徴とする請求項1に記載の信号処理回路。 The band limiting unit includes a current varying unit (32) that varies the drive current of the operational amplifier (11, 55),
When executing the band limiting operation, the control circuit (9, 56) controls the current varying means (32) so that the drive current becomes the first current value, and stops the band limiting operation. 2. The signal processing circuit according to claim 1, wherein the current varying means is controlled so that the driving current becomes a second current value larger than the first current value. 3.
前記帯域制限手段(61)は、前記コンパレータ回路(62)が備えるコンデンサ(C61〜C64)を前記演算増幅器(11、55)の出力端子と低インピーダンスラインとの間または前記コンパレータ回路(62)が備えるコンパレータ(CMP1、CMP2)の入力端子と低インピーダンスラインとの間に接続する接続切替手段(S61、S62、S64、S65)を備え、
前記制御回路(9、56)は、前記帯域制限動作を実行する際には前記コンデンサ(C61〜C64)を前記演算増幅器(11、55)の出力端子側に接続し、前記帯域制限動作を停止する際には前記コンデンサ(C61〜C64)を前記コンパレータ(CMP1、CMP2)の入力端子側に接続するように前記接続切替手段(S61、S62、S64、S65)を制御することを特徴とする請求項1に記載の信号処理回路。 The A / D conversion circuit (61) includes a capacitive comparator circuit (62),
The band limiting means (61) includes a capacitor (C61 to C64) included in the comparator circuit (62) between an output terminal of the operational amplifier (11, 55) and a low impedance line or the comparator circuit (62). Connection switching means (S61, S62, S64, S65) connected between the input terminals of the comparators (CMP1, CMP2) and the low impedance line,
The control circuit (9, 56), when executing the band limiting operation, connects the capacitors (C61 to C64) to the output terminal side of the operational amplifier (11, 55), and stops the band limiting operation. In this case, the connection switching means (S61, S62, S64, S65) is controlled so as to connect the capacitors (C61 to C64) to the input terminals of the comparators (CMP1, CMP2). Item 2. The signal processing circuit according to Item 1.
前記電圧変換動作を実行した後、前記帯域制限手段(10、22、32、54、61)による帯域制限動作を停止した状態で、前記残余電圧生成回路(7、53)を用いて前記外部信号電荷の変換電圧を増幅する増幅動作を実行し、その後、前記変換電圧に代えて前記増幅した電圧をA/D変換する前記A/D変換動作を実行することを特徴とする請求項1〜4のいずれか一つに記載の信号処理回路。 The control circuit (9, 56)
After executing the voltage conversion operation, the external signal is generated using the residual voltage generation circuit (7, 53) in a state where the band limitation operation by the band limitation means (10, 22, 32, 54, 61) is stopped. 5. An amplification operation for amplifying a charge conversion voltage is executed, and then the A / D conversion operation for A / D conversion of the amplified voltage is executed instead of the conversion voltage. The signal processing circuit according to any one of the above.
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