JP2014116463A - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor device Download PDFInfo
- Publication number
- JP2014116463A JP2014116463A JP2012269486A JP2012269486A JP2014116463A JP 2014116463 A JP2014116463 A JP 2014116463A JP 2012269486 A JP2012269486 A JP 2012269486A JP 2012269486 A JP2012269486 A JP 2012269486A JP 2014116463 A JP2014116463 A JP 2014116463A
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductor film
- current
- seed
- plating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、半導体装置の製造方法に関し、例えば、配線を有する半導体装置の製造方法に好適に利用できるものである。 The present invention relates to a method for manufacturing a semiconductor device, and can be suitably used for a method for manufacturing a semiconductor device having wiring, for example.
ＬＳＩ（Large Scale Integration）において、配線の材料には、配線の低抵抗化を目的として、アルミニウム（Ａｌ）を主体とした合金材料に代わり、銅（Ｃｕ）が広く用いられるようになってきている。Ｃｕを用いる場合、配線の形成工程においては、ドライエッチングを用いて直接配線材料を加工するのではなく、例えばダマシン法が用いられる。ダマシン法では、層間絶縁膜中に溝やホールを形成した後、形成された溝やホールを埋め込むように例えばＣｕからなる主導体膜をめっき法により形成し、余分な部分の主導体膜を化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法により除去する。 In LSI (Large Scale Integration), copper (Cu) is widely used as a wiring material instead of an alloy material mainly composed of aluminum (Al) for the purpose of reducing the resistance of the wiring. . When Cu is used, in the wiring formation process, for example, a damascene method is used instead of directly processing the wiring material using dry etching. In the damascene method, after forming grooves and holes in the interlayer insulating film, a main conductor film made of, for example, Cu is formed by plating so as to fill the formed grooves and holes, and the main conductor film of the excess portion is chemically formed. It is removed by a chemical mechanical polishing (CMP) method.
このようなめっき法によるＣｕの形成方法すなわち成膜方法として、電解めっき法（以下、単にめっき法ともいう）が用いられている。めっき法では、表面にシード膜が形成された半導体ウェハ（以下、単にウェハともいう）をめっき液中に浸漬し、ウェハの表面に形成されたシード膜が直流電源の陰極に接続され、対向電極が直流電源の陽極に接続された状態で、直流電源により電流を流す。これにより、対向電極とめっき液との界面で発生したＣｕイオンが、めっき液中を移動してシード膜に引き寄せられ、シード膜上にＣｕからなる主導体膜が形成される。すなわち、陰極と陽極との間に電流を流すことで、めっき法によりシード膜上に主導体膜が形成される。 An electrolytic plating method (hereinafter also simply referred to as a plating method) is used as a Cu forming method by such a plating method, that is, a film forming method. In the plating method, a semiconductor wafer (hereinafter also referred to simply as a wafer) having a seed film formed on the surface is immersed in a plating solution, and the seed film formed on the surface of the wafer is connected to a cathode of a DC power source, Is connected to the anode of the DC power supply, and a current is passed by the DC power supply. Thereby, Cu ions generated at the interface between the counter electrode and the plating solution move through the plating solution and are attracted to the seed film, and a main conductor film made of Cu is formed on the seed film. That is, by flowing a current between the cathode and the anode, the main conductor film is formed on the seed film by a plating method.
また、めっき法を用いためっき工程では、陰極と陽極との間に流す電流の大きさが異なる複数の工程を行うことがある。 Moreover, in the plating process using the plating method, a plurality of processes with different magnitudes of current flowing between the cathode and the anode may be performed.
特開２００８−６６３２８号公報（特許文献１）には、シード膜上に第１の銅膜を形成した後、第２の銅膜を形成する際に、第１の銅膜を形成する際の電流密度よりも小さい電流密度でめっきを行う技術が記載されている。 Japanese Patent Laid-Open No. 2008-66328 (Patent Document 1) discloses that a first copper film is formed on a seed film and then a second copper film is formed. A technique for performing plating at a current density lower than the current density is described.
特開２００６−６００１１号公報（特許文献２）には、第１のめっき工程によりＣｕ膜を堆積した後、第２のめっき工程によりＣｕ膜を堆積する際に、第１のめっき工程の電流密度より小さい電流密度でめっきする技術が記載されている。 Japanese Patent Laying-Open No. 2006-60011 (Patent Document 2) discloses a current density of the first plating step when a Cu film is deposited by the second plating step after the Cu film is deposited by the first plating step. Techniques for plating at lower current densities are described.
特開２００４−２７００２８号公報（特許文献３）には、Ｃｕめっき工程において、第１の電流ステップを行ってＣｕめっき膜を成長させた後、第２の電流ステップを行って逆電流を流すことで、Ｃｕめっき膜表面のＣｕイオンを放出する技術が記載されている。 In JP 2004-270028 A (Patent Document 3), in a Cu plating process, a first current step is performed to grow a Cu plating film, and then a second current step is performed to flow a reverse current. A technique for releasing Cu ions on the surface of the Cu plating film is described.
特開２００４−１２４２６２号公報（特許文献４）には、ウェハにめっきを行う際に、第１の電流値を流して予備通電を開始した後、第１の電流値よりも高い第２の電流値で本通電を開始する技術が記載されている。 Japanese Patent Laid-Open No. 2004-124262 (Patent Document 4) discloses a second current that is higher than the first current value after flowing a first current value and starting pre-energization when plating the wafer. A technique for starting the main energization with a value is described.
めっき法によりＣｕからなる主導体膜を形成する際に、形成された主導体膜からなる配線に、例えば断線などの不良が発生することがある。本発明者の検討によれば、シード膜の表面に例えば有機物などの付着物が付着することで、めっき工程においてシード膜の表面のめっき液に対する濡れ性が低下し、主導体膜と配線溝の側壁との間に空隙すなわち側壁抜けが発生するために、上記した配線の不良が発生することが分かった。 When the main conductor film made of Cu is formed by plating, defects such as disconnection may occur in the formed wiring made of the main conductor film. According to the inventor's study, deposits such as organic substances adhere to the surface of the seed film, which reduces the wettability of the surface of the seed film with respect to the plating solution in the plating process, and the main conductor film and the wiring groove It has been found that the above-described wiring defect occurs because a gap, that is, a side wall dropout occurs between the side wall and the side wall.
一方、シード膜の表面に付着した付着物を例えば洗浄液中で洗浄する場合には、シード膜が溶解するか、または、変質するおそれがある。そのため、上記特許文献１〜特許文献４に記載されためっき工程を含め、通常のめっき工程においては、シード膜を形成した後、シード膜の表面にめっき法により膜を成膜する前に、シード膜の表面を洗浄することができない。したがって、シード膜の表面から有機物などの付着物を容易に除去することができず、形成された配線に不良が発生するおそれがあり、半導体装置の性能を向上させることができない。
On the other hand, when the deposit on the surface of the seed film is washed in, for example, a cleaning solution, the seed film may be dissolved or deteriorated. Therefore, in the normal plating process, including the plating process described in
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.
一実施の形態によれば、半導体装置の製造方法において、半導体基板上の絶縁膜に形成された配線溝内に、銅を主成分とするシード膜を形成した後、半導体基板をめっき液に浸漬し、シード膜を電極として電流を流す。次いで、電流を減少させ、シード膜の表面を清浄化する。その後、電流を増加させ、シード膜上に、銅を主成分とする主導体膜をめっき法により形成する。 According to one embodiment, in a method for manufacturing a semiconductor device, after forming a seed film mainly composed of copper in a wiring groove formed in an insulating film on a semiconductor substrate, the semiconductor substrate is immersed in a plating solution Then, a current is passed using the seed film as an electrode. Next, the current is decreased and the surface of the seed film is cleaned. Thereafter, the current is increased, and a main conductor film containing copper as a main component is formed on the seed film by a plating method.
一実施の形態によれば、半導体装置の性能を向上させることができる。 According to one embodiment, the performance of a semiconductor device can be improved.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like.
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。 Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, typical embodiments will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。 Further, in the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view for easy viewing of the drawings. Further, even a plan view may be hatched to make the drawing easy to see.
また、以下の実施の形態において、Ａ〜Ｂとして範囲を示す場合には、特に明示した場合を除き、Ａ以上Ｂ以下を示すものとする。 In the following embodiments, when ranges are shown as A to B, A to B are shown unless otherwise specified.
（実施の形態１）
＜半導体装置＞
一実施の形態である半導体装置を、図面を参照して説明する。以下では、半導体装置を、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）およびダマシン配線を有するものに適用した例について説明する。
(Embodiment 1)
<Semiconductor device>
A semiconductor device according to an embodiment will be described with reference to the drawings. Below, the example which applied the semiconductor device to what has MISFET (Metal Insulator Semiconductor Field Effect Transistor) and damascene wiring is demonstrated.
図１は、実施の形態１の半導体装置の要部断面図である。 FIG. 1 is a cross-sectional view of a main part of the semiconductor device according to the first embodiment.
図１に示すように、本実施の形態１の半導体装置は、半導体基板ＳＢ上にＭＩＳＦＥＴＱｎを形成したものである。半導体基板ＳＢ上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成され、半導体基板ＳＢの上層部には、ゲート電極ＧＥが形成された領域を挟んで一対のソース・ドレイン領域ＳＤが形成されている。ゲート電極ＧＥおよびゲート絶縁膜ＧＩの側壁には、絶縁膜からなるサイドウォールＳＷが形成され、ソース・ドレイン領域ＳＤ上およびゲート電極ＧＥ上には、それぞれシリサイド層ＳＩＬが形成されている。 As shown in FIG. 1, the semiconductor device according to the first embodiment is obtained by forming a MISFET Qn on a semiconductor substrate SB. A gate electrode GE is formed on the semiconductor substrate SB via a gate insulating film GI, and a pair of source / drain regions SD are formed on an upper layer portion of the semiconductor substrate SB with a region where the gate electrode GE is formed therebetween. Has been. Sidewalls SW made of an insulating film are formed on the side walls of the gate electrode GE and the gate insulating film GI, and silicide layers SIL are formed on the source / drain regions SD and the gate electrode GE, respectively.
ＭＩＳＦＥＴＱｎはストッパ絶縁膜Ｉｓおよび絶縁膜Ｉｆに覆われており、ストッパ絶縁膜Ｉｓおよび絶縁膜Ｉｆには、ストッパ絶縁膜Ｉｓおよび絶縁膜Ｉｆを貫通し、ソース・ドレイン領域ＳＤ上に形成されたシリサイド層ＳＩＬの上面に達するコンタクトホールＣｈが形成されている。コンタクトホールＣｈ内すなわちコンタクトホールＣｈの側壁および底部には、バリア膜ＢＭが形成されており、コンタクトホールＣｈ内には、バリア膜ＢＭを介してコンタクトプラグＣｐが埋め込まれている。ここで、コンタクトプラグＣｐ、バリア膜ＢＭおよび絶縁膜Ｉｆのそれぞれの上面は同一の高さを有している。 The MISFET Qn is covered with the stopper insulating film Is and the insulating film If. The silicide insulating film Is and the insulating film If penetrates the stopper insulating film Is and the insulating film If and is formed on the source / drain region SD. A contact hole Ch reaching the upper surface of the layer SIL is formed. A barrier film BM is formed in the contact hole Ch, that is, on the side wall and bottom of the contact hole Ch, and a contact plug Cp is embedded in the contact hole Ch via the barrier film BM. Here, the upper surfaces of the contact plug Cp, the barrier film BM, and the insulating film If have the same height.
絶縁膜Ｉｆ上にはストッパ絶縁膜Ｓｆが形成され、ストッパ絶縁膜Ｓｆ上には第１層間絶縁膜１が形成されている。第１層間絶縁膜１およびストッパ絶縁膜Ｓｆには、第１層間絶縁膜１およびストッパ絶縁膜Ｓｆを貫通し、コンタクトプラグＣｐ、バリア膜ＢＭおよび絶縁膜Ｉｆのそれぞれの上面に達する配線溝（溝部）Ｇ１が形成されている。
A stopper insulating film Sf is formed on the insulating film If, and a first
配線溝Ｇ１内すなわち配線溝Ｇ１の底部および側壁には、バリア導体膜２が形成されている。つまり、配線溝Ｇ１の底部に露出したコンタクトプラグＣｐ、バリア膜ＢＭおよび絶縁膜Ｉｆのそれぞれの上面、ならびに、配線溝Ｇ１の側壁に露出した第１層間絶縁膜１およびストッパ絶縁膜Ｓｆの側面には、バリア導体膜２が形成されている。バリア導体膜２として、例えば窒化タンタル（ＴａＮ）からなる導体膜を用いることができる。
A
配線溝Ｇ１内すなわち配線溝Ｇ１の底部および側壁に形成されたバリア導体膜２上には、バリア導体膜３が形成されている。つまり、配線溝Ｇ１の底部に露出したコンタクトプラグＣｐ、バリア膜ＢＭおよび絶縁膜Ｉｆのそれぞれの上面には、バリア導体膜２を介して、バリア導体膜３が形成されている。また、配線溝Ｇ１の側壁に露出した第１層間絶縁膜１およびストッパ絶縁膜Ｓｆの側面には、バリア導体膜２を介して、バリア導体膜３が形成されている。バリア導体膜３として、例えばチタン（Ｔｉ）からなる導体膜を用いることができる。あるいは、バリア導体膜３として、例えば窒化チタン（ＴｉＮ）その他のＴｉ化合物からなる導体膜など、Ｔｉを主成分とする導体膜を用いることができる。
A
配線溝Ｇ１内すなわち配線溝Ｇ１の底部および側壁に形成されたバリア導体膜３上には、シード膜４ａが形成されている。つまり、配線溝Ｇ１の底部に露出したコンタクトプラグＣｐ、バリア膜ＢＭおよび絶縁膜Ｉｆのそれぞれの上面、ならびに、配線溝Ｇ１の側壁に露出した第１層間絶縁膜１およびストッパ絶縁膜Ｓｆの側面には、バリア導体膜２およびバリア導体膜３を介して、シード膜４ａが形成されている。シード膜４ａとして、例えば銅（Ｃｕ）からなる導体膜など、Ｃｕを主成分とする導体膜を用いることができる。
A
配線溝Ｇ１内すなわち配線溝Ｇ１の底部および側壁に形成されたシード膜４ａ上には、主導体膜４が形成されている。つまり、主導体膜４は、バリア導体膜２、バリア導体膜３およびシード膜４ａを介して、配線溝Ｇ１内に埋め込まれている。主導体膜４として、後述するように、例えばＣｕまたはＣｕ合金からなる導体膜など、Ｃｕを主成分とする導体膜を用いることができる。
A
第１層間絶縁膜１および主導体膜４、ならびに、配線溝Ｇ１の側壁に形成されたバリア導体膜２、バリア導体膜３およびシード膜４ａのそれぞれの上面は同一の高さを有している。そして、バリア導体膜２の膜厚を、例えば５ｎｍ程度とすることができ、バリア導体膜３の膜厚を、１０ｎｍ未満、例えば５ｎｍ程度とすることができる。
The upper surfaces of the first
なお、図８を用いて後述するように、バリア導体膜２、バリア導体膜３、シード膜４ａおよび主導体膜４は、Ｃｕを主成分とする第１層目の配線Ｍ１に含まれる。すなわち、配線溝Ｇ１内には、バリア導体膜２、バリア導体膜３、シード膜４ａおよび主導体膜４を含む第１層目の配線Ｍ１が形成されている。
As will be described later with reference to FIG. 8, the
第１層間絶縁膜１上、主導体膜４上、ならびに、配線溝Ｇ１の側壁に形成されたバリア導体膜２上、バリア導体膜３上およびシード膜４ａ上にはライナー膜５が形成され、ライナー膜５上には第２層間絶縁膜６が形成されている。第２層間絶縁膜６には、第２層間絶縁膜６の途中深さまで達する配線溝（溝部）Ｇ２が形成されている。また、第２層間絶縁膜６およびライナー膜５には、配線溝Ｇ２の底面に開口され、主導体膜４の上面に達するビアホール（溝部）Ｖ２が形成されている。
A
配線溝Ｇ２内およびビアホールＶ２内、すなわち、配線溝Ｇ２の底部および側壁ならびにビアホールＶ２の底部および側壁には、バリア導体膜７が形成されている。つまり、配線溝Ｇ２の底部に露出した第２層間絶縁膜６の上面、および、ビアホールＶ２の底部に露出した主導体膜４の上面には、バリア導体膜７が形成されている。また、配線溝Ｇ２の側壁に露出した第２層間絶縁膜６の側面、ならびに、ビアホールＶ２の側壁に露出した第２層間絶縁膜６およびライナー膜５の側面には、バリア導体膜７が形成されている。バリア導体膜７として、例えばＴａＮからなる導体膜を用いることができる。
A
配線溝Ｇ２内およびビアホールＶ２内、すなわち、配線溝Ｇ２の底部および側壁ならびにビアホールＶ２の底部および側壁に形成されたバリア導体膜７上には、バリア導体膜８が形成されている。つまり、配線溝Ｇ２の底部に露出した第２層間絶縁膜６の上面、および、ビアホールＶ２の底部に露出した主導体膜４の上面には、バリア導体膜７を介して、バリア導体膜８が形成されている。また、配線溝Ｇ２の側壁に露出した第２層間絶縁膜６の側面、ならびに、ビアホールＶ２の側壁に露出した第２層間絶縁膜６およびライナー膜５の側面には、バリア導体膜７を介して、バリア導体膜８が形成されている。バリア導体膜８として、例えばＴｉからなる導体膜を用いることができる。あるいは、バリア導体膜８として、例えばＴｉＮその他のＴｉ化合物からなる導体膜など、Ｔｉを主成分とする導体膜を用いることができる。
A
配線溝Ｇ２内およびビアホールＶ２内、すなわち、配線溝Ｇ２の底部および側壁ならびにビアホールＶ２の底部および側壁に形成されたバリア導体膜８上には、シード膜９ａが形成されている。つまり、配線溝Ｇ２の底部に露出した第２層間絶縁膜６の上面、および、ビアホールＶ２の底部に露出した主導体膜４の上面には、バリア導体膜７およびバリア導体膜８を介して、シード膜９ａが形成されている。また、配線溝Ｇ２の側壁に露出した第２層間絶縁膜６の側面、ならびに、ビアホールＶ２の側壁に露出した第２層間絶縁膜６およびライナー膜５の側面には、バリア導体膜７およびバリア導体膜８を介して、シード膜９ａが形成されている。シード膜９ａとして、例えばＣｕからなる導体膜など、Ｃｕを主成分とする導体膜を用いることができる。
A
配線溝Ｇ２内およびビアホールＶ２内、すなわち、配線溝Ｇ２の底部および側壁ならびにビアホールＶ２の底部および側壁に形成されたシード膜９ａ上には、主導体膜９が形成されている。つまり、主導体膜９は、バリア導体膜７、バリア導体膜８およびシード膜９ａを介して、配線溝Ｇ２内およびビアホールＶ２内に埋め込まれている。主導体膜９として、後述するように、例えばＣｕまたはＣｕ合金からなる導体膜など、Ｃｕを主成分とする導体膜を用いることができる。
A
第２層間絶縁膜６および主導体膜９、ならびに、配線溝Ｇ２の側壁に形成されたバリア導体膜７、バリア導体膜８およびシード膜９ａのそれぞれの上面は同一の高さを有している。そして、バリア導体膜７の膜厚を、例えば５ｎｍ程度とすることができ、バリア導体膜８の膜厚を、１０ｎｍ未満、例えば５ｎｍ程度とすることができる。
The upper surfaces of the second
なお、図１４を用いて後述するように、バリア導体膜７、バリア導体膜８、シード膜９ａおよび主導体膜９は、Ｃｕを主成分とする第２層目の配線Ｍ２に含まれる。すなわち、配線溝Ｇ２内およびビアホールＶ２内には、バリア導体膜７、バリア導体膜８、シード膜９ａおよび主導体膜９を含む第２層目の配線Ｍ２が形成されている。
As will be described later with reference to FIG. 14, the
第２層間絶縁膜６上、主導体膜９上、ならびに、配線溝Ｇ２の側壁に形成されたバリア導体膜７上、バリア導体膜８上およびシード膜９ａ上にはライナー膜１０が形成されている。また、ソース・ドレイン領域ＳＤと主導体膜９とは、シード膜９ａ、バリア導体膜８、バリア導体膜７、主導体膜４、シード膜４ａ、バリア導体膜３、バリア導体膜２、コンタクトプラグＣｐおよびシリサイド層ＳＩＬを介して電気的に接続されている。
A
図１に示すＭＩＳＦＥＴＱｎは、ｎ型のチャネル領域を有するｎチャネル型ＭＩＳＦＥＴであり、例えば電気信号をスイッチングするスイッチング素子、または電気信号を増幅するための増幅素子として使用されるものである。半導体基板ＳＢは例えばシリコン（Ｓｉ）からなり、上面にｐ型の半導体領域を有している。ゲート絶縁膜ＧＩ、サイドウォールＳＷおよび絶縁膜Ｉｆはそれぞれ例えば酸化シリコン（ＳｉＯ２）からなる。ストッパ絶縁膜Ｉｓは例えば窒化シリコン（ＳｉＮ）からなり、コンタクトホールＣｈをエッチングにより形成する際、エッチングストッパ膜として機能するものである。ゲート電極ＧＥは例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物が導入されたドープトポリシリコン膜からなる、低抵抗のｎ型半導体膜であり、ＭＩＳＦＥＴＱｎのゲートとして機能するものである。ソース・ドレイン領域ＳＤはｎ型の不純物が導入されたｎ型半導体領域であり、ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するものである。 A MISFET Qn shown in FIG. 1 is an n-channel MISFET having an n-type channel region, and is used, for example, as a switching element for switching an electric signal or an amplifying element for amplifying an electric signal. The semiconductor substrate SB is made of, for example, silicon (Si) and has a p-type semiconductor region on the upper surface. Each of the gate insulating film GI, the sidewall SW, and the insulating film If is made of, for example, silicon oxide (SiO 2 ). The stopper insulating film Is is made of, for example, silicon nitride (SiN), and functions as an etching stopper film when the contact hole Ch is formed by etching. The gate electrode GE is a low-resistance n-type semiconductor film made of a doped polysilicon film into which an n-type impurity such as phosphorus (P) or arsenic (As) is introduced, and functions as the gate of the MISFET Qn. is there. The source / drain region SD is an n-type semiconductor region into which an n-type impurity is introduced, and functions as the source or drain of the MISFET Qn.
シリサイド層ＳＩＬは、例えばニッケル（Ｎｉ）とシリコン（Ｓｉ）の化合物であるニッケルシリサイド（ＮｉＳｉ）からなり、タングステン（Ｗ）からなるコンタクトプラグＣｐとソース・ドレイン領域ＳＤとを電気的に接続している。バリア膜ＢＭは、例えばＴｉまたはＴｉ化合物からなり、コンタクトプラグＣｐ内のＷが絶縁膜Ｉｆ内に拡散することを防ぐ機能を有する。 The silicide layer SIL is made of nickel silicide (NiSi), which is a compound of nickel (Ni) and silicon (Si), for example, and electrically connects the contact plug Cp made of tungsten (W) and the source / drain region SD. Yes. The barrier film BM is made of, for example, Ti or a Ti compound and has a function of preventing W in the contact plug Cp from diffusing into the insulating film If.
第１層間絶縁膜１として、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）、炭窒化シリコン（ＳｉＣＮ）または炭酸化シリコン（ＳｉＯＣ）などからなる絶縁膜を用いることができる。
As the first
前述したように、バリア導体膜２として、例えば窒化タンタル（ＴａＮ）からなる導体膜を用いることができ、バリア導体膜３として、例えば窒化チタン（ＴｉＮ）その他のＴｉ化合物からなる導体膜など、Ｔｉを主成分とする導体膜を用いることができる。バリア導体膜２は、Ｃｕの拡散を防止するバリア膜であり、主導体膜４内のＣｕが第１層間絶縁膜１、ストッパ絶縁膜Ｓｆまたは絶縁膜Ｉｆなどに拡散することを防止または抑制する。バリア導体膜３は、Ｃｕの拡散を防止するバリア膜であり、主導体膜４内のＣｕが第１層間絶縁膜１、ストッパ絶縁膜Ｓｆまたは絶縁膜Ｉｆなどに拡散することを防止または抑制する。また、バリア導体膜３はＣｕとの密着性が高く、バリア導体膜３を形成することで、配線溝Ｇ１内におけるシード膜４ａおよび主導体膜４の埋め込み性を向上させている。
As described above, for example, a conductor film made of tantalum nitride (TaN) can be used as the
なお、バリア導体膜２およびバリア導体膜３のうち、一方を形成せず、他方のみを形成することができる。
Note that one of the
Ｃｕを主成分とする主導体膜４およびシード膜４ａとして、前述した導体膜に加え、例えばＣｕと、例えばアルミニウム（Ａｌ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム（Ｇａ）もしくは錫（Ｓｎ）などの他の金属との合金からなる導体膜を用いることができる。また、主導体膜４およびシード膜４ａは、ソース・ドレイン領域ＳＤに所定の電位を供給する導電経路の一部である。
As the
ライナー膜５として、例えばＳｉＮ、ＳｉＣ、ＳｉＣＮまたはＳｉＯＣなどからなる絶縁膜を用いることができる。ライナー膜５は、主導体膜４内のＣｕが主導体膜４の上方に拡散することを防止または抑制する。
As the
第２層間絶縁膜６として、第１層間絶縁膜１と同様に、ＳｉＮ、ＳｉＣ、ＳｉＣＮまたはＳｉＯＣなどからなる絶縁膜を用いることができる。
As the second
前述したように、バリア導体膜７として、例えばＴａＮからなる導体膜を用いることができ、バリア導体膜８として、例えばＴｉＮその他のＴｉ化合物からなる導体膜など、Ｔｉを主成分とする導体膜を用いることができる。バリア導体膜７は、Ｃｕの拡散を防止するバリア膜であり、主導体膜９内のＣｕが第２層間絶縁膜６、ライナー膜５または第１層間絶縁膜１などに拡散することを防止または抑制する。バリア導体膜８は、Ｃｕの拡散を防止するバリア膜であり、主導体膜９内のＣｕが第２層間絶縁膜６、ライナー膜５または第１層間絶縁膜１などに拡散することを防止または抑制する。また、バリア導体膜８はＣｕとの密着性が高く、バリア導体膜８を形成することで、配線溝Ｇ２内におけるシード膜９ａおよび主導体膜９の埋め込み性を向上させている。
As described above, a conductor film made of TaN, for example, can be used as the
なお、バリア導体膜７およびバリア導体膜８のうち、一方を形成せず、他方のみを形成することができる。
Note that one of the
Ｃｕを主成分とする主導体膜９およびシード膜９ａとして、主導体膜４およびシード膜４ａと同様に、前述した導体膜に加え、例えばＣｕと、例えばＡｌ、Ｓｉ、Ｇｅ、ＧａもしくはＳｎなどの他の金属との合金からなる導体膜を用いることができる。また、主導体膜９およびシード膜９ａは、主導体膜４およびシード膜４ａと同様に、ソース・ドレイン領域ＳＤに所定の電位を供給する導電経路の一部である。
As the
ライナー膜１０として、ライナー膜５と同様に、例えばＳｉＮ、ＳｉＣ、ＳｉＣＮまたはＳｉＯＣなどからなる絶縁膜を用いることができる。ライナー膜１０は、ライナー膜５と同様に、主導体膜９内のＣｕが主導体膜９の上方に拡散することを防止または抑制する。
As the
＜半導体装置の製造工程＞
次に、本実施の形態１の半導体装置の製造工程について、図面を参照して説明する。図２〜図１５は、実施の形態１の半導体装置の製造工程中の要部断面図である。図４〜図１５は、図３の破線で囲まれた領域ＡＲ１、すなわち、図３に示すコンタクトプラグＣｐの上方の部分を拡大して示す要部断面図である。
<Manufacturing process of semiconductor device>
Next, the manufacturing process of the semiconductor device according to the first embodiment will be described with reference to the drawings. 2 to 15 are main-portion cross-sectional views during the manufacturing process of the semiconductor device of First Embodiment. 4 to 15 are enlarged cross-sectional views of the main part of the area AR1 surrounded by the broken line in FIG. 3, that is, the upper part of the contact plug Cp shown in FIG.
なお、本実施の形態１の半導体装置の製造工程は、ＭＩＳＦＥＴ以外のダイオードまたはキャパシタなど他の半導体装置の製造工程にも適応できるため、ここではＭＩＳＦＥＴＱｎを形成する詳しい工程の説明は省略する。 Note that the manufacturing process of the semiconductor device of the first embodiment can be applied to the manufacturing process of other semiconductor devices such as a diode or a capacitor other than the MISFET, and therefore, detailed description of the process of forming the MISFET Qn is omitted here.
まず、図２に示すように、周知の技術を用いて半導体基板ＳＢの上面にＭＩＳＦＥＴＱｎを形成する。ＭＩＳＦＥＴＱｎは半導体基板ＳＢ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、半導体基板ＳＢの上層部に形成されたｎ型半導体領域であるソース・ドレイン領域ＳＤを有するものである。ゲート電極ＧＥの側壁には、例えば酸化シリコン（ＳｉＯ２）などからなる絶縁膜であるサイドウォールＳＷが形成され、ゲート電極ＧＥ上およびソース・ドレイン領域ＳＤ上には、それぞれシリサイド層ＳＩＬが形成されている。 First, as shown in FIG. 2, a MISFET Qn is formed on the upper surface of the semiconductor substrate SB using a known technique. The MISFET Qn has a gate electrode GE formed on the semiconductor substrate SB via a gate insulating film GI, and a source / drain region SD which is an n-type semiconductor region formed in the upper layer portion of the semiconductor substrate SB. A sidewall SW, which is an insulating film made of, for example, silicon oxide (SiO 2 ), is formed on the side wall of the gate electrode GE, and a silicide layer SIL is formed on the gate electrode GE and the source / drain regions SD, respectively. ing.
次に、ゲート電極ＧＥ、ソース・ドレイン領域ＳＤ、サイドウォールＳＷおよびシリサイド層ＳＩＬを含む半導体基板ＳＢの主面を覆うように、ストッパ絶縁膜Ｉｓを形成する。ストッパ絶縁膜Ｉｓは例えば窒化シリコン膜からなり、４５０℃程度の成膜温度（基板温度）で、プラズマＣＶＤ（Chemical Vapor Deposition）法などにより形成することができる。ストッパ絶縁膜ＩｓはＭＩＳＦＥＴＱｎ上にコンタクトホールを形成する際のエッチングストッパ膜として機能する。 Next, a stopper insulating film Is is formed so as to cover the main surface of the semiconductor substrate SB including the gate electrode GE, the source / drain region SD, the sidewall SW, and the silicide layer SIL. The stopper insulating film Is is made of, for example, a silicon nitride film, and can be formed by a plasma CVD (Chemical Vapor Deposition) method or the like at a deposition temperature (substrate temperature) of about 450 ° C. The stopper insulating film Is functions as an etching stopper film when a contact hole is formed on the MISFET Qn.
その後、ストッパ絶縁膜Ｉｓ上にストッパ絶縁膜Ｉｓよりも厚い絶縁膜Ｉｆを形成する。絶縁膜Ｉｆは例えばＳｉＯ２膜などからなり、テトラエトキシシラン（ＴＥＯＳ）を用い、４５０℃程度の成膜温度で、プラズマＣＶＤ法などにより形成することができる。その後、絶縁膜Ｉｆの上面（表面）をＣＭＰ法により研磨することなどにより、絶縁膜Ｉｆの上面を平坦化する。下地段差に起因して絶縁膜Ｉｆの上面に凹凸形状が形成されていても、絶縁膜Ｉｆの上面をＣＭＰ法により研磨することにより、その上面が平坦化された絶縁膜Ｉｆを得ることができる。 Thereafter, an insulating film If thicker than the stopper insulating film Is is formed on the stopper insulating film Is. The insulating film If is made of, for example, a SiO 2 film, and can be formed by using a plasma CVD method or the like at a film forming temperature of about 450 ° C. using tetraethoxysilane (TEOS). Thereafter, the upper surface (front surface) of the insulating film If is polished by a CMP method or the like, thereby planarizing the upper surface of the insulating film If. Even if an uneven shape is formed on the upper surface of the insulating film If due to the base step, by polishing the upper surface of the insulating film If by the CMP method, the insulating film If whose upper surface is planarized can be obtained. .
次に、図３に示すように、絶縁膜Ｉｆ上に形成したフォトレジストパターン（図示は省略）をエッチングマスクとして用いて、絶縁膜Ｉｆおよびストッパ絶縁膜Ｉｓをドライエッチングする。これにより、ストッパ絶縁膜Ｉｓおよび絶縁膜Ｉｆを貫通するコンタクトホールＣｈを形成する。コンタクトホールＣｈの底部では、半導体基板ＳＢの主面の一部、例えばソース・ドレイン領域ＳＤの表面上のシリサイド層ＳＩＬの上面が露出し、図示していない領域では、ゲート電極ＧＥと同層の接続部の上面のシリサイド層の上面が露出する。 Next, as shown in FIG. 3, the insulating film If and the stopper insulating film Is are dry-etched using a photoresist pattern (not shown) formed on the insulating film If as an etching mask. Thereby, a contact hole Ch penetrating the stopper insulating film Is and the insulating film If is formed. At the bottom of the contact hole Ch, a part of the main surface of the semiconductor substrate SB, for example, the upper surface of the silicide layer SIL on the surface of the source / drain region SD is exposed. The upper surface of the silicide layer on the upper surface of the connection portion is exposed.
その後、コンタクトホールＣｈ内および絶縁膜Ｉｆ上にＴｉを含むバリア膜ＢＭを形成した後、コンタクトホールＣｈ内に主導体膜を埋め込む。そして、絶縁膜Ｉｆ上のバリア膜ＢＭおよび主導体膜を除去することで、絶縁膜Ｉｆの上面を露出させ、コンタクトプラグＣｐを形成する。 Thereafter, a barrier film BM containing Ti is formed in the contact hole Ch and on the insulating film If, and then the main conductor film is embedded in the contact hole Ch. Then, by removing the barrier film BM and the main conductor film on the insulating film If, the upper surface of the insulating film If is exposed, and a contact plug Cp is formed.
コンタクトプラグＣｐを形成するには、例えば、コンタクトホールＣｈの内部、すなわち底部および側壁を含む絶縁膜Ｉｆ上に、４５０℃程度の成膜温度（基板温度）で、プラズマＣＶＤ法によりバリア膜ＢＭを形成する。バリア膜ＢＭとして、例えばチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、あるいはそれらの積層膜を形成することができる。それから、Ｗなどからなる主導体膜をＣＶＤ法などによってバリア膜ＢＭ上にコンタクトホールＣｈを埋め込むように形成した後、絶縁膜Ｉｆ上の主導体膜およびバリア膜ＢＭをＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグＣｐを形成することができる。図示は省略するが、このとき、ゲート電極ＧＥと一体となってゲート電極ＧＥと同層に形成された接続部上にも、シリサイド層を介してコンタクトプラグが形成される。 In order to form the contact plug Cp, for example, the barrier film BM is formed by plasma CVD on the insulating film If inside the contact hole Ch, that is, the bottom and side walls at a film formation temperature (substrate temperature) of about 450 ° C. Form. As the barrier film BM, for example, a titanium (Ti) film, a titanium nitride (TiN) film, or a laminated film thereof can be formed. Then, after forming a main conductor film made of W or the like so as to bury the contact hole Ch on the barrier film BM by a CVD method or the like, the main conductor film and the barrier film BM on the insulating film If are subjected to a CMP method or an etch back method or the like. By removing the contact plug Cp, the contact plug Cp can be formed. Although illustration is omitted, at this time, a contact plug is also formed via a silicide layer on a connection portion formed integrally with the gate electrode GE and formed in the same layer as the gate electrode GE.
次に、図４に示すように、コンタクトプラグＣｐが埋め込まれた絶縁膜Ｉｆ上に、ストッパ絶縁膜Ｓｆおよび配線形成用の第１層間絶縁膜１を順次形成する。ストッパ絶縁膜Ｓｆは第１層間絶縁膜１に配線溝Ｇ１を形成する際にエッチングストッパ膜となる膜であり、第１層間絶縁膜１に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜Ｓｆとして、例えばプラズマＣＶＤ法によりＳｉＮからなる絶縁膜を形成し、第１層間絶縁膜１として、例えばプラズマＣＶＤ法によりＳｉＯＣからなる絶縁膜を形成することができる。
Next, as shown in FIG. 4, the stopper insulating film Sf and the first
次に、第１層目の配線を形成する。ここでは、シングルダマシン法を用いて第１層目の配線を形成する。 Next, a first layer wiring is formed. Here, the first layer wiring is formed by a single damascene method.
まず、図５に示すように、レジストパターン（図示しない）をマスクとしたドライエッチングにより、第１層間絶縁膜１の上面に、配線溝Ｇ１を形成する。具体的には、第１層間絶縁膜１およびストッパ絶縁膜Ｓｆを貫通して、絶縁膜Ｉｆ、コンタクトプラグＣｐおよびバリア膜ＢＭの上面に達する配線溝Ｇ１を形成する。配線溝Ｇ１の底部には、絶縁膜Ｉｆ、コンタクトプラグＣｐおよびバリア膜ＢＭの上面が露出する。
First, as shown in FIG. 5, a wiring groove G1 is formed on the upper surface of the first
次に、図６に示すように、配線溝Ｇ１内すなわち配線溝Ｇ１の底部および側壁、ならびに、第１層間絶縁膜１上に、例えばＴａＮからなるバリア導体膜２、および、例えばＴａからなるバリア導体膜３を、順次ＰＶＤ（Physical Vapor Deposition）法により形成する。バリア導体膜２の膜厚を、例えば５ｎｍ程度することができ、バリア導体膜３の膜厚を、１０ｎｍ未満、例えば５ｎｍ程度とすることができる。
Next, as shown in FIG. 6, a
次に、バリア導体膜３上に、シード膜４ａを形成する。シード膜４ａは後で形成される主導体膜とバリア導体膜３の密着性を向上させるために形成される。例えばＣｕからなる導体膜など、Ｃｕを主成分とする導体膜からなるシード膜４ａを、スパッタリング法またはＣＶＤ法などにより形成することができる。シード膜４ａの膜厚を、例えば１０〜１００ｎｍ程度とすることができる。
Next, a
次に、図７に示すように、シード膜４ａ上に、配線溝Ｇ１内を埋め込むように、主導体膜４を形成する。例えばＣｕまたはＣｕ合金からなる導体膜などの、Ｃｕを主成分とする導体膜からなる主導体膜４を、例えば電解めっき法などのめっき法により形成することができる。また、形成される主導体膜４によって配線溝Ｇ１の内部を埋め込む。この主導体膜４をめっき法により形成するめっき工程の詳細については、後述する。
Next, as shown in FIG. 7, the
なお、本実施の形態１では、主導体膜４を形成するめっき工程については、半導体基板ＳＢをめっき液に浸漬した後、主導体膜４を形成する前に、めっき液に浸漬されているシード膜４ａを電極として流す電流を、一旦減少させることを特徴としている。これにより、主導体膜４を形成する前に、シード膜４ａの表層を溶解させるので、シード膜４ａの表面に付着していた有機物などの付着物を除去することができる。
In the first embodiment, the plating process for forming the
その後、窒素（Ｎ２）ガスなどの不活性ガスの雰囲気において半導体基板ＳＢを熱処理し、主導体膜４およびシード膜４ａを熱処理することで、シード膜４ａおよび主導体膜４を一体化させる。なお、このときの熱処理を不活性ガスの雰囲気において行うのは、銅が酸化しやすい材料であり、できるだけ酸素を除去した雰囲気において熱処理を行うことが好ましいためである。主導体膜４が酸化した場合、主導体膜４の導電率が下がり、また、半導体装置の信頼性が低下する。ここでは、熱処理によりシード膜４ａおよび主導体膜４を一体化するが、図ではシード膜４ａおよび主導体膜４を区別して示すものとする。
Thereafter, the semiconductor substrate SB is heat-treated in an atmosphere of an inert gas such as nitrogen (N 2 ) gas, and the
また、バリア導体膜２およびバリア導体膜３を形成する前に、必要に応じて水素（Ｈ２）ガスを用いたアニール処理やプラズマ処理などの前処理（プリクリーン）を行ってもよい。
Further, before the
次に、図８に示すように、第１層間絶縁膜１上の主導体膜４、シード膜４ａ、バリア導体膜３およびバリア導体膜２をＣＭＰ法により研磨して除去することで、第１層間絶縁膜１の上面を露出させる。つまり、主導体膜４、シード膜４ａ、バリア導体膜３およびバリア導体膜２のうち、配線溝Ｇ１内に埋め込まれた部分以外の部分を除去する。これにより、バリア導体膜２、バリア導体膜３、シード膜４ａおよび主導体膜４を含み、Ｃｕを主成分とする第１層目の配線Ｍ１を形成する。
Next, as shown in FIG. 8, the
なお、バリア導体膜２およびバリア導体膜３のうち、一方を形成せず、他方のみを形成することができる。また、前述したシード膜４ａおよび主導体膜４を一体化させる熱処理は、図８を用いて説明したＣＭＰ法による研磨工程の前ではなく後に行ってもよい。
Note that one of the
次に、図９に示すように、第１層間絶縁膜１上、バリア導体膜２上、バリア導体膜３上、シード膜４ａ上および主導体膜４上に、ライナー膜５および第２層間絶縁膜６を順次形成する。ライナー膜５として、例えばプラズマＣＶＤ法によりＳｉＣからなる絶縁膜を形成し、第２層間絶縁膜６として、例えばプラズマＣＶＤ法によりＳｉＯＣからなる絶縁膜を形成することができる。
Next, as shown in FIG. 9, the
次に、第１層目の配線Ｍ１を形成した工程と同様の工程により第２層目の配線を形成する。ここでは、デュアルダマシン法を用いて第２層目の配線を形成する。 Next, a second layer wiring is formed by a process similar to the process of forming the first layer wiring M1. Here, the second layer wiring is formed by using a dual damascene method.
まず、図１０に示すように、レジストパターン（図示しない）をマスクとしたドライエッチングにより、第２層間絶縁膜６の上面に、ビアホールＶ２を形成する。具体的には、第２層間絶縁膜６およびライナー膜５を貫通し、主導体膜４の上面に達するビアホールＶ２を形成する。ビアホールＶ２の底部には、主導体膜４の上面が露出する。
First, as shown in FIG. 10, via holes V2 are formed on the upper surface of the second
次に、図１１に示すように、レジストパターン（図示しない）をマスクとしたドライエッチングにより、第２層間絶縁膜６の上面に、配線溝Ｇ２を形成する。具体的には、第２層間絶縁膜６の途中深さまで達する配線溝Ｇ２を形成する。配線溝Ｇ２は主導体膜４の上面に達しないため、配線溝Ｇ２の底部には、主導体膜４の上面が露出しない。また、ビアホールＶ２は、配線溝Ｇ２の底面に開口され、主導体膜４の上面に達するものとなる。
Next, as shown in FIG. 11, a wiring groove G2 is formed on the upper surface of the second
なお、本実施の形態１では図１０に示した工程でビアホールＶ２を形成した後に図１１に示した工程で配線溝Ｇ２を形成したが、これらの工程の順番は逆でもよい。すなわち、図９に示すような第２層間絶縁膜６が形成された製造工程中の半導体装置に配線溝Ｇ２およびビアホールＶ２を形成する場合、配線溝Ｇ２を形成してから、ビアホールＶ２を形成してもよい。
In the first embodiment, the via hole V2 is formed in the step shown in FIG. 10 and then the wiring groove G2 is formed in the step shown in FIG. 11. However, the order of these steps may be reversed. That is, when the wiring groove G2 and the via hole V2 are formed in the semiconductor device in the manufacturing process in which the second
次に、図１２に示すように、配線溝Ｇ２内およびビアホールＶ２内、すなわち、配線溝Ｇ２の底部および側壁ならびにビアホールＶ２の底部および側壁、ならびに、第２層間絶縁膜６上に、例えばＴａＮからなるバリア導体膜７、および、Ｔａからなるバリア導体膜８を、順次ＰＶＤ法により形成する。バリア導体膜７の膜厚を、例えば５ｎｍ程度することができ、バリア導体膜８の膜厚を、１０ｎｍ未満、例えば５ｎｍ程度とすることができる。
Next, as shown in FIG. 12, in the wiring groove G2 and the via hole V2, that is, on the bottom and side walls of the wiring groove G2, the bottom and side walls of the via hole V2, and the second
次に、バリア導体膜８上に、シード膜９ａを形成する。シード膜９ａは後で形成される主導体膜とバリア導体膜８の密着性を向上させるために形成される。例えばＣｕからなる導体膜など、Ｃｕを主成分とする導体膜からなるシード膜９ａを、例えばスパッタリング法またはＣＶＤ法などにより形成することができる。シード膜９ａの膜厚を、例えば１０〜１００ｎｍ程度とすることができる。
Next, a
次に、図１３に示すように、シード膜９ａ上に、配線溝Ｇ２内およびビアホールＶ２内を埋め込むように、主導体膜９を形成する。例えばＣｕまたはＣｕ合金からなる導体膜などの、Ｃｕを主成分とする導体膜からなる主導体膜９を、例えば電解めっき法などのめっき法により形成することができる。また、形成される主導体膜９によって、配線溝Ｇ２およびビアホールＶ２の内部を埋め込む。この主導体膜９をめっき法により形成するめっき工程の詳細については、後述する。
Next, as shown in FIG. 13, the
なお、本実施の形態１では、主導体膜９を形成するめっき工程についても、主導体膜４を形成するめっき工程と同様に、半導体基板ＳＢをめっき液に浸漬した後、主導体膜９を形成する前に、めっき液に浸漬されているシード膜９ａを電極として流す電流を、一旦減少させることを特徴としている。これにより、主導体膜９を形成する前に、シード膜９ａの表層を溶解させるので、シード膜９ａの表面に付着していた有機物などの付着物を除去することができる。
In the first embodiment, also in the plating process for forming the
その後、Ｎ２ガスなどの不活性ガスの雰囲気において製造工程中の半導体装置を熱処理し、主導体膜９およびシード膜９ａを熱処理することで、シード膜９ａおよび主導体膜９を一体化させる。なお、このときの熱処理を不活性ガスの雰囲気において行うのは、配線Ｍ１の形成工程と同様に、主導体膜９およびシード膜９ａ内の銅が酸化するのを防ぐためである。
Thereafter, the semiconductor device in the manufacturing process is heat-treated in an atmosphere of an inert gas such as N 2 gas, and the
また、バリア導体膜７およびバリア導体膜８を形成する前に、必要に応じてＨ２ガスを用いたアニール処理やプラズマ処理などの前処理（プリクリーン）を行ってもよい。
Further, before the
次に、図１４に示すように、第２層間絶縁膜６上の主導体膜９、シード膜９ａ、バリア導体膜８およびバリア導体膜７をＣＭＰ法により研磨して除去することで、第２層間絶縁膜６の上面を露出させる。つまり、主導体膜９、シード膜９ａ、バリア導体膜８およびバリア導体膜７のうち、配線溝Ｇ２内およびビアホールＶ２内に埋め込まれた部分以外の部分を除去する。これにより、バリア導体膜７、バリア導体膜８、シード膜９ａおよび主導体膜９を含み、Ｃｕを主成分とする第２層目の配線Ｍ２を形成する。
Next, as shown in FIG. 14, the
なお、バリア導体膜７およびバリア導体膜８のうち、一方を形成せず、他方のみを形成することができる。また、前述したシード膜９ａおよび主導体膜９を一体化させる熱処理は、図１４を用いて説明したＣＭＰ法による研磨工程の前ではなく後に行ってもよい。
Note that one of the
次に、図１５に示すように、第２層間絶縁膜６上、バリア導体膜７上、バリア導体膜８上、シード膜９ａ上および主導体膜９上に、ライナー膜１０を形成することにより、図１に示す本実施の形態１の半導体装置が製造される。ライナー膜１０として、例えばプラズマＣＶＤ法によりＳｉＣからなる絶縁膜を形成することができる。なお、本実施の形態１では説明を省略するが、配線Ｍ２よりも上層の部分においては、配線Ｍ１の形成工程または配線Ｍ２の形成工程と同様の工程を行うことで多層の配線を形成することができる。
Next, as shown in FIG. 15, a
なお、上記した例では、第１層目の配線をシングルダマシン法により形成し、第２層目の配線をデュアルダマシン法により形成したが、第１層目の配線をデュアルダマシン法により形成してもよく、第２層目の配線をシングルダマシン法により形成してもよい。 In the above example, the first layer wiring is formed by the single damascene method and the second layer wiring is formed by the dual damascene method. However, the first layer wiring is formed by the dual damascene method. Alternatively, the second layer wiring may be formed by a single damascene method.
＜めっき工程＞
次に、主導体膜４または主導体膜９をめっき法により形成するめっき工程について、図面を参照して説明する。図１６は、実施の形態１のめっき工程を行うためのめっき処理セルの一例を示す概略断面図である。図１７は、支持アームに支持されているウェハの周縁部を拡大して示す断面図である。
<Plating process>
Next, a plating process for forming the
なお、以下では、配線溝Ｇ１内を埋め込むように主導体膜４をめっき法により形成するめっき工程を例示して説明する。しかし、配線溝Ｇ２内およびビアホールＶ２内を埋め込むように主導体膜９をめっき法により形成するめっき工程を、配線溝Ｇ１内を埋め込むように主導体膜４をめっき法により形成するめっき工程と同様に行うことができる。
In the following description, a plating process for forming the
図１６に示すように、めっき処理セル１１は、めっき液１２を貯留可能に設けられた外槽１３と、外槽１３の内部において、めっき液１２を貯留可能に設けられた内槽１４とを有する。外槽１３および内槽１４は、耐酸性樹脂からなる。また、めっき処理セル１１は、半導体基板ＳＢであるウェハＷｆを支持する支持アーム１５を有する。支持アーム１５は、ウェハＷｆの上面、すなわち、シード膜４ａ（図１７参照）が形成されている側の表面を下方に向けた状態で、ウェハＷｆを支持する。支持アーム１５は、支持しているウェハＷｆが、内槽１４に貯留されためっき液１２の液面よりも上昇している位置と、支持しているウェハＷｆが、内槽１４に貯留されためっき液１２に浸漬されている位置との間で、昇降可能に設けられている。また、支持アーム１５は、支持しているウェハＷｆの中心を通る回転軸を中心軸として回転可能に設けられている。これにより、めっき法により形成される主導体膜４について、ウェハＷｆの面内における膜厚の均一性を向上させることができる。
As shown in FIG. 16, the plating
図１６に示すように、支持アーム１５は、支持アーム１５に支持されているウェハＷｆがめっき液１２に浸漬されるとき、ウェハＷｆの一部例えば周縁部がめっき液１２に接触しないようにシールするためのシール材１６を有する。そして、図１７に示すように、シール材１６によりウェハＷｆの一部例えば周縁部がめっき液１２に接触しないようにシールされた状態で、シード膜４ａのうちめっき液１２と接触していない部分と、電極部１７とが接触する。
As shown in FIG. 16, when the wafer Wf supported by the
めっき処理セル１１は、内槽１４の底部、すなわち、内槽１４に貯留されためっき液１２中に設けられ、支持アーム１５に支持された状態でめっき液１２に浸漬されているウェハＷｆと対向する対向電極１８を有する。支持アーム１５に支持されているウェハＷｆが直流電源１９の陰極に接続され、対向電極１８が直流電源１９の正極に接続されることで、直流電源１９によりウェハＷｆと対向電極１８との間に電圧を印加することができるようになっている。
The plating
具体的には、電極部１７が、直流電源１９の陰極に接続されることで、電極部１７と接触しているシード膜４ａが直流電源１９の陰極に接続される。したがって、シード膜４ａが直流電源１９の陰極に接続され、対向電極１８が直流電源１９の正極に接続されることで、直流電源１９によりシード膜４ａと対向電極１８との間に電圧を印加することができるようになっている。
Specifically, the
めっき液１２中には、硫酸銅（ＣｕＳＯ４）、硫酸（Ｈ２ＳＯ４）その他微量の塩酸および数種の添加剤などが含まれる。ＣｕＳＯ４はめっき液１２中にＣｕイオンを供給するためのものであり、Ｈ２ＳＯ４はめっき液１２に電気伝導性を付与するためのものであり、添加剤はＣｕの析出量などを調整するためのものである。
The
また、めっき処理セル１１は、供給管２０、噴出ノズル２１、排出管２２、めっき液タンク２３および循環フィルタ２４を有する。このようなめっき処理セル１１においては、めっき液１２は、供給管２０および噴出ノズル２１により内槽１４に供給され、内槽１４に供給されためっき液１２は、外槽１３に溢れる。外槽１３に溢れためっき液１２は、排出管２２から排出され、排出管２２から排出されためっき液１２は、めっき液タンク２３に回収される。めっき液タンク２３に回収されためっき液１２は、循環フィルタ２４を通して濾過された後、供給管２０および噴出ノズル２１により再び内槽１４に供給される。このようにして、めっき液１２は循環される。
The
なお、めっき処理セル１１は、内槽１４の内部であって、噴出ノズル２１と対向電極１８との間に設けられたフィルタ２５と、内槽１４の内部であって、噴出ノズル２１と支持アーム１５との間に設けられた整流板２６を有していてもよい。
The plating
前述したように、めっき液１２内で、直流電源１９の陰極に接続された電極部１７をウェハＷｆの表面に形成されたシード膜４ａに接触させることでウェハＷｆを直流電源１９の陰極に接続し、対向電極１８を直流電源１９の陽極に接続する。この状態で、直流電源１９により、シード膜４ａと対向電極１８との間に電圧を印加し、シード膜４ａを電極として電流を流す。このとき、陽極に接続された対向電極１８とめっき液１２との界面で発生したＣｕイオンが、めっき液１２中を移動して陰極に接続されたシード膜４ａに引き寄せられ、シード膜４ａとめっき液１２との界面で電子を受け取り、シード膜４ａ上にＣｕを主成分とする主導体膜４が形成される。換言すれば、シード膜４ａを陰極（電極）とし、対向電極１８を陽極（電極）とし、陰極と陽極との間に電流を流すことで、めっき法によりシード膜４ａ上に主導体膜４が形成される。
As described above, the
図１８は、実施の形態１のめっき工程において、シード膜と対向電極との間に流れる電流の時間依存性を模式的に示すグラフである。図１９〜図２３は、実施の形態１の半導体装置の製造工程中の要部断面図である。図１９〜図２３は、配線溝Ｇ１の付近を拡大して示す要部断面図である。なお、図１９〜図２３では、理解を簡単にするために、バリア導体膜２およびバリア導体膜３の図示を省略し、配線溝Ｇ１が第１層間絶縁膜１の途中深さまで達する場合について、図示している。
FIG. 18 is a graph schematically showing the time dependency of the current flowing between the seed film and the counter electrode in the plating step of the first embodiment. 19 to 23 are main-portion cross-sectional views during the manufacturing process of the semiconductor device of First Embodiment. 19 to 23 are enlarged cross-sectional views showing the vicinity of the wiring groove G1. In FIGS. 19 to 23, for the sake of easy understanding, the illustration of the
図１８に示すように、実施の形態１の半導体装置の製造工程のめっき工程は、ステップＳ１１〜ステップＳ１４の各工程を有する。 As shown in FIG. 18, the plating process of the manufacturing process of the semiconductor device of the first embodiment includes each process of step S <b> 11 to step S <b> 14.
まず、シード膜４ａが形成されたウェハＷｆを、めっき液１２に浸漬する（ステップＳ１１）。このステップＳ１１では、図６に示した工程までの工程を行って、図１９に示すように、配線溝Ｇ１の内部にＣｕを主成分とするシード膜４ａが形成されたウェハＷｆを、支持アーム１５が上昇している状態で支持アーム１５により支持する。そして、ウェハＷｆを支持している支持アーム１５を下降させることで、支持アーム１５により支持されているウェハＷｆを、めっき液１２に浸漬する。
First, the wafer Wf on which the
好適には、図１６に示すように、ウェハＷｆの主面（表面）を水平面から例えば３°程度傾斜させた状態で、ウェハＷｆをめっき液１２に浸漬する。これにより、ウェハＷｆとめっき液１２との間に存在する気泡を容易に除去することができるので、配線溝Ｇ１の内部に気泡が残ることを防止または抑制することができる。
Preferably, as shown in FIG. 16, the wafer Wf is immersed in the
ステップＳ１１において、めっき液１２に浸漬されたシード膜４ａを電極として、シード膜４ａと対向電極１８との間に、電流ＣＲ１を流す。これにより、ウェハＷｆをめっき液１２に浸漬した後、主導体膜４が形成される前に、シード膜４ａがめっき液１２に溶解することを、防止または抑制することができる。
In step S11, a current CR1 is passed between the
また、ウェハＷｆがめっき液１２に着液する時に、シード膜４ａと対向電極１８との間に印加する電圧を、一定に制御、すなわち、定電圧モードにより制御することができる。具体的には、図１８に示すように、ウェハＷｆがめっき液１２に着液した時に、電流ＣＲ１よりも大きい電流ＣＲ０が流れるように、シード膜４ａと対向電極１８との間に印加する電圧を一定に制御することができる。そして、ウェハＷｆがめっき液１２に着液し、電流ＣＲ０が流れた後、流れる電流が電流ＣＲ０から電流ＣＲ１に減少するように、シード膜４ａと対向電極１８との間に印加する電圧を制御することができる。これにより、ウェハＷｆをめっき液１２に浸漬した後、主導体膜４が形成される前に、シード膜４ａがめっき液１２に溶解することを、さらに確実に防止または抑制することができる。
Further, when the wafer Wf is deposited on the
好適には、ステップＳ１１において、電流ＣＲ１の電流密度を０．１５〜０．３Ａ／ｄｍ２とすることができる。電流密度が０．１５Ａ／ｄｍ２未満の場合、シード膜４ａ上にめっき法により膜が形成すなわち成膜される成膜速度が、シード膜４ａの溶解速度と同程度まで小さくなるため、例えば配線溝Ｇ１の底部および側壁などにおいて、部分的にシード膜４ａが溶解して除去されるおそれがある。また、電流密度が０．３Ａ／ｄｍ２を超える場合、配線溝Ｇ１の側壁のうち上端付近で優先的にシード膜４ａ上に主導体膜４が形成され、配線溝Ｇ１の上面が閉塞されるおそれがある。
Preferably, in step S11, it is possible to the density of the current CR1 and 0.15~0.3A / dm 2. When the current density is less than 0.15 A / dm 2 , the film formation speed on the
なお、電流ＣＲ１の電流密度として、シード膜４ａの表面を横切って流れる電流の電流密度を用いることができ、ウェハＷｆに形成されたシード膜４ａ全体の表面積で電流ＣＲ１を割った値を用いることができる。
As the current density of the current CR1, the current density of the current flowing across the surface of the
または、好適には、ステップＳ１１において、シード膜４ａを電極として、シード膜４ａと対向電極１８との間に流れる電気量が５〜１０Ｃになるように、電流ＣＲ１を流すことができる。あるいは、好適には、ステップＳ１１において、電流ＣＲ１を流す時間を、１〜３秒とすることができる。
Alternatively, preferably, in step S11, the current CR1 can be supplied so that the amount of electricity flowing between the
なお、電気量とは、電流と時間との積を意味し、積算電気量または電荷量ともいう。 The amount of electricity means the product of current and time, and is also referred to as an accumulated amount of electricity or charge.
図１７に示したように、シール材１６によりウェハＷｆの一部例えば周縁部がめっき液１２に接触しないようにシールした状態で、シード膜４ａのうちシール材１６によりめっき液１２と接触していない部分と、電極部１７とを接触させる。これにより、電極部１７が、めっき液１２と接触することを防止することができる。
As shown in FIG. 17, the sealing
次に、シード膜４ａと対向電極１８との間に流す電流を、電流ＣＲ１から電流ＣＲ２に減少させる（ステップＳ１２）。このステップＳ１２では、めっき液１２に浸漬されたシード膜４ａを電極として、シード膜４ａと対向電極１８との間に、ステップＳ１１における電流ＣＲ１よりも小さい電流ＣＲ２を流す。
Next, the current flowing between the
ステップＳ１１の前は、図２０に示すように、配線溝Ｇ１の底部および側壁に形成されたシード膜４ａの表面には、例えば有機物などの付着物２７が付着している。そして、ステップＳ１１において、図２１に示すように、シード膜４ａの表面に付着物２７が付着したウェハＷｆは、めっき液１２に浸漬される。このような状態で、ステップＳ１２において、シード膜４ａと対向電極１８との間に流す電流を、電流ＣＲ１から電流ＣＲ２に減少させることになる。
Prior to step S11, as shown in FIG. 20, a
好適には、電流ＣＲ２は、シード膜４ａがめっき液１２に溶解する溶解速度と、シード膜４ａ上にめっき法により膜が成膜される成膜速度とがほぼ等しくなる電流である。このとき、ステップＳ１２において、図２２に示すように、シード膜４ａの表層２８を溶解させる工程と、図２３に示すように、シード膜４ａ上にめっき法による表層２９を成膜する工程とを繰り返すことになる。
Preferably, the current CR2 is a current at which the dissolution rate at which the
これにより、図２２に示すように、シード膜４ａの表層２８を溶解するとともに付着物２７をシード膜４ａの表面から除去することができる。また、図２３に示すように、シード膜４ａ上に表層２９を成膜することで、シード膜４ａの膜厚を一定に維持することができる。そのため、シード膜４ａの膜厚を一定に維持しつつ、シード膜４ａの表面を清浄化することができる。つまり、ステップＳ１２は、清浄化工程である。
As a result, as shown in FIG. 22, the
詳細は後述するが、好適には、ステップＳ１２において、電流ＣＲ２の電流密度を０．０３〜０．０４Ａ／ｄｍ２とすることができる。または、好適には、ステップＳ１２において、シード膜４ａと対向電極１８との間に流れる電気量が３０〜５０Ｃになるように、電流ＣＲ２を流すことができる。あるいは、好適には、ステップＳ１２において、電流ＣＲ２を流す時間を、３０〜８０秒とすることができる。
Although details will be described later, preferably, in step S12, the current density of the current CR2 can be set to 0.03 to 0.04 A / dm 2 . Alternatively, preferably, in step S12, the current CR2 can be supplied so that the amount of electricity flowing between the
なお、電流ＣＲ２の電流密度として、シード膜４ａの表面を横切って流れる電流の電流密度を用いることができ、ウェハＷｆに形成されたシード膜４ａ全体の表面積で電流ＣＲ２を割った値を用いることができる。
As the current density of the current CR2, the current density of the current flowing across the surface of the
また、上記の電気量の好適な範囲である３０〜５０Ｃは、例えば、ウェハＷｆに形成されたシード膜４ａ全体の表面積を１×１０１１μｍ２としたとき、単位面積当たりで３〜５Ｃ／ｄｍ２となる。
Further, 30～50C a preferred range of the quantity of electricity, for example, when the surface area of the
さらに、例えば有機物などの付着物２７が付着していたシード膜４ａの表面が清浄化されたか否かは、ステップＳ１２の後、例えばシード膜４ａ上におけるめっき液１２または水に対する接触角が、ステップＳ１２の前に比べて減少したか否かを調べることで、判断することができる。
Further, whether or not the surface of the
次に、シード膜４ａと対向電極１８との間に流す電流を、電流ＣＲ２から電流ＣＲ３に増加させる（ステップＳ１３）。このステップＳ１３では、めっき液１２に浸漬されたシード膜４ａを電極として、シード膜４ａと対向電極１８との間に、ステップＳ１２における電流ＣＲ２よりも大きい電流ＣＲ３を流す。これにより、ステップＳ１２にて表面が清浄化されたシード膜４ａを安定化させることができる。そして、主導体膜４が形成される前に、シード膜４ａがめっき液１２に溶解することを、防止または抑制することができる。
Next, the current flowing between the
好適には、ステップＳ１３において、電流ＣＲ３の電流密度を０．１５〜０．３Ａ／ｄｍ２とすることができる。電流密度が０．１５Ａ／ｄｍ２未満の場合、シード膜４ａ上にめっき法により膜が成膜される成膜速度が、シード膜４ａの溶解速度と同程度まで小さくなるため、例えば配線溝Ｇ１の底部および側壁などにおいて、部分的にシード膜４ａが溶解して除去されるおそれがある。また、電流密度が０．３Ａ／ｄｍ２を超える場合、配線溝Ｇ１の側壁のうち上端付近で優先的にシード膜４ａ上に主導体膜４が形成され、配線溝Ｇ１の上面が閉塞されるおそれがある。
Preferably, in step S13, it is possible to the density of the current CR3 and 0.15~0.3A / dm 2. When the current density is less than 0.15 A / dm 2 , the film formation speed at which the film is formed on the
または、好適には、ステップＳ１３において、シード膜４ａを電極として、シード膜４ａと対向電極１８との間に流れる電気量が５０〜１００Ｃになるように、電流ＣＲ３を流すことができる。
Alternatively, preferably, in step S13, the current CR3 can be supplied so that the amount of electricity flowing between the
さらに好適には、図１８に示すように、電流ＣＲ３を電流ＣＲ１と等しくすることができる。すなわち、ステップＳ１３において、シード膜４ａを電極として、シード膜４ａと対向電極１８との間に流す電流を、電流ＣＲ２から電流ＣＲ１に増加させる。
More preferably, as shown in FIG. 18, the current CR3 can be made equal to the current CR1. That is, in step S13, using the
また、電流ＣＲ３として、電流ＣＲ１よりも大きい電流を流すことで、ステップＳ１２にて表面が清浄化されたシード膜４ａの表面に、Ｃｕを主成分とする主導体膜４を少し形成することもできる。あるいは、ステップＳ１３を前半と後半に分け、ステップＳ１３の前半では、電流ＣＲ３を電流ＣＲ１と等しくし、ステップＳ１３の後半では、電流ＣＲ３を電流ＣＲ１よりも大きい電流にすることもできる。
Further, by passing a current larger than the current CR1 as the current CR3, the
なお、電流ＣＲ３の電流密度として、シード膜４ａの表面を横切って流れる電流の電流密度を用いることができ、ウェハＷｆに形成されたシード膜４ａ全体の表面積で電流ＣＲ３を割った値を用いることができる。
As the current density of the current CR3, the current density of the current flowing across the surface of the
次に、めっき液１２に浸漬されたシード膜４ａを電極として、シード膜４ａと対向電極１８との間に、電流ＣＲ３よりも大きい電流ＣＲ４を流し、Ｃｕを主成分とする主導体膜４を、シード膜４ａ上にめっき法により形成する（ステップＳ１４）。このとき、電流ＣＲ４は、電流ＣＲ２よりも大きく、電流ＣＲ１よりも大きく、かつ、電流ＣＲ３よりも大きい。
Next, using the
好適には、ステップＳ１４において、電流ＣＲ４の電流密度を０．５〜３Ａ／ｄｍ２とすることができる。または、好適には、ステップＳ１４において、シード膜４ａと対向電極１８との間に流れる電気量が５００〜４０００Ｃになるように、電流ＣＲ４を流すことができる。
Preferably, in step S14, the current density of the current CR4 can be set to 0.5 to 3 A / dm 2 . Alternatively, preferably, in step S14, the current CR4 can be supplied so that the amount of electricity flowing between the
なお、電流ＣＲ４の電流密度として、シード膜４ａの表面を横切って流れる電流の電流密度を用いることができ、ウェハＷｆに形成されたシード膜４ａ全体の表面積で電流ＣＲ４を割った値を用いることができる。
As the current density of the current CR4, the current density of the current flowing across the surface of the
ステップＳ１２を行ってシード膜４ａの表面に付着していた付着物２７を除去したため、シード膜４ａの表面は清浄化されており、ステップＳ１４において、シード膜４ａの表面のめっき液１２に対する濡れ性が低下することを防止することができる。そのため、主導体膜４を形成する際に、配線溝Ｇ１の中央部に空隙すなわちボイドが発生することを防止または抑制することができ、主導体膜４を熱処理した後に配線溝Ｇ１に空隙すなわち側壁抜けが発生することを防止または抑制することができる。
Since the
なお、前述したように、配線溝Ｇ２内およびビアホールＶ２内を埋め込むように主導体膜９をめっき法により形成するめっき工程を、配線溝Ｇ１内を埋め込むように主導体膜４をめっき法により形成するめっき工程と同様に行うことができる。このとき、配線溝Ｇ２内およびビアホールＶ２内を埋め込むように主導体膜９をめっき法により形成するめっき工程は、上記のめっき工程の説明において、第１層間絶縁膜１の上面に形成された配線溝Ｇ１を、第２層間絶縁膜６の上面に形成された配線溝Ｇ２およびビアホールＶ２と置き換えたものとなる。また、配線溝Ｇ２内およびビアホールＶ２内を埋め込むように主導体膜９をめっき法により形成するめっき工程は、上記のめっき工程の説明において、シード膜４ａをシード膜９ａと置き換え、主導体膜４を主導体膜９と置き換えたものとなる。
As described above, the plating process for forming the
＜実施の形態１の第１変形例のめっき工程＞
実施の形態１は、ステップＳ１２とステップＳ１４との間にステップＳ１３を行う場合には限定されない。したがって、ステップＳ１２とステップＳ１４との間にステップＳ１３を行わなくてもよい。このようなめっき工程の変形例を、実施の形態１の第１変形例として、図２４に示す。図２４は、実施の形態１の第１変形例のめっき工程において、シード膜と対向電極との間に流れる電流の時間依存性を模式的に示すグラフである。
<Plating Step of First Modification of First Embodiment>
なお、本第１変形例においても、実施の形態１のめっき工程を行うためのめっき処理セルを用いることができるため、めっき処理セルについての説明を省略する。 In the first modified example, the plating process cell for performing the plating process of the first embodiment can also be used, and thus the description of the plating process cell is omitted.
本第１変形例では、実施の形態１と同様に、ステップＳ１１およびステップＳ１２を行った後、実施の形態１とは異なり、ステップＳ１３を省略し、ステップＳ１４を行う。このステップＳ１４では、めっき液１２に浸漬されたシード膜４ａを電極として、シード膜４ａと対向電極１８との間に、電流ＣＲ２よりも大きい電流ＣＲ４を流し、ステップＳ１２にて表面が清浄化されたシード膜４ａ上に、Ｃｕを主成分とする主導体膜４を形成する。このとき、電流ＣＲ４は、電流ＣＲ２よりも大きく、かつ、電流ＣＲ１よりも大きい。
In the first modified example, similarly to the first embodiment, after performing step S11 and step S12, unlike the first embodiment, step S13 is omitted and step S14 is performed. In step S14, using the
また、本第１変形例では、ステップＳ１１において、ウェハＷｆがめっき液１２に着液した時に電流ＣＲ１よりも大きい電流が流れず、最初から電流ＣＲ１が流れる例を示す。
Further, in the first modified example, when the wafer Wf is deposited on the
本第１変形例においても、ステップＳ１２を行ってシード膜４ａの表面に付着していた付着物２７を除去したため、シード膜４ａの表面は清浄化されており、ステップＳ１４において、シード膜４ａの表面のめっき液１２に対する濡れ性が低下することを防止することができる。そのため、主導体膜４を形成する際に、配線溝Ｇ１の中央部に空隙すなわちボイドが発生することを防止または抑制することができ、主導体膜４を熱処理した後に配線溝Ｇ１に空隙すなわち側壁抜けが発生することを防止または抑制することができる。
Also in the first modified example, since the
なお、前述したように、本第１変形例でも、配線溝Ｇ２内およびビアホールＶ２内を埋め込むように主導体膜９をめっき法により形成するめっき工程を、配線溝Ｇ１内を埋め込むように主導体膜４をめっき法により形成するめっき工程と同様に行うことができる。このとき、配線溝Ｇ２内およびビアホールＶ２内を埋め込むように主導体膜９をめっき法により形成するめっき工程は、上記のめっき工程の説明において、第１層間絶縁膜１の上面に形成された配線溝Ｇ１を、第２層間絶縁膜６の上面に形成された配線溝Ｇ２およびビアホールＶ２と置き換えたものとなる。また、配線溝Ｇ２内およびビアホールＶ２内を埋め込むように主導体膜９をめっき法により形成するめっき工程は、上記のめっき工程の説明において、シード膜４ａをシード膜９ａと置き換え、主導体膜４を主導体膜９と置き換えたものとなる。
As described above, also in the first modification, the plating process for forming the
＜配線の不良について＞
次に、めっき法によりＣｕを主成分とする主導体膜を形成する際に、形成された主導体膜からなる配線に、例えば断線などの不良が発生することについて、比較例１の半導体装置の製造工程を参照して説明する。
<About defective wiring>
Next, when forming a main conductor film containing Cu as a main component by plating, defects such as disconnection occur in the wiring made of the formed main conductor film. This will be described with reference to the manufacturing process.
なお、以下では、配線溝Ｇ１内を埋め込むように主導体膜４をめっき法により形成する場合における配線の不良について説明するが、配線溝Ｇ２内およびビアホールＶ２を埋め込むように主導体膜９をめっき法により形成する場合における配線の不良についても、同様である。
In the following, a description will be given of a wiring defect when the
この配線の不良については、配線溝Ｇ１内に形成された主導体膜４と配線溝Ｇ１の側壁との間に空隙すなわち側壁抜けが発生することによって生じた欠陥によるものであることが分かった。また、第１層間絶縁膜１の上面に形成されたシード膜４ａ上におけるめっき液１２または水に対する接触角と、側壁抜けによる欠陥の欠陥密度との関係を調べたところ、接触角の増加に伴って、欠陥密度が増加することが分かった。したがって、シード膜４ａの表面に例えば有機物などの付着物２７が付着することで、めっき工程においてシード膜４ａの表面のめっき液１２に対する濡れ性が低下し、主導体膜４と配線溝Ｇ１の側壁との間に空隙すなわち側壁抜けが発生するために、配線の不良が発生することが分かった。
It has been found that this wiring defect is caused by a defect caused by a gap, that is, a side wall missing between the
図２５は、比較例１の半導体装置の製造工程のめっき工程において、シード膜と対向電極との間に流れる電流の時間依存性を示すグラフである。図２６〜図２８は、比較例１の半導体装置の製造工程中の要部断面図である。図２６〜図２８は、配線溝Ｇ１の付近を拡大して示す要部断面図である。なお、図２６〜図２８では、理解を簡単にするために、バリア導体膜２、バリア導体膜３およびシード膜４ａの図示を省略し、配線溝Ｇ１が第１層間絶縁膜１の途中深さまで達する場合について、図示している。
FIG. 25 is a graph showing the time dependency of the current flowing between the seed film and the counter electrode in the plating step of the manufacturing process of the semiconductor device of Comparative Example 1. 26 to 28 are main-portion cross-sectional views of the semiconductor device of Comparative Example 1 during the manufacturing process. 26 to 28 are main part cross-sectional views showing the vicinity of the wiring groove G1 in an enlarged manner. In FIGS. 26 to 28, for the sake of easy understanding, the illustration of the
比較例１の半導体装置の製造工程のうちめっき工程以外の工程については、実施の形態１の半導体装置の製造工程における各工程と同様であり、その説明を省略する。 Steps other than the plating step in the manufacturing process of the semiconductor device of Comparative Example 1 are the same as those in the manufacturing process of the semiconductor device of the first embodiment, and description thereof is omitted.
図２５に示すように、比較例１の半導体装置の製造工程のめっき工程は、ステップＳ１１１およびステップＳ１４の各工程を有する。すなわち、比較例１の半導体装置の製造工程の各工程は、電流をＣＲ１からＣＲ２に減少させる工程（図１８のステップＳ１２）がない点、および、図１８のステップＳ１１に代えステップＳ１１１を有する点を除き、実施の形態１の半導体装置の製造工程における各工程と同様である。 As shown in FIG. 25, the plating process of the manufacturing process of the semiconductor device of Comparative Example 1 includes the processes of Step S111 and Step S14. That is, each step of the manufacturing process of the semiconductor device of Comparative Example 1 does not include a step of reducing the current from CR1 to CR2 (step S12 in FIG. 18), and has step S111 instead of step S11 in FIG. Is the same as each step in the manufacturing process of the semiconductor device of the first embodiment.
比較例１では、まず、シード膜４ａが形成されたウェハＷｆを、めっき液１２に浸漬する（ステップＳ１１１）。このステップＳ１１１において、めっき液１２に浸漬されたシード膜４ａを電極として、シード膜４ａと対向電極１８との間に、電流ＣＲ１を流す。電流ＣＲ１を流す時間を、例えば、実施の形態１のステップＳ１１において電流ＣＲ１を流す時間と、実施の形態１のステップＳ１３において電流ＣＲ３を流す時間とを足し合わせた時間とする。
In Comparative Example 1, first, the wafer Wf on which the
次に、めっき液１２に浸漬されたシード膜４ａを電極として、シード膜４ａと対向電極１８との間に、電流ＣＲ１よりも大きい電流ＣＲ４を流すことで、Ｃｕを主成分とする主導体膜４を、シード膜４ａ上にめっき法により形成する（ステップＳ１４）。このステップＳ１４については、実施の形態１のステップＳ１４と同様に行うことができる。
Next, using the
ステップＳ１４の前は、図２０に示したように、配線溝Ｇ１の底部および側壁に形成されたシード膜４ａの表面には、例えば有機物などの付着物２７が付着している。そのため、ステップＳ１４において、シード膜４ａの表面のめっき液１２に対する濡れ性が低下し、配線溝Ｇ１の側壁のうち上端付近で優先的にシード膜４ａ上に主導体膜４が形成され、配線溝Ｇ１の上面が閉塞される。その結果、図２６に示すように、配線溝Ｇ１の中央部に、空隙すなわちボイド３１が、センターボイドとして形成される。
Before step S14, as shown in FIG. 20, a
このようにしてめっき工程を行った後、主導体膜４およびシード膜４ａを熱処理することで、図２７に示すように、空隙すなわちボイド３１が配線溝Ｇ１の中央部から配線溝Ｇ１の側壁に向かって移動する。その結果、第１層間絶縁膜１上の主導体膜４などをＣＭＰ法により研磨して除去し、第１層目の配線Ｍ１を形成する際に、図２８に示すように、配線溝Ｇ１の側壁と配線Ｍ１との間に空隙すなわち側壁抜けが発生する。その結果、形成された配線Ｍ１に、例えば断線などの不良が発生する。
After the plating process is performed in this manner, the
一方、シード膜の表面に付着した付着物を例えば洗浄液中で洗浄する場合には、シード膜が溶解するか、または、変質するおそれがある。そのため、上記特許文献１〜特許文献４に記載されためっき工程を含め、通常のめっき工程においては、シード膜を形成した後、シード膜の表面にめっき法により膜を成膜する前に、シード膜の表面を洗浄することができない。したがって、シード膜の表面から有機物などの付着物を容易に除去することができない。
On the other hand, when the deposit on the surface of the seed film is washed in, for example, a cleaning solution, the seed film may be dissolved or deteriorated. Therefore, in the normal plating process, including the plating process described in
上記特許文献１に記載された技術では、シード膜上に第１の銅膜を形成した後、第２の銅膜を形成する際に、第１の銅膜を形成する際の電流密度よりも小さい電流密度でめっきを行う。しかし、上記特許文献１における第２の銅膜を形成する工程によれば、ＣＭＰ法により除去される膜を形成することはできるが、シード膜の表面に付着した付着物を除去することはできない。
In the technique described in
上記特許文献２に記載された技術では、第１のめっき工程によりＣｕ膜を堆積した後、第２のめっき工程によりＣｕ膜を堆積する際に、第１のめっき工程の電流密度より小さい電流密度でめっきする。しかし、上記特許文献２における第２のめっき工程によれば、第１のめっき工程で形成された空孔の逃げ場を形成することはできるが、シード膜の表面に付着した付着物を除去することはできない。
In the technique described in
上記特許文献３に記載された技術では、第１の電流ステップを行ってＣｕめっき膜を成長させた後、第２の電流ステップを行って逆電流を流すことで、Ｃｕめっき膜表面のＣｕイオンを放出する。しかし、上記特許文献３における第２の電流ステップによれば、配線パターン上の盛り上がりを抑制するために、光沢剤が吸着したＣｕめっき膜表面のＣｕイオンを放出することはできるが、シード膜の表面に付着した付着物を除去することはできない。
In the technique described in
上記特許文献４に記載された技術では、第１の電流値を流して予備通電を開始した後、第１の電流値よりも高い第２の電流値で本通電を開始する。しかし、上記特許文献４に記載された第１の電流値を流す工程では、シード層すなわちシード膜が、めっき液によりエッチングされること、すなわち溶解することがない。そのため、上記特許文献４に記載された第１の電流値を流す工程により、シード膜の表面に付着した付着物を除去することはできない。
In the technique described in
このように、シード膜の表面から有機物などの付着物を容易に除去することができず、形成された配線に不良が発生するおそれがあり、半導体装置の性能を向上させることができない。 As described above, deposits such as organic substances cannot be easily removed from the surface of the seed film, and the formed wiring may be defective, and the performance of the semiconductor device cannot be improved.
あるいは、めっき液に添加剤を添加し、添加される添加剤の濃度を調整することで、配線溝を埋め込む配線の埋め込み性を向上させることも考えられる。しかし、添加剤の濃度を調整することで導体膜の埋め込み性を向上させる場合、添加剤の原料コストが高いため、半導体装置の製造コストが高くなるおそれがある。 Alternatively, it is conceivable to improve the embedding property of the wiring for embedding the wiring groove by adding an additive to the plating solution and adjusting the concentration of the added additive. However, in the case where the embeddability of the conductor film is improved by adjusting the concentration of the additive, the raw material cost of the additive is high, which may increase the manufacturing cost of the semiconductor device.
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態１の半導体装置の製造方法によれば、半導体基板上の絶縁膜に形成された配線溝内に、Ｃｕを主成分とするシード膜を形成した後、半導体基板をめっき液に浸漬し、シード膜を電極として電流を流す（図１８のステップＳ１１）。次いで、電流を減少させる（図１８のステップＳ１２）。その後、電流を増加させ、シード膜上に、Ｃｕを主成分とする主導体膜をめっき法により形成する（図１８のステップＳ１４）。
<Main features and effects of the present embodiment>
On the other hand, according to the manufacturing method of the semiconductor device of the first embodiment, after forming a seed film mainly composed of Cu in the wiring groove formed in the insulating film on the semiconductor substrate, the semiconductor substrate is plated with the plating solution. Then, a current is passed using the seed film as an electrode (step S11 in FIG. 18). Next, the current is decreased (step S12 in FIG. 18). Thereafter, the current is increased, and a main conductor film containing Cu as a main component is formed on the seed film by plating (step S14 in FIG. 18).
この電流を減少させる工程（ステップＳ１２）において、シード膜がめっき液に溶解する溶解速度と、シード膜上にめっき法により膜が成膜される成膜速度がほぼ等しくなる。つまり、シード膜の表層を溶解させる工程と、シード膜上にめっき法による表層を成膜する工程とを繰り返し行う。これにより、シード膜の膜厚を一定に保持しつつ、シード膜の表面に付着した有機物などの付着物を除去することができ、シード膜の表面を清浄化することができる。そして、その後、シード膜上に主導体膜をめっき法により形成する工程において、シード膜の表面のめっき液に対する濡れ性が低下することを防止することができる。そのため、主導体膜を形成する際に、配線溝の中央部に空隙すなわちボイドが発生することを防止または抑制することができ、主導体膜およびシード膜を熱処理した後に配線溝に空隙すなわち側壁抜けが発生することを防止または抑制することができる。したがって、形成された配線に発生する不良を低減することができ、半導体装置の性能を向上させることができる。 In the step of reducing the current (step S12), the dissolution rate at which the seed film is dissolved in the plating solution is substantially equal to the deposition rate at which the film is formed on the seed film by plating. That is, the step of dissolving the surface layer of the seed film and the step of forming a surface layer by plating on the seed film are repeated. Thereby, while maintaining the film thickness of the seed film constant, deposits such as organic substances adhering to the surface of the seed film can be removed, and the surface of the seed film can be cleaned. Then, in the step of forming the main conductor film on the seed film by plating, it is possible to prevent the wettability of the surface of the seed film with respect to the plating solution from decreasing. Therefore, when the main conductor film is formed, it is possible to prevent or suppress the generation of voids or voids in the central portion of the wiring groove. Can be prevented or suppressed. Therefore, defects generated in the formed wiring can be reduced and the performance of the semiconductor device can be improved.
また、本実施の形態１によれば、めっき液に添加剤を添加して配線の埋め込み性を向上させる方法に比べ、めっき液に原料コストの高い添加剤を添加する必要がないので、半導体装置の製造コストを低減することができる。 Further, according to the first embodiment, it is not necessary to add an additive with a high raw material cost to the plating solution, compared with a method of improving the embedding property of wiring by adding an additive to the plating solution. The manufacturing cost can be reduced.
次に、図２９〜図３１を参照し、清浄化工程における電流密度および電気量、ならびに、清浄化工程を行う時間の好適な範囲について説明する。 Next, with reference to FIG. 29 to FIG. 31, a preferable range of the current density and the amount of electricity in the cleaning process and the time for performing the cleaning process will be described.
図２９は、欠陥密度について、清浄化工程における電流密度の依存性を示すグラフである。図２９は、清浄化工程を行う時間を一定として、電流密度を変化させた場合についての、電流密度の依存性を示す。図２９に示す例では、清浄化工程を行う時間を６０秒としている。 FIG. 29 is a graph showing the dependence of the current density in the cleaning process on the defect density. FIG. 29 shows the dependency of the current density when the current density is changed with the time for performing the cleaning process constant. In the example shown in FIG. 29, the cleaning process is performed for 60 seconds.
なお、図２９〜図３１に示す欠陥密度は、直径が３００ｍｍφのウェハに対してめっき工程を行った後、ウェハの表面を例えばＳＥＭ（Scanning Electron Microscope）を用いて観察することにより、単位面積当たりの欠陥の数を求めたものである。また、図２９〜図３１に示す欠陥密度は、求められる欠陥の数の精度を高めるため、めっき工程によるめっき処理を行った後、熱処理を行う前のウェハについて、配線溝の中央部に発生した空隙すなわちボイドとしての欠陥の数を単位面積当たりで求めたものである。 The defect density shown in FIGS. 29 to 31 is obtained by performing the plating process on a wafer having a diameter of 300 mmφ, and then observing the surface of the wafer using, for example, an SEM (Scanning Electron Microscope). This is the number of defects. In addition, the defect density shown in FIGS. 29 to 31 is generated at the center of the wiring groove in the wafer before the heat treatment after the plating process by the plating process in order to increase the accuracy of the required number of defects. The number of defects as voids or voids is obtained per unit area.
図２９に示すように、電流ＣＲ２の電流密度が０．０４Ａ／ｄｍ２を超える場合、欠陥密度が著しく増加する。これは、電流ＣＲ２の電流密度が０．０４Ａ／ｄｍ２を超える場合、例えばシード膜上にめっき法により膜が成膜される成膜速度が、シード膜の溶解速度に比べかなり大きくなり、シード膜の表面に付着している付着物が除去されていない状態でシード膜の表面に膜が成膜されるためと考えられる。したがって、ステップＳ１２において、好適には、電流ＣＲ２の電流密度を０．０４Ａ／ｄｍ２以下とすることができる。これにより、めっき法による成膜速度が、シード膜の溶解速度に比べそれほど大きくならず、シード膜の表面に付着している付着物を除去することができるため、欠陥密度が著しく増加することを防止または抑制することができる。 As shown in FIG. 29, when the current density of the current CR2 exceeds 0.04 A / dm 2 , the defect density significantly increases. This is because, when the current density of the current CR2 exceeds 0.04 A / dm 2 , for example, the deposition rate at which the film is formed on the seed film by plating is considerably higher than the dissolution rate of the seed film. This is presumably because the film is formed on the surface of the seed film in a state where the deposits attached to the surface of the film are not removed. Therefore, in step S12, preferably, the current density of the current CR2 can be set to 0.04 A / dm 2 or less. As a result, the deposition rate by the plating method is not so high as compared with the dissolution rate of the seed film, and the deposits adhering to the surface of the seed film can be removed, so that the defect density is remarkably increased. Can be prevented or suppressed.
また、電流ＣＲ２の電流密度が０．０３Ａ／ｄｍ２未満の場合、シード膜上にめっき法により膜が成膜される成膜速度がシード膜の溶解速度よりも小さくなるので、ステップＳ１２において、シード膜が溶解して除去されるおそれがある。したがって、ステップＳ１２において、好適には、電流ＣＲ２の電流密度を０．０３Ａ／ｄｍ２以上とすることができる。これにより、めっき法による成膜速度がシード膜の溶解速度よりも小さくならないので、シード膜が溶解して除去されることを防止または抑制することができる。 In addition, when the current density of the current CR2 is less than 0.03 A / dm 2, the deposition rate at which the film is formed on the seed film by the plating method is smaller than the dissolution rate of the seed film. The seed film may be dissolved and removed. Therefore, in step S12, preferably, the current density of the current CR2 can be set to 0.03 A / dm 2 or more. Thereby, since the film formation rate by the plating method does not become smaller than the dissolution rate of the seed film, it is possible to prevent or suppress the seed film from being dissolved and removed.
なお、ウェハの表面のうち平坦な部分に形成されたシード膜の溶解速度と、めっき法による成膜速度とが等しくなる電流密度を求めたところ、０．００３〜０．００４Ａ／ｄｍ２であった。ウェハの表面のうち平坦でない部分すなわち配線溝内に形成されたシード膜については、ウェハの表面がシード膜により被覆されている状態、すなわちカバレッジの状態の影響を受け、めっき法による成膜速度に対するシード膜の溶解速度の比が、大きくなる方向にずれやすいと考えられる。したがって、好適な電流密度である０．０３〜０．０４Ａ／ｄｍ２の範囲が、上記したウェハの表面のうち平坦な部分に形成されたシード膜の溶解速度とめっき法による成膜速度とが等しくなる電流密度として求められた０．００３〜０．００４Ａ／ｄｍ２の値よりも大きくなると考えられる。 The current density at which the dissolution rate of the seed film formed on the flat portion of the wafer surface and the deposition rate by the plating method were found to be 0.003 to 0.004 A / dm 2. It was. For the seed film formed in the wiring groove, which is not flat on the surface of the wafer, the surface of the wafer is affected by the state of the seed film, that is, the coverage state, and the film formation rate by the plating method is affected. It is considered that the ratio of the dissolution rate of the seed film tends to shift in the increasing direction. Therefore, the range of 0.03 to 0.04 A / dm 2 which is a suitable current density is such that the dissolution rate of the seed film formed on the flat portion of the surface of the wafer and the deposition rate by the plating method are as follows. It is considered that it becomes larger than the value of 0.003 to 0.004 A / dm 2 obtained as the equal current density.
図３０は、欠陥密度について、清浄化工程における電気量の依存性を示すグラフである。図３０に示す例では、清浄化工程を行う時間を１０〜６０秒としている。 FIG. 30 is a graph showing the dependence of the amount of electricity in the cleaning process on the defect density. In the example shown in FIG. 30, the time for performing the cleaning step is 10 to 60 seconds.
図３０に示すように、めっき液に浸漬されているシード膜を電極として流れる電気量が３０Ｃ未満の場合、欠陥密度が著しく増加する。これは、シード膜を電極として流れる電気量が３０Ｃ未満の場合、例えばシード膜の表面に付着している付着物が十分に除去されていないためと考えられる。したがって、ステップＳ１２において、好適には、シード膜を電極として流れる電気量が３０Ｃ以上になるように、電流ＣＲ２を流すことができる。これにより、シード膜の表面に付着している付着物が十分に除去されるため、欠陥密度が著しく増加することを防止または抑制することができる。 As shown in FIG. 30, when the amount of electricity flowing using the seed film immersed in the plating solution as an electrode is less than 30C, the defect density is remarkably increased. This is thought to be because, for example, when the amount of electricity flowing using the seed film as an electrode is less than 30 C, the deposits adhering to the surface of the seed film are not sufficiently removed. Therefore, in step S12, the current CR2 can be flowed so that the amount of electricity flowing using the seed film as an electrode is preferably 30 C or more. Thereby, since the deposit | attachment adhering to the surface of a seed film | membrane is fully removed, it can prevent or suppress that a defect density increases remarkably.
また、図３０に示すように、めっき液に浸漬されているシード膜を電極として流れる電気量が５０Ｃを超える場合、欠陥密度が著しく増加する。これは、電気量が５０Ｃを超える場合、例えばめっき法による成膜速度がシード膜の溶解速度よりもかなり大きくなり、シード膜の表面に付着している付着物を除去することができないためと考えられる。したがって、ステップＳ１２において、好適には、電気量が５０Ｃ以下になるように、電流ＣＲ２を流すことができる。これにより、めっき法による成膜速度が、シード膜の溶解速度に比べそれほど大きくならず、シード膜の表面に付着している付着物を除去することができるため、欠陥密度が著しく増加することを防止または抑制することができる。 As shown in FIG. 30, when the amount of electricity flowing using the seed film immersed in the plating solution as an electrode exceeds 50C, the defect density increases remarkably. This is considered to be because, when the amount of electricity exceeds 50 C, for example, the deposition rate by the plating method is considerably higher than the dissolution rate of the seed film, and the deposits attached to the surface of the seed film cannot be removed. It is done. Therefore, in step S12, the current CR2 can be flowed so that the amount of electricity is preferably 50 C or less. As a result, the deposition rate by the plating method is not so high as compared with the dissolution rate of the seed film, and the deposits adhering to the surface of the seed film can be removed, so that the defect density is remarkably increased. Can be prevented or suppressed.
なお、前述したように、上記の電気量の好適な範囲である３０〜５０Ｃは、例えば、ウェハに形成されたシード膜の表面積を１×１０１１μｍ２としたとき、単位面積当たりで３〜５Ｃ／ｄｍ２となる。
Note that, as described above, 30～50C a preferred range of the quantity of electricity, for example, when the surface area of the seed film formed on a wafer with 1 × 10 11
図３１は、欠陥密度について、清浄化工程を行う時間の依存性を示すグラフである。図３１は、電流密度を一定とした場合についての、清浄化工程を行う時間の依存性を示す。図３１に示す例では、電流密度を０．０４Ａ／ｄｍ２としている。 FIG. 31 is a graph showing the dependence of the cleaning time on the defect density. FIG. 31 shows the dependence of the cleaning process on the time when the current density is constant. In the example shown in FIG. 31, the current density is 0.04 A / dm 2 .
図３１に示すように、清浄化工程を行う時間が３０秒未満の場合、欠陥密度が著しく増加する。これは、清浄化工程を行う時間が３０秒未満の場合、例えばシード膜の表面に付着している付着物が十分に除去されていないためと考えられる。したがって、ステップＳ１２において、好適には、清浄化工程を行う時間を３０秒以上とすることができる。これにより、シード膜の表面に付着している付着物が十分に除去されるため、欠陥密度が著しく増加することを防止または抑制することができる。 As shown in FIG. 31, when the time for performing the cleaning process is less than 30 seconds, the defect density is remarkably increased. This is considered to be because, for example, when the time for performing the cleaning process is less than 30 seconds, the deposits adhering to the surface of the seed film are not sufficiently removed. Therefore, in step S12, the time for performing the cleaning process can be preferably 30 seconds or longer. Thereby, since the deposit | attachment adhering to the surface of a seed film | membrane is fully removed, it can prevent or suppress that a defect density increases remarkably.
また、図３１では図示を省略するが、清浄化工程を行う時間が８０秒を超える場合、欠陥密度は小さいものの、清浄化工程を行う時間が増加するために、単位時間当たりのウェハの処理枚数、すなわちスループットが低下する。したがって、ステップＳ１２において、好適には、清浄化工程を行う時間を８０秒以下とすることができる。これにより、シード膜の表面に付着している付着物を十分に除去しつつ、スループットが低下することを防止または抑制することができる。 Further, although not shown in FIG. 31, when the time for performing the cleaning process exceeds 80 seconds, the defect density is small, but the time for performing the cleaning process increases, so the number of wafers processed per unit time increases. That is, the throughput decreases. Therefore, in step S12, the time for performing the cleaning process can be preferably set to 80 seconds or less. As a result, it is possible to prevent or suppress a decrease in throughput while sufficiently removing deposits adhering to the surface of the seed film.
本実施の形態１における実施例を実施例１とし、実施例１のめっき工程を行ったウェハにおける欠陥密度、および、上記した比較例１のめっき工程を行ったウェハにおける欠陥密度を測定した。その結果、配線Ｍ１については、比較例１における欠陥密度は５．６８個／ｃｍ２であり、実施例１における欠陥密度は１．６８個／ｃｍ２であり、実施例１における欠陥密度は比較例１における欠陥密度の０．３０倍に減少した。また、配線Ｍ２については、比較例１における欠陥密度は１．３９個／ｃｍ２であり、実施例１における欠陥密度は０．４１１個／ｃｍ２であり、実施例１における欠陥密度は比較例１における欠陥密度の０．３０倍に減少した。その他、欠陥密度のデータの記載は省略するが、実施例１における欠陥密度が比較例１における欠陥密度の０．２０倍まで減少した例、および、０．３３倍まで減少した例があった。したがって、本実施の形態１の半導体装置の製造方法を行うことで、比較例１の半導体装置の製造方法を行う場合に比べ、欠陥密度を５分の１以上３分の１以下に低減することができる。
The example in this
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
例えば、本実施の形態１は、半導体基板をめっき液に浸漬し、シード膜を電極として電流を流した後、電流を減少させる工程を、Ｃｕを主成分とするシード膜上にＣｕを主成分とする主導体膜をめっき法により形成する工程に適用する例について説明した。しかし、本実施の形態１は、上記した電流を減少させる工程を、Ｃｕを主成分とするシード膜上にＣｕを主成分とする主導体膜をめっき法により形成する工程に適用する場合に限られない。したがって、本実施の形態１は、半導体基板をめっき液に浸漬し、シード膜を電極として電流を流した後、電流を減少させる工程を、各種のシード膜上に各種の主導体膜をめっき法により形成する工程に適用することが可能である。 For example, in the first embodiment, the step of immersing the semiconductor substrate in the plating solution, causing the current to flow using the seed film as an electrode, and then reducing the current is performed on the seed film containing Cu as the main component. An example in which the main conductor film is applied to the step of forming by plating is described. However, the first embodiment is limited to the case where the above-described step of reducing current is applied to a step of forming a main conductor film containing Cu as a main component on a seed film containing Cu as a main component by a plating method. I can't. Therefore, in the first embodiment, after the semiconductor substrate is immersed in a plating solution and a current is passed using the seed film as an electrode, the current is reduced, and various main conductor films are plated on the various seed films. It is possible to apply to the process of forming.
１ 第１層間絶縁膜
２、３、７、８ バリア導体膜
４、９ 主導体膜
４ａ、９ａ シード膜
５、１０ ライナー膜
６ 第２層間絶縁膜
１１ めっき処理セル
１２ めっき液
１３ 外槽
１４ 内槽
１５ 支持アーム
１６ シール材
１７ 電極部
１８ 対向電極
１９ 直流電源
２０ 供給管
２１ 噴出ノズル
２２ 排出管
２３ めっき液タンク
２４ 循環フィルタ
２５ フィルタ
２６ 整流板
２７ 付着物
２８、２９ 表層
３１ ボイド
ＡＲ１ 領域
ＢＭ バリア膜
Ｃｈ コンタクトホール
Ｃｐ コンタクトプラグ
ＣＲ０〜ＣＲ４ 電流
Ｇ１、Ｇ２ 配線溝（溝部）
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
Ｉｆ 絶縁膜
Ｉｓ、Ｓｆ ストッパ絶縁膜
Ｍ１、Ｍ２ 配線
Ｑｎ ＭＩＳＦＥＴ
ＳＢ 半導体基板
ＳＤ ソース・ドレイン領域
ＳＩＬ シリサイド層
ＳＷ サイドウォール
Ｖ２ ビアホール（溝部）
Ｗｆ ウェハ
DESCRIPTION OF
GE gate electrode GI gate insulating film If insulating film Is, Sf stopper insulating film M1, M2 wiring Qn MISFET
SB Semiconductor substrate SD Source / drain region SIL Silicide layer SW Side wall V2 Via hole (groove)
Wf wafer
Claims (9)
（ｂ）前記半導体基板上に絶縁膜を形成する工程、
（ｃ）前記絶縁膜に溝部を形成する工程、
（ｄ）前記溝部内および前記絶縁膜上に、銅を主成分とする第１導体膜を形成する工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板をめっき液に浸漬し、前記めっき液に浸漬されている前記第１導体膜を電極として第１電流を流す工程、
（ｆ）前記（ｅ）工程の後、前記めっき液に浸漬されている前記第１導体膜を電極として、前記第１電流よりも小さい第２電流を流し、前記第１導体膜の表面を清浄化する工程、
（ｇ）前記（ｆ）工程の後、前記めっき液に浸漬されている前記第１導体膜を電極として、前記第１電流よりも大きい第３電流を流し、前記第１導体膜上に、銅を主成分とする第２導体膜をめっき法により形成し、前記第２導体膜によって前記溝部内を埋め込む工程、
（ｈ）前記（ｇ）工程の後、前記絶縁膜上の前記第２導体膜および前記第１導体膜を除去し、前記溝部内に、前記第２導体膜を含む配線を形成する工程、
を有する、半導体装置の製造方法。 (A) a step of preparing a semiconductor substrate;
(B) forming an insulating film on the semiconductor substrate;
(C) forming a groove in the insulating film;
(D) forming a first conductor film containing copper as a main component in the groove and on the insulating film;
(E) After the step (d), the step of immersing the semiconductor substrate in a plating solution and passing a first current using the first conductor film immersed in the plating solution as an electrode;
(F) After the step (e), using the first conductor film immersed in the plating solution as an electrode, a second current smaller than the first current is passed to clean the surface of the first conductor film. Process
(G) After the step (f), using the first conductor film immersed in the plating solution as an electrode, a third current larger than the first current is allowed to flow, and copper is formed on the first conductor film. Forming a second conductor film containing as a main component by a plating method and filling the groove with the second conductor film;
(H) After the step (g), the step of removing the second conductor film and the first conductor film on the insulating film and forming a wiring including the second conductor film in the groove portion;
A method for manufacturing a semiconductor device, comprising:
（ｉ）前記（ｆ）工程の後、前記（ｇ）工程の前に、前記めっき液に浸漬されている前記第１導体膜を電極として、前記第２電流よりも大きく、かつ、前記第３電流よりも小さい第４電流を流す工程、
を有する、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
(I) After the step (f) and before the step (g), the first conductor film immersed in the plating solution is used as an electrode and is larger than the second current and the third Flowing a fourth current smaller than the current;
A method for manufacturing a semiconductor device, comprising:
前記（ｅ）工程において、前記半導体基板が前記めっき液に着液した時に、前記第１導体膜を電極として、前記第１電流よりも大きい第５電流が流れ、前記第５電流が流れた後、前記第１電流が流れる、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
In the step (e), when the semiconductor substrate is deposited on the plating solution, a fifth current larger than the first current flows and the fifth current flows using the first conductor film as an electrode. A method for manufacturing a semiconductor device, wherein the first current flows.
前記（ｆ）工程において、前記第２電流の電流密度が０．０３〜０．０４Ａ／ｄｍ２である、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein in the step (f), the current density of the second current is 0.03 to 0.04 A / dm 2 .
前記（ｆ）工程において、前記めっき液に浸漬されている前記第１導体膜を電極として流れる電気量が３０〜５０Ｃになるように、前記第２電流を流す、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein, in the step (f), the second current is supplied so that an amount of electricity flowing using the first conductor film immersed in the plating solution as an electrode is 30 to 50C.
前記（ｆ）工程において、前記第２電流を流す時間が３０〜８０秒である、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein in the step (f), the second current is passed for 30 to 80 seconds.
前記（ｅ）工程において、前記めっき液中に設けられ、前記めっき液に浸漬されている前記半導体基板と対向する対向電極と、前記第１導体膜との間に前記第１電流を流し、
前記（ｆ）工程において、前記対向電極と前記第１導体膜との間に前記第２電流を流し、
前記（ｇ）工程において、前記対向電極と前記第１導体膜との間に前記第３電流を流す、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
In the step (e), the first current is allowed to flow between the counter electrode provided in the plating solution and facing the semiconductor substrate immersed in the plating solution, and the first conductor film,
In the step (f), the second current is allowed to flow between the counter electrode and the first conductor film,
The method of manufacturing a semiconductor device, wherein in the step (g), the third current is allowed to flow between the counter electrode and the first conductor film.
（ｊ）前記（ｇ）工程の後、前記（ｈ）工程の前に、前記半導体基板を熱処理する工程、
を有する、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
(J) After the step (g) and before the step (h), a step of heat-treating the semiconductor substrate;
A method for manufacturing a semiconductor device, comprising:
（ｋ）前記（ｃ）工程の後、前記（ｄ）工程の前に、前記溝部内および前記絶縁膜上に、銅の拡散を防止するバリア膜を形成する工程、
を有し、
前記（ｄ）工程において、前記バリア膜上に、前記第１導体膜を形成し、
前記（ｈ）工程において、前記絶縁膜上の前記バリア膜を除去する、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
(K) After the step (c), before the step (d), a step of forming a barrier film for preventing diffusion of copper in the groove and on the insulating film;
Have
In the step (d), the first conductor film is formed on the barrier film,
A method of manufacturing a semiconductor device, wherein in the step (h), the barrier film on the insulating film is removed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012269486A JP2014116463A (en) | 2012-12-10 | 2012-12-10 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012269486A JP2014116463A (en) | 2012-12-10 | 2012-12-10 | Method of manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2014116463A true JP2014116463A (en) | 2014-06-26 |
Family
ID=51172167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012269486A Pending JP2014116463A (en) | 2012-12-10 | 2012-12-10 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2014116463A (en) |
-
2012
- 2012-12-10 JP JP2012269486A patent/JP2014116463A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8698318B2 (en) | Superfilled metal contact vias for semiconductor devices | |
| US7189650B2 (en) | Method and apparatus for copper film quality enhancement with two-step deposition | |
| US7837841B2 (en) | Apparatuses for electrochemical deposition, conductive layer, and fabrication methods thereof | |
| US20050227479A1 (en) | Post ECP multi-step anneal/H2 treatment to reduce film impurity | |
| US20060202342A1 (en) | Method to fabricate interconnect structures | |
| TW201636459A (en) | Methods for forming cobalt or nickel interconnects | |
| US8058164B2 (en) | Methods of fabricating electronic devices using direct copper plating | |
| EP1778896A1 (en) | Method of barrier layer surface treatment to enable direct copper plating on barrier metal | |
| US20050272258A1 (en) | Method of manufacturing a semiconductor device and semiconductor device | |
| US7601638B2 (en) | Interconnect metallization method having thermally treated copper plate film with reduced micro-voids | |
| JP2007180496A (en) | Manufacturing method of metallic seed layer | |
| US8652966B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
| JP2010080525A (en) | Method of manufacturing semiconductor device | |
| CN101074485B (en) | Method of manufacturing electronic component | |
| US20060219566A1 (en) | Method for fabricating metal layer | |
| JP5484691B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
| KR20080047541A (en) | Method for forming a capping layer on a semiconductor device | |
| JP2014116463A (en) | Method of manufacturing semiconductor device | |
| JPH11283979A (en) | Manufacture of semiconductor device | |
| JP2008141088A (en) | Method for manufacturing semiconductor device | |
| US20040235297A1 (en) | Reverse electroplating for damascene conductive region formation | |
| US20070151860A1 (en) | Method for forming a copper metal interconnection of a semiconductor device | |
| US20090137115A1 (en) | Method of manufacturing metal interconnection | |
| JP2011249584A (en) | Method of manufacturing semiconductor device | |
| KR100472859B1 (en) | Method of forming a metal line in a semiconductor device |