JP5484691B2

JP5484691B2 - Semiconductor device manufacturing method and semiconductor device

Info

Publication number: JP5484691B2
Application number: JP2008138490A
Authority: JP
Inventors: 晃古谷; 真一朗柿田; 正道工藤
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-05-27
Filing date: 2008-05-27
Publication date: 2014-05-07
Anticipated expiration: 2028-05-27
Also published as: JP2009289828A

Description

本発明は、半導体装置の製造方法および半導体装置に関する。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device.

近年の半導体装置においては、配線での信号伝搬の遅延が素子動作速度を律速している。配線での遅延定数は配線抵抗と配線間容量の積で表される。そのため、配線抵抗を下げて素子動作を高速化するために、比抵抗値の小さい銅を配線材料とする銅配線が用いられるようになっている。 In recent semiconductor devices, the delay of signal propagation in the wiring determines the element operating speed. The delay constant in wiring is represented by the product of wiring resistance and wiring capacitance. Therefore, in order to reduce the wiring resistance and speed up the element operation, copper wiring using copper having a small specific resistance value as a wiring material is used.

銅配線は、ダマシン（damascene）法で形成される。ダマシン法は、以下の手順で行われる。まず、層間絶縁膜等に凹部を形成しておき、凹部内にバリアメタル膜、シード膜を形成する。次いで、シード膜を電解めっきのカソード電極としてめっき処理を行い凹部をめっき膜で埋設する。その後、凹部外に堆積されたバリアメタル膜、シード膜、およびめっき膜を化学機械研磨法（Chemical Mechanical Polishing：ＣＭＰ）で除去する。 The copper wiring is formed by a damascene method. The damascene method is performed according to the following procedure. First, a recess is formed in an interlayer insulating film or the like, and a barrier metal film and a seed film are formed in the recess. Next, a plating process is performed using the seed film as a cathode electrode for electrolytic plating, and the recess is filled with the plating film. Thereafter, the barrier metal film, seed film, and plating film deposited outside the recess are removed by chemical mechanical polishing (CMP).

ところで、このようなめっき処理を行う際には、凹部がめっき膜で埋設されるように、めっき液に、凹部底部からめっき膜を成長させるボトムアップ成長を促進する添加剤を導入することが行われている。しかし、このような添加剤を加えた場合、先にめっき膜が埋設される微細な凹部上でのめっき膜の膜厚が厚くなり、膜厚差が生じるという問題があった。このような膜厚差が生じるのを防ぐために、微細な凹部がめっき膜で埋設された後に、めっき膜表面の添加剤を除去する技術が開発されている。 By the way, when performing such a plating process, an additive that promotes bottom-up growth for growing a plating film from the bottom of the recess is introduced into the plating solution so that the recess is filled with the plating film. It has been broken. However, when such an additive is added, there is a problem in that the thickness of the plating film on the fine recess in which the plating film is first embedded becomes thick, resulting in a difference in film thickness. In order to prevent such a difference in film thickness, a technique for removing an additive on the surface of the plating film has been developed after a fine recess is embedded in the plating film.

特許文献１（特開２００３−２６８５９０号公報）には、凹部が設けられた被処理体の被成膜面上に金属膜を形成せしめるめっき方法であって、被処理体を金属イオンおよび所定の添加剤が含有されてなるめっき液中に浸漬し、電解めっき法により凹部の内部を金属で埋設するボトムアップフィル工程と、凹部の埋め込みが終了した後に、凹部の近傍に存在する所定の添加剤の少なくとも一部を被成膜面上から除去する添加剤除去工程と、所定の添加剤の少なくとも一部が除去された被成膜面上に、電解めっき法により金属を堆積せしめるフィールド成膜工程と、を含むめっき方法が記載されている。これにより、オーバープレーティングの発生を防止できるとされている。 Patent Document 1 (Japanese Patent Laid-Open No. 2003-268590) discloses a plating method for forming a metal film on a film formation surface of an object to be processed provided with a recess, in which the object to be processed is a metal ion and a predetermined amount. A bottom-up fill process in which the inside of the recess is filled with metal by electrolytic plating and immersed in a plating solution containing the additive, and a predetermined additive that exists in the vicinity of the recess after the recess is filled Additive removal process for removing at least a part of the film from the film formation surface, and a field film formation process for depositing metal by electrolytic plating on the film formation surface from which at least a part of the predetermined additive has been removed And a plating method including: As a result, the occurrence of overplating can be prevented.

特許文献２（特開２００４−２７００２８号公報）には、銅めっきの電流ステップを、めっきを成長させる方向とは逆の方向にのみ電流を流すステップを１ステップのみ有するように銅めっきを実施する技術が記載されている。これにより、配線の密な所にめっきの盛り上がりが生じて、ＣＭＰ研磨時間の増大によるコストアップ、ディシング、エロージョン等が起こるのを防止することができるとされている。 In Patent Document 2 (Japanese Patent Laid-Open No. 2004-270028), copper plating is performed so that the current step of copper plating has only one step of flowing current only in the direction opposite to the direction in which plating is grown. The technology is described. As a result, it is possible to prevent plating from rising in dense wiring areas and increasing costs, dishing, erosion, and the like due to an increase in CMP polishing time.

特許文献３（特開２００４−１５８８９７号公報）には、収容箇所（凹部）内に銅組成を付着してから銅の導電体内に耐エレクトロマイグレーション特性を改善する、たとえばＣ、Ｏ、Ｃｌ、Ｓ、Ｎ等の不純物を添加する技術が記載されている。
特許文献４（特開平１１−４５８８７号公報）には、シード層をＣＶＤまたはＰＶＤで付着し、電気めっきする技術が記載されている。
特開２００３−２６８５９０号公報特開２００４−２７００２８号公報特開２００４−１５８８９７号公報特開平１１−４５８８７号公報 In Patent Document 3 (Japanese Patent Application Laid-Open No. 2004-158897), a copper composition is deposited in a receiving portion (concave portion) and then the electromigration resistance is improved in the copper conductor, for example, C, O, Cl, S , N and other techniques for adding impurities are described.
Patent Document 4 (Japanese Patent Laid-Open No. 11-45887) describes a technique in which a seed layer is deposited by CVD or PVD and electroplated.
JP 2003-268590 A JP 2004-270028 A JP 2004-158897 A Japanese Patent Laid-Open No. 11-45887

しかし、本発明者らは、特許文献１や特許文献２に記載されたように、添加剤を除去する処理を行った場合に、幅の広い低アスペクトパターンにおいて、ＣＭＰ後にめっき膜中に欠陥が発生しやすいということを見出した。 However, as described in Patent Document 1 and Patent Document 2, the present inventors, when performing a process for removing the additive, have a defect in the plating film after CMP in a wide low aspect pattern. We found that it is easy to occur.

本発明によれば、
少なくとも第１の凹部と、前記第１の凹部よりもアスペクト比の低い第２の凹部とが形成された絶縁膜上にシード膜を形成し、ボトムアップ成長を促進する添加剤を含むめっき液を用いた電解めっき法により、前記第１の凹部および前記第２の凹部をめっき膜で埋設する工程を含む半導体装置の製造方法であって、
前記めっき膜で埋設する工程は、
めっき膜を成長させる方向に電流を流して、少なくとも前記第１の凹部および前記第２の凹部が形成された領域を含む前記シード膜上にめっき膜を成長させて前記第１の凹部を前記めっき膜で埋設する第１のめっき膜成長ステップと、
前記第１のめっき膜成長ステップと同じ方向に電流を流して、少なくとも前記第１の凹部および前記第２の凹部が形成された領域を含む前記シード膜上にめっき膜を成長させて前記第２の凹部を前記めっき膜で埋設する第２のめっき膜成長ステップと、
前記第１のめっき膜成長ステップと前記第２のめっき膜成長ステップとの間に、前記めっき膜を成長させる方向とは逆の方向に電流を流す逆バイアスステップと、
前記逆バイアスステップの後、前記第２のめっき膜成長ステップの前に、前記第１のめっき膜成長ステップと同じ方向に、前記第２のめっき膜成長ステップよりも低い電流量で電流を流して、少なくとも前記第１の凹部および前記第２の凹部が形成された領域を含む前記シード膜上にめっき膜を成長させるスローステップと、
を含むことを特徴とする半導体装置の製造方法が提供される。 According to the present invention,
A plating solution containing an additive that forms a seed film on an insulating film in which at least a first recess and a second recess having an aspect ratio lower than that of the first recess is formed, and promotes bottom-up growth. A method of manufacturing a semiconductor device including a step of embedding the first recess and the second recess with a plating film by an electrolytic plating method used,
The step of embedding with the plating film includes:
A current is passed in the direction in which the plating film is grown, and a plating film is grown on the seed film including at least the region where the first recess and the second recess are formed, and the first recess is plated. A first plating film growth step embedded in the film;
A current is passed in the same direction as the first plating film growth step to grow a plating film on the seed film including at least the region where the first recess and the second recess are formed. A second plating film growth step of burying the recess of the plating film with the plating film,
A reverse bias step of passing a current in a direction opposite to a direction in which the plating film is grown between the first plating film growth step and the second plating film growth step;
After the reverse bias step and before the second plating film growth step, a current is passed in the same direction as the first plating film growth step with a current amount lower than that of the second plating film growth step. A slow step of growing a plating film on the seed film including at least the region where the first recess and the second recess are formed;
A method for manufacturing a semiconductor device is provided.

本発明によれば、
半導体基板上に形成された絶縁膜と、
前記絶縁膜中に埋め込まれた第１のめっき配線と、
前記絶縁膜中に埋め込まれるとともに、断面形状において前記第１のめっき配線よりもアスペクト比が小さい第２のめっき配線と、
を少なくとも含む半導体装置であって、
前記第１のめっき配線および前記第２のめっき配線は、ボトムアップ成長を促進する添加剤を含有し、
前記第２のめっき配線において、前記添加剤は、前記絶縁膜側から前記第２のめっき配線の表面に向かう積層方向において、他の領域よりも濃度が高い少なくとも一つのピークを含む山形の濃度分布を有し、当該山形の濃度分布は、前記表面に向かう傾きの方が前記絶縁膜側に向かう傾きよりも小さい非対称形状を有することを特徴とする半導体装置が提供される。 According to the present invention,
An insulating film formed on the semiconductor substrate;
A first plated wiring embedded in the insulating film;
A second plating wiring embedded in the insulating film and having a smaller aspect ratio than the first plating wiring in a cross-sectional shape;
A semiconductor device including at least
The first plated wiring and the second plated wiring contain an additive that promotes bottom-up growth,
In the second plated wiring, the additive has a mountain-shaped concentration distribution including at least one peak having a higher concentration than other regions in the stacking direction from the insulating film side toward the surface of the second plated wiring. And the concentration distribution of the mountain shape has an asymmetric shape in which the inclination toward the surface is smaller than the inclination toward the insulating film.

本発明者らは、上記のような、添加剤を除去する処理を行った場合に、幅の広い低アスペクトパターン、すなわち第２の凹部において、ＣＭＰ後にめっき膜中に欠陥が発生しやすいという課題が生じるのは、以下のようなメカニズムによるものではないかと考えた。 The present inventors have a problem that, when the treatment for removing the additive as described above is performed, defects are likely to occur in the plating film after CMP in the wide low aspect pattern, that is, the second recess. We thought that the occurrence of this was due to the following mechanism.

めっき膜成膜速度が速いと、めっき液中の添加剤は、被めっき面へあまり吸着しない。めっき膜成膜速度は電流量に比例するため、電流量が高いほど添加剤が被めっき面に吸着しなくなる。特許文献１や特許文献２に記載されたように、逆バイアスを印加する等して添加剤を除去した後に、すぐに高い電流量でのめっき処理を行うと、めっき膜表面にほとんど添加剤が吸着しないままめっき膜が形成される。そのため、最初のめっき膜成長ステップで埋め込まれなかった低アスペクトパターンにおいて、ボトムアップ成長が阻害されてめっき膜が埋め込まれず、めっき膜中に欠陥が発生すると考えられる。 When the plating film forming speed is high, the additive in the plating solution is not so adsorbed on the surface to be plated. Since the plating film deposition rate is proportional to the amount of current, the higher the amount of current, the more the additive is not adsorbed on the surface to be plated. As described in Patent Document 1 and Patent Document 2, after removing the additive by applying a reverse bias or the like, and immediately after plating with a high current amount, almost the additive is present on the surface of the plating film. A plating film is formed without adsorbing. For this reason, in the low aspect pattern that was not embedded in the initial plating film growth step, bottom-up growth is hindered and the plating film is not embedded, and it is considered that defects occur in the plating film.

本発明の半導体装置の製造方法によれば、逆バイアスステップの後、電流量の高い第２のめっき膜成長ステップの前に、電流量の低いスローステップを行うため、被めっき面に添加剤が均等に多量に吸着する。これにより、逆バイアスステップを行うことによりめっき膜の平坦性を良好にすることができるとともに、第２の凹部内でめっき膜がボトムアップ成長するようにできるので、第２の凹部内のめっき膜の欠陥の配線を防ぐこともできる。 According to the semiconductor device manufacturing method of the present invention, after the reverse bias step and before the second plating film growth step having a high current amount, a slow step having a low current amount is performed. Adsorbs a large amount evenly. Thus, the flatness of the plating film can be improved by performing the reverse bias step, and the plating film can be grown from the bottom up in the second recess, so that the plating film in the second recess can be obtained. It is also possible to prevent defective wiring.

なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。 It should be noted that any combination of the above-described constituent elements and a conversion of the expression of the present invention between a method, an apparatus, and the like are also effective as an aspect of the present invention.

本発明によれば、めっき膜の平坦性を保ちつつ、太幅配線におけるめっき膜の膜質を良好に保つことができる。 ADVANTAGE OF THE INVENTION According to this invention, the film quality of the plating film in a wide wiring can be kept favorable, maintaining the flatness of a plating film.

以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.

図１は、本実施の形態における半導体装置の製造手順を示すフローチャートである。
本実施の形態における半導体装置の製造方法は、少なくとも第１の凹部と、第１の凹部よりもアスペクト比の低い第２の凹部とが形成された絶縁膜上にシード膜を形成し、ボトムアップ成長を促進する添加剤を含むめっき液を用いた電解めっき法により、第１の凹部および第２の凹部をめっき膜で埋設する工程を含む。ここで、絶縁膜は、基板上に形成される。 FIG. 1 is a flowchart showing a manufacturing procedure of a semiconductor device according to the present embodiment.
In the method of manufacturing a semiconductor device according to the present embodiment, a seed film is formed on an insulating film in which at least a first recess and a second recess having an aspect ratio lower than that of the first recess are formed. A step of embedding the first recess and the second recess with a plating film by an electroplating method using a plating solution containing an additive that promotes growth; Here, the insulating film is formed on the substrate.

めっき膜で埋設する工程は、シード膜形成ステップ（Ｓ１００）と、めっき膜を成長させる方向（以下、正方向という。）に電流を流して、層間絶縁膜上全面にめっき膜を成長させて細幅凹部（第１の凹部）をめっき膜で埋設する第１のめっき膜成長ステップ（Ｓ１０２）と、正方向に電流を流して、層間絶縁膜上全面にめっき膜を成長させて太幅凹部（第２の凹部）をめっき膜で埋設する第２のめっき膜成長ステップ（Ｓ１０８）と、第１のめっき膜成長ステップと第２のめっき膜成長ステップとの間に、めっき膜を成長させる方向とは逆の方向（以下、逆方向という。）に電流を流す逆バイアスステップ（Ｓ１０４）と、逆バイアスステップの後、第２のめっき膜成長ステップの前に、正方向に、第２のめっき膜成長ステップよりも低い電流量で電流を流して、層間絶縁膜上全面にめっき膜を成長させるスローステップ（Ｓ１０６）とを含む。 The process of embedding with a plating film includes a seed film formation step (S100) and a current flowing in the direction in which the plating film is grown (hereinafter referred to as the positive direction) to grow a plating film on the entire surface of the interlayer insulating film. A first plating film growth step (S102) in which the width recess (first recess) is embedded with a plating film, and a current is allowed to flow in the positive direction to grow the plating film on the entire surface of the interlayer insulating film. A second plating film growth step (S108) in which the second recess) is embedded with the plating film, and a direction in which the plating film is grown between the first plating film growth step and the second plating film growth step; Is a reverse bias step (S104) in which current flows in the reverse direction (hereinafter referred to as reverse direction), and after the reverse bias step and before the second plating film growth step, the second plating film in the forward direction. Lower than growth step By applying a current at a flow rate, including the slow step (S106) and growing a plated film on the interlayer insulating film on the entire surface.

ここで、第２のめっき膜成長ステップは、フィールド成膜工程とも言われ、第２のめっき膜成長ステップにおいて、太幅凹部内がめっき膜で埋め込まれた後、層間絶縁膜上全面にめっき膜が略平坦に堆積される。逆バイアスステップは、めっき膜表面に吸着した添加剤を除去するために行われる。これにより、めっき膜を平坦にすることができる。一方、逆バイアスステップを行った後、すぐに第２のめっき膜成長ステップを行うと、太幅凹部におけるめっき膜の膜質が悪化する。スローステップは、めっき膜表面に均等に添加剤を吸着させるために行う。本実施の形態において、逆バイアスステップとスローステップとを併用することにより、めっき膜の平坦性を保ちつつ、太幅配線におけるめっき膜の膜質を良好に保つことができる。 Here, the second plating film growth step is also referred to as a field film formation process. In the second plating film growth step, after the inside of the wide-width recess is filled with the plating film, the plating film is entirely formed on the interlayer insulating film. Is deposited substantially flat. The reverse bias step is performed to remove the additive adsorbed on the plating film surface. Thereby, a plating film can be made flat. On the other hand, if the second plating film growth step is performed immediately after performing the reverse bias step, the film quality of the plating film in the wide-width concave portion deteriorates. The slow step is performed in order to adsorb the additive evenly on the plating film surface. In the present embodiment, by using the reverse bias step and the slow step together, the film quality of the plating film in the wide wiring can be kept good while maintaining the flatness of the plating film.

図２および図３は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。本実施の形態において、層間絶縁膜１０２に配線を形成する工程を説明する。 2 and 3 are process cross-sectional views illustrating the manufacturing procedure of the semiconductor device 100 according to the present embodiment. In this embodiment mode, a process of forming a wiring in the interlayer insulating film 102 is described.

図示していないが、半導体装置１００は、半導体基板等の基板を含む。半導体基板は、たとえばシリコン基板とすることができる。シリコン基板上には、トランジスタ等の素子（不図示）が形成された構成とすることができる。半導体装置１００は、基板上に形成された層間絶縁膜１０２を含む。ここで、層間絶縁膜１０２には、細幅配線溝１０４ａ（第１の凹部）や太幅配線溝１０４ｂ（第２の凹部）等の凹部が形成されている（図２（ａ））。ここで、凹部の中で、アスペクト比が高い凹部を細幅配線溝１０４ａとし、それ以外の凹部を太幅配線溝１０４ｂとする。ここでは凹部として配線溝を例として示すが、凹部はこれに限られず、コンタクトホール、ビアホール等とすることもできる。 Although not shown, the semiconductor device 100 includes a substrate such as a semiconductor substrate. The semiconductor substrate can be, for example, a silicon substrate. An element (not shown) such as a transistor can be formed on the silicon substrate. Semiconductor device 100 includes an interlayer insulating film 102 formed on a substrate. Here, in the interlayer insulating film 102, recesses such as a narrow wiring groove 104a (first recess) and a wide wiring groove 104b (second recess) are formed (FIG. 2A). Here, of the recesses, the recess having a high aspect ratio is defined as the narrow wiring groove 104a, and the other recess is defined as the thick wiring groove 104b. Here, a wiring groove is shown as an example of the concave portion, but the concave portion is not limited to this, and may be a contact hole, a via hole, or the like.

次に、このような細幅配線溝１０４ａおよび太幅配線溝１０４ｂを導電性材料で埋設する手順を説明する。本実施の形態において、導電性材料は、主として電解めっき法で形成されるめっき膜により構成することができる。 Next, a procedure for embedding the narrow wiring groove 104a and the thick wiring groove 104b with a conductive material will be described. In the present embodiment, the conductive material can be composed of a plating film formed mainly by an electrolytic plating method.

まず、層間絶縁膜１０２上に、バリアメタル膜１０５を形成する。バリアメタル膜は、たとえば、ＴａＮ膜上にＴａ膜が形成された積層膜等とすることができる。つづいて、バリアメタル膜１０５上に、めっき処理時のシードとなるシード膜１０６を形成する（図２（ｂ））。 First, the barrier metal film 105 is formed on the interlayer insulating film 102. The barrier metal film can be, for example, a laminated film in which a Ta film is formed on a TaN film. Subsequently, a seed film 106 serving as a seed at the time of plating is formed on the barrier metal film 105 (FIG. 2B).

シード膜１０６は、たとえば化学気相成長法（Chemical Vapor Deposition：ＣＶＤ）等により形成された銅（Ｃｕ）膜等とすることができる。また、シード膜１０６は、銅を主成分とするとともに、Ｒｕ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ａｇ、Ｔｅ、またはＴｃ等の銅以外の材料を含む構成とすることができる。また、本記実施の形態では、バリアメタル膜１０５を形成し、つづいてバリアメタル膜１０５上にシード膜１０６を形成する例を示しているが、バリアメタル膜１０５をめっきのシードとなるように構成することもできる。この場合、バリアメタル膜１０５は、Ｒｕ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ａｇ、Ｔｅ、またはＴｃ等の材料を主成分として構成することができる。 The seed film 106 may be a copper (Cu) film formed by, for example, chemical vapor deposition (CVD). The seed film 106 can be configured to contain copper as a main component and include materials other than copper such as Ru, Pt, Pd, Rh, Ir, Ag, Te, or Tc. In this embodiment, an example is shown in which the barrier metal film 105 is formed, and then the seed film 106 is formed on the barrier metal film 105. However, the barrier metal film 105 is used as a seed for plating. It can also be configured. In this case, the barrier metal film 105 can be composed mainly of a material such as Ru, Pt, Pd, Rh, Ir, Ag, Te, or Tc.

次いで、シード膜１０６をカソードとして、当該カソードとめっき液中に設けられたアノードとの間にバイアス電圧を印加することにより、凹部をめっき膜で埋設する工程を行う。本実施の形態において、めっき液は、通常の銅配線形成時のめっき膜を形成するのに用いるものと同様とすることができる。めっき液は、たとえば硫酸銅めっき液とすることができる。また、めっき液は、添加剤として、めっき膜のボトムアップ成長を促進する促進剤を含むことができる。促進剤は、Ｃ、Ｏ、Ｃｌ、Ｓ、Ｎ等の不純物を含むことができる。本実施の形態で用いられる促進剤としては、とくに限定されないが、たとえば、有機スルフォン酸ナトリウム等の有機スルフォン酸塩等が挙げられる。これ以外にも、めっき液の添加剤として、他の促進剤（アクセラレータ）、レベラ、およびサプレッサ（抑制剤）が導入されてもよい。 Next, using the seed film 106 as a cathode, a bias voltage is applied between the cathode and an anode provided in the plating solution, thereby performing a step of embedding the concave portion with the plating film. In the present embodiment, the plating solution can be the same as that used to form a plating film during normal copper wiring formation. The plating solution can be, for example, a copper sulfate plating solution. Moreover, the plating solution can contain an accelerator that promotes bottom-up growth of the plating film as an additive. The promoter can include impurities such as C, O, Cl, S, and N. The accelerator used in the present embodiment is not particularly limited, and examples thereof include organic sulfonates such as sodium organic sulfonate. In addition, other accelerators (accelerators), levelers, and suppressors (inhibitors) may be introduced as additives for the plating solution.

本実施の形態において、凹部をめっき膜で埋設する工程は、図１のステップＳ１０２からステップＳ１０８に示したように、正方向に電流を流す第１のめっき膜成長ステップ（ステップＳ１０２）と、逆方向に電流を流す逆バイアスステップ（ステップＳ１０４）と、正方向に電流を流すスローステップ（ステップＳ１０６）と、正方向に、スローステップよりも高い電流量で電流を流す第２のめっき膜成長ステップ（ステップＳ１０８）と、を含む。ここで、電流量の具体例は、たとえば、アノードからカソードへ流れる電流値（Ａ）を被めっき面の表面積で除して規格化した電流密度（Ａ／ｃｍ^２）とすることができる。以下、電流量として、電流密度を用いて説明する。 In the present embodiment, the step of embedding the concave portion with the plating film is the reverse of the first plating film growth step (step S102) in which a current flows in the forward direction, as shown in steps S102 to S108 in FIG. A reverse bias step (step S104) in which current flows in the direction, a slow step (step S106) in which current flows in the positive direction, and a second plating film growth step in which current flows in a positive direction with a higher current amount than the slow step (Step S108). Here, a specific example of the current amount can be, for example, a current density (A / cm ² ) normalized by dividing the current value (A) flowing from the anode to the cathode by the surface area of the surface to be plated. Hereinafter, the current amount will be described using the current density.

まず、第１の電流密度で、細幅配線溝１０４ａを埋設する第１のめっき膜成長ステップを行う（図２(ｃ)、図２（ｄ））。第１のめっき膜成長ステップは、細幅配線溝１０４ａがめっき膜１０８で埋設されるまで行うことができる。なお、第１のめっき膜成長ステップにおいて、電流密度を連続的または段階的に変化させることができる。たとえば、低い電流密度である程度の膜厚のめっき膜を成長させた後、高い電流密度でめっき膜を成長させることができる。 First, a first plating film growth step for burying the narrow wiring groove 104a is performed at the first current density (FIGS. 2C and 2D). The first plating film growth step can be performed until the narrow wiring groove 104a is buried with the plating film. In the first plating film growth step, the current density can be changed continuously or stepwise. For example, after a plating film having a certain thickness is grown at a low current density, the plating film can be grown at a high current density.

次に、第２の電流密度で、逆方向に電流を流す逆バイアスステップを行う。第１のめっき膜成長ステップで細幅配線溝１０４ａをめっき膜１０８で埋設した後には、図２（ｄ）に示すように、細幅配線溝１０４ａ上表面に添加剤１１０が集中的に凝集している。そのため、このままめっき処理を続けると、細幅配線溝１０４ａ上にめっき膜１０８が厚く形成されてしまい、膜厚が不均等になる。本実施の形態において、逆バイアスをかけて、めっき膜１０８表面に吸着した添加剤１１０を除去する。この処理により、めっき膜１０８表面に吸着した添加剤１１０が除去される（図２（ｅ））。これにより、めっき膜１０８の平坦化効果を得ることができる。 Next, a reverse bias step for flowing a current in the reverse direction at the second current density is performed. After the narrow wiring groove 104a is embedded with the plating film 108 in the first plating film growth step, as shown in FIG. 2D, the additive 110 concentrates on the surface of the narrow wiring groove 104a intensively. ing. Therefore, if the plating process is continued as it is, the plating film 108 is formed thickly on the narrow wiring groove 104a, and the film thickness becomes uneven. In this embodiment, a reverse bias is applied to remove the additive 110 adsorbed on the surface of the plating film 108. By this treatment, the additive 110 adsorbed on the surface of the plating film 108 is removed (FIG. 2E). Thereby, the planarization effect of the plating film 108 can be obtained.

その後、第３の電流密度で、正方向に電流を流すスローステップを行う。スローステップでは、この後に行う第２のめっき膜成長ステップよりも低い電流密度で電流を流す。このようなスローステップを設けることにより、添加剤１１０を再びめっき膜１０８表面に吸着させることができる（図３(ａ)）。このとき、添加剤１１０をめっき膜１０８表面に均等に吸着させることができる。なお、このスローステップにより、スローステップを行わない場合と比較し、より多くの添加剤１１０がめっき膜１０８に取り込まれることになる。 Thereafter, a slow step of flowing a current in the positive direction at the third current density is performed. In the slow step, a current is passed at a lower current density than in the second plating film growth step performed thereafter. By providing such a slow step, the additive 110 can be adsorbed again on the surface of the plating film 108 (FIG. 3A). At this time, the additive 110 can be evenly adsorbed on the surface of the plating film 108. In addition, by this slow step, more additive 110 is taken in into the plating film 108 compared with the case where the slow step is not performed.

つづいて、第４の電流密度で、正方向に電流を流す第２のめっき膜成長ステップを行う。第２のめっき膜成長ステップでは、スローステップよりも高い電流密度で電流を流す。また、一般的に、第２のめっき膜成長ステップでは、第１のめっき膜成長ステップよりも高い電流密度で電流を流すことができる。第２のめっき膜成長ステップにおいて、電流密度を高くすることにより、めっき時間の短縮を図ることができる。このとき、スローステップにおいて、めっき膜１０８表面に添加剤１１０が均等に吸着されているので、めっき膜１０８はボトムアップ成長し、太幅配線溝１０４ｂも完全に埋め込まれる（図３(ｂ)、図３(ｃ)）。図３（ｂ）および図３（ｃ）に示すように、スローステップおよびそれに引き続いて行われる第２のめっき膜成長ステップの初期において、めっき膜１０８表面に多量に吸着している添加剤１１０の一部が、めっき膜１０８中に取り込まれる。その結果、太幅配線溝１０４ｂ中のめっき膜１０８中には、添加剤１１０（以下、スローステップに起因してめっき膜１０８中に取り込まれた添加剤１１０を添加剤１１６と言う。）が多く取り込まれる。 Subsequently, a second plating film growth step is performed in which a current is passed in the positive direction at a fourth current density. In the second plating film growth step, a current is passed at a higher current density than in the slow step. In general, in the second plating film growth step, a current can be passed at a higher current density than in the first plating film growth step. In the second plating film growth step, the plating time can be shortened by increasing the current density. At this time, since the additive 110 is evenly adsorbed on the surface of the plating film 108 in the slow step, the plating film 108 grows up from the bottom, and the thick wiring groove 104b is completely embedded (FIG. 3B). FIG. 3 (c)). As shown in FIG. 3B and FIG. 3C, the additive 110 adsorbed in a large amount on the surface of the plating film 108 at the initial stage of the slow step and the subsequent second plating film growth step. A part is taken into the plating film 108. As a result, there are many additives 110 (hereinafter, additive 110 taken into plating film 108 due to the slow step is referred to as additive 116) in plating film 108 in thick wiring groove 104b. It is captured.

本実施の形態において、スローステップを行う前までは、逆バイアスステップは、複数回行ってもよい。一方、本実施の形態において、スローステップと第２のめっき膜成長ステップとの間で、逆バイアスをかける処理は行わない。 In the present embodiment, the reverse bias step may be performed a plurality of times until the slow step is performed. On the other hand, in the present embodiment, a process for applying a reverse bias is not performed between the slow step and the second plating film growth step.

図８は、スローステップを行わなかった場合に、第２のめっき膜成長ステップでめっき膜が成長する様子を示す工程断面図である。
ここで、半導体装置２００の層間絶縁膜２０２、バリアメタル膜２０５、シード膜２０６、めっき膜２０８、および添加剤２１０は、図２および図３に示した半導体装置１００の層間絶縁膜１０２、バリアメタル膜１０５、シード膜１０６、めっき膜１０８、および添加剤１１０と同様の材料により構成することができる。また、太幅配線溝２０４ｂは、太幅配線溝１０４ｂと同様の構成を有する。 FIG. 8 is a process cross-sectional view showing how the plating film grows in the second plating film growth step when the slow step is not performed.
Here, the interlayer insulating film 202, the barrier metal film 205, the seed film 206, the plating film 208, and the additive 210 of the semiconductor device 200 are the same as the interlayer insulating film 102 and the barrier metal of the semiconductor device 100 shown in FIGS. The film 105, the seed film 106, the plating film 108, and the additive 110 can be used for the same material. The thick wiring groove 204b has the same configuration as the thick wiring groove 104b.

スローステップを行わなかった場合、図８（ａ）に示すように、太幅配線溝２０４ｂ内のめっき膜２０８表面に添加剤２１０が充分吸着しないまま、第２のめっき膜成長ステップにおける太幅配線溝２０４ｂの埋め込みが行われる。そのため、太幅配線溝２０４ｂ内で、めっき膜２０８のボトムアップ成長が充分に起こらないという問題が生じる。めっき膜２０８のボトムアップ成長が起こらないと、図８（ｂ）に示したように、太幅配線溝２０４ｂ内がめっき膜２０８で埋め込まれず、凹部２１２が形成されてしまう。 When the slow step is not performed, as shown in FIG. 8A, the thick wiring in the second plating film growth step is performed without sufficiently adsorbing the additive 210 on the surface of the plating film 208 in the thick wiring groove 204b. The groove 204b is embedded. Therefore, there arises a problem that the bottom-up growth of the plating film 208 does not sufficiently occur in the thick wiring groove 204b. If the bottom-up growth of the plating film 208 does not occur, as shown in FIG. 8B, the thick wiring groove 204b is not filled with the plating film 208, and a recess 212 is formed.

一方、本実施の形態において、スローステップを行うことによって、図３（ａ）に示したように、太幅配線溝１０４ｂ内のめっき膜１０８表面にも添加剤１１０が均等に吸着するので、太幅配線溝１０４ｂ内でのめっき膜１０８の成長をボトムアップ成長とすることができ、太幅配線溝１０４ｂ内をめっき膜１０８で埋設することができる。 On the other hand, in the present embodiment, by performing the slow step, as shown in FIG. 3A, the additive 110 is evenly adsorbed on the surface of the plating film 108 in the wide wiring groove 104b. The growth of the plating film 108 in the width wiring groove 104b can be bottom-up growth, and the inside of the thick wiring groove 104b can be filled with the plating film 108.

電解めっき工程の終了後、アニール処理し、ＣＭＰにより、配線溝外部に露出しためっき膜１０８、シード膜１０６、およびバリアメタル膜１０５を除去して平坦化する。これにより、細幅配線溝１０４ａ中に細幅配線１１２（第１のめっき配線）、太幅配線溝１０４ｂ中に太幅配線１１４（第２のめっき配線）をそれぞれ形成することができる（図３（ｄ））。太幅配線１１４は、断面形状において細幅配線１１２よりもアスペクト比が小さい。なお、ここでは、シード膜１０６とめっき膜１０８とを区別して記載しているが、実際は、シード膜１０６とめっき膜１０８とはめっき処理の過程で一体に形成される。図３（ｄ）に示すように、太幅配線１１４のめっき膜中には、スローステップに起因してめっき膜１０８に取り込まれた添加剤１１６が多く存在する領域が形成される。一方、細幅配線１１２は、スローステップの前に既にめっき膜１０８で埋め込まれているので、細幅配線１１２中のめっき膜１０８中にはスローステップに起因する添加剤１１６は取り込まれない。本実施の形態において、細幅配線１１２および太幅配線１１４は、ボトムアップ成長を促進する添加剤１１０を含有し、太幅配線１１４においては、スローステップに起因して取り込まれる添加剤１１６を含むため、細幅配線１１２よりも添加剤１１０（添加剤１１６）の含有量が多い。このような構成とすることにより、太幅配線１１４のエレクトロマイグレーション耐性を高めることができるとともに、太幅配線１１４の表面ではなく、内部に添加剤１１６を導入することにより、太幅配線１１４とその上層の膜等との密着性の低下も防ぐことができる。 After the electrolytic plating process is completed, annealing is performed, and the plating film 108, the seed film 106, and the barrier metal film 105 exposed to the outside of the wiring trench are removed and planarized by CMP. Thereby, the narrow wiring 112 (first plating wiring) can be formed in the narrow wiring groove 104a, and the thick wiring 114 (second plating wiring) can be formed in the thick wiring groove 104b (FIG. 3). (D)). The wide wiring 114 has a smaller aspect ratio than the narrow wiring 112 in cross-sectional shape. Here, the seed film 106 and the plating film 108 are distinguished from each other, but actually, the seed film 106 and the plating film 108 are integrally formed in the course of the plating process. As shown in FIG. 3D, a region in which a large amount of the additive 116 taken into the plating film 108 due to the slow step exists is formed in the plating film of the thick wiring 114. On the other hand, since the narrow wiring 112 is already embedded with the plating film 108 before the slow step, the additive 116 resulting from the slow step is not taken into the plating film 108 in the narrow wiring 112. In the present embodiment, the narrow wiring 112 and the thick wiring 114 contain an additive 110 that promotes bottom-up growth, and the thick wiring 114 contains an additive 116 that is taken in due to a slow step. Therefore, the content of the additive 110 (additive 116) is larger than that of the narrow wiring 112. With such a configuration, the resistance to electromigration of the wide wiring 114 can be enhanced, and the additive 116 is introduced not into the surface of the thick wiring 114 but into the thick wiring 114 so that It is also possible to prevent a decrease in adhesion with the upper layer film or the like.

本実施の形態において、太幅配線１１４において、第１のめっき膜成膜ステップおよび逆バイアスステップに起因する添加剤取り込みピークとスローステップに起因する添加剤取り込みピークが存在するようになる。そのため、添加剤は、層間絶縁膜１０２側から太幅配線１１４の表面に向かう積層方向において、他の領域よりも濃度が高い少なくとも一つのピークを含む山形の濃度分布を有し、当該山形の濃度分布は、表面に向かう傾きの方が絶縁膜側に向かう傾きよりも小さい非対称形状を有することができる。一方、細幅配線１１２においては、逆バイアスステップの前に細幅配線溝１０４ａが埋め込まれてしまうため、このような添加剤のピークは存在しない。つまり、細幅配線１１２において、添加剤の濃度分布は、層間絶縁膜１０２側から細幅配線１１２の表面に向かう積層方向において、ピークを有しない。 In the present embodiment, an additive uptake peak due to the first plating film forming step and the reverse bias step and an additive uptake peak due to the slow step are present in the thick wiring 114. Therefore, the additive has a mountain-shaped concentration distribution including at least one peak whose concentration is higher than that of other regions in the stacking direction from the interlayer insulating film 102 side to the surface of the wide wiring 114, and the concentration of the mountain-shaped The distribution can have an asymmetric shape in which the inclination toward the surface is smaller than the inclination toward the insulating film side. On the other hand, in the narrow wiring 112, since the narrow wiring groove 104a is buried before the reverse bias step, such an additive peak does not exist. That is, in the narrow wiring 112, the concentration distribution of the additive does not have a peak in the stacking direction from the interlayer insulating film 102 side to the surface of the narrow wiring 112.

この後、さらに層間絶縁膜形成、凹部形成、および導電性材料による凹部の埋設を繰り返すことにより、多層配線構造が得られる。 Thereafter, by further repeating the formation of the interlayer insulating film, the formation of the recesses, and the embedding of the recesses with a conductive material, a multilayer wiring structure is obtained.

図４は、本実施の形態における、各ステップを行うタイミングおよび電流密度を模式的に示す図である。 FIG. 4 is a diagram schematically showing the timing of performing each step and the current density in the present embodiment.

ここで、まず、時間ｔ_１まで第１のめっき膜成長ステップを行う。第１のめっき膜成長ステップにおける電流密度Ｉ_１は、たとえば、０．１５ｍＡ／ｃｍ^２以上１５ｍＡ／ｃｍ^２以下とすることができる。また、電流密度Ｉ_１は、０．１５ｍＡ／ｃｍ^２以上１５ｍＡ／ｃｍ^２以下の１段階目と１０〜３０ｍＡ／ｃｍ^２の２段階目との２段階とすることもできる。時間ｔ_１は、細幅配線溝１０４ａがめっき膜１０８で埋設されるまでの時間とすることができる。 Here, first, the first plating film growth step until the time t _1. Current density _{I 1} is the first plating film growth step, for example, a 0.15 mA / cm ² or more 15 mA / cm ² or less. Also, the current density _{I 1} may also be a two-stage and second-stage 0.15 mA / cm ² or more 15 mA / cm ² or less in the first stage and 10~30mA / cm ^2. The time t ₁ can be a time until the narrow wiring groove 104 a is buried with the plating film 108.

つづいて、時間ｔ_２まで逆バイアスステップを行う。逆バイアスステップにおける電流密度Ｉ_２は、たとえば、−３０ｍＡ／ｃｍ^２以上−７ｍＡ／ｃｍ^２以下とすることができる。つづいて、時間ｔ_３までスローステップを行う。スローステップにおける電流密度Ｉ_３は、たとえば、０．１５ｍＡ／ｃｍ^２以上１５ｍＡ／ｃｍ^２以下とすることができる。 Subsequently, an inverse bias step until the time t _2. The current density I ₂ in the reverse bias step can be set to, for example, -30 mA / cm ² or more and -7 mA / cm ² or less. Then, perform a slow step up to the time t _3. Current density _{I 3} in the slow step, for example, be a 0.15 mA / cm ² or more 15 mA / cm ² or less.

本実施の形態において、とくに制限されないが、逆バイアスステップにおける電流密度（絶対値）は、スローステップにおける電流密度（絶対値）よりも高くすることができる。逆バイアスステップでは、めっき膜１０８表面に吸着した添加剤１１０を除去する必要があるので、ある程度高い電流密度とする必要がある。また、とくに制限されないが、逆バイアスステップを行う時間（時間ｔ_１から時間ｔ_２まで）は、スローステップを行う時間（時間ｔ_２から時間ｔ_３まで）と略等しくすることができる。これにより、逆ステップにおいて、添加剤１１０を除去することができるとともに、スローステップにおいて、添加剤１１０をめっき膜１０８表面に均等に吸着させることができる。 In the present embodiment, although not particularly limited, the current density (absolute value) in the reverse bias step can be made higher than the current density (absolute value) in the slow step. In the reverse bias step, since it is necessary to remove the additive 110 adsorbed on the surface of the plating film 108, it is necessary to increase the current density to some extent. Although not particularly limited, the time for performing a reverse bias step (from the time t ₁ to time t ₂₎ may be substantially equal to the time performing slow step (from the time t ₂ to time t _3). Accordingly, the additive 110 can be removed in the reverse step, and the additive 110 can be evenly adsorbed on the surface of the plating film 108 in the slow step.

つづいて、さらに所定の時間まで第２のめっき膜成長ステップを行う。第２のめっき膜成長ステップにおける電流密度Ｉ_４は、たとえば、２０ｍＡ／ｃｍ^２以上８０ｍＡ／ｃｍ^２以下とすることができる。スローステップにおける電流密度Ｉ_３は、第２のめっき膜成長ステップにおける電流密度Ｉ_４の１／１０倍以上１倍未満とすることができる。 Subsequently, the second plating film growth step is performed until a predetermined time. The current density I ₄ in the second plating film growth step can be set to 20 mA / cm ² or more and 80 mA / cm ² or less, for example. The current density I ₃ in the slow step can be set to 1/10 times or more and less than 1 time the current density I ₄ in the second plating film growth step.

（実施例１）
以下の条件で、めっき膜１０８を形成した。
第１のめっき膜成長ステップ：電流密度０．１５〜１５ｍＡ／ｃｍ^２、時間２０〜１００秒
逆バイアスステップ：電流密度−７〜−３０ｍＡ／ｃｍ^２、時間０．５〜５秒
スローステップ：電流密度０．１５〜１５ｍＡ／ｃｍ^２、時間０．５〜５秒
第２のめっき膜成長ステップ：電流密度２０〜８０ｍＡ／ｃｍ^２、時間５〜１００秒 Example 1
The plating film 108 was formed under the following conditions.
First plating film growth step: current density 0.15 to 15 mA / cm ² , time 20 to 100 seconds Reverse bias step: current density −7 to −30 mA / cm ² , time 0.5 to 5 seconds Slow step: current Density 0.15 to 15 mA / cm ² , time 0.5 to 5 seconds Second plating film growth step: current density 20 to 80 mA / cm ² , time 5 to 100 seconds

（比較例）
逆バイアスステップの後、スローステップを行わず、逆バイアスステップにつづいて第２のめっき膜成長ステップを行った点を除いて、実施例１と同様にした。 (Comparative example)
After the reverse bias step, the same procedure as in Example 1 was performed except that the slow step was not performed and the second plating film growth step was performed following the reverse bias step.

表１に、実施例１で形成しためっき膜１０８と、比較例で形成しためっき膜における欠陥数の評価を行った結果を示す。欠陥数の評価は、光学顕微鏡により観察した外観データを電子的に解析してパターン欠陥を認識するパターン欠陥評価装置を用いて行った。 Table 1 shows the results of evaluation of the number of defects in the plating film 108 formed in Example 1 and the plating film formed in the comparative example. The number of defects was evaluated using a pattern defect evaluation apparatus that recognizes pattern defects by electronically analyzing appearance data observed with an optical microscope.

また、図５から図７に、実施例１で形成しためっき膜１０８と、比較例で形成しためっき膜中の不純物の濃度分布の測定結果を示す。ここで、横軸は、めっき膜表面からの深さを示し、図中左側が表面で右に行くほど深さが深くなっている。また、バリアメタル膜とめっき膜（シード膜）との界面を「界面」として示す。 5 to 7 show measurement results of impurity concentration distributions in the plating film 108 formed in Example 1 and the plating film formed in the comparative example. Here, the horizontal axis indicates the depth from the surface of the plating film, and the depth becomes deeper as the left side in the figure goes to the right on the surface. Further, an interface between the barrier metal film and the plating film (seed film) is shown as an “interface”.

図５は、実施例１で形成しためっき膜１０８中の不純物の濃度分布、図６は、比較例で形成しためっき膜中の不純物の濃度分布をそれぞれ示す。ここでは、Ｃ（炭素）、Ｎ（窒素）、Ｏ（酸素）、Ｓｉ（ケイ素）、Ｓ（硫黄）、Ｃｌ（塩素）、Ｃｕ（銅）、Ｔａ（タンタル）の濃度分布を示す。これらの中で、Ｃ、Ｏ、Ｃｌ、Ｓ、Ｎ等が添加剤に含まれる不純物である。Ｃ、Ｃｌ、Ｓ等のピークの形状から明らかなように、実施例１で形成しためっき膜１０８においては、比較列で形成した膜に比べて表面側でのＣ、Ｃｌ、Ｓ等の濃度が高くなっている。 5 shows the impurity concentration distribution in the plating film 108 formed in Example 1, and FIG. 6 shows the impurity concentration distribution in the plating film formed in the comparative example. Here, the concentration distribution of C (carbon), N (nitrogen), O (oxygen), Si (silicon), S (sulfur), Cl (chlorine), Cu (copper), and Ta (tantalum) is shown. Among these, C, O, Cl, S, N and the like are impurities contained in the additive. As is apparent from the peak shapes of C, Cl, S, etc., in the plated film 108 formed in Example 1, the concentration of C, Cl, S, etc. on the surface side is higher than that of the film formed in the comparative array. It is high.

違いを分かりやすくするために、図７に、実施例１と比較列のＣ、Ｃｌ、Ｓのピークを抽出して重ね合わせた図を示す。実施例１（「スローステップあり」と記載）の場合、Ｃ、Ｃｌ、Ｓのピークが、比較例に比べて表面側にふくらんでいる。すなわち、比較例では、Ｃ、Ｃｌ、Ｓのピークが、表面側とバリアメタル膜との界面側で略対称となっているが、実施例１では、Ｃ、Ｃｌ、Ｓのピークの裾部分が、表面側においてバリアメタル膜との界面側よりも上に凸のカーブとなっている。具体的には、実施例１において、めっき膜中の不純物Ｃ、Ｓ、Ｃｌのいずれか少なくとも一つの深さ方向分布が、バリアメタル膜との界面から約２００ｎｍの箇所（表面から約５００ｎｍの箇所）にピークを持ち、そのピーク位置から表面側の裾部分がバリアメタル膜との界面側よりも表面側で上に凸となっている。たとえば、Ｃｌの場合、ピークを含む山形の濃度分布の形状が、ピークの位置を中心線とすると、表面側では、界面側よりも約３０％程度幅が広くなっている。 In order to make the difference easy to understand, FIG. 7 shows a diagram in which the peaks of C, Cl, and S in Example 1 and the comparison column are extracted and superimposed. In the case of Example 1 (described as “with slow step”), the peaks of C, Cl, and S are larger on the surface side than in the comparative example. That is, in the comparative example, the C, Cl, and S peaks are substantially symmetrical on the interface side between the surface side and the barrier metal film, but in Example 1, the skirt portions of the C, Cl, and S peaks are On the surface side, the curve is convex above the interface side with the barrier metal film. Specifically, in Example 1, the depth direction distribution of at least one of the impurities C, S, and Cl in the plating film is about 200 nm from the interface with the barrier metal film (about 500 nm from the surface). ), And the skirt portion on the surface side from the peak position is convex upward on the surface side than the interface side with the barrier metal film. For example, in the case of Cl, the shape of the concentration distribution having a peak shape including a peak is about 30% wider on the surface side than on the interface side when the peak position is the center line.

これは、比較例においては、第１のめっき膜成膜ステップおよび逆バイアスステップに起因する不純物取り込みピークのみが存在するが、実施例１においては、第１のめっき膜成膜ステップおよび逆バイアスステップに起因する不純物取り込みピークとスローステップに起因する不純物取り込みピークとが重畳した形になっているためと考えられる。従って、スローステップにより、めっき膜への添加剤の取り込み量が増加することが示されている。これは、スローステップにより、成長中のめっき膜表面に添加剤が多量に吸着され、それが取り込まれたことを示唆している。 In the comparative example, only the impurity uptake peak due to the first plating film forming step and the reverse bias step exists, but in Example 1, the first plating film forming step and the reverse bias step are present. This is probably because the impurity uptake peak due to the process and the impurity uptake peak due to the slow step are superimposed. Therefore, it is shown that the amount of additive taken into the plating film is increased by the slow step. This suggests that a large amount of the additive is adsorbed on the surface of the growing plating film and is taken in by the slow step.

このように、スローステップで取り込まれた不純物により、太幅配線溝１０４ｂを埋設する際にもボトムアップ成長が生じ、膜質を改善することができ、表１に示したように欠陥数を低減することができたと考えられる。 As described above, the impurities taken in at the slow step cause bottom-up growth even when embedding the wide wiring trench 104b, thereby improving the film quality and reducing the number of defects as shown in Table 1. It is thought that it was possible.

（実施例２）
以下の条件で、めっき膜１０８を形成した。ここでは、第１のめっき膜成長ステップを２段階で行った。
第１のめっき膜成長ステップ（１段階目）：電流密度０．１５〜１５ｍＡ／ｃｍ^２、時間５〜３０秒
第１のめっき膜成長ステップ（２段階目）：電流密度１０〜３０ｍＡ／ｃｍ^２、時間５０〜２００秒
逆バイアスステップ：電流密度−７〜−３０ｍＡ／ｃｍ^２、時間０．５〜５秒
スローステップ：電流密度０．１５〜１５ｍＡ／ｃｍ^２、時間０．５〜５秒
第２のめっき膜成長ステップ：電流密度２０〜８０ｍＡ／ｃｍ^２、時間５〜１００秒 (Example 2)
The plating film 108 was formed under the following conditions. Here, the first plating film growth step was performed in two stages.
First plating film growth step (first stage): current density 0.15 to 15 mA / cm ² , time 5 to 30 seconds First plating film growth step (second stage): current density 10 to 30 mA / cm ² , Time 50 to 200 seconds, reverse bias step: current density −7 to −30 mA / cm ² , time 0.5 to 5 seconds, slow step: current density 0.15 to 15 mA / cm ² , time 0.5 to 5 seconds 2 plating film growth step: current density 20 to 80 mA / cm ² , time 5 to 100 seconds

実施例２においても、実施例１と同様の結果となった。 In Example 2, the same result as in Example 1 was obtained.

本実施の形態における半導体装置１００の製造手順によれば、逆バイアスステップを行った後、太幅配線溝１０４ｂを埋め込むための第２のめっき膜成膜ステップの前にスローステップを挿入する。これにより、逆バイアスステップ後の被めっき面に添加剤を充分に均等に吸着させることができる。そのため、太幅配線溝１０４ｂを埋め込む際に、ボトムアップ成長を生じさせることができ、太幅配線溝１０４ｂ内の膜質を良好にすることができる。電解めっきで形成するめっき膜の形状や膜質はめっき処理時の電流プロファイルに依存する。本実施の形態において、電流プロファイルを上記のように制御することにより、めっき膜の平坦性を保ちつつ、太幅配線におけるめっき膜の膜質を良好に保つことができる。 According to the manufacturing procedure of the semiconductor device 100 in the present embodiment, after performing the reverse bias step, the slow step is inserted before the second plating film forming step for embedding the thick wiring groove 104b. Thereby, the additive can be adsorbed sufficiently evenly on the surface to be plated after the reverse bias step. Therefore, when the thick wiring groove 104b is buried, bottom-up growth can be caused, and the film quality in the thick wiring groove 104b can be improved. The shape and quality of the plating film formed by electrolytic plating depend on the current profile during the plating process. In the present embodiment, by controlling the current profile as described above, the film quality of the plating film in the wide wiring can be kept good while maintaining the flatness of the plating film.

さらに、スローステップだけで太幅配線溝１０４ｂを埋め込むのではなく、スローステップで被めっき面に添加剤を均等に吸着させた後は、第２のめっき膜成長ステップで太幅配線溝１０４ｂを埋め込むので、成膜速度を速くすることができる。これにより、生産性を落とさずにめっき膜中の不純物濃度を制御させることができる。 Further, the thick wiring groove 104b is not embedded only by the slow step, but after the additive is evenly adsorbed on the surface to be plated by the slow step, the thick wiring groove 104b is embedded by the second plating film growth step. Therefore, the film forming speed can be increased. Thereby, the impurity concentration in the plating film can be controlled without lowering the productivity.

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。 As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable.

以上の実施の形態においては、半導体装置１００上に、細幅配線溝１０４ａと太幅配線溝１０４ｂのそれぞれアスペクト比が異なる２種類の凹部が形成された例示したが、それぞれアスペクト比が異なる３種類以上の凹部が形成された場合にも、本発明を適用することができる。このような場合、まず、最もアスペクト比の高い凹部と、それ以外の凹部とに分けて、最もアスペクト比の高い凹部を、以上の実施の形態で説明した細幅配線溝１０４ａと同様の取り扱いとして、その他の凹部を太幅配線溝１０４ｂと同様の取り扱いとする。すなわち、最もアスペクト比の高い凹部がめっき膜で埋設されると、逆バイアスステップおよびスローステップを行う。つづいて、第２のめっき膜成長ステップにおいて、２番目にアスペクト比の高い凹部がめっき膜で埋設さると、逆バイアスステップおよびスローステップを行う。次に、第２のめっき膜成長ステップにおいて、３番目にアスペクト比の高い凹部がめっき膜で埋設されると、また、逆バイアスステップおよびスローステップを行う。このような処理を繰り返すことにより、それぞれアスペクト比が異なる３種類以上の凹部が形成された場合でも、めっき膜の膜質を良好にすることができる。 In the above embodiment, two types of recesses having different aspect ratios of the narrow wiring groove 104a and the thick wiring groove 104b are formed on the semiconductor device 100. However, three types having different aspect ratios are illustrated. The present invention can also be applied when the above recesses are formed. In such a case, first, the recess having the highest aspect ratio is divided into the recess having the highest aspect ratio, and the recess having the highest aspect ratio is handled in the same manner as the narrow wiring groove 104a described in the above embodiment. The other recesses are handled in the same manner as the thick wiring groove 104b. That is, when the recess having the highest aspect ratio is buried with the plating film, the reverse bias step and the slow step are performed. Subsequently, in the second plating film growth step, when the concave portion having the second highest aspect ratio is filled with the plating film, a reverse bias step and a slow step are performed. Next, in the second plating film growth step, when the concave portion having the third highest aspect ratio is filled with the plating film, a reverse bias step and a slow step are performed. By repeating such processing, the film quality of the plating film can be improved even when three or more types of recesses having different aspect ratios are formed.

図２および図３においては、シングルダマシン法を例にとって銅配線を形成する手順を説明したが、デュアルダマシン法においても同様に適用することができる。 In FIG. 2 and FIG. 3, the procedure for forming the copper wiring has been described by taking the single damascene method as an example, but the same can be applied to the dual damascene method.

本発明の実施の形態における半導体装置の製造手順を示すフローチャートである。It is a flowchart which shows the manufacture procedure of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。It is process sectional drawing which shows the manufacturing procedure of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。It is process sectional drawing which shows the manufacturing procedure of the semiconductor device in embodiment of this invention. 本実施の形態における、第１から第２のめっき膜成長ステップを行うタイミングおよび電流密度を模式的に示す図である。It is a figure which shows typically the timing and electric current density which perform the 1st to 2nd plating film growth step in this Embodiment. めっき膜中の不純物の濃度分布の測定結果を示す図である。It is a figure which shows the measurement result of the concentration distribution of the impurity in a plating film. めっき膜中の不純物の濃度分布の測定結果を示す図である。It is a figure which shows the measurement result of the concentration distribution of the impurity in a plating film. めっき膜中の不純物の濃度分布の測定結果を示す図である。It is a figure which shows the measurement result of the concentration distribution of the impurity in a plating film. スローステップを行わなかった場合に、第２のめっき膜成長ステップでめっき膜が成長する様子を示す工程断面図である。It is process sectional drawing which shows a mode that a plating film grows at a 2nd plating film growth step when not performing a slow step.

符号の説明Explanation of symbols

１００半導体装置
１０２層間絶縁膜
１０４ａ細幅配線溝
１０４ｂ太幅配線溝
１０５バリアメタル膜
１０６シード膜
１０８めっき膜
１１０添加剤
１１２細幅配線
１１４太幅配線
１１６スローステップに起因してめっき膜中に取り込まれた添加剤 100 Semiconductor device 102 Interlayer insulating film 104a Narrow wiring groove 104b Thick wiring groove 105 Barrier metal film 106 Seed film 108 Plating film 110 Additive 112 Narrow wiring 114 Thick wiring 116 Incorporated into the plating film due to the slow step Additive

Claims

少なくとも第１の凹部と、前記第１の凹部よりもアスペクト比の低い第２の凹部とが形成された絶縁膜上にシード膜を形成し、ボトムアップ成長を促進する添加剤を含むめっき液を用いた電解めっき法により、前記第１の凹部および前記第２の凹部をめっき膜で埋設する工程を含む半導体装置の製造方法であって、
前記めっき膜で埋設する工程は、
めっき膜を成長させる方向に電流を流して、少なくとも前記第１の凹部および前記第２の凹部が形成された領域を含む前記シード膜上にめっき膜を成長させて前記第１の凹部を前記めっき膜で埋設する第１のめっき膜成長ステップと、
前記第１のめっき膜成長ステップと同じ方向に電流を流して、少なくとも前記第１の凹部および前記第２の凹部が形成された領域を含む前記シード膜上にめっき膜を成長させて前記第２の凹部を前記めっき膜で埋設する第２のめっき膜成長ステップと、
前記第１のめっき膜成長ステップと前記第２のめっき膜成長ステップとの間に、前記めっき膜を成長させる方向とは逆の方向に電流を流す逆バイアスステップと、
前記逆バイアスステップの後、前記第２のめっき膜成長ステップの前に、前記第１のめっき膜成長ステップと同じ方向に、前記第２のめっき膜成長ステップよりも低い電流量で電流を流して、少なくとも前記第１の凹部および前記第２の凹部が形成された領域を含む前記シード膜上にめっき膜を成長させるスローステップと、
を含み、
前記第１の凹部および前記第２の凹部はそれぞれ配線溝である半導体装置の製造方法。 A plating solution containing an additive that forms a seed film on an insulating film in which at least a first recess and a second recess having an aspect ratio lower than that of the first recess is formed, and promotes bottom-up growth. A method of manufacturing a semiconductor device including a step of embedding the first recess and the second recess with a plating film by an electrolytic plating method used,
The step of embedding with the plating film includes:
A current is passed in the direction in which the plating film is grown, and a plating film is grown on the seed film including at least the region where the first recess and the second recess are formed, and the first recess is plated. A first plating film growth step embedded in the film;
A current is passed in the same direction as the first plating film growth step to grow a plating film on the seed film including at least the region where the first recess and the second recess are formed. A second plating film growth step of burying the recess of the plating film with the plating film,
A reverse bias step of passing a current in a direction opposite to a direction in which the plating film is grown between the first plating film growth step and the second plating film growth step;
After the reverse bias step and before the second plating film growth step, a current is passed in the same direction as the first plating film growth step with a current amount lower than that of the second plating film growth step. A slow step of growing a plating film on the seed film including at least the region where the first recess and the second recess are formed;
Only including,
The method of manufacturing a semiconductor device, wherein each of the first recess and the second recess is a wiring groove .

請求項１に記載の半導体装置の製造方法において、
前記添加剤は、Ｃ、Ｏ、Ｃｌ、Ｓ、およびＮから選択される少なくとも一の元素を含むことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method for manufacturing a semiconductor device, wherein the additive contains at least one element selected from C, O, Cl, S, and N.

請求項１または２に記載の半導体装置の製造方法において、
前記スローステップにおける電流密度は、１５ｍＡ／ｃｍ^２以下であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 or 2,
The method of manufacturing a semiconductor device, wherein a current density in the slow step is 15 mA / cm ² or less.

請求項１から３いずれかに記載の半導体装置の製造方法において、
前記スローステップにおける電流密度は、０．１５ｍＡ／ｃｍ^２以上であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claim 1 to 3,
The method for manufacturing a semiconductor device, wherein a current density in the slow step is 0.15 mA / cm ² or more.

請求項１から４いずれかに記載の半導体装置の製造方法において、
前記第２のめっき膜成長ステップにおける電流密度は、２０ｍＡ／ｃｍ^２以上であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claim 1 to 4,
A method of manufacturing a semiconductor device, wherein a current density in the second plating film growth step is 20 mA / cm ² or more.

請求項１から５いずれかに記載の半導体装置の製造方法において、
前記第２のめっき膜成長ステップにおいて、前記第１のめっき膜成長ステップよりも高い電流量で前記電流を流すことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claim 1 to 5,
In the second plating film growth step, the current is passed at a higher current amount than in the first plating film growth step.

請求項１から６いずれかに記載の半導体装置の製造方法において、In the manufacturing method of the semiconductor device in any one of Claim 1 to 6,
前記スローステップの電流量が前記第１のめっき膜成長ステップの電流量よりも低い半導体装置の製造方法。 A method of manufacturing a semiconductor device, wherein a current amount of the slow step is lower than a current amount of the first plating film growth step.

半導体基板上に形成された絶縁膜と、
前記絶縁膜中に埋め込まれた第１のめっき配線と、
前記絶縁膜中に埋め込まれるとともに、断面形状において前記第１のめっき配線よりもアスペクト比が小さい第２のめっき配線と、
を少なくとも含む半導体装置であって、
前記第１のめっき配線および前記第２のめっき配線は、ボトムアップ成長を促進する添加剤を含有し、
前記第２のめっき配線において、前記添加剤は、前記絶縁膜側から前記第２のめっき配線の表面に向かう積層方向において、他の領域よりも濃度が高い少なくとも一つのピークを含む山形の濃度分布を有し、当該山形の濃度分布は、前記表面に向かう傾きの方が前記絶縁膜側に向かう傾きよりも小さい非対称形状を有することを特徴とする半導体装置。 An insulating film formed on the semiconductor substrate;
A first plated wiring embedded in the insulating film;
A second plating wiring embedded in the insulating film and having a smaller aspect ratio than the first plating wiring in a cross-sectional shape;
A semiconductor device including at least
The first plated wiring and the second plated wiring contain an additive that promotes bottom-up growth,
In the second plated wiring, the additive has a mountain-shaped concentration distribution including at least one peak having a higher concentration than other regions in the stacking direction from the insulating film side toward the surface of the second plated wiring. The concentration distribution of the mountain shape has an asymmetric shape in which the inclination toward the surface is smaller than the inclination toward the insulating film side.

請求項８に記載の半導体装置において、
前記第１のめっき配線において、前記添加剤の濃度分布は、前記絶縁膜側から前記第１のめっき配線の表面に向かう積層方向において、ピークを有しない半導体装置。 The semiconductor device according to claim 8 ,
In the first plated wiring, the concentration distribution of the additive does not have a peak in the stacking direction from the insulating film side to the surface of the first plated wiring.

請求項８または９に記載の半導体装置において、
前記添加剤は、Ｃ、Ｏ、Ｃｌ、Ｓ、およびＮから選択される少なくとも一の元素を含むことを特徴とする半導体装置。 The semiconductor device according to claim 8 or 9 ,
The semiconductor device, wherein the additive contains at least one element selected from C, O, Cl, S, and N.

請求項８から１０いずれかに記載の半導体装置において、
前記第１のめっき配線および前記第２のめっき配線は、電解めっき法により形成されていることを特徴とする半導体装置。 The semiconductor device according to claims 8 to 10 or,
The semiconductor device, wherein the first plating wiring and the second plating wiring are formed by an electrolytic plating method.