JP2014099489A - 半導体装置 - Google Patents

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Abstract

【課題】オン抵抗の上昇を抑えつつ、Ｌ負荷耐量の向上を図ることが可能な半導体装置を提供する。
【解決手段】ＳＯＩ層２を主面側に備えたＳＯＩ基板５を備えており、このＳＯＩ基板５の主面側に複数の半導体素子５０（ＬＤＭＯＳ）が形成されている。また、この半導体素子５０は、ＳＯＩ層２上に形成されたＮ＋層２１（ソース層）と、ＳＯＩ層２上であって、Ｎ＋層２１と離間する位置に設けられるＮ＋層１７（ドレイン層）と、主面側において、Ｎ＋層２１とＮ＋層１７の間の領域に隣接して配置される第１導電層３４（制御層）とを備えている。そして、ＳＯＩ層２において、各半導体素子５０の間に当該半導体素子５０として機能しない無効領域３０が設けられている。
【選択図】図１

Description

本発明は、半導体装置に関する。
従来から、大電流に対応するパワー用の半導体装置として、ＬＤＭＯＳ（laterally diffused metal oxide semiconductor）やＩＧＢＴ(Insulated Gate Bipolar Transistor)等が知られている。そして、このような半導体装置では、コイル等のＬ負荷を接続した場合に印加される逆起電圧に対しての耐圧（Ｌ負荷耐量）を確保することが必要となる。とくに、半導体装置は動作時に発熱し、寄生バイポーラ動作が誘発されやすくＬ負荷耐量が低下しやすい。このような半導体装置のＬ負荷耐量の低下を抑制する技術としては、例えば下記特許文献１に示すものが知られている。
特許文献１には、実用に耐え得るＬ負荷耐量を確保するために、ベース層を通じてドレインセル（ドリフト層）近くまで不純物濃度を高濃度化し、さらにベース層の幅を１．０μｍ〜１．４μｍ程度に広く形成したＬＤＭＯＳが記載されている（段落「００２０」〜「００２２」、図１９等）。
特開２００５−２４３８３２号公報
しかしながら、上記特許文献１の構成では、Ｌ負荷耐量を向上させることはできるものの、ベース層を通じてドリフト層近くまで不純物濃度を高濃度化するため、耐圧の向上度合いに比してオン抵抗が大幅に上昇してしまうといった問題があった。また、ベース層の幅を、比較的限られた範囲内で形成しなければならず、半導体装置の設計や製造の面での制約もあり、別の手法が求められている。
本発明は、上述した課題を解決するためになされたものであり、オン抵抗の上昇を抑えつつ、Ｌ負荷耐量の向上を図ることが可能な半導体装置を提供することを目的とする。
本発明は、第１導電型の第１半導体層（２）を主面側に備えた半導体基板（５）と、
少なくとも前記半導体基板（５）の前記主面側に構成される複数の半導体素子（５０）と、を備え、前記半導体素子（５０）は、前記半導体基板（５）の内部において前記第１半導体層（２）の上部且つ前記主面側に形成された第２半導体層（２１）と、前記半導体基板（５）の内部において前記第１半導体層（２）の上部且つ前記主面側において、前記第２半導体層（２１）から離れた位置に設けられた第３半導体層（１７）と、前記半導体基板（５）における前記第２半導体層（２１）と前記第３半導体層（１７）との間の領域の上部に配置される制御層（３４）と、を備え、前記半導体基板（５）において、少なくともいずれか複数の前記半導体素子（５０）の間に、前記半導体素子（５０）として機能しない無効領域（３０）が設けられていることを特徴とする。
請求項１の半導体装置では、半導体基板の主面側に複数の半導体素子が設けられた構成において、いずれか複数の半導体素子の間に、半導体素子として機能しない無効領域が設けられている。このように、半導体基板内において半導体素子間に無効領域を設けることで、当該半導体装置の動作時に、各半導体素子の内部で発生する熱をこの無効領域から効果的に外部へ放熱することができ、オン抵抗の大幅な上昇を抑えつつ、Ｌ負荷耐量を向上させることができる。
図１は、第１実施形態に係る半導体装置を示す断面説明図である。 図２は、図１のαで示した領域を拡大した図である。 図３は、単位セルの構成を説明する断面説明図である。 図４（Ａ）は、図３のβで示した領域を拡大した図であってソースセルの構成を説明する断面説明図であり、図４（Ｂ）は、図３のγで示した領域を拡大した図であってドレインセルの構成を説明する断面説明図である。 図５は、第１実施形態に係る半導体装置を平面視したときのソースセルとドレインセル及び無効領域の配置関係を概略的に示す説明図である。 図６は、Ｌ負荷耐量及びオン抵抗について評価するために用いる負荷スイッチング回路の構成である。 図７は、セル面積に対する無効領域の割合を変化させたときのＬ負荷耐量比率及びオン抵抗比率の関係を示す図である。 図８は、第１実施形態に係る半導体装置をスイッチング動作させたときの熱分布の様子を示す図である。 図９は、無効領域を設けていない従来構造の半導体装置をスイッチング動作させたときの熱分布の様子を示す図である。 図１０は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。 図１１は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。 図１２は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。 図１３は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。 図１４は、第１実施形態に係る半導体装置を示す断面説明図である。 図１５は、第１実施形態の変形例に係る半導体装置の構成概要を示す説明図である。
［第１実施形態］
以下、本発明の第１実施形態について、詳細に説明する。
図１に示すように、本実施形態の半導体装置１は、ＬＤＭＯＳとして構成されるものであり、Ｎ型シリコンにて構成されたＳＯＩ（Silicon On Insulator）層２とＰ型の支持基板３とが埋込酸化膜４を介して接合されたＳＯＩ基板５を用いて形成されている。本実施形態のＳＯＩ基板５は、例えば、ＳＯＩ層２の厚さを１４μｍ程度、埋込酸化膜４の厚さを１．２μｍ程度で構成したものを用いることができる。なお、ＳＯＩ層２は「第１導電型の第１半導体層」の一例に相当する。また、ＳＯＩ基板５は、「半導体基板」の一例に相当する。
ＳＯＩ層２は、Ｎ型のシリコン層としてＳＯＩ基板５の主面側（図１において上側）に配置されており、支持基板３に貼り合わせたシリコン基板を所定の厚さに研磨したり、シリコンを支持基板３上に堆積したりすることによって形成することができる。このＳＯＩ層２は、複数のトレンチ分離部６（すなわち、多重トレンチ）により他の素子と絶縁分離されている。各トレンチ分離部６は、ＳＯＩ層２の表面から埋込酸化膜４に達するトレンチ７とトレンチ７内を充填するように埋め込まれた埋込膜８（例えば、ＳｉＯ２などの酸化膜）とによって構成されている。
ＳＯＩ層２は、Ｎ型の導電型を有しており、Ｎ型半導体層（埋込み層）１３、およびこのＮ型半導体層１３よりも低濃度なＮ−型半導体層（エピタキシャル層）１４が順に積層された構造を有して構成されている。Ｎ型半導体層１３は、例えば、ドーパントとしてアンチモンを用い、キャリア濃度が６．３×１０１８ｃｍ−３程度、厚さが６．４５μｍ程度で形成するとよい。また、Ｎ−型半導体層１４は、例えば、キャリア濃度が２．０×１０１５ｃｍ−３程度で形成するとよい。なお、Ｎ−型半導体層１４は、「第１導電型の第１半導体層」の一例に相当する。
そして、ＳＯＩ層２の表層（すなわち、Ｎ−型半導体層１４上）には、Ｎ−型半導体層１４よりも高濃度なＮウェル層１５と、このＮウェル層１５内に設けられるＮ＋層（ドレイン層）１７、Ｎウェル層１５及びＮ＋層１７と離間する位置に設けられるＰ型チャネル層１９、Ｐ型チャネル層１９内に設けられるＮ＋層（ソース層）２１、Ｐ型チャネル層１９内にＮ＋層２１と隣接して設けられるＰ＋層２３が形成されている。Ｎウェル層１５は、例えば、ドーパントとしてリンを用い、キャリア濃度が１．８×１０１７ｃｍ−３程度、厚さが５．３７μｍ程度で形成するとよい。Ｎ＋層１７は、Ｎウェル層１５よりもさらに高濃度となっており、ドーパントとしてヒ素を用い、キャリア濃度が１．８×１０２０ｃｍ−３程度、厚さが０．１９μｍ程度で形成するとよい。Ｐ型チャネル層１９は、ドーパントとしてボロンを用い、キャリア濃度が２．５×１０１７ｃｍ−３程度、厚さが１．４０μｍ程度で形成するとよい。Ｎ＋層２１は、Ｎ＋層１７と同程度の濃度であり、ドーパントとしてヒ素を用い、キャリア濃度が１．８×１０２０ｃｍ−３程度、厚さが０．１９μｍ程度で形成するとよい。Ｐ＋層２３は、ドーパントとしてＢＦ２を用い、キャリア濃度が７．０×１０１９ｃｍ−３程度、厚さが０．４５μｍ程度で形成するとよい。なお、Ｎ＋層１７は、「第３半導体層」及び「ドレイン層」の一例に相当する。また、Ｎ＋層２１は、「第２半導体層」及び「ソース層」の一例に相当する。
そして、Ｎウェル層１５上には、隣接する各Ｎ＋層１７の間を跨ぐように、絶縁膜４０が形成されている。この絶縁膜４０は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜やＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳｉＯ２、ＳｉＮ、ノンドープシリコン等の材料から構成することができ、厚さを１．０μｍ程度、幅を８．０μｍ程度で形成するとよい。そして、この絶縁膜４０と、この絶縁膜４０の下層側の領域に設けられるＳＯＩ層２とで、無効領域３０を構成している。この無効領域３０は、図１、２等にも示すように、各半導体素子５０の間に配置されており、当該半導体素子５０として機能しないようになっている。すなわち、この無効領域３０は、キャリアが流れない領域となっている。
また、ＳＯＩ層２上には、Ｎ＋層（ドレイン層）１７とＮ＋層（ソース層）２１との間の領域に隣接して層間絶縁膜３２が形成されており、一部がゲート絶縁膜として機能するようになっている。この層間絶縁膜３２は、例えば、ＬＯＣＯＳ酸化膜と、ＰＳＧ膜とから構成することができる。
そして、この層間絶縁膜３２内には、アルミニウムやポリシリコンなどの導電性材料より構成される第１導電層３４が形成されており、ゲート電極として機能するようになっている。なお、第１導電層３４は、「制御層」の一例に相当する。
Ｐ型チャネル層１９上であって層間絶縁膜３２の一部と重なる位置には、アルミニウムなどの導電性材料より構成される第２導電層３５が形成されており、ソース電極として機能するようになっている。さらに、無効領域３０の一部及び層間絶縁膜３２の一部と重なる位置には、第３導電層３６が形成されており、ドレイン電極として機能するようになっている。
そして、本実施形態の半導体素子５０は、図３、図４に示すように、Ｐ型チャネル層１９の一部の領域と第２導電層３５（ソース電極）とを含んで構成されるソースセル４２と、Ｎウェル層１５の一部の領域と第３導電層３６（ドレイン電極）とを含んで構成されるドレインセル４４と、ソースセル４２とドレインセル４４の間に設けられる層間絶縁膜３２及び第１導電層３４（ゲート電極）とを単位セルとして構成されている。この単位セルの幅（セルピッチ）は、例えば、１０．４μｍ程度で形成するとよい。
さらに、本実施形態では、図５に示すように、ソースセル４２とドレインセル４４は、当該半導体装置１を主面側から平面視したときに、所定方向に長手状に構成されるストライプ形状の平面構造を有している。図５等に示す例では、平面視矩形状に構成されたＳＯＩ基板５（半導体基板）の一辺の方向（縦方向）が「所定方向」であり、この所定方向の向きにソースセル４２やドレインセル４４が長手状に延びている。より具体的には、図１のような構造が、図５に示す領域ＡＲ１に亘って続いており、この構成では、第２半導体層としてのＮ＋層２１及び第３半導体層としてのＮ＋層１７はいずれも、ＳＯＩ基板５の厚さ方向（図１では、厚さ方向を矢印Ｄで図示）と直交する所定方向に長手状に形成されている。そして、Ｎ＋層２１とＮ＋層１７とからなる複数の列において、互いに隣り合う列の間に、ＳＯＩ基板５におけるＮ＋層２１及びＮ＋層１７以外の一部領域が所定方向（Ｎ＋層２１及びＮ＋層１７の長手方向）に長手状に配置されている。そして、Ｎ＋層２１とＮ＋層１７とからなる複数列の列間に介在するいずれかの一部領域が無効領域３０として構成されている。
この半導体装置１では、ソースセル４２とドレインセル４４が並ぶ所定範囲が素子領域ＡＲ２（半導体素子５０が動作する領域）として構成されており、この素子領域ＡＲ２では、例えばソースセル４２とドレインセル４４とが交互に並んで並設されている。そして、ＳＯＩ基板５において素子領域ＡＲ２の内部ではソースセル４２の一部として機能する長手状のＮ＋層２１とドレインセル４４の一部として機能する長手状のＮ＋層１７とが交互に並んだ構成となっており、隣り合うＮ＋層２１とＮ＋層１７の間には、Ｎウェル層１５、Ｎ−型半導体層１４、Ｐ型チャネル層１９がそれぞれ長手状に配されている。なお、図１、図５等に示す例では、ソースセル４２の両側にドレインセル４４が対をなして配置されて各素子領域ＡＲ２が構成されており、隣り合うＮ＋層２１とＮ＋層１７の間には、キャリアが流れ得る経路が構成されている。
一方、複数並設されたＮ＋層２１及びＮ＋層１７の各層間領域のうち、いずれかの領域が無効領域３０として構成されている。より詳しく述べると、一定範囲で構成される各素子領域ＡＲ２の領域間が無効領域３０として構成されており、この無効領域３０は、半導体素子５０として動作せず、隣り合う２つのＮ＋層１７の間に電流を流さない構成となっている。より具体的には、図５のように、ソースセル４２の両側にドレインセル４４を配置して各素子領域ＡＲ２を構成した上で、一方の素子領域ＡＲ２の外側のドレインセル４４と他方の素子領域ＡＲ２の外側のドレインセル４４の間を無効領域３０として構成している。そして、図２等に示すように、この無効領域３０では、一方の素子領域ＡＲ２のＮ＋層１７に隣接してＮウェル層１５が所定方向（Ｎ＋層１７の延びる方向）に長手状に延びており、他方の素子領域ＡＲ２のＮ＋層１７に隣接してＮウェル層１５が所定方向（ＮＮ＋層１７の延びる方向）に長手状に延びている。更に、これら２つのＮウェル層１５の間には、Ｎ−型半導体層１４が所定方向（Ｎ＋層１７の延びる方向）に長手状に延びている。そして、無効領域３０の内部にはチャネル層が設けられておらず、且つ無効領域３０の上部には制御層３４が設けられていないため、素子領域ＡＲ２の制御層３４に電圧が印加されても、無効領域３０の内部ではチャネルが構成されず、電流が流れないようになっている。このように複数の素子領域ＡＲ２の各領域間に長手状の無効領域３０を設けることで、各素子領域ＡＲ２で発生する熱を効果的に外部へ放熱することができる。
更に、本実施形態の構成では、ソースセル４２を長手状に構成し、その両側に長手状のドレインセル４４をそれぞれ配置して素子領域ＡＲ２を構成している。そして、このような素子領域ＡＲ２を、間隔をあけて離して配置し、それら領域間に無効領域３０を配置した構成となっている。このようにソースセル４２を素子領域ＡＲ２の中央側に配置し、更に無効領域３０を介在させて素子領域ＡＲ２同士を離しているため、高温となりやすいソースセル４２同士をより一層離すことができ、ＳＯＩ基板５内での熱の集中を一層低減することができる。即ち、ＳＯＩ基板５の内部において駆動時に高熱となるＮ＋層２１を素子領域ＡＲ２の中央側に配置し、Ｎ＋層２１に比べて相対的に低温となるＮ＋層１７を素子領域ＡＲ２の外側に配置しているため、素子領域ＡＲ２の領域間には熱が集中し難くなる。更に、その領域間に無効領域３０を設けているため、領域間での放熱が一層促進され、Ｎ＋層２１付近に熱が蓄積し過ぎることをより抑えることができる。
次に、このように構成される半導体装置１について、図６に示すＬ負荷サージを想定した回路を用いて、Ｌ負荷耐量及びオン抵抗についてシミュレーションを行った結果を図７に示す。なお、セル面積（トレンチ７内の面積）を０．５ｍｍ２とし、図６（Ａ）の回路において、各値をＬ＝１ｍＨ、Ｖｄ＝２０Ｖ、Ｖｇｆ＝７Ｖ、Ｒｇ＝５１０Ωとしてスイッチング動作させた場合に、図６（Ｂ）のように当該半導体装置１をターンオフさせたときの各値を評価した。図７において、左縦軸はＬ負荷耐量比率（実線）を示しており、右縦軸はオン抵抗（Ｒｏｎ）比率（破線）を示している。また、横軸は、セル面積に対する無効領域の割合（％）を示している。ここで、Ｌ負荷耐量比率とは、セル面積に対する無効領域の割合がゼロの時のＬ負荷耐量を「１」としたときの相対値である。また、オン抵抗比率は、セル面積に対する無効領域の割合がゼロの時のオン抵抗を「１」としたときの相対値である。
図７に示すように、セル面積に対する無効領域の割合が大きくなるにつれ、Ｌ負荷耐量比率が大きくなり、Ｌ負荷耐量が向上していることがわかる。一方、オン抵抗比率もセル面積に対する無効領域の割合が大きくなるにつれ増加するものの、Ｌ負荷耐量の向上割合に比して、その上昇割合が抑えられていることがわかる。例えば、セル面積に対する無効領域の割合が５５％のとき、無効領域を設けない場合（セル面積に対する無効領域の割合が０％）と比較して、オン抵抗は２．３倍程度増加するが、Ｌ負荷耐量は８．３倍程向上させることができる。
次に、図８に、セルピッチを１０．４μｍで構成した半導体装置１をスイッチング動作させたときの熱分布のデータを示す。また、比較のために、図９に、無効領域を設けていない従来構造の半導体装置６０１（セルピッチは１０．４μｍ）の熱分布のデータも示す。図８から分かるように、無効領域を設けた本実施形態の半導体装置１では、最も発熱しているＮ＋層２１（ソース層）付近の温度が５６０Ｋ程度であり、Ｎ＋層１７（ドレイン層）付近では、５３０Ｋ程度まで温度が減少している。一方、図９から分かるように、無効領域を設けていない従来構造の半導体装置６０１では、Ｎ＋層６２１（ソース層）付近の温度は８３５Ｋ程度と高く、Ｎ＋層６１７（ドレイン層）付近でも７８５Ｋ程度の高温になっていることがわかる。この図８及び図９のデータから、無効領域を設けることで、高い放熱効果が得られることが確認できる。
次に、上述のように構成される半導体装置１の製造方法について、図１０〜図１２を用いて説明する。
まず、シリコンからなる支持基板３上にシリコン酸化膜（ＳｉＯ２）からなる埋込酸化膜４を介してシリコンからなるＳＯＩ（Silicon On Insulator）層２を積層して形成されるＳＯＩ基板５を用意し、トレンチ７を形成する（図１０（Ａ））。次に、リソグラフィなどによってマスクＭを形成し、リンをドーズ量５．０×１０１３／ｃｍ２、１００ＫｅＶ、チルト角７°でイオン注入し（図１０（Ｂ））、熱処理を行って活性化させＮウェル層１５を形成する（図１０（Ｂ））。そして、表面を熱酸化させ、ＳｉＯ２膜７０を４２５Å程度形成し、この上にＳｉＮ膜７２を１６５０Å堆積させる。このＳｉＮ膜７２の上を、レジスト（マスクＭ）で覆い（図１０（Ｃ））、ＳｉＯ２膜７０及びＳｉＮ膜７２をエッチングする（図１１（Ａ））。
次に、熱酸化によってシリコン表面を酸化させ、ＳｉＯ２よりなる絶縁膜４０（ＬＯＣＯＳ膜）を６９００Å程度形成する（図１１（Ｂ））。そして、ＳｉＮ膜７２を除去して熱酸化等によってゲート絶縁膜（層間絶縁膜３２）を２５０Å程度形成し、さらにゲート電極として機能するポリシリコン膜３４を形成する（図１１（Ｃ））。続いて、マスクを形成した後、ボロンをドーズ量４．２×１０１３／ｃｍ２、３０ＫｅＶ、チルト角７°でイオン注入し、熱処理を行って活性化させ、Ｐ型チャネル層１９を形成する（図１２（Ａ））。そして、Ｐ型チャネル層１９に、ヒ素をドーズ量５．５×１０１５／ｃｍ２、１２０ＫｅＶ、チルト角０°でイオン注入する（図１２（Ｂ））。続いて、ＢＦ２をドーズ量３．０×１０１５／ｃｍ２、９５ＫｅＶ、チルト角０°でイオン注入する（図１２（Ｃ））。そして、熱処理を行って活性化させ、Ｎ＋層１７、Ｎ＋層２１、Ｐ＋層２３を形成する。次に、ＰＳＧ膜を６７００Å程度形成して熱処理する。そして、エッチングなどによってコンタクトを形成し、Ａｌ膜よりなる第２導電層３５及び第３導電層３６を形成し、半導体装置１を製造することができる（図１３）。
なお、図１４は、図１３で示した半導体装置１上に、さらに多層配線を形成した構成である。図１４に示すように、ＳＯＩ層表面を覆うように、ＰＳＧ膜やＴＥＯＳ膜からなる絶縁膜７４が形成されている。そして、ＳＯＩ層２上には、この絶縁膜７４を間に介してＳＯＩ層２側から順に、第１配線層７６、第２配線層７８、第３配線層８０が形成されている。そして、絶縁膜７４中には、ビア８２が形成されており、このビア８２によって、各配線層が電気的に接続されている。また、第１配線層７６は、第２導電層３５及び第３導電層３６として機能するとともに、ポリシリコン膜３４（第１導電層３４）に接続されている。さらに、表層には、上面を覆うようにＳｉＮ膜等からなるパシベーション膜８４が形成されている。このように、多層配線をさらに設けた構成においても、無効領域３０を設けることで、半導体装置１内部で発生する熱を効果的に放熱することができる。
以上説明したように、本第１実施形態に係る半導体装置１によれば、ＳＯＩ層２を主面側に備えたＳＯＩ基板５を備えており、このＳＯＩ基板５の主面側に複数の半導体素子５０（ＬＤＭＯＳ）が形成されている。また、この半導体素子５０は、ＳＯＩ層２の上部且つ主面側に形成されたＮ＋層２１（ソース層）と、ＳＯＩ層２の上部且つ主面側であって、Ｎ＋層２１と離間する位置に設けられるＮ＋層１７（ドレイン層）と、ＳＯＩ基板５におけるＮ＋層２１とＮ＋層１７との間の領域の上部に配置される第１導電層３４（制御層）とを備えている。そして、ＳＯＩ層２において、各半導体素子５０の間に当該半導体素子５０として機能しない無効領域３０が設けられている。このように、半導体素子５０の間に無効領域３０を設けることで、当該半導体装置１の動作時に、内部で発生する熱をこの無効領域３０から効果的に外部へ放熱することができ、オン抵抗の大幅な上昇を抑えつつ、Ｌ負荷耐量を向上させることができる。
また、Ｎ＋層２１（ソース層）及びＮ＋層１７（ドレイン層）はいずれも、ＳＯＩ基板５の厚さ方向と直交する所定方向に長手状に形成され、Ｎ＋層２１とＮ＋層１７とからなる複数の列において、互いに隣り合う列の間に、ＳＯＩ基板５におけるＮ＋層２１及びＮ＋層１７以外の一部領域が所定方向に長手状に配置されており、隣り合う列の間に介在するいずれかの一部領域が無効領域３０として構成されている。この構成では、ソース層とドレイン層とを単に交互に並べて配置する構成と比べて、無効領域３０を限られたスペース内に効率よく配置することができるとともに、より効果的に放熱することができる。
次に、本発明の第１実施形態の変形例に係る半導体装置２０１について、図１５を参照して説明する。上記第１実施形態では、半導体装置１がＬＤＭＯＳとして構成された例を示したが、本変形例では、半導体装置２０１がＩＧＢＴとして構成されている点が主に異なる。したがって、第１実施形態の半導体装置１と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
図１５に示すように、半導体装置２０１は、Ｎ型シリコンにて構成されたＳＯＩ層２とＰ型の支持基板３とが埋込酸化膜４を介して接合されたＳＯＩ基板５を用いて形成されている。本実施形態のＳＯＩ基板５は、例えば、ＳＯＩ層２の厚さを１５μｍ程度、埋込酸化膜４の厚さを６．０μｍ程度で構成したものを用いることができる。ＳＯＩ層２は、Ｎ型の導電型を有しており、例えば、キャリア濃度が２．０×１０１５ｃｍ−３程度で形成されている。そして、ＳＯＩ層２の表層、ＳＯＩ層２よりも高濃度なＮウェル層１５と、このＮウェル層１５内に形成されるＰ＋層（Ｐ型コレクタ層）２５、Ｐ型チャネル層１９、Ｎ＋層（Ｎ型エミッタ層）２１、Ｐ＋層２３が形成されている。Ｎウェル層１５は、例えば、ドーパントとしてリンを用い、キャリア濃度が１．８×１０１７ｃｍ−３程度、厚さが５．３７μｍ程度で形成するとよい。Ｎ＋層２１は、ドーパントとしてヒ素を用い、キャリア濃度が１．８×１０２０ｃｍ−３程度、厚さが０．１９μｍ程度で形成するとよい。Ｐ型チャネル層１９は、ドーパントとしてボロンを用い、キャリア濃度が１．７×１０１７ｃｍ−３程度、厚さが１．５０μｍ程度で形成するとよい。Ｐ＋層２３は、ドーパントとしてＢＦ２を用い、キャリア濃度が７．０×１０１９ｃｍ−３程度、厚さが０．４５μｍ程度で形成するとよい。Ｐ＋２５層は、ドーパントとしてＢＦ２を用い、キャリア濃度が７．０×１０１９ｃｍ−３程度、厚さが０．４５μｍ程度で形成するとよい。なお、Ｐ＋層２３とＰ＋層２５とのピッチ（各層の中心間距離）は、６２．０μｍ程度で形成するとよい。
そして、Ｐ＋層２５（コレクタ層）と、Ｎ＋層（エミッタ層）２１との間の領域に隣接して層間絶縁膜３２が形成されており、一部がゲート絶縁膜として機能するようになっている。この層間絶縁膜３２は、例えば、ＬＯＣＯＳ酸化膜と、ＰＳＧ膜とから構成することができる。また、この層間絶縁膜３２内には、ポリシリコンなどから構成される第１導電層３４が形成されており、ゲート電極として機能するようになっている。さらに、この層間絶縁膜３２内には、第１導電層３４と同材質で構成されるフィールドプレート９０が設けられている。このように、フィールドプレート９０を設けることで、空乏層をＰ＋層（Ｐ型コレクタ層）２５からＮ＋層（Ｎ型エミッタ層）２１に均一に広げることができ、電位分布を均等化することが出来るため、電界の集中が発生しにくくなる。
さらに、本変形例では、各半導体素子５０は、各Ｐ＋層（Ｐ型コレクタ層）２５が互いに隣接するように配置されており、このＰ＋層２５間の領域に、ＬＯＣＯＳ膜などから構成される絶縁膜４０が形成されている。この絶縁膜４０は、厚さを１．０μｍ程度で形成するとよい。そして、この絶縁膜４０と、この絶縁膜４０の下層側の領域に設けられるＳＯＩ層２とで、無効領域３０を構成している（各Ｐ＋層２５が、無効領域３０を介して互いに隣り合うように配置されている。）。この隣り合う各Ｐ＋層２５間のピッチは、１６．０μｍ程度で形成するとよい。
このように、半導体装置２０１がＩＧＢＴとして構成される場合でも、無効領域３０を設けることで、上記第１実施形態と同様に、半導体装置２０１の内部で発生する熱を外部へ効果的に放熱することができ、Ｌ負荷耐量を向上させることができる。
［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
上記各実施形態では、半導体基板として、ＳＯＩ構造を有するＳＯＩ基板５を用いた構成を例示したが、これに限定されず、例えば、シリコンのみからなる半導体基板を用いる構成としてもよい。
１、２０１…半導体装置
２…ＳＯＩ層（第１導電型の第１半導体層）
３…支持基板
４…埋込酸化膜
５…ＳＯＩ基板（半導体基板）
１７…Ｎ＋層（第３半導体層、ドレイン層）
２１…Ｎ＋層（第２半導体層、ソース層、エミッタ層）
２５…Ｐ＋層（第３半導体層、コレクタ層）
３０…無効領域
３２…層間絶縁膜
３４…第１導電層（ゲート電極、制御層、ポリシリコン膜）
３５…第２導電層（ソース電極）
３６…第３導電層（ドレイン電極）
４０…酸化膜
５０…半導体素子

Claims (2)

  1. 第１導電型の第１半導体層（２）を主面側に備えた半導体基板（５）と、
    少なくとも前記半導体基板（５）の前記主面側に構成される複数の半導体素子（５０）と、を備え、
    前記半導体素子（５０）は、
    前記半導体基板（５）の内部において前記第１半導体層（２）の上部且つ前記主面側に形成された第２半導体層（２１）と、
    前記半導体基板（５）の内部において前記第１半導体層（２）の上部且つ前記主面側において、前記第２半導体層（２１）から離れた位置に設けられた第３半導体層（１７）と、
    前記半導体基板（５）における前記第２半導体層（２１）と前記第３半導体層（１７）との間の領域の上部に配置される制御層（３４）と、を備え、
    前記半導体基板（５）において、少なくともいずれか複数の前記半導体素子（５０）の間に、前記半導体素子（５０）として機能しない無効領域（３０）が設けられていることを特徴とする半導体装置。
  2. 前記第２半導体層（２１）及び前記第３半導体層（１７）はいずれも、前記半導体基板（５）の厚さ方向と直交する所定方向に長手状に形成され、前記第２半導体層（２１）と前記第３半導体層（１７）とからなる複数の列において、互いに隣り合う列の間に、前記半導体基板（５）における前記第２半導体層（２１）及び前記第３半導体層（１７）以外の一部領域が前記所定方向に長手状に配置されており、前記隣り合う列の間に介在するいずれかの前記一部領域が前記無効領域（３０）として構成されていることを特徴とする請求項１に記載の半導体装置。
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