JP2014099426A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法に関し、特にヘテロ接合バイポーラトランジスタを有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a heterojunction bipolar transistor and a manufacturing method thereof.
現在、移動体通信用電力増幅器には、増幅素子として、GaAs-MESFET(Metal Semiconductor Field Effect Transistor)、GaAs-HEMT(High Electron Mobility Transistor)及びヘテロ接合バイポーラトランジスタ(HBT:Hetero-junction Bipolar Transistor)等が用いられている。特に、ヘテロ接合バイポーラトランジスタ(以下、HBTと略称する。)は、GaAs-MESFETと比較して、第1に、負電源を必要としないため、単一の正電源動作が可能である、第2に、コレクタ電流密度を大きくできるため、チップサイズの小型化が可能である、という利点を有している。 Currently, power amplifiers for mobile communication use amplifying elements such as GaAs-MESFET (Metal Semiconductor Field Effect Transistor), GaAs-HEMT (High Electron Mobility Transistor), and heterojunction bipolar transistors (HBT: Heterotransistor). Is used. In particular, a heterojunction bipolar transistor (hereinafter abbreviated as HBT) does not require a negative power supply, as compared with a GaAs-MESFET. First, a single positive power supply operation is possible. In addition, since the collector current density can be increased, there is an advantage that the chip size can be reduced.
一般に、バイポーラトランジスタは、素子の温度が上昇すると、ベース−エミッタ間のオン電圧が低下するために、コレクタ電流が増加することが知られている。このため、複数のトランジスタを有する高周波電力増幅器において、コレクタ電流の集中が生じると、消費電力の増加により局所的な素子の温度上昇が発生し、これにより、さらに局所的な素子でコレクタ電流が増加するという悪循環に陥る。従って、各トランジスタ間の電流が不均一になると、電力増幅器の性能及び寿命に悪影響を与えるだけでなく、電流の集中がさらに進むことから、トランジスタが熱暴走の状態に陥り、破壊に至ることがある。 In general, it is known that a collector current increases in a bipolar transistor because an ON voltage between a base and an emitter decreases when an element temperature increases. For this reason, in a high-frequency power amplifier having a plurality of transistors, if the collector current is concentrated, the temperature of the local element rises due to the increase in power consumption, which further increases the collector current in the local element. It falls into the vicious circle of doing. Therefore, if the current between the transistors becomes uneven, it not only adversely affects the performance and life of the power amplifier, but the current concentration further increases, so that the transistor falls into a state of thermal runaway and may be destroyed. is there.
このような問題に対して、バイポーラトランジスタのベースと接続され、素子の温度上昇に対してベース−エミッタ間の電圧に負帰還を与えるベースバラスト抵抗が用いられている。このベース−エミッタ間の電圧の負帰還により、温度上昇によるコレクタ電流の増加を相殺して、熱暴走を防ぐことが可能となる。 For such a problem, a base ballast resistor connected to the base of the bipolar transistor and giving negative feedback to the voltage between the base and the emitter with respect to the temperature rise of the element is used. By this negative feedback of the voltage between the base and the emitter, an increase in the collector current due to the temperature rise can be offset and thermal runaway can be prevented.
以下に、第1の従来例に係る、ベースバラスト抵抗を用いたHBTの断面構成を示す(例えば、特許文献1を参照。)。 Below, the cross-sectional structure of HBT using the base ballast resistor based on a 1st prior art example is shown (for example, refer patent document 1).
図5に示すように、HBTは、サブコレクタ層11と、該サブコレクタ層11の上に島状に形成されたコレクタ層12及びベース層13と、該ベース層13の上に島状に形成されたエミッタ層14とを有している。
As shown in FIG. 5, the HBT is formed in the island shape on the
ベース層13の上に形成された第1のベース電極16には、直流バイアスが印加されるDC端子が接続されている。ベース層13の上に形成された第2のベース電極17には、高周波信号が入力されるRF端子が接続されている。また、DC端子には熱暴走を抑止するためのバラスト抵抗素子19が第1のベース電極16との間に接続(外部接続)されている。
A DC terminal to which a DC bias is applied is connected to the
図6は、バラスト抵抗素子をトランジスタ素子の外部に設けない、第2の従来例に係るHBTの断面構成を示す。 FIG. 6 shows a cross-sectional configuration of an HBT according to a second conventional example in which no ballast resistor element is provided outside the transistor element.
第2の従来例においては、DC端子と接続された第1のベース電極16とエミッタ層14の対向する端部との距離が、RF端子と接続された第2のベース電極17とエミッタ層14の対向する端部との距離よりも大きい。従って、第1のベース電極16側はベース層13の内部抵抗成分13aをバラスト抵抗として利用している。
In the second conventional example, the distance between the
しかしながら、第1の従来例に係るHBTは、DC端子と接続されたバラスト抵抗素子19がトランジスタ素子の外部に接続されている。一般に、移動体通信用電力増幅器に用いられる増幅素子は複数個が必要である。第1の従来例の場合は、1つの素子に対して1個の抵抗素子が必要となり、増幅率を大きくすればするほど、チップサイズが大きくなってしまうという問題がある。
However, in the HBT according to the first conventional example, the
第2の従来例に係るHBTは、DC端子と接続された第1のベース電極とエミッタ層の端部までの距離を大きくすることにより、ベース層の内部抵抗をバラスト抵抗として用いているため、セルサイズが拡大してしまうという問題がある。 Since the HBT according to the second conventional example uses the internal resistance of the base layer as a ballast resistor by increasing the distance between the first base electrode connected to the DC terminal and the end of the emitter layer, There is a problem that the cell size increases.
また、より大きい抵抗値を得ようとすると、この距離を延長してセルサイズをより大きくするか、ベース層のキャリア濃度を下げてベース層のシート抵抗値を上げる必要がある。しかしながら、ベース層のキャリア濃度を下げてしまうと、RF端子と接続されたベース層の抵抗値も増大して、RF特性が劣化してしまう。 In order to obtain a larger resistance value, it is necessary to increase the cell size by extending this distance or to increase the sheet resistance value of the base layer by decreasing the carrier concentration of the base layer. However, if the carrier concentration of the base layer is lowered, the resistance value of the base layer connected to the RF terminal also increases, and the RF characteristics deteriorate.
そこで、本発明は、かかる問題に鑑み、チップサイズ及びセルサイズを大きくすることなく、所望の抵抗値を持つバラスト抵抗を備えた半導体装置を実現できるようにすることを目的とする。 Accordingly, an object of the present invention is to realize a semiconductor device including a ballast resistor having a desired resistance value without increasing the chip size and the cell size.
前記の目的を達成するため、本発明は、半導体装置を、ベース層における直流バイアスが印加されるベース電極とエミッタ層との間の領域に高抵抗領域を形成する構成とする。 In order to achieve the above object, according to the present invention, a semiconductor device is configured such that a high resistance region is formed in a region between a base electrode to which a DC bias is applied in a base layer and an emitter layer.
具体的に、本発明に係る半導体装置は、第1導電型の半導体からなるコレクタ層と、コレクタ層の上に形成された第2導電型の半導体からなるベース層と、ベース層の上に該ベース層を露出するように選択的に形成された第1導電型の半導体からなるエミッタ層と、ベース層の上に形成され、直流バイアス電圧が印加される第1のベース電極と、ベース層の上に形成され、高周波信号が入力される第2のベース電極とを備え、ベース層は、第1のベース電極の下側部分に該第1のベース電極の周辺領域を含むと共にエミッタ層の下側部分に達しないように形成され、他の領域と比べて抵抗値が高い高抵抗領域を有している。 Specifically, a semiconductor device according to the present invention includes a collector layer made of a first conductivity type semiconductor, a base layer made of a second conductivity type semiconductor formed on the collector layer, and a base layer on the base layer. An emitter layer made of a first conductivity type semiconductor selectively formed to expose the base layer; a first base electrode formed on the base layer to which a DC bias voltage is applied; And a second base electrode to which a high-frequency signal is input. The base layer includes a peripheral region of the first base electrode in a lower portion of the first base electrode and below the emitter layer. It is formed so as not to reach the side portion, and has a high resistance region having a higher resistance value than other regions.
本発明の半導体装置によると、ベース層は直流バイアス電圧が印加される第1のベース電極の下側部分に該第1のベース電極の周辺領域を含むと共にエミッタ層の下側部分に達しないように形成され、他の領域と比べて抵抗値が高い高抵抗領域を有している。このため、バラスト抵抗素子をセルの外部に設けたり、第1のベース電極とエミッタ層との距離を拡大したりすることなく、熱暴走に有効なバラスト抵抗を形成することができる。その上、高抵抗領域をイオン注入により形成する場合には、ベース層のシート抵抗によらず、イオン注入のドーズ量及び加速電圧を制御することにより、所望のバラスト抵抗値を得ることができる。従って、所望のバラスト抵抗値をキャリア濃度とは独立して制御可能である。これにより、RF特性に影響を与えることなく、高いバラスト抵抗値を実現できる。 According to the semiconductor device of the present invention, the base layer includes the peripheral region of the first base electrode in the lower part of the first base electrode to which the DC bias voltage is applied and does not reach the lower part of the emitter layer. And has a high resistance region having a higher resistance value than other regions. Therefore, a ballast resistor effective for thermal runaway can be formed without providing a ballast resistor element outside the cell or increasing the distance between the first base electrode and the emitter layer. In addition, when the high resistance region is formed by ion implantation, a desired ballast resistance value can be obtained by controlling the dose amount and acceleration voltage of ion implantation regardless of the sheet resistance of the base layer. Therefore, the desired ballast resistance value can be controlled independently of the carrier concentration. Thereby, a high ballast resistance value can be realized without affecting the RF characteristics.
本発明の半導体装置において、エミッタ層は、ベース層と接する部分に該ベース層と比べてバンドギャップが大きい半導体層を含むことが好ましい。 In the semiconductor device of the present invention, the emitter layer preferably includes a semiconductor layer having a band gap larger than that of the base layer in a portion in contact with the base layer.
このようにすると、ヘテロ接合バイポーラトランジスタ(HBT)を形成することができる。 In this way, a heterojunction bipolar transistor (HBT) can be formed.
本発明の半導体装置において、高抵抗領域はイオンが注入されることにより形成されていてもよい。 In the semiconductor device of the present invention, the high resistance region may be formed by ion implantation.
この場合に、イオンは、ヘリウムイオン又はボロンイオンであってもよい。 In this case, the ions may be helium ions or boron ions.
本発明に係る半導体装置の製造方法は、基板の上に、第1導電型の半導体からなるコレクタ層を形成する工程と、コレクタ層の上に第2導電型の半導体からなるベース層を形成する工程と、ベース層の上に第1導電型の半導体からなるエミッタ層を形成する工程と、エミッタ層に対して選択的にエッチングを行うことにより、エミッタ層を島状に形成する工程と、ベース層及びコレクタ層に対して、島状のエミッタ層を含むように選択的にエッチングを行うことにより、ベース層及びコレクタ層を島状に形成する工程と、ベース層における島状のエミッタ層の側方領域に対して該エミッタ層から間隔をおいてイオンを注入することにより、ベース層に高抵抗領域を形成する工程と、高抵抗領域の上に、直流バイアス電圧が印加されるベース電極を形成する工程とを備えている。 The method of manufacturing a semiconductor device according to the present invention includes a step of forming a collector layer made of a first conductivity type semiconductor on a substrate, and a base layer made of a second conductivity type semiconductor on the collector layer. A step of forming an emitter layer made of a first conductivity type semiconductor on the base layer, a step of selectively etching the emitter layer to form an emitter layer in an island shape, and a base Forming a base layer and a collector layer in an island shape by selectively etching the layer and the collector layer so as to include an island-shaped emitter layer; and an island-shaped emitter layer side of the base layer A step of forming a high resistance region in the base layer by implanting ions from the emitter layer at a distance from the emitter layer, and a base voltage to which a DC bias voltage is applied on the high resistance region. And a step of forming a.
本発明の半導体装置の製造方法によると、ベース層における島状のエミッタ層の側方領域に対して該エミッタ層から間隔をおいてイオンを注入することにより、ベース層に高抵抗領域を形成する工程を備えている。このため、バラスト抵抗素子をセルの外部に設けたり、直流バイアス電圧が印加されるベース電極とエミッタ層との距離を拡大したりすることなく、熱暴走に有効なバラスト抵抗を形成することができる。その上、高抵抗領域をイオン注入により形成するため、ベース層のシート抵抗によらず、イオン注入のドーズ量及び加速電圧を制御することにより、所望のバラスト抵抗値を得ることができる。従って、所望のバラスト抵抗値をキャリア濃度とは独立して制御可能である。これにより、RF特性に影響を与えることなく、高いバラスト抵抗値を実現できる。 According to the method for manufacturing a semiconductor device of the present invention, a high resistance region is formed in the base layer by implanting ions into the side region of the island-shaped emitter layer in the base layer at a distance from the emitter layer. It has a process. Therefore, a ballast resistor effective for thermal runaway can be formed without providing a ballast resistor element outside the cell or increasing the distance between the base electrode to which the DC bias voltage is applied and the emitter layer. . In addition, since the high resistance region is formed by ion implantation, a desired ballast resistance value can be obtained by controlling the dose amount and acceleration voltage of ion implantation regardless of the sheet resistance of the base layer. Therefore, the desired ballast resistance value can be controlled independently of the carrier concentration. Thereby, a high ballast resistance value can be realized without affecting the RF characteristics.
本発明の半導体装置の製造方法は、エミッタ層を形成する工程において、エミッタ層におけるベース層と接する部分に、該ベース層と比べてバンドギャップが大きい半導体層を形成することが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, in the step of forming the emitter layer, it is preferable to form a semiconductor layer having a band gap larger than that of the base layer in a portion in contact with the base layer in the emitter layer.
このようにすると、ヘテロ接合バイポーラトランジスタ(HBT)を形成することができる。 In this way, a heterojunction bipolar transistor (HBT) can be formed.
本発明の半導体装置の製造方法は、高抵抗領域を形成する工程において、イオンはヘリウムイオン又はボロンイオンであってもよい。 In the method of manufacturing a semiconductor device according to the present invention, the ions may be helium ions or boron ions in the step of forming the high resistance region.
本発明の半導体装置の製造方法において、高抵抗領域を形成する工程は、イオン注入による素子分離領域の形成と同時に行ってもよい。 In the method for manufacturing a semiconductor device of the present invention, the step of forming the high resistance region may be performed simultaneously with the formation of the element isolation region by ion implantation.
本発明に係る半導体装置及びその製造方法によると、チップサイズ及びセルサイズを大きくすることなく、所望の抵抗値を持つバラスト抵抗を備えた半導体装置を実現することができる。 According to the semiconductor device and the manufacturing method thereof according to the present invention, it is possible to realize a semiconductor device including a ballast resistor having a desired resistance value without increasing the chip size and the cell size.
(一実施形態)
本発明の一実施形態について図1を参照しながら説明する。
(One embodiment)
An embodiment of the present invention will be described with reference to FIG.
図1(a)及び図1(b)に示すように、本実施形態に係るヘテロ接合バイポーラトランジスタ(HBT)100は、不純物が5×1018cm−3程度の高濃度にドープされたn型GaAsからなるサブコレクタ層101と、不純物が1×1016m−3程度の低濃度にドープされたn型GaAsからなるコレクタ層102と、不純物が4×1019cm−3程度の高濃度にドープされたp型GaAsからなるベース層103と、不純物濃度が1×1017cm−3程度にドープされたn型InGaPを含む複数の半導体層からなる積層構造を有するエミッタ層104とから構成されている。
As shown in FIG. 1A and FIG. 1B, the heterojunction bipolar transistor (HBT) 100 according to the present embodiment is an n-type impurity doped at a high concentration of about 5 × 10 18 cm −3.
ここで、エミッタ層104におけるベース層103と接する半導体層は、ベース層103と比べてバンドギャップが大きい半導体層、例えばInGaPにより構成されている。
Here, the semiconductor layer in contact with the
コレクタ層102及びベース層103は、凸型形状に加工されており、ベース島領域を形成している。また、エミッタ層104は、ベース層103上に凸型形状に加工されており、エミッタ島領域を形成している。
The
サブコレクタ層101のコレクタ層102から露出した上面には、例えば、それぞれ金ゲルマニウム(AuGe)/ニッケル(Ni)/金(Au)等が積層されてなる複数のコレクタ電極9が形成されている。各コレクタ電極9には、コレクタ層102に電圧を印加するコレクタ端子4がそれぞれ接続されている。
On the upper surface of the
ベース層103のエミッタ層10から露出した上面には、ベース層103とオーミック接触するように熱拡散により形成された第1のベース電極7及び第2のベース電極8がそれぞれ形成されている。各ベース電極7、8には、例えば、白金(Pt)/チタン(Ti)/白金(Pt)/金(Au)等の金属積層膜を用いることができる。
A
第1のベース電極7には、直流(DC)バイアスが印加されるDC端子2が接続されている。一方、第2のベース電極8には、高周波(RF)電力が供給されるRF端子3が接続されている。
A
エミッタ層104の上面には、Pt/Ti/Pt/Au等が積層されてなるエミッタ電極6が形成されている。該エミッタ電極6には、エミッタ端子1が接続されている。
On the upper surface of the
本実施形態の特徴として、ベース層103におけるDC端子2と接続された第1のベース電極7の下側部分には、ヘリウムイオン(He+)等をイオン注入して高抵抗化された高抵抗ベース領域150が形成されている。高抵抗ベース領域150は、第1のベース電極7の平面積よりも大きい領域で形成されている。すなわち、ベース層103における第1のベース電極7の周辺領域を含むように形成されている。但し、高抵抗ベース領域150のエミッタ層104側の端部は、エミッタ層104の下側部分にまでは達していない。
As a feature of the present embodiment, the lower resistance of the
また、高抵抗ベース領域150は、ベース層103におけるイオン注入前の抵抗値の2倍以上程度の抵抗値を有することが好ましい。
Further, the high
以下、ベース層にヘリウムイオン(He+)等をイオン注入した場合の電流−電圧特性と、シート抵抗値のドーズ量依存性との実験結果を示す。 Hereinafter, experimental results of current-voltage characteristics when helium ions (He + ) or the like are ion-implanted into the base layer and the dose dependency of the sheet resistance value are shown.
図2は、ベース層にヘリウムイオン(He+)等をイオン注入を行った場合(▲印)と、イオン注入を行わない場合(■印)との電流−電圧特性を示している。本実施形態に係るヘリウムイオンを注入されたベース層103のグラフは、ヘリウムイオンを注入されない従来のベース層のグラフと比べて傾きが小さく、すなわち抵抗値が上昇していることが分かる。
FIG. 2 shows current-voltage characteristics when helium ions (He + ) or the like are ion-implanted into the base layer (marked with ▲) and when ions are not implanted (marked with ■). It can be seen that the graph of the
また、低電圧領域においても高電圧領域においても、良好な線形性を示している。このことから、高抵抗ベース領域150は第1のベース電極7とオーミック接続されており、抵抗層として使用可能であるといえる。
Also, good linearity is exhibited both in the low voltage region and in the high voltage region. From this, it can be said that the high
図3は、4×1019cm−3程度の高濃度にドープされたp型GaAsからなるベース層に、ヘリウムイオンを100keVの加速電圧で、ドーズ量を3通りに変えて注入したときのシート抵抗値の測定結果を示している。図3に示すように、イオン注入の際のドーズ量を調節すれば抵抗値を変えることができる。従って、ベースシート抵抗値とイオン注入条件(加速電圧及びドーズ量)とを適当に組み合わせれば、任意の抵抗値を実現できることが分かる。 FIG. 3 shows a sheet when helium ions are implanted into a base layer made of p-type GaAs doped at a high concentration of about 4 × 10 19 cm −3 with an acceleration voltage of 100 keV and a dose amount changed in three ways. The measurement result of the resistance value is shown. As shown in FIG. 3, the resistance value can be changed by adjusting the dose during ion implantation. Therefore, it can be understood that an arbitrary resistance value can be realized by appropriately combining the base sheet resistance value and the ion implantation conditions (acceleration voltage and dose amount).
このように、本実施形態によると、ベース層103におけるDCバイアス電圧が印加される第1のベース電極7とエミッタ層104との間の領域に高抵抗ベース領域150を形成する。これにより、従来のように、バラスト抵抗素子をセルの外部に設けたり、第1のベース電極とエミッタ層との距離を拡大したりすることなく、熱暴走に有効なバラスト抵抗を形成することができる。その上、高抵抗ベース領域150をイオン注入により形成するため、ベース層103のシート抵抗値によらず、イオン注入のドーズ量及び加速電圧を制御(調節)することにより、所望のバラスト抵抗値を得ることができる。従って、所望のバラスト抵抗値をキャリア濃度とは独立して制御が可能となる。これにより、RF特性に影響を与えることなく、高いバラスト抵抗値を実現できる。すなわち、チップサイズ及びセルサイズを大きくすることなく、所望の抵抗値を持つバラスト抵抗を備えたHBTを実現できる。
Thus, according to this embodiment, the high
以下、前記のような構成を有する半導体装置の製造方法について図4(a)〜図4(d)を参照しながら説明する。 Hereinafter, a method for manufacturing a semiconductor device having the above-described configuration will be described with reference to FIGS. 4 (a) to 4 (d).
まず、図4(a)に示すように、分子線エピタキシ(MBE)法又は有機金属化学気相成長(MOCVD)法等の結晶成長法により、n型GaAsからなる基板(図示せず)の主面上に、不純物が5×1018cm−3程度の高濃度にドープされたn型GaAs層101Aと、不純物が1×1016m−3程度の低濃度にドープされたn型GaAs層102Aと、不純物が4×1019cm−3程度の高濃度にドープされたp型GaAs層103Aと、不純物が1×1017cm−3程度にドープされたn型InGaP層を含む複数の半導体層からなる積層構造体104Aとを順次形成する。
First, as shown in FIG. 4A, a main substrate (not shown) made of n-type GaAs is formed by a crystal growth method such as a molecular beam epitaxy (MBE) method or a metal organic chemical vapor deposition (MOCVD) method. On the surface, an n-
次に、リソグラフィ法により、n型InGaP層を含む積層構造体104Aにおけるエミッタ層形成領域、すなわちエミッタ島領域を覆うように第1のレジストマスク201を形成する。続いて、第1のレジストマスク201によりエミッタ島領域を覆った状態で、積層構造体104Aに対してウェットエッチング又はドライエッチングを行って、図4(b)に示すように、積層構造体104Aから島状のエミッタ層104を形成する。
Next, a first resist
次に、第1のレジストマスク201を除去した後、再度リソグラフィ法により、エミッタ層104を含み且つp型GaAs層103A及びn型GaAs層102Aにおけるベース層及びコレクタ層形成領域、すなわちベース島領域を覆うように第2のレジストマスク202を形成する。続いて、第2のレジストマスク202によりベース島領域を覆った状態で、p型GaAs層103A及びn型GaAs層102Aに対してウェットエッチング又はドライエッチングを行って、図4(c)に示すように、p型GaAs層103A及びn型GaAs層102Aから島状のベース層103及びコレクタ層102を形成する。
Next, after removing the first resist
次に、第2のレジストマスク202を除去した後、n型GaAs層101Aの上に、エミッタ層104、ベース層103及びコレクタ層102を覆うように、第3のレジストマスク203を形成する。続いて、図4(d)に示すように、リソグラフィ法により、第3のレジストマスク203に、ベース層103におけるエミッタ層104の一方の側方領域で且つ該エミッタ層104から間隔をおいた領域を露出する開口パターン203aを形成する。この開口パターン203aを有する第3のレジストマスク203を介した状態で、ベース層103にイオン注入する。具体的には、ベース層103に、加速電圧が100keV程度で、ドーズ量が7.2×1013cm−2程度のヘリウムイオン(H+)を注入する。これにより、ベース層103の第1のベース電極形成領域を含む領域にヘリウムイオンが注入されて、高抵抗ベース領域150が形成される。
Next, after removing the second resist
次に、図示はしていないが、第3のレジストマスク203を除去した後、n型GaAs層101Aにおけるベース島領域から離れた領域に、ヘリウムイオンを選択的に注入して、素子分離領域を形成する。これにより、n型GaAs層101Aからサブコレクタ層101が形成される。
Next, although not shown, after removing the third resist
続いて、図示はしていないが、エミッタ層104の上に、エミッタ電極形成領域を露出する開口パターンを有するレジストマスクを形成し、その後、スパッタ法又は真空蒸着法等により、レジストマスクの上に開口パターンが埋まるように所定の金属積層膜を形成する。その後、レジストマスクを除去する、いわゆるリフトオフ法により、エミッタ電極6を形成する。
Subsequently, although not shown, a resist mask having an opening pattern that exposes the emitter electrode formation region is formed on the
続いて、リフトオフ法により、ベース層103の上の高抵抗ベース領域150の上に、所定の金属積層膜からなる第1のベース電極7を形成する。同時に、ベース層103の上のエミッタ層104に対して第1のベース電極7と反対側の領域に、第1のベース電極7と組成が同一の第2のベース電極8を形成する。
Subsequently, the
続いて、リフトオフ法により、サブコレクタ層101の上に、所定の金属積層膜からなるコレクタ電極9を形成する。
Subsequently, a
なお、エミッタ電極6、ベース電極7、8及びコレクタ電極9における形成の順序は特に問われない。
The order of formation in the
続いて、オーミックコンタクト及び注入イオンの活性化のための熱処理を行うことにより、図1(a)及び(b)に示すHBT100を得ることができる。
Subsequently, by performing a heat treatment for activating the ohmic contact and implanted ions, the
なお、本実施形態においては、ヘリウムイオンの注入条件を、加速電圧が100keV程度で、ドーズ量が7.2×1013cm−2程度としているが、これらの注入条件を適宜変更することにより、高抵抗ベース領域150に所望の抵抗値を与えることができる。
In this embodiment, the helium ion implantation conditions are an acceleration voltage of about 100 keV and a dose of about 7.2 × 10 13 cm −2. By appropriately changing these implantation conditions, A desired resistance value can be given to the high
また、高抵抗ベース領域150に設定する抵抗値によっては、高抵抗ベース領域150の形成に用いるヘリウムイオンのイオン注入と、素子分離領域の形成に用いるヘリウムイオンのイオン注入とを同時に行うことができる。
Further, depending on the resistance value set in the high
また、本実施形態においては、高抵抗ベース領域150の形成にヘリウムイオンを用いたが、イオン注入に供されるイオン種はヘリウムイオンに限られず、例えばボロンイオン(B+)等でも同様の効果を得られることはいうまでもない。さらには、ヘリウムイオン及びボロンイオン以外にも、水素(H+)イオンを用いることができる。
In the present embodiment, helium ions are used to form the high-
また、本実施形態においては、ヘテロ接合バイポーラトランジスタ(HBT)について説明したが、本発明は、HBTに限られず、例えば、ホモ接合のバイポーラトランジスタ(BT)でもよい。 In the present embodiment, the heterojunction bipolar transistor (HBT) has been described. However, the present invention is not limited to the HBT, and may be a homojunction bipolar transistor (BT), for example.
また、本発明の要旨を逸脱しない範囲で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。 Also, various modifications which those skilled in the art have conceived without departing from the gist of the present invention are also included in the scope of the present invention.
本発明に係る半導体装置及びその製造方法は、チップサイズ及びセルサイズを大きくすることなく所望の抵抗値を持つバラスト抵抗を備えた半導体装置を実現でき、特にヘテロ接合バイポーラトランジスタを有する半導体装置、例えば電力増幅器等に有用である。 A semiconductor device and a manufacturing method thereof according to the present invention can realize a semiconductor device having a ballast resistor having a desired resistance value without increasing a chip size and a cell size, and particularly a semiconductor device having a heterojunction bipolar transistor, for example, Useful for power amplifiers and the like.
1 エミッタ端子
2 DC端子
3 RF端子
4 コレクタ端子
6 エミッタ電極
7 第1のベース電極
8 第2のベース電極
9 コレクタ電極
100 ヘテロ接合バイポーラトランジスタ(HBT)
101 サブコレクタ層
101A n型GaAs層
102 コレクタ層
102A n型GaAs層
103 ベース層
103A p型GaAs層
104 エミッタ層
104A 積層構造体
150 高抵抗ベース領域(高抵抗領域)
201 第1のレジストマスク
202 第2のレジストマスク
203 第3のレジストマスク
203a 開口パターン
DESCRIPTION OF
101
201 First resist
Claims (8)
前記コレクタ層の上に形成された第2導電型の半導体からなるベース層と、
前記ベース層の上に該ベース層を露出するように選択的に形成された第1導電型の半導体からなるエミッタ層と、
前記ベース層の上に形成され、直流バイアス電圧が印加される第1のベース電極と、
前記ベース層の上に形成され、高周波信号が入力される第2のベース電極とを備え、
前記ベース層は、前記第1のベース電極の下側部分に前記第1のベース電極の周辺領域を含むと共に前記エミッタ層の下側部分に達しないように形成され、他の領域と比べて抵抗値が高い高抵抗領域を有していることを特徴とする半導体装置。 A collector layer made of a semiconductor of the first conductivity type;
A base layer made of a second conductivity type semiconductor formed on the collector layer;
An emitter layer made of a semiconductor of a first conductivity type selectively formed on the base layer so as to expose the base layer;
A first base electrode formed on the base layer and applied with a DC bias voltage;
A second base electrode formed on the base layer and receiving a high-frequency signal;
The base layer includes a peripheral region of the first base electrode in a lower portion of the first base electrode and is formed so as not to reach a lower portion of the emitter layer, and has a resistance higher than that of other regions. A semiconductor device having a high resistance region having a high value.
前記コレクタ層の上に第2導電型の半導体からなるベース層を形成する工程と、
前記ベース層の上に第1導電型の半導体からなるエミッタ層を形成する工程と、
前記エミッタ層に対して選択的にエッチングを行うことにより、前記エミッタ層を島状に形成する工程と、
前記ベース層及びコレクタ層に対して、前記島状のエミッタ層を含むように選択的にエッチングを行うことにより、前記ベース層及びコレクタ層を島状に形成する工程と、
前記ベース層における前記島状のエミッタ層の側方領域に対して該エミッタ層から間隔をおいてイオンを注入することにより、前記ベース層に高抵抗領域を形成する工程と、
前記高抵抗領域の上に、直流バイアス電圧が印加されるベース電極を形成する工程とを備えていることを特徴とする半導体装置の製造方法。 Forming a collector layer made of a first conductivity type semiconductor on a substrate;
Forming a base layer made of a second conductivity type semiconductor on the collector layer;
Forming an emitter layer made of a first conductivity type semiconductor on the base layer;
Forming the emitter layer in an island shape by selectively etching the emitter layer;
Forming the base layer and the collector layer in an island shape by selectively etching the base layer and the collector layer so as to include the island-shaped emitter layer;
Forming a high resistance region in the base layer by implanting ions spaced from the emitter layer into a lateral region of the island-shaped emitter layer in the base layer;
Forming a base electrode to which a DC bias voltage is applied on the high resistance region.
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