JP2683552B2 - Manufacturing method of bipolar transistor - Google Patents
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Description
本発明は、半導体基板上に、第１の導電型を有する第
１の半導体層と、第１の導電型とは逆の第２の導電型を
有する第２の半導体層と、第１の導電型を有する第３の
半導体層から形成されたメサ状の第４の半導体層とがそ
れらの順に積層されている積層体が形成され、そして、
その積層体内に、その上方から第１の半導体層に達する
深さを有し且つ第２の導電型を有する不純物イオン打込
領域が、第４の半導体層のメサ部を取囲むように形成さ
れている、という構成を値するバイポーラトランジスタ
の製法に関する。The present invention provides, on a semiconductor substrate, a first semiconductor layer having a first conductivity type, a second semiconductor layer having a second conductivity type opposite to the first conductivity type, and a first conductivity type. And a mesa-shaped fourth semiconductor layer formed from a third semiconductor layer having a mold is laminated in that order, and
An impurity ion-implanted region having a depth reaching the first semiconductor layer from above and having the second conductivity type is formed in the stack so as to surround the mesa portion of the fourth semiconductor layer. The present invention relates to a manufacturing method of a bipolar transistor worthy of the construction.
従来、第３図を伴って次に述べるバイポーラトランジ
スタの製法が提案されている。 すなわち、半絶縁性を有し且つ例えばGaAsでなる半導
体基板１を予め用意する（第３図Ａ）。 そして、その半導体基板１上に、n+型を有し且つ例え
ばGaAsでなる半導体層２′と、ｎ型を有し且つ例えばAl
GaAs系でなる半導体層３′と、ｐ型を有し且つ半導体層
３に比し狭いエネルギバンドキャップを有する例えばGa
Asでなる半導体層４′と、ｎ型を有し且つ例えばGaAsで
なる半導体層５′と、n+型を有し且つ例えばGaAsでなる
半導体層６′とがそれらの順に積層されている積層体
７′を例えばエピタキシャル成長法によって形成する
（第３図Ｂ）。 次に、積層体７′上に、例えば、フォトレジストでな
るマスク層31を所要のパターンにアイランド状に形成す
る（第３図Ｃ）。 次に、積層体７′に対し、上述したマスク層31をマス
クとするエッチング処理を、半導体層５′に達する深さ
まで行うことによって、半導体５′からメサ状の半導体
層５″を形成するとともに、半導体６′から半導体層
５″のメサ部5a上に積層されている半導体層６を形成す
る（第３図Ｄ）。 次に、積層体７′に対し、上方から、例えば上述した
マスク層31をマスクとする、例えばBeでなるｐ型不純物
イオン32の打込処理を、半導体層５′のメサ部5aを取囲
むように、半導体層３′に達する深さまで行うことによ
って、積層体７′内に、その上方から半導体層３′に達
する深さを有する不純物イオン打込領域８′を、半導体
層５′のメサ部5aのメサを取囲むように形成する（第３
図Ｅ）。ただし、この場合、ｐ型不純物イオン32の打込
処理を、積層体７′の積層方向と直行する面に対して傾
斜している斜め上方から行うことによって、不純物イオ
ン打込領域８′を、その内側部8aの一部の領域だけが半
導体層５″のメサ部5a内まで延長しているが、内側部8a
の他の領域が半導体層５″のメサ部5a内まで延長してい
ないものとして形成する。 次に、図示しないが、積層体７′に対する加熱処理
（アニール処理）を行うことによって、不純物イオン打
込領域８′を活性化し、よって、不純物イオン打込領域
８′からそれが活性化されていることによってｐ型を有
する不純物イオン打込領域８″を形成する。 次に、マスク層31を積層体７′上から除去して後、積
層体７′上に、半導体層６及び半導体層５″のメサ部5a
を埋設し且つ例えばフォトレジストでなるマスク層33
を、所要のパターンに形成する（第３図Ｆ）。 次に、積層体７′に対し、上方から、上述したマスク
層33をマスクとするエッチング処理を、半導体層２′に
達するまで行うことによって、半導体層２′からメサ状
の半導体層２を形成し、また、半導体層３′から半導体
層２のメサ部2a上の半導体層３を形成し、さらに、半導
体層４′から半導体層３上の半導体層４を形成し、ま
た、半導体層５′から半導体層４上の半導体層５を形成
し、よって、半導体基板１上に、いま述べた半導体層
２、３、４、５及び６から成る積層体７を形成するとと
もに、不純物イオン打込領域８″から、いま述べた積層
体７内における、その上方から半導体層３に達する深さ
に形成され且つｐ型を有する不純物イオン打込領域８を
形成する（第３図Ｇ）。 次に、積層体７上からマスク層33を除去し、次で、積
層体７の外表面上に例えばSi3N4でなる絶縁層９を形成
し、次で、その絶縁層９に不純物イオン打込領域８を外
部に臨ませる窓9bを形成し、次で、絶縁層９上に窓9bを
通じて不純物イオン打込領域８にオーミックに連結して
いる電極層81を形成し、次に、またその前に、絶縁層９
に半導体層２及び６をそれぞれ外部に臨ませる窓9a及び
9cを形成し、次で、絶縁層９上に窓9a及び9cをそれぞれ
通じて半導体層２及び６にそれぞれオーミックに連結し
ている電極層21及び61を形成する（第３図Ｈ）。 以上が、従来提案されているバイポーラトランジスタ
の製法である。 このような従来のバイポーラトランジスタの製法によ
って得られるバイポーラトランジスタ（第３図Ｈ）は、
半絶縁性を有し且つ例えばGaAsでなる半導体基板１上
に、n+型を有し且つ例えばGaAsでなるメサ状の半導体層
２が形成され、その半導体層２のメサ部2a上に、ｎ型を
有し且つ例えばAlGaAs系でなる半導体層３と、ｐ型を有
し且つ例えばGaAsでなる半導体層４と、ｎ型を有し且つ
例えばGaAsでなるメサ状の半導体層５とがそれらの順に
積層して形成され、さらに、半導体層５のメサ部5a上
に、n+型を有し且つ例えばGaAsでなる半導体層６が形成
され、そして、いま述べた半導体層２、３、４、５及び
６からなる積層体７に、その上方から、半導体層３に達
する深さを有するとともにｐ型を有する不純物イオン打
込領域８が、半導体層５のメサ部5aを取囲むように形成
され、また、積層体７の全外表面上に、半導体層２、不
純物イオン打込領域８及び半導体層６をそれぞれ外部に
臨ませる窓9a、9b及び9cを有し且つ例えばSi3N4でなる
絶縁層９が形成され、さらに、絶縁層９上に、窓9a、9b
及び9cをそれぞれ通じて、半導体層２、不純物イオン打
込領域８及び半導体層６にそれぞれオーミックに連結し
ている電極層21、81及び61が形成されている構成を有す
る。 このため、第３図に示す従来のバイポーラトランジス
タの製法によって得られるバイポーラトランジスタによ
れば、半導体層３、４及び５がエミッタ層、ベース層及
びコレクタ層としてそれぞれ作用し、また、半導体層２
及び６がエミッタ電極付用層及びコレクタ電極付用層と
してそれぞれ作用し、さらに、不純物イオン打込領域８
がベース電極付用領域として作用し、また、電極層21、
81及び61がエミッタ電極層、ベース電極層及びコレクタ
電極層としてそれぞれ作用して、バイポータトランジス
タとしての機能が得られるとともに、ベース層として作
用する半導体層４が、エミッタ層として作用する半導体
層３に比し狭いエネルギバンドキャップを有しているこ
とから、それら半導体層３及び４間にヘテロ接合を形成
しているので、詳細説明は省略するが、いま述べたバイ
ポーラトランジスタとして機能が効率的に得られる。 ところで、このようなバイポーラトランジスタとして
の機能が得られるバイポーラトランジスタを製造するこ
とができる、第３図に示す従来のバイポーラトランジス
タの製法によれば、積層体７内に、ベース層として作用
する半導体層４に連結している不純物イオン打込領域８
を形成するので、ベース層として作用する半導体層４に
対するベース電極層として電極層81を、不純物イオン打
込領域８上に形成することができる。 このため、第３図Ｄに示す半導体層５″を有する積層
体７′を形成する工程において、その半導体層５″を、
半導体層４′上に、半導体層６下において、アイランド
状に形成し、それによって、半導体層４′を外部に露呈
させ、爾後第３図Ｅ、Ｆ及びＧで上述したと同様の工程
をとって、外部に露呈している半導体層４を形成し、そ
して、その半導体層４の外部に露出している領域に、電
極層81をオーミックに形成する、という他の従来のバイ
ポーラトランジスタの製法の場合に比し、容易に、バイ
ポーラトランジスタを製造することができる。 また、第３図に示す従来のバイポーラトランジスタの
製法の場合、加熱処理によって最終的な不純物イオン打
込領域８になる不純物イオン打込領域８′を、第３図Ｅ
に示すように、積載体７″に対し、ｐ型不純物イオン32
を、斜め上方から打込むことによって形成するので、そ
の斜めの方向を、半導体基板１（積層体７″）の主表面
の面方位が（100）面である場合、半導体基板１の主表
面の法線方向が［011］方向から20〜30゜とった方向に
沿ってｐ型不純物イオン32に対してほぼ７゜だけ傾斜し
た関係が得られるように、選ぶことによって、最終的に
得られる不純物イオン打込領域８でみて、その不純物イ
オン打込領域８を、チャンネリング効果を受けていず且
つ各部均一な比抵抗を有するものとして、制御性良く形
成することができる。Conventionally, a method of manufacturing a bipolar transistor, which will be described below with reference to FIG. 3, has been proposed. That is, a semiconductor substrate 1 having a semi-insulating property and made of, for example, GaAs is prepared in advance (FIG. 3A). Then, on the semiconductor substrate 1, a semiconductor layer 2'having an n + type and made of, for example, GaAs, and an n type having, for example, Al
A semiconductor layer 3 ′ made of GaAs and a p-type semiconductor layer 3 ′ having an energy band cap narrower than that of the semiconductor layer 3 such as Ga
A semiconductor layer 4'made of As, a semiconductor layer 5'having an n type and made of, for example, GaAs, and a semiconductor layer 6'having an n + type and made of, for example, GaAs are stacked in this order. The body 7'is formed by, for example, an epitaxial growth method (FIG. 3B). Next, a mask layer 31 made of, for example, photoresist is formed in a desired pattern in an island shape on the laminated body 7 '(FIG. 3C). Next, the stacked body 7'is subjected to an etching process using the above-mentioned mask layer 31 as a mask to a depth reaching the semiconductor layer 5 ', thereby forming a mesa-shaped semiconductor layer 5 "from the semiconductor 5'. , The semiconductor layer 6 is formed on the mesa portion 5a of the semiconductor layer 5 "from the semiconductor 6 '(FIG. 3D). Next, a process of implanting p-type impurity ions 32 of, for example, Be, using the above-mentioned mask layer 31 as a mask, surrounds the mesa portion 5a of the semiconductor layer 5'on the stacked body 7'from above. As described above, the impurity ion implantation region 8'having a depth reaching the semiconductor layer 3'from above is formed in the stacked body 7'in the mesa of the semiconductor layer 5 '. Formed so as to surround the mesa of the portion 5a (3rd
Figure E). However, in this case, by performing the implantation process of the p-type impurity ions 32 from the obliquely upper side which is inclined with respect to the plane orthogonal to the stacking direction of the stacked body 7 ′, the impurity ion implantation region 8 ′ is Only a part of the inner portion 8a extends to the inside of the mesa portion 5a of the semiconductor layer 5 ″.
The other regions are formed so as not to extend into the mesa portion 5a of the semiconductor layer 5 ″. Next, although not shown, the laminated body 7 ′ is subjected to a heat treatment (annealing treatment) to perform impurity ion implantation. The implant region 8'is activated, so that the impurity ion implant region 8'is activated to form the impurity ion implant region 8 "having p-type. Next, after removing the mask layer 31 from the stacked body 7 ′, the semiconductor layer 6 and the mesa portion 5 a of the semiconductor layer 5 ″ are placed on the stacked body 7 ′.
And a mask layer 33 which is made of photoresist, for example.
Are formed into a required pattern (FIG. 3F). Next, the stacked body 7 ′ is subjected to an etching process from above from the semiconductor layer 2 ′ using the mask layer 33 as a mask to form the mesa-shaped semiconductor layer 2 from the semiconductor layer 2 ′. In addition, the semiconductor layer 3'is formed on the mesa portion 2a of the semiconductor layer 2 and the semiconductor layer 4'is formed on the semiconductor layer 3 and the semiconductor layer 5'is formed. To form the semiconductor layer 5 on the semiconductor layer 4, and thus to form the laminated body 7 including the semiconductor layers 2, 3, 4, 5 and 6 described above on the semiconductor substrate 1 and to form the impurity ion implantation region. From 8 ″, an impurity ion-implanted region 8 having a p-type and having a depth reaching the semiconductor layer 3 from above is formed in the laminate 7 described above (FIG. 3G). The mask layer 33 is removed from the laminated body 7, and then the laminated body An insulating layer 9 made of, for example, Si 3 N 4 is formed on the outer surface of 7, and then a window 9b for exposing the impurity ion implantation region 8 to the outside is formed in the insulating layer 9, and then an insulating layer is formed. An electrode layer 81 ohmic-connected to the impurity ion-implanted region 8 through a window 9b is formed on the insulating layer 9.
Windows 9a and 9a, which expose the semiconductor layers 2 and 6 to the outside, respectively.
9c is formed, and then electrode layers 21 and 61 are formed on the insulating layer 9 through the windows 9a and 9c, respectively, and are ohmicly connected to the semiconductor layers 2 and 6, respectively (FIG. 3H). The above is the conventionally proposed method for manufacturing a bipolar transistor. The bipolar transistor (FIG. 3H) obtained by such a conventional bipolar transistor manufacturing method is
On a semiconductor substrate 1 having a semi-insulating property and made of, for example, GaAs, a mesa semiconductor layer 2 having an n + type and made of, for example, GaAs is formed, and n is formed on the mesa portion 2a of the semiconductor layer 2. A semiconductor layer 3 having a type and made of, for example, AlGaAs, a semiconductor layer 4 having a p-type and made of, for example, GaAs, and a mesa semiconductor layer 5 having an n-type and made of, for example, GaAs. The semiconductor layers 6 are formed by laminating in order, and further, a semiconductor layer 6 of n + type and made of, for example, GaAs is formed on the mesa portion 5a of the semiconductor layer 5, and the semiconductor layers 2, 3, 4, An impurity ion-implanted region 8 having a depth reaching the semiconductor layer 3 and having a p-type is formed in the stacked body 7 composed of 5 and 6 so as to surround the mesa portion 5a of the semiconductor layer 5. The semiconductor layer 2, the impurity ion-implanted region 8 and the semiconductor are formed on the entire outer surface of the laminated body 7. Window 9a which face 6 to the outside, respectively, an insulating layer 9 made of and example Si 3 N 4 has an 9b and 9c are formed, further, on the insulating layer 9, the window 9a, 9b
And 9c respectively, electrode layers 21, 81 and 61 which are ohmic-connected to the semiconductor layer 2, the impurity ion-implanted region 8 and the semiconductor layer 6, respectively, are formed. Therefore, according to the bipolar transistor obtained by the conventional bipolar transistor manufacturing method shown in FIG. 3, the semiconductor layers 3, 4 and 5 act as an emitter layer, a base layer and a collector layer, respectively, and the semiconductor layer 2
And 6 respectively function as a layer with an emitter electrode and a layer with a collector electrode, and further, an impurity ion implantation region 8
Acts as a region for attaching the base electrode, and the electrode layer 21,
81 and 61 act as an emitter electrode layer, a base electrode layer, and a collector electrode layer, respectively, to obtain a function as a bipolar transistor, and the semiconductor layer 4 acting as a base layer is a semiconductor layer 3 acting as an emitter layer. The heterojunction is formed between the semiconductor layers 3 and 4 because the energy band cap is narrower than that of the above. can get. By the way, according to the conventional method for manufacturing a bipolar transistor shown in FIG. 3, which can manufacture a bipolar transistor having such a function as a bipolar transistor, a semiconductor layer acting as a base layer is formed in the laminated body 7. Impurity ion implantation region 8 connected to 4
Therefore, the electrode layer 81 can be formed on the impurity ion-implanted region 8 as the base electrode layer for the semiconductor layer 4 acting as the base layer. Therefore, in the step of forming the stacked body 7 ′ having the semiconductor layer 5 ″ shown in FIG.
An island shape is formed on the semiconductor layer 4'below the semiconductor layer 6 so that the semiconductor layer 4'is exposed to the outside, and then the steps similar to those described above in FIGS. 3E, 3F and 3G are performed. Of the semiconductor layer 4 exposed to the outside, and the electrode layer 81 is ohmic-formed in the region exposed to the outside of the semiconductor layer 4, which is another conventional method for manufacturing a bipolar transistor. Compared with the case, a bipolar transistor can be manufactured more easily. Further, in the case of the conventional bipolar transistor manufacturing method shown in FIG. 3, the impurity ion-implanted region 8'which becomes the final impurity ion-implanted region 8 by the heat treatment is formed as shown in FIG.
As shown in Fig. 3, p-type impurity ions 32
Is formed by driving from diagonally above, the diagonal direction of the main surface of the semiconductor substrate 1 is (100) when the plane direction of the main surface of the semiconductor substrate 1 (laminate 7 ″) is the (100) plane. Impurities finally obtained by selecting so that a relation inclined by approximately 7 ° with respect to the p-type impurity ions 32 along the direction in which the normal direction is 20 to 30 ° from the [011] direction is obtained. With respect to the ion-implanted region 8, the impurity ion-implanted region 8 can be formed with good controllability without being subjected to the channeling effect and having a uniform specific resistance in each part.
第３図に示す従来のバイポーラトランジスタの製法の
場合、最終的に得られる不純物イオン打込領域８となる
不純物イオン打込領域８′を、第３図Ｅに示すように、
積層体７′内に、ｐ型不純物イオン32を斜め上方から打
込むことによって形成し、よって、不純物イオン打込領
域８を、その内側部8aの一部の領域のみ、半導体層５の
メサ部5a内に延長させてしか形成しないので、不純物イ
オン打込領域８の内側部8aが、メサ状の半導体層５のメ
サ部5a内まで延長しているとしても、その内側部8aの一
部の領域しか半導体層５のメサ部5a内に延長していず、
このため、半導体層３及び４間のヘテロPn接合（エミッ
タ接合）の面積が、半導体層５のメサ部5aの面積程度に
微少でなく、よって、バイポーラトランジスタを、その
動作時におけるコレクタ電流密度が比較的低い、という
欠点を伴うものとしてしか、製造することができない、
という欠点を有していた。 また、第３図に示す従来のバイポーラトランジスタの
製法の場合、上述したように、不純物イオン打込領域８
の内側部8aを、その一部の領域のみ、半導体層５のメサ
部5a内に延長させてしか形成しないので、電極層81を、
バイポーラトランジスタとしてのベース抵抗させようと
して、不純物イオン打込領域８上に、その内側部8aの一
部の領域を半導体層５のメサ部5a内に延長させていない
側において、半導体層５のメサ部5a側に近接して形成す
ることが、半導体層５に連接して形成されるおそれを有
することから、できない。このため、バイポーラトラン
ジスタを、電流増幅率が比較的低い、という欠点を伴う
ものとしてしか、製造することができない、という欠点
を有していた。 さらに、第３図に示す従来のバイポーラトランジスタ
の製法の場合、上述したように、不純物イオン打込領域
８の内側部8aを、その一部領域のみ、半導体層５のメサ
部5a内に延長させてしか形成しないので、バイポーラト
ランジスタとしての機能を得ているとき、半導体層３か
ら半導体層４に注入されるキャリアが半導体層５の不順
物イオン打込領域８の内側部8aを延長させていない側の
側部で再結合し易く、このため、バイポーラトランジス
タを、電流増幅率が比較的低い、という欠点を伴うもの
としてしか製造することができない、という欠点を有し
ていた。 よって、本発明は、上述した欠点のない、規模なバイ
ポーラトランジスタの製法を提案せんとするものであ
る。In the case of the conventional bipolar transistor manufacturing method shown in FIG. 3, an impurity ion-implanted region 8'which becomes the finally obtained impurity ion-implanted region 8 is formed as shown in FIG. 3E.
It is formed by implanting p-type impurity ions 32 from obliquely above in the stacked body 7 ′, so that the impurity ion-implanted region 8 is formed only in a part of the inner portion 8 a of the mesa portion of the semiconductor layer 5. Since the inner portion 8a of the impurity ion-implanted region 8 extends to the inside of the mesa portion 5a of the mesa-shaped semiconductor layer 5, a portion of the inner portion 8a of the impurity ion-implanted region 8 is formed. Only the region extends into the mesa portion 5a of the semiconductor layer 5,
Therefore, the area of the hetero Pn junction (emitter junction) between the semiconductor layers 3 and 4 is not so small as the area of the mesa portion 5a of the semiconductor layer 5, and therefore the bipolar transistor has a collector current density during its operation. Can only be manufactured with the drawback of being relatively low,
Had the disadvantage that Further, in the case of the conventional bipolar transistor manufacturing method shown in FIG. 3, as described above, the impurity ion implantation region 8 is used.
Since the inner portion 8a of the electrode is formed by extending only a partial region thereof into the mesa portion 5a of the semiconductor layer 5, the electrode layer 81 is
In order to make the base resistance of the bipolar transistor, the mesa of the semiconductor layer 5 is formed on the impurity ion-implanted region 8 on the side where a part of the inner part 8a is not extended into the mesa 5a of the semiconductor layer 5. It cannot be formed close to the side of the portion 5a because it may be formed in contact with the semiconductor layer 5. Therefore, there is a drawback that the bipolar transistor can be manufactured only with the drawback that the current amplification factor is relatively low. Further, in the case of the conventional bipolar transistor manufacturing method shown in FIG. 3, as described above, the inner portion 8a of the impurity ion-implanted region 8 is extended into the mesa portion 5a of the semiconductor layer 5 only in a part thereof. Since carriers are injected only into the semiconductor layer 5, the carriers injected from the semiconductor layer 3 into the semiconductor layer 4 do not extend the inner portion 8a of the disordered ion implantation region 8 of the semiconductor layer 5 when the bipolar transistor is obtained. It has the drawback that it is easy to recombine on the side of the side, and thus the bipolar transistor can only be manufactured with the drawback of a relatively low current gain. Therefore, the present invention proposes a method for manufacturing a bipolar transistor of a large scale without the above-mentioned drawbacks.
本発明によるバイポーラトランジスタの製法は、第３
図で上述した従来のバイポーラトランジスタの製法の場
合と同様に、半導体基板上に、第１の導電型を有する第
１の半導体層と、第１の導電型とは逆の第２の導電型を
有する第２の半導体層と、第１の導電型を有する第３の
半導体層とがそれらの順に積層されている積層体を形成
する工程と、その積層体に対し、上方から、エッチング
処理を、第２の半導体層に達する深さまで行うことによ
って、第３の半導体層から、メサ状の第４の半導体層を
形成する工程と、積層体に対し、第４の半導体層を形成
する工程後、上方から、第２の導電型を与える不純物イ
オンの打込処理を、第２の半導体層のメサ部を取囲むよ
うに、第１の半導体層に達する深さまで行うことによっ
て、積層体内に、その上方から第１の半導体層に達する
深さを有する不純物イオン打込領域を、第４の半導体層
のメサ部を取囲むように形成する工程とを有する。 しかしながら、本発明によるバイポーラトランジスタ
の製法は、このようなバイポーラトランジスタの製法に
おいて、不純物イオン打込領域を形成する工程における
不純物イオンの打込処理を、互に異なる複数の斜め上方
から行うことによって、不純物イオン打込領域を、内側
部がその全域に亘って第４の半導体層のメサ部まで延長
しているものとして形成する。A bipolar transistor manufacturing method according to the present invention is a third method.
As in the case of the conventional bipolar transistor manufacturing method described above, a first semiconductor layer having a first conductivity type and a second conductivity type opposite to the first conductivity type are formed on a semiconductor substrate. A step of forming a laminated body in which the second semiconductor layer having the third semiconductor layer and the third semiconductor layer having the first conductivity type are laminated in that order; and etching treatment for the laminated body from above, After the step of forming the mesa-shaped fourth semiconductor layer from the third semiconductor layer by performing the process to a depth reaching the second semiconductor layer, and the step of forming the fourth semiconductor layer on the stacked body, By implanting impurity ions imparting the second conductivity type from above to a depth reaching the first semiconductor layer so as to surround the mesa portion of the second semiconductor layer, the implantation process is performed in the stack. Impurity having a depth reaching the first semiconductor layer from above The ion implantation region, and a step of forming so as to surround the mesa portion of the fourth semiconductor layer. However, the manufacturing method of the bipolar transistor according to the present invention is such that, in the manufacturing method of such a bipolar transistor, the impurity ion implantation process in the step of forming the impurity ion implantation region is performed from a plurality of diagonally different upper sides, The impurity ion-implanted region is formed such that the inner part extends over the entire region to the mesa part of the fourth semiconductor layer.
本発明によるバイポーラトランジスタの製法によれ
ば、第３図で上述した従来のバイポーラトランジスタの
製法の場合と同様に、第１、第２及び第４の半導体層が
それぞれエミッタ層（またはコレクタ層）、ベース層及
びコレクタ層（またはエミッタ層）として作用し、不純
物イオン打込領域がベース電極付用領域として作用する
バイポーラトランジスタを製造することができる。 しかしながら、本発明によるバイポーラトランジスタ
の製法の場合、不純物イオン打込領域を、内側部がその
全域に亘って第４の半導体層のメサ部内まで延長してい
るものとして、形成するので、バイポーラトランジスタ
を、［発明が解決しようとする課題］で上述した欠点を
伴うことなしに、容易に、製造することができる。According to the manufacturing method of the bipolar transistor of the present invention, as in the conventional manufacturing method of the bipolar transistor shown in FIG. 3, the first, second and fourth semiconductor layers are respectively emitter layers (or collector layers), It is possible to manufacture a bipolar transistor that acts as a base layer and a collector layer (or an emitter layer), and the impurity ion implantation region acts as a region for attaching a base electrode. However, in the method of manufacturing the bipolar transistor according to the present invention, the impurity ion-implanted region is formed such that the inner portion extends over the entire region into the mesa portion of the fourth semiconductor layer. , [Problems to be solved by the invention], and can be easily manufactured without the drawbacks described above.
次に、第１図を伴って本発明によるバイポーラトラン
ジスタの製法の実施例を述べよう。 第１図において、第３図との対応部分には同一符号を
付して示す。 第１図に示す本発明によるバイポーラトランジスタの
製法は、次に述べる順次の工程をとって、バイポーラト
ランジスタを製造する。 すなわち、第３図Ａで述べたと同様に、半絶縁性を有
し且つ例えばGaAsでなる半導体基板１を予め用意する
（第１図Ａ）。 そして、その半導体基板１上に、第３図Ｂで述べたと
同様に、n+型を有し且つ例えばGaAsでなる半導体層２′
と、ｎ型を有し且つ例えばAlGaAs系でなる半導体層３′
と、ｐ型を有し且つ半導体層３に比し狭いエネルギバン
ドキャップを有する例えばGaAsでなる半導体層４′と、
ｎ型を有し且つ例えばGaAsでなる半導体層５′とn+型を
有し且つ例えばGaAsでなる半導体層６′とがそれらの順
に積層されている積層体７′を、例えばエピタキシャル
成長法によって形成する（第１図Ｂ）。 次に、積層体７′上に第３図Ｃで述べたと同様に、例
えば、フォトレジストでなるマスク層31を所要のパター
ンにアイランド状に形成する（第１図Ｃ）。 次に、積層体７′に対し、第３図Ｄで述べたと同様
に、マスク層31をマスクとするエッチング処理を、半導
体層５′に達する深さまで行うことによって、半導体層
５′からメサ状の半導体層５″を形成するとともに、半
導体層６′から半導体層５″のメサ部5a上に積層されて
いる第４図で上述した半導体層６を形成する（第１図
Ｄ）。 次に、積層体７′に対し、第３図Ｅの場合に準じて、
上方から、例えば上述したマスク層31をマスクとする、
例えばBeでなるｐ型不純物イオン32の打込処理を、半導
体層５′のメサ部5aを取囲むように、半導体層３′に達
する深さまで行うことによって、積層体７′内に、その
上方から半導体層３′に達する深さを有する不純物イオ
ン打込領域８′を半導体層５′のメサ部5aを取囲むよう
に形成する（第１図Ｅ）。ただし、この場合、ｐ型不純
物イオンの打込処理を、第３図Ｅの場合とは異なり、符
号32a及び32bで示すように、互に逆関係を有する、互に
異なる２つの斜め上方から行うことによって、不純物イ
オン打込領域８′を、その内側部8aがその全域に亘っ
て、メサ状の半導体層５″のメサ部5a内まで延長してい
るものとして形成する。なお、この場合、半導体基板１
（積層体７″）の主表面の面方位が、第２図に示すよう
に、（100）面である場合、ｐ型不純物イオン32aの打込
の方向を、半導体基板１の主表面の法線方向が［011］
方向からθ＝20〜30゜（例えば20゜）とった方向に沿っ
てｐ型不純物イオン32aに対してほぼψ＝７゜だけ傾斜
している関係が得られるように選び、また、ｐ型不純物
イオン32bの打込の方向を、半導体基板１の主表面の法
線方向が［011］方向からθ＝200〜210゜（例えば200
゜）といった方向に沿ってｐ型不純物イオン32bに対し
てほぼψ＝７゜だけ傾斜している関係が得られるように
選ぶことによって、不純物イオン打込領域８′を、その
内側部8aが、その全域に亘って、半導体層５のメサ部5a
内まで延長しているものとして、形成することができ
る。 次に、第３図で述べたと同様に、図示しないが、積層
体７′に対する加熱処理（アニール処理）を行うことに
よって、不純物イオン打込領域８′を活性化し、よっ
て、不純物イオン打込領域８′からそれぞれが活性化さ
れていることによってｐ型を有する不純物イオン打込領
域８″を形成する。 次に、第３図Ｆで述べたと同様に、マスク層31を積層
体７′上から除去して後、積層体７′上に、半導体層６
及び半導体層５″のメサ部5aを埋設し且つ例えばフォト
レジストでなるマスク層33を所要のパターンに形成する
（第１図Ｆ）。 次に、積層体７′に対し、第３図Ｇで述べたと同様
に、上方から、上述したマスク層33をマスクとするエッ
チング処理を、半導体層２′に達するまで行うことによ
って、半導体層２′からメサ状の半導体層２を形成し、
半導体層３′から半導体層２のメサ部2a上の半導体層３
を形成し、さらに、半導体層４′から半導体層３上の半
導体層４を形成し、また、半導体層５′から半導体層４
上の半導体層５を形成し、よって、半導体基板１上に、
いま述べた半導体層２、３、４、５及び６からなる積層
体７を形成するとともに、不純物イオン打込領域８″か
ら、いま述べた積層体７内における、その上方から、半
導体層３に達する深さに形成され且つｐ型を有する不純
物イオンう打込領域８を形成する（第１図Ｇ）。 次に、第３図Ｈで述べたと同様に、積層体７上からマ
スク層33を除去し、次で、積層体７の外表面上に例えば
Si3N4でなる絶縁層９を形成し、次で、その絶縁層９に
不純物イオン打込領域８を外部に臨ませる窓9bを形成
し、次で、絶縁層９上に窓9bを通じて不純物イオン打込
領域８にオーミックに連結している電極層81を形成し、
次に、またその前に、絶縁層９に半導体層２及び６をそ
れぞれ外部に臨ませる窓9a及び9cを形成し、次で、絶縁
層９上に窓9a及び9cをそれぞれ通じて半導体層２及び６
にそれぞれオーミックに連結している電極層21及び61を
形成する。（第１図Ｈ）。 以上が、本発明によるバイポーラトランジスタの製法
の実施例である。 このような本発明によるバイポーラトランジスタの製
法によって得られるバイポーラトランジスタ（第１図
Ｈ）は、第３図に示す従来のバイポーラトランジスタの
製法によって得られるバイポーラトランジスタ（第３図
Ｈ）と同様に、半絶縁性を且つ例えばGaAsでなる半導体
基板１上に、n+型を有し且つ例えばGaAsでなるメサ状の
半導体層２が形成され、その半導体層２のメサ部2a上
に、ｎ型を有し且つ例えばAlGaAs系でなる半導体層３
と、ｐ型を有し且つ例えばGaAsでなる半導体層４と、ｎ
型を有し且つ例えばGaAsでなるメサ状の半導体層５とが
それらの順に積層して形成され、さらに、半導体層５の
メサ部5a上に、n+型を有し且つ例えばGaAsでなる半導体
層６が形成され、そして、いま述べた半導体層２、３、
４、５及び６からなる積層体７に、その上方から、半導
体層３に達する深さを有するとともにｐ型を有する不純
物イオン打込領域８が、半導体層５のメサ部5aを取囲む
ように形成され、また、積層体７の全外表面上に、半導
体層２、不純物イオン打込領域８及び半導体層６をそれ
ぞれ外部に臨ませる窓9a、9b及び9cを有し且つ例えばSi
3N4でなる絶縁層９が形成され、さらに、絶縁層９上
に、窓9a、9b及び9cをそれぞれ通じて、半導体層２、不
純物イオン打込領域８及び半導体層６にそれぞれオーミ
ックに連結している電極層21、81及び61が形成されてい
る形成を有する。 このため、第１図に示す本発明によるバイポーラトラ
ンジスタの製法によって得られるバイポーラトランジス
タによっても、第３図に示す従来のバイポーラトランジ
スタの製法によって得られるバイポーラトランジスタと
同様に、半導体層３、４及び５がエミッタ層、ベース層
及びコレクタ層としてそれぞれ作用し、また、半導体層
２及び６がエミッタ電極付用層及びコレクタ電極付用層
としてそれぞれ作用し、さらに、不純物イオン打込領域
８がベース電極付用領域として作用し、また、電極層2
1、81及び61がエミッタ電極層、ベース電極層及びコレ
クタ電極層としてそれぞれ作用して、バイポータトラン
ジスタとしての機能が得られるとともに、ベース層とし
て作用する半導体４が、エミッタ層として作用する半導
体層３に比し狭いエネルギバンドキャップを有している
ことから、それら半導体層３及び４間にヘテロ接合を形
成しているので、詳細説明は省略するが、いま述べたバ
イポーラトランジスタとしての機能が効果的に得られ
る。 ところで、このようなバイポーラトランジスタとして
の機能が得られるバイポーラトランジスタを製造するこ
とができる、第１図に示す本発明によるバイポーラトラ
ンジスタの製法によれば、第３図に示す従来のバイポー
ラトランジスタの製法の場合と同様に、積層体７内に、
ベース層として作用する半導体層４に連接している不純
物イオン打込領域８を形成するので、第３図に示す従来
のバイポーラトランジスタの製法の場合と同様に、ベー
ス層として作用する半導体層４に対するベース電極層と
して作用する電極層81を、不純物イオン打込領域８上に
形成することができる。 このため、第３図に示す従来のバイポーラトランジス
タの製法の場合に準じて、第１図Ｄに示す半導体層５″
を有する積層体７′を形成する工程において、その半導
体層５″を、半導体層４′上に、半導体層６下におい
て、アイランド状に形成し、それによって、半導体層
４′を外部に露呈させ、爾後第３図Ｅ、Ｆ及びＧで上述
したと同様の工程をとって、外部に露呈している半導体
層４を形成し、そして、その半導体層４の外部に露出し
ている領域に、電極層81をオーミックに形成する、とい
う他の従来のバイポーラトランジスタの製法の場合に比
し、容易に、バイポーラトランジスタを製造することが
できる。 また、第１図に示す本発明によるバイポーラトランジ
スタの製法の場合、第３図に示す従来のバイポーラトラ
ンジスタの製法の場合に準じて、加熱処理によって最終
的な不純物イオン打込領域８になる不純物イオン打込領
域８′を、第１図Ｅに示すように、積層体７″に対し、
ｐ型不純物イオン32a及び32bを、斜め上方から打込むこ
とによって形成するので、半導体基板１（積層体７″）
の主表面の面方位が（100）面である場合、ｐ型不純物
イオン32aの斜めの打込方向を、半導体基板１の主表面
の法線方向が［011］方向から20〜30゜とった方向に沿
ってｐ型不純物イオン32に対してほぼ７゜だけ傾斜した
関係が得られるように選び、また、ｐ型不純物イオン32
bの斜め打込方向を、半導体基板１の主表面の法線方向
が［011］方向から200〜210゜とった方向に沿ってｐ型
不純物イオン32bに対してほぼ７゜だけ傾斜した関係が
得られるように選ぶことによって、最終的に得られる不
純物イオン打込領域８でみて、その不純物イオン打込領
域８を、チャンネリング効果を受けていず且つ各部均一
な比抵抗を有するものとして、制御性良く形成すること
ができる。 また、第１図に示す本発明によるバイポーラトランジ
スタの製法の場合、最終的に得られる不純物イオン打込
領域８となる不純物イオン打込領域８′を、第１図Ｅに
示すように、第３図Ｅに示す従来の場合とは異なり、積
層体７′内に、ｐ型不純物イオン32a及び32bを互に逆関
係に互に異なる斜め上方から打込むことによって形成
し、よって、不純物イオン打込領域８を、その内側部8a
がその全域に亘って半導体層５のメサ部5a内に延長して
いるものとして形成するので、半導体層３及び４間のヘ
テロpn接合（エミッタ接合）の面積が、半導体層５のメ
サ部5aの面積程度に微少であり、よって、バイポーラト
ランジスタを、その動作時におけるコレクタ電流密度が
第３図に示す従来のバイポーラトランジスタの製法によ
って得られたバイポーラトランジスタに比し高い、とい
うものとして製造することができる。 また、第１図に示す本発明によるバイポーラトランジ
スタの製法の場合、上述したように、不純物イオン打込
領域８を、その内側部8aが、その全域に亘って半導体層
５のメサ部5a内に延長しているものとして形成するの
で、電極層81を、半導体層５のメサ部5a側に近接して形
成することができ、よって、バイポーラトランジスタと
しての抵抗を低下させることができるので、バイポーラ
トランジスタを、電流増幅率が第３図に示す従来のバイ
ポーラトランジスタの製法によって得られたバイポーラ
トランジスタに比し高い、というものとして、製造する
ことができる。 さらに、第１図に示す本発明によるバイポーラトラン
ジスタの製法の場合、上述したように、不純物イオン打
込領域８を、その内側部8aが、その全域に亘って半導体
５のメサ部5a内に延長しているものとして形成するの
で、第３図に示す従来のバイポーラトランジスタの製法
によって得られたバイポーラトランジスタの場合のよう
に、バイポーラトランジスタとしての機能を得ていると
きに、半導体層３から半導体層４に注入されるキャリア
が半導体層５の不純物イオン打込領域８の内側8aを延長
させていない側の側部で再結合し易い、というようなこ
とがなく、このため、バイポーラトランジスタを、電流
増幅率が第３図に示す従来のバイポーラトランジスタの
製法によって得られたバイポーラトランジスタに比し高
い、というものとして、製造することができる。 なお、上述において、本発明によるバイポーラトラン
ジスタの製法について、１つの実施例を示したに過ぎ
ず、ｐ型をｎ型、ｎ型をｐ型に読み替えたものとするこ
ともでき、その他、本発明の精神を脱することなしに、
種々の変形、変更をなし得るであろう。Next, an embodiment of a method for manufacturing a bipolar transistor according to the present invention will be described with reference to FIG. In FIG. 1, parts corresponding to those in FIG. 3 are denoted by the same reference numerals. In the method for manufacturing a bipolar transistor according to the present invention shown in FIG. 1, a bipolar transistor is manufactured by taking the following sequential steps. That is, similarly to the case described with reference to FIG. 3A, the semiconductor substrate 1 having a semi-insulating property and made of, for example, GaAs is prepared in advance (FIG. 1A). Then, on the semiconductor substrate 1, as in the case of FIG. 3B, a semiconductor layer 2'having an n + type and made of, for example, GaAs.
And an n-type semiconductor layer 3 ′ made of, for example, AlGaAs
And a semiconductor layer 4'made of, for example, GaAs, which is p-type and has an energy band cap narrower than that of the semiconductor layer 3,
A laminated body 7 ', in which a semiconductor layer 5'having an n type and made of, for example, GaAs and a semiconductor layer 6'having an n + type and made of, for example, GaAs, are laminated in this order, is formed by, for example, an epitaxial growth method. (Fig. 1B). Next, in the same manner as described with reference to FIG. 3C, a mask layer 31 made of photoresist, for example, is formed in a desired pattern in an island shape on the laminate 7 '(FIG. 1C). Next, as in the case of FIG. 3D, the laminated body 7'is subjected to an etching treatment using the mask layer 31 as a mask to a depth reaching the semiconductor layer 5 ', so that the semiconductor layer 5'is mesa-shaped. The semiconductor layer 5 ″ is formed, and the semiconductor layer 6 ′ is formed on the mesa portion 5a of the semiconductor layer 5 ″ from the semiconductor layer 6 ′ (FIG. 1D). Next, for the laminated body 7 ', according to the case of FIG. 3E,
From above, for example, using the mask layer 31 described above as a mask,
By implanting p-type impurity ions 32 of Be, for example, to a depth reaching the semiconductor layer 3 ′ so as to surround the mesa portion 5a of the semiconductor layer 5 ′, the stacked body 7 ′ and the upper portion thereof can be formed. An impurity ion-implanted region 8'having a depth reaching the semiconductor layer 3'is formed so as to surround the mesa portion 5a of the semiconductor layer 5 '(FIG. 1E). However, in this case, unlike the case of FIG. 3E, the implantation process of p-type impurity ions is performed from two diagonally different upper portions having mutually opposite relations as shown by reference numerals 32a and 32b. As a result, the impurity ion-implanted region 8'is formed such that the inner portion 8a extends over the entire region and reaches the inside of the mesa portion 5a of the mesa-shaped semiconductor layer 5 ". In this case, Semiconductor substrate 1
When the plane orientation of the main surface of the (laminate 7 ″) is the (100) plane as shown in FIG. 2, the direction of implantation of the p-type impurity ions 32a is set to the direction of the main surface of the semiconductor substrate 1. The line direction is [011]
Direction is θ = 20 to 30 ° (for example, 20 °), and is selected so as to obtain a relationship in which it is tilted by approximately ψ = 7 ° with respect to the p-type impurity ion 32a, and the p-type impurity ion The direction of implantation of the ions 32b is set to θ = 200 to 210 ° (for example, 200 °) from the [011] direction in which the normal direction of the main surface of the semiconductor substrate 1 is.
By selecting so as to obtain a relationship in which the p-type impurity ions 32b are inclined by approximately ψ = 7 ° along the direction such as (°), the impurity ion implantation region 8'is The mesa portion 5a of the semiconductor layer 5 over the entire area
It can be formed as extending inward. Next, although not shown, as in the case of FIG. 3, by performing heat treatment (annealing treatment) on the stacked body 7 ', the impurity ion-implanted region 8'is activated, so that the impurity ion-implanted region 8'is obtained. 8'is activated to form p-type impurity ion-implanted regions 8 ". Next, the mask layer 31 is formed on the stacked body 7'as described in FIG. 3F. After the removal, the semiconductor layer 6 is formed on the stacked body 7 '.
And a mesa portion 5a of the semiconductor layer 5 ″ is buried and a mask layer 33 made of, for example, photoresist is formed into a desired pattern (FIG. 1F). Next, with respect to the laminated body 7 ′, FIG. In the same manner as described above, the mesa-shaped semiconductor layer 2 is formed from the semiconductor layer 2 ′ by performing the etching process using the above-mentioned mask layer 33 as a mask until reaching the semiconductor layer 2 ′.
From the semiconductor layer 3'to the semiconductor layer 3 on the mesa portion 2a of the semiconductor layer 2
And further forming the semiconductor layer 4 on the semiconductor layer 3 from the semiconductor layer 4 ', and from the semiconductor layer 5'to the semiconductor layer 4
The upper semiconductor layer 5 is formed, and thus, on the semiconductor substrate 1,
The stacked body 7 including the semiconductor layers 2, 3, 4, 5 and 6 described above is formed, and the semiconductor layer 3 is formed from the impurity ion implantation region 8 ″ in the stacked body 7 described above from above. An impurity ion implantation region 8 having a p-type and having a depth to reach is formed (FIG. 1G) Next, a mask layer 33 is formed on the stacked body 7 in the same manner as described in FIG. And then on the outer surface of the laminate 7, for example
An insulating layer 9 made of Si 3 N 4 is formed, and then a window 9b is formed in the insulating layer 9 so as to expose the impurity ion implantation region 8 to the outside. An electrode layer 81 that is ohmic-connected to the ion implantation region 8 is formed,
Next and before that, windows 9a and 9c for exposing the semiconductor layers 2 and 6 to the outside are formed in the insulating layer 9, and then the semiconductor layer 2 is formed on the insulating layer 9 through the windows 9a and 9c, respectively. And 6
Electrode layers 21 and 61 which are ohmicly connected to the respective electrodes are formed. (FIG. 1H). The above is the embodiment of the method for manufacturing the bipolar transistor according to the present invention. The bipolar transistor (FIG. 1H) obtained by the method for manufacturing the bipolar transistor according to the present invention is similar to the bipolar transistor (FIG. 3H) obtained by the method for manufacturing the conventional bipolar transistor shown in FIG. A mesa-shaped semiconductor layer 2 having n + type and made of, for example, GaAs is formed on an insulating semiconductor substrate 1 made of, for example, GaAs, and an n type is provided on the mesa portion 2a of the semiconductor layer 2. And a semiconductor layer 3 made of, for example, AlGaAs
A semiconductor layer 4 having p-type and made of, for example, GaAs, and n
A semiconductor layer 5 of a mesa shape which has a type and is made of, for example, GaAs, and is stacked in that order, and a semiconductor of n + type and which is made of, for example, GaAs is formed on the mesa portion 5a of the semiconductor layer 5. The layer 6 is formed, and the semiconductor layers 2, 3,
The p-type impurity ion implantation region 8 having a depth reaching the semiconductor layer 3 and surrounding the mesa portion 5a of the semiconductor layer 5 is formed on the stacked body 7 made of 4, 5, and 6 from above. The laminated body 7 has windows 9a, 9b and 9c formed on the entire outer surface of the laminated body 7 for exposing the semiconductor layer 2, the impurity ion-implanted region 8 and the semiconductor layer 6 to the outside, for example, Si
An insulating layer 9 made of 3 N 4 is formed, and furthermore, ohmic connection is made to the semiconductor layer 2, the impurity ion implantation region 8 and the semiconductor layer 6 respectively through the windows 9a, 9b and 9c on the insulating layer 9. The electrode layers 21, 81 and 61 are formed. Therefore, the bipolar transistor obtained by the method of manufacturing the bipolar transistor according to the present invention shown in FIG. 1 also has the semiconductor layers 3, 4 and 5 as in the bipolar transistor obtained by the method of manufacturing the conventional bipolar transistor shown in FIG. Respectively act as an emitter layer, a base layer and a collector layer, the semiconductor layers 2 and 6 respectively act as an emitter electrode attaching layer and a collector electrode attaching layer, and the impurity ion-implanted region 8 is attached to the base electrode. Acts as a working area, and also the electrode layer 2
1, 81 and 61 respectively act as an emitter electrode layer, a base electrode layer and a collector electrode layer to obtain a function as a bipolar transistor, and the semiconductor 4 acting as a base layer is a semiconductor layer acting as an emitter layer. Since it has an energy band cap narrower than that of No. 3, a heterojunction is formed between these semiconductor layers 3 and 4, so detailed description will be omitted, but the function as a bipolar transistor described above is effective. Obtained. By the way, according to the manufacturing method of the bipolar transistor according to the present invention shown in FIG. 1 capable of manufacturing the bipolar transistor which can obtain such a function as the bipolar transistor, the manufacturing method of the conventional bipolar transistor shown in FIG. As in the case, in the laminated body 7,
Since the impurity ion-implanted region 8 connected to the semiconductor layer 4 acting as the base layer is formed, the semiconductor layer 4 acting as the base layer is formed in the same manner as in the conventional bipolar transistor manufacturing method shown in FIG. The electrode layer 81 acting as a base electrode layer can be formed on the impurity ion-implanted region 8. Therefore, in accordance with the conventional bipolar transistor manufacturing method shown in FIG. 3, the semiconductor layer 5 ″ shown in FIG.
In the step of forming the laminated body 7 ′ having the semiconductor layer 5 ′, the semiconductor layer 5 ″ is formed in an island shape on the semiconductor layer 4 ′ and under the semiconductor layer 6, thereby exposing the semiconductor layer 4 ′ to the outside. Thereafter, the semiconductor layer 4 exposed to the outside is formed by performing the same steps as those described above with reference to FIGS. 3E, 3F and 3G, and the exposed region of the semiconductor layer 4 is exposed to the outside. The bipolar transistor can be manufactured more easily than in the case of another conventional method for manufacturing a bipolar transistor, in which the electrode layer 81 is formed ohmic. Further, the method for manufacturing the bipolar transistor according to the present invention shown in FIG. In the case of, the impurity ion-implanted region 8'which becomes the final impurity ion-implanted region 8 by the heat treatment is formed in accordance with the conventional bipolar transistor manufacturing method shown in FIG. As shown in E, to laminate 7 ",
Since the p-type impurity ions 32a and 32b are formed by implanting them obliquely from above, the semiconductor substrate 1 (laminate 7 ″) is formed.
When the plane orientation of the main surface of is the (100) plane, the oblique implantation direction of the p-type impurity ions 32a is set to be 20 to 30 ° from the [011] direction as the normal direction of the main surface of the semiconductor substrate 1. The p-type impurity ions 32 are selected so as to obtain a relationship inclined by about 7 ° with respect to the p-type impurity ions 32.
There is a relationship in which the oblique implantation direction of b is inclined by about 7 ° with respect to the p-type impurity ion 32b along a direction in which the normal direction of the main surface of the semiconductor substrate 1 is 200 to 210 ° from the [011] direction. By selecting as obtained, the impurity ion-implanted region 8 finally obtained is controlled such that the impurity ion-implanted region 8 is not subjected to the channeling effect and has a uniform specific resistance in each part. It can be formed with good properties. Further, in the case of the bipolar transistor manufacturing method according to the present invention shown in FIG. 1, an impurity ion-implanted region 8 ′ which becomes the finally obtained impurity ion-implanted region 8 is formed as shown in FIG. Unlike the conventional case shown in FIG. E, the p-type impurity ions 32a and 32b are formed in the stacked body 7'by implanting the p-type impurity ions 32a and 32b in mutually opposite relations from diagonally different upper sides. Region 8 is the inner part 8a
Is formed so as to extend into the mesa portion 5a of the semiconductor layer 5 over the entire area thereof, so that the area of the hetero pn junction (emitter junction) between the semiconductor layers 3 and 4 is equal to the mesa portion 5a of the semiconductor layer 5. And the collector current density during its operation is higher than that of the bipolar transistor obtained by the conventional bipolar transistor manufacturing method shown in FIG. You can Further, in the case of the bipolar transistor manufacturing method according to the present invention shown in FIG. 1, as described above, the impurity ion-implanted region 8 is formed so that the inner portion 8a is entirely in the mesa portion 5a of the semiconductor layer 5. Since the electrode layer 81 is formed as being extended, the electrode layer 81 can be formed close to the mesa portion 5a side of the semiconductor layer 5, and thus the resistance as a bipolar transistor can be reduced. The current amplification factor is higher than that of the bipolar transistor obtained by the conventional bipolar transistor manufacturing method shown in FIG. Further, in the case of the bipolar transistor manufacturing method according to the present invention shown in FIG. 1, as described above, the impurity ion-implanted region 8 has its inner portion 8a extended into the mesa portion 5a of the semiconductor 5 over the entire region. Since the semiconductor layer 3 is formed as a bipolar transistor, the semiconductor layer 3 to the semiconductor layer 3 is removed when the function as the bipolar transistor is obtained, as in the case of the bipolar transistor obtained by the conventional bipolar transistor manufacturing method shown in FIG. The carriers injected into the semiconductor layer 5 are not likely to recombine on the side of the semiconductor layer 5 on the side where the inner side 8a of the impurity ion-implanted region 8 is not extended. Assuming that the amplification factor is higher than that of the bipolar transistor obtained by the conventional bipolar transistor manufacturing method shown in FIG. It is possible to elephants. In the above description, the method for manufacturing the bipolar transistor according to the present invention only shows one embodiment, the p-type may be replaced with the n-type, and the n-type may be read with the p-type. Without breaking the spirit of
Various modifications and changes could be made.
第１図は、本発明によるバイポーラトランジスタの製法
の実施例を示す順次の工程における略線的断面図であ
る。 第２図は、その説明に供する略線図である。 第３図は、従来のバイポーラトランジスタの製法を示す
順次の工程における略線的断面図である。 １……半導体基板 ２、３、４、５、６……半導体層 ２′、３′、４′５′、６′……半導体層 ７……積層体 ７′、７″……積層体 ８、８′……不純物イオン打込領域 8a……不純物イオン打込領域８の内側部 21、61、81……電極層 31、33……マスク層 32、32a、32b……ｐ型不純物イオンFIG. 1 is a schematic cross-sectional view in sequential steps showing an embodiment of a method for manufacturing a bipolar transistor according to the present invention. FIG. 2 is a schematic diagram used for the explanation. FIG. 3 is a schematic cross-sectional view in sequential steps showing a conventional bipolar transistor manufacturing method. 1 ... Semiconductor substrate 2, 3, 4, 5, 6 ... Semiconductor layer 2 ', 3', 4'5 ', 6' ... Semiconductor layer 7 ... Laminated body 7 ', 7 "... Laminated body 8 , 8 '... Impurity ion implantation region 8a ... Inner part of impurity ion implantation region 21, 61, 81 ... Electrode layer 31, 33 ... Mask layer 32, 32a, 32b ... P-type impurity ion
Claims (1)
１の半導体層と、第１の導電型とは逆の第２の導電型を
有する第２の半導体層と、第１の導電型を有する第３の
半導体層とがそれらの順に積層されている積層体を形成
する工程と、 上記積層体に対し、上方から、エッチング処理を、上記
第３の半導体層に達する深さまで行うことによって、上
記第３の半導体層から、メサ状の第４の半導体層を形成
する工程と、 上記積層体に対し、上記第４の半導体層を形成する工程
後、上方から、第２の導電型を与える不純物イオンの打
込処理を、上記第４の半導体層のメサ部を取囲むよう
に、選択的に、上記第１の半導体層に達する深さまで行
うことによって、上記積層体内に、その上方から上記第
１の半導体層に達する深さを有する不純物イオン打込領
域を、上記第４の半導体層のメサ部を取囲むように形成
する工程とを有するバイポーラトランジスタの製法にお
いて、 上記不純物イオン打込領域を形成する工程における上記
不純物イオンの打込処理を、互に異なる複数の斜め上方
から行うことによって、上記不純物イオン打込領域を、
その内側部がその全域に亘って上記第４の半導体層のメ
サ部内まで延長しているものとして形成することを特徴
とするバイポーラトランジスタの製法。1. A first semiconductor layer having a first conductivity type, a second semiconductor layer having a second conductivity type opposite to the first conductivity type, and a first semiconductor layer on a semiconductor substrate. A step of forming a laminated body in which a third semiconductor layer having a conductivity type is laminated in that order; and an etching process is performed on the laminated body from above to a depth reaching the third semiconductor layer. Accordingly, after the step of forming the mesa-shaped fourth semiconductor layer from the third semiconductor layer and the step of forming the fourth semiconductor layer in the stacked body, the second conductive layer is formed from above. Implantation of impurity ions giving a mold is performed selectively so as to surround the mesa portion of the fourth semiconductor layer to a depth reaching the first semiconductor layer, whereby Impurity ion having a depth reaching the first semiconductor layer from above. A step of forming an implantation region so as to surround the mesa portion of the fourth semiconductor layer, and a step of forming the impurity ion implantation region in the step of forming the impurity ion implantation region. , The impurity ion implantation region is
A manufacturing method of a bipolar transistor, characterized in that the inner part thereof is formed so as to extend over the entire region thereof into the mesa part of the fourth semiconductor layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101972A JP2683552B2 (en) | 1988-04-25 | 1988-04-25 | Manufacturing method of bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101972A JP2683552B2 (en) | 1988-04-25 | 1988-04-25 | Manufacturing method of bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01273353A JPH01273353A (en) | 1989-11-01 |
| JP2683552B2 true JP2683552B2 (en) | 1997-12-03 |
Family
ID=14314781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63101972A Expired - Lifetime JP2683552B2 (en) | 1988-04-25 | 1988-04-25 | Manufacturing method of bipolar transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2683552B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0478923B1 (en) * | 1990-08-31 | 1997-11-05 | Texas Instruments Incorporated | Method of fabricating self-aligned heterojunction bipolar transistors |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63156358A (en) * | 1986-12-19 | 1988-06-29 | Fujitsu Ltd | Manufacture of bipolar compound semiconductor device |
-
1988
- 1988-04-25 JP JP63101972A patent/JP2683552B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01273353A (en) | 1989-11-01 |
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