KR100296705B1 - Method for fabricating integrated circuit using hetero-junction bipolar transistor - Google Patents
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Abstract
Description
본 발명은 화합물 반도체를 이용한 집적 회로 소자 제조 방법에 관한 것으로, 특히 능동 소자로 사용되는 이종 접합 쌍극자 소자(Heterojunction Bipolar Transistor : 이하 HBT라 칭함)의 에피 구조 속에 저항성 에피층을 형성하여 큰 저항체로 이용함과 동시에 다양한 규격의 저항을 갖는 저항체를 동일 칩상에 구현함으로써 소자의 칩 면적을 감소시킬 수 있는 이종 접합 쌍극자 소자를 이용한 집적 회로 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE
일반적으로 HBT는 실리콘을 소재로 한 쌍극자 소자나, 기타 갈륨 비소(GaAs)를 소재로 한 금속-반도체 전계 효과 소자(MESFET) 및 고전자 이동도 소자(HEMT) 등의 고속 소자와 비교해 볼 때, 전자의 이동이 수직적으로 이루어진다. 그러하기 때문에 HBT는 포토 리소그라피상의 제한 없이 고속 특성이 보장되고, 흐르는 전류량이 에미터 면적에 좌우되므로 전류 구동이 크며, 회로를 구성하는 소자 사이의 구동 전압이 공정 변수에 별로 영향받지 않는 등 최근 다양한 용도로 개발되고 있다. 또한 전자 소자로서의 응용 가치가 부각되면서 광통신 시스템뿐만 아니라 각종 통신 소자로서 각광을 받고 있다. 그런데 고부가가치의 집적 회로 소자를 제조하기 위해서는 능동 소자로서의 HBT 외에도 커패시터(capacitor), 저항(resistor), 인덕터(inductor)와 같은 수동 소자를 동일 칩내에 집적화 하여 칩 크기를 절감하는 동시에 하이브리드(hybrid) 제조에 따른 불필요한 기생 효과를 감소시켜 집적 회로 소자의 성능을 보다 향상시키는 일은 무엇보다도 중요하다.In general, HBT is compared with high-speed devices such as dipole devices made of silicon or metal-semiconductor field effect devices (MESFETs) and high electron mobility devices (HEMTs) made of other gallium arsenide (GaAs) materials. The movement of electrons is done vertically. Therefore, HBT has high speed characteristics without photolithography limitation, current flow is large because the amount of current flowing depends on the emitter area, and the driving voltage between the elements constituting the circuit is not influenced by process variables. Is being developed. In addition, as the application value as an electronic device has emerged, it is attracting attention as not only an optical communication system but also various communication devices. However, in order to manufacture high value-added integrated circuit devices, in addition to HBT as active devices, passive devices such as capacitors, resistors, and inductors are integrated in the same chip to reduce chip size and at the same time hybrid. Improving the performance of integrated circuit devices by reducing unnecessary parasitic effects of manufacturing is of paramount importance.
도 1(a) 및 (b)는 종래의 화합물 반도체를 이용하여 형성된 집적 회로 소자의 단면도를 도시한 것이다.1A and 1B show cross-sectional views of integrated circuit devices formed using conventional compound semiconductors.
도 1(a)는 가장 일반적으로 사용되는 화합물 반도체 집적 회로 소자를 도시한 단면도로서, 화합물 반도체 기판(1) 상에 부 켈렉터층(3), 컬렉터층(4), 베이스층(5), 에미터층(6) 및 에미터 캡층(7)이 순차적으로 적층된 후, 각 선택된 영역에 에미터 전극(8), 베이스 전극(9) 및 컬렉터 전극(10)이 형성되어 이루어진 능동 소자로서의 HBT 제조 후, 소자 분리 영역 상에 니켈-크롬(NiCr)(12) 또는 질화탄탈륨(TaN)(15)층 및 접촉 금속(13)을 증착하여 저항체(14)를 형성한 것을 나타내는데, 상기 저항체(14)는 수 십 ohm이나 수 백 ohm 정도의 저항값 범위를 갖는다.FIG. 1 (a) is a cross-sectional view showing a compound semiconductor integrated circuit device which is most commonly used. The
그러나 수 십 Kohm 정도의 큰 저항이 일부 집적 회로 소자에서 요구되는 경우, 이를 달성하기 위한 저항체의 전체 길이가 너무 길어져 불필요하게 칩면적을 낭비함으로 인해 제조 원가를 높이므로, MMIC(monolithic microwave integrated circuit)화 하지 못하고 하이브리드 형태로 제조하는 경우가 많았다. 이 경우 예기지 않았던 전기적 기생 효과가 발생하여 집적 회로 소자의 성능 저하가 우려될 수 있다. 이를 위해 도성 합금(cermet)같은 높은 저항값을 갖는 저항체를 사용해 보는 것도 고려할 수 있지만, 이것은 스퍼터링(sputtering) 등에 의해 기판 전면에 형성한 후 식각에 의한 저항 크기를 정의하여야 하는데 실제 기판에 대한 상당한 식각 선택비(etch selectivity)를 갖도록 하면서 이러한 목적을 달성한다는 것은 사실상 불가능하다. 한편 GaAs MESFET의 경우 적절한 공정 조건의 이온주입(ion implantation)과 활성화(activation) 열처리 과정에 의해 기판 저항을 제작하여 사용하기도 하지만, 화합물 HBT 소자에서는 매우 정밀한 에피 구조의 기판을 사용하기 때문에 통상적인 이온 주입과 고온의 열처리 방법을 사용하기 곤란하다.However, when a large resistance of several tens of Kohms is required in some integrated circuit devices, the total length of the resistor to achieve this is too long, which increases manufacturing costs by unnecessarily wasting chip area, resulting in a monolithic microwave integrated circuit (MMIC). In many cases, they were manufactured in hybrid form. In this case, an unexpected electrical parasitic effect may occur, which may cause a decrease in performance of the integrated circuit device. For this purpose, it may be considered to use a resistor having a high resistance value such as a cermet, but this should be formed on the entire surface of the substrate by sputtering or the like, and then the resistance size by etching should be defined. It is virtually impossible to achieve this goal while having etch selectivity. On the other hand, GaAs MESFETs can be fabricated and used by ion implantation and activation heat treatment under appropriate process conditions.However, in compound HBT devices, substrates with very precise epi structure are used. It is difficult to use injection and high temperature heat treatment methods.
도 1(b)는 미국 Rockwell 사의 Emillio A. Sovero에 의해 특허 등록(US5,378,922)된 화합물 반도체를 이용하여 형성된 집적 회로 소자를 도시한 단면도로서, 화합물 반도체 기판(1) 상에 부 켈렉터층(3), 컬렉터층(4), 베이스층(5), 에미터층(6) 및 에미터 캡층(7)이 순차적으로 적층된 후, 각 선택된 영역에 에미터 전극(8), 베이스 전극(9) 및 컬렉터 전극(10)이 형성되어 이루어진 HBT를 나타낸다. 또한 상기 HBT를 전력 소자로 이용하는 경우, 열의 발생에 의해 일부 소자가 먼저 파손되는 것을 방지하기 위한 안정기 저항(ballistic resistance)을 형성할 목적으로 저항체(16)로 이용할 부컬렉터층(3)에 능동 소자부의 컬렉터 전극(10) 형성과 동시에 저항체 전극(11)을 형성하는 것을 나타낸 것이다. 이러한 경우 고농도의 부컬렉터에 저항이 형성되므로 이때 통상적인 저항값은 수 ohm 정도에 불과하여 상술한 바와 같이 1 Kohm 이상의 큰 저항을 달성하기 위한 용도로 사용하기에는 부적합하다.FIG. 1 (b) is a cross-sectional view showing an integrated circuit device formed using a compound semiconductor (US5,378,922) patented by Emillio A. Sovero of Rockwell, USA. The secondary collector layer on the
따라서, 본 발명은 화합물 반도체로 이루어지는 집적 회로 소자 제작 시에 능동 소자로 사용되는 이종 접합 쌍극자 소자를 통상적인 방법으로 구현하는 동시에 새로이 고안된 에피 구조에 따라 일부 에피층을 큰 저항을 위한 저항체로 사용하고 작은 저항을 위해서는 NiCr 저항체를 사용함으로써, 다양한 용도를 갖는 고성능 집적 회로 소자의 제작시에 칩 면적의 감소로 인한 제작 단가의 절감 및 신호선 길이의 감소에 따라 집적 회로 소자의 성능 향상을 도모하는데 그 목적이 있다.Accordingly, the present invention implements a heterojunction dipole element used as an active element in the fabrication of an integrated circuit device made of a compound semiconductor in a conventional manner, and simultaneously uses some epilayers as a resistor for large resistance according to the newly designed epi structure. By using NiCr resistor for small resistance, it is possible to improve the performance of integrated circuit devices by reducing the production cost and reducing the signal line length due to the reduction of chip area when manufacturing high performance integrated circuit devices having various uses. There is this.
상술한 목적을 달성하기 위한 본 발명은 화합물 반도체 기판 상에 n형 불순물을 도핑한 후, 열처리를 실시하여 에피 저항층을 형성하고, 상기 에피 저항층 상에 부 컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터 캡층을 순차적으로 형성하는 단계와, 상기 에미터 캡층의 선택된 부분에 에미터 전극을 형성하는 단계와, 상기 베이스층의 일부분이 노출되도록 상기 에미터 캡층 및 상기 에미터층을 메사 식각하여 상기 에미터 전극과 연결된 에미터를 형성한 후, 상기 노출된 베이스층의 선택된 부분에 베이스 전극을 형성하는 단계와, 상기 부 컬렉터층의 일부분이 노출되도록 상기 베이스층 및 상기 컬렉터층을 식각하여 상기 베이스 전극 및 상기 에미터에 연결된 베이스를 형성하는 단계와, 상기 에피 저항층의 일부분이 노출되도록 상기 부 컬렉터층을 식각하여 상기 베이스와 연결된 컬렉터를 형성한 후, 상기 컬렉터의 선택된 부분에 컬렉터 전극과 상기 노출된 에피 저항층의 선택된 부분에 동일 재질의 저항 전극을 동시에 형성하는 단계와, 소자간 전기적인 절연을 위한 메사 식각으로 상기 에피 저항층의 일부분 및 상기 화합물 반도체 기판의 일부분을 일정 깊이로 식각하고, 이로 인하여 상기 에미터, 베이스 및 컬렉터로 구성된 이종 접합 쌍극자 소자와 상기 저항 전극에 연결된 고저항을 갖는 저항체가 완성되는 단계와, 상기 이종 접합 쌍극자 소자와 상기 고저항을 갖는 저항체 사이의 상기 화합물 반도체 기판 상에 저저항을 갖는 저항체를 형성하는 단계로 이루어진 것을 특징으로 한다.The present invention for achieving the above object is doped with an n-type impurity on the compound semiconductor substrate, and then subjected to a heat treatment to form an epi resistive layer, the sub-collector layer, collector layer, base layer, Sequentially forming an emitter layer and an emitter cap layer, forming an emitter electrode on a selected portion of the emitter cap layer, and mesa etching the emitter cap layer and the emitter layer to expose a portion of the base layer. Forming an emitter connected to the emitter electrode, forming a base electrode on a selected portion of the exposed base layer, and etching the base layer and the collector layer to expose a portion of the sub-collector layer. Forming a base connected to the base electrode and the emitter, and the sub collector to expose a portion of the epitaxial layer Etching to form a collector connected to the base, and simultaneously forming a collector electrode on the selected portion of the collector and a resistance electrode of the same material on the selected portion of the exposed epi-resistance layer; A portion of the epitaxial resistive layer and a portion of the compound semiconductor substrate are etched to a predetermined depth by mesa etching, thereby allowing a heterojunction dipole element composed of the emitter, the base, and the collector and a high resistance connected to the resistive electrode. And forming a resistor having a low resistance on the compound semiconductor substrate between the heterojunction dipole element and the resistor having the high resistance.
도 1(a) 및 (b)는 종래 화합물 반도체를 이용한 집적 회로 소자를 도시한 단면도.1 (a) and (b) are cross-sectional views showing integrated circuit devices using a conventional compound semiconductor.
도 2(a) 내지 (i)는 본 발명에 따른 화합물 반도체를 이용한 집적 회로 소자의 제조 방법을 도시한 단면도.2 (a) to (i) are cross-sectional views showing a method for manufacturing an integrated circuit device using the compound semiconductor according to the present invention.
〈도면의 주요 부분에 대한 부호 설명〉<Description of Signs of Major Parts of Drawings>
1 및 21 : 화합물 반도체 기판 22 : 에피 저항층1 and 21: compound semiconductor substrate 22: epitaxial resistance layer
3 및 23 : 부컬렉터층 4 및 24 : 컬렉터층3 and 23: subcollector layers 4 and 24: collector layers
5 및 25 : 베이스층 6 및 26 : 에미터층5 and 25:
7 및 27 : 에미터 캡층 8 및 28 : 에미터 전극 금속7 and 27: emitter cap layer 8 and 28: emitter electrode metal
9 및 29 : 베이스 전극 금속 10 및 30 : 컬렉터 전극 금속9 and 29:
11 및 31 : 저항 전극 금속 12 및 32 : 니켈 크롬 저항11 and 31:
13 및 33 : 니켈 크롬 접촉 금속 14 및 34 : 저저항 니켈 크롬 저항13 and 33: nickel
15 : 질화탄탈륨 저항 16 : 고저항 에피층 저항15: tantalum nitride resistance 16: high resistance epi layer resistance
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2(a) 내지 (i)는 본 발명에 따른 이종 접합 쌍극자 소자를 이용한 집적 회로 소자의 제조 방법을 도시한 단면도이다.2 (a) to (i) are cross-sectional views illustrating a method for manufacturing an integrated circuit device using a heterojunction dipole device according to the present invention.
도 2(a)는 반절연성의 III-V족, 즉 갈륨비소(GaAs)나 인듐인(InP) 등 반절연성(semi-insulating) 화합물 반도체 기판(Compound Semiconductor Substrate)(21) 상에 n형 불순물을 도핑한 후, 열처리를 실시하여 에피 저항층(22)을 형성하고, 상기 에피 저항층(22) 상에 부 컬렉터층(23), 컬렉터층(24), 베이스층(25), 에미터층(26) 및 에미터 캡층(27)을 순차적으로 형성하여 HBT 에피 구조를 나타낸 단면도로서, 이때 상기 n형 불순물의 농도는 1 ~ 2x1017/cm3정도이며, 상기 에피 저항층(22)은 1000Å 정도로 성장되어 에피 저항으로서 활용된다. 또한 상기 에피 저항층(22)은 표면상에 전극을 형성시, 1,000 ohm/□의 큰 저항값을 갖도록 하며, 실제 HBT의 동작에는 영향을 미치지 않도록 설계된다.FIG. 2 (a) shows an n-type impurity on a semi-insulating
도 2(b)는 상기 에피 구조상에 에미터 전극 금속(28)을 증착하고, 사진 및 식각 공정을 통하여 상기 에피 구조상의 선택된 부분에 에미터 전극(28)을 형성한 상태를 나타낸 단면도이다.2B is a cross-sectional view illustrating a state in which the
도 2(c)는 베이스층(25)의 일부분이 노출되도록 에미터 캡층(27) 및 에미터층(26)의 선택된 영역에 메사(mesa) 식각을 실시하여 상기 에미터 전극(28)과 연결된 에미터(26)를 형성한 후, 상기 노출된 베이스층(25)의 선택된 부분에 베이스 전극(29)을 형성한 상태를 나타낸 단면도이다.FIG. 2 (c) shows that an emitter is connected to the
도 2(d)는 부 컬렉터층(23)의 일부분이 노출되도록 베이스층(25) 및 컬렉터층(24)을 식각하여 베이스 전극(29) 및 에미터(26)에 연결된 베이스(25)를 형성한 상태를 나타낸 단면도이다.FIG. 2D illustrates the
도 2(e)는 에피 저항층(22)의 일부분이 노출되도록 부 컬렉터층(23)을 식각하여 상기 베이스(25)와 연결된 컬렉터(24)를 형성한 상태를 나타낸 단면도이다.FIG. 2E is a cross-sectional view illustrating a state in which a
도 2(f)는 상기 컬렉터(24)의 선택된 부분에 컬렉터 전극(30)과 상기 노출된 에피 저항층(22)의 선택된 부분에 저항 전극(31)을 형성한 상태를 나타낸 단면도이다.FIG. 2F is a cross-sectional view illustrating a state in which a
도 2(g)는 상기 전체 구조상에 소자간 전기적인 절연(isolation)을 위한 메사 식각으로 상기 에피 저항층(22)의 일부분 및 상기 화합물 반도체 기판(21)의 일부분을 일정 길이 식각하고, 이로 인하여 상기 에미터(26), 베이스(25) 및 컬렉터(24)로 구성된 이종 접합 쌍극자 소자와 상기 저항 전극에 연결된 고저항을 갖는 저항체(31)가 완성된 상태를 나타낸 단면도로서, 이에 따라 개별 트랜지스터 및 저항체가 동시에 제작되게 된다.FIG. 2 (g) shows a portion of the epitaxial
도 2(h)는 상기 전체 구조상의 소자 분리 영역에 낮은 저항값의 저항체를 구성하기 위해 NiCr층(32)과 NiCr 접촉 금속(33)을 순차적으로 증착한 상태를 나타낸 상태의 단면도인데, 여기서 NiCr 접촉 금속(33)은 대기와의 접촉에 의해 NiCr이 산화되는 것을 방지하기 위해, 진공 속에서 NiCr(32)을 증착한 후 곧바로 증착시킨다.FIG. 2 (h) is a cross-sectional view showing a state in which a
도 2(i)는 절연막을 마스크로 사용하여 금속 배선이 연결될 부분만을 제외한 NiCr(32)층 상의 접촉 금속(33)의 선택된 부분을 식각하여 저저항 저항체(34)를 형성한 상태의 단면도로서, 능동 소자 및 큰 저항과 작은 저항을 동시에 동일 칩상에 구현한 것이다. 이후 절연막(도시하지 않음)을 도포하여 각 소자를 보호하게 되는데, 에피 저항층(22)의 전극부를 제외한 에피 저항 영역을 노출함으로써, 저항값의 오차가 있을 경우에도 표면을 부분적으로 식각하여 제어할 수 있다.FIG. 2 (i) is a cross-sectional view of a state in which a
복잡한 초고속 광대역 증폭기와 같이 오프 셋(off-set) 전압을 보상하기 위해 필요한 주변 집적 회로 소자 등에서 수 십 Kohm 정도의 큰 저항이 요구되는 경우, 600Å 정도의 두께에서 20 ohm/□의 저항값을 갖는 니켈 크롬(NiCr) 저항체에서는 이러한 큰 저항을 구현하기 위해서 저항의 길이가 대단히 길어야 하고 이에 따라 집적 회로 소자의 크기도 커지게 되며, 이와 비례하여 신호선의 길이도 길어지므로 신호 전송 속도의 저하가 불가피하게 된다. 그러나 본 발명에서처럼 에피 저항층(22)을 이용하여 형성되는 저항체는 설계 계산치에 따라 폭과 길이가 같은 상태에서 약 1,000오옴(ohm) 정도의 큰 저항을 나타내게 되며, 따라서 면적의 손실없이 효율적으로 큰 저항의 형성이 가능한 장점을 갖는다.When a large resistance of several tens of Kohms is required in a peripheral integrated circuit element required to compensate for an offset voltage, such as a complex ultrafast broadband amplifier, it has a resistance value of 20 ohm / square at a thickness of about 600 kHz. In the nickel chromium (NiCr) resistor, in order to realize such a large resistance, the length of the resistor must be very long and accordingly, the size of the integrated circuit element is increased, and the length of the signal line is increased in proportion to this, which inevitably decreases the signal transmission speed. do. However, as in the present invention, the resistor formed by using the epi
고성능의 화합물 반도체 HBT를 이용한 집적 회로 소자는 휴대폰을 비롯한 이동 통신 분야뿐만 아니라 광통신 시스템, 위성 통신 시스템에 다양하게 응용되고 있다. 이러한 고부가가치를 지닌 집적 회로 소자의 제조시 주된 관심은 회로의 성능을 극대화하면서 가능한 칩 면적을 줄여 생산 원가를 줄이는 것이라 할 수 있다. 따라서 상술한 바와 같이 본 발명에 의한 기술을 활용할 경우, HBT 능동 소자 및 큰 저항과 작은 저항을 동시에 동일 집적 회로 소자 상에 구현할 수 있어 종래의 제조 방법에 비해 칩 면적을 현저히 감소시킬 수 있으므로, 제조 단가를 줄이고 또한 신호선 길이를 단축할 수 있기 때문에 집적 회로 소자의 성능 향상에 탁월한 효과를 발휘한다.BACKGROUND ART Integrated circuit devices using high-performance compound semiconductor HBTs have been widely applied to not only mobile communication fields including mobile phones but also optical communication systems and satellite communication systems. The main concern in manufacturing such high value-added integrated circuit devices is to maximize the performance of the circuit and reduce the production cost by reducing the chip area as much as possible. Therefore, when using the technique according to the present invention as described above, it is possible to implement the HBT active element and a large resistance and a small resistance on the same integrated circuit device at the same time, which can significantly reduce the chip area compared to the conventional manufacturing method, Since the unit cost can be reduced and the signal line length can be shortened, it is excellent in improving the performance of the integrated circuit device.
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