JP2012054415A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】本発明は、溝内に残存する導電膜の高さばらつきを小さくすることで、半導体装置の特性のばらつきを低減可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】半導体基板13をエッチングして、幅W1とされた第1の溝部51を形成し、その後、第1の溝部51の下方に位置する半導体基板13をエッチングして、幅W1よりも狭い幅W2とされた第2の溝部52を形成することで、第1の溝部51、第2の溝部52、及び第1の溝部51の底面及び第2の溝部52の側面よりなる対向する一対の段差部54を有したビット線形成用溝を形成し、次いで、ビット線形成用溝15の内面を覆う絶縁膜16を介して、第2の溝部52を埋め込み、かつ第1の溝部51を埋め込まない厚さとされた第1の導電膜56を成膜し、その後、第1の導電膜56をエッチバックすることで、第2の溝部52の一部に第1の導電膜56を残存させる。
【選択図】図4A
【解決手段】半導体基板13をエッチングして、幅W1とされた第1の溝部51を形成し、その後、第1の溝部51の下方に位置する半導体基板13をエッチングして、幅W1よりも狭い幅W2とされた第2の溝部52を形成することで、第1の溝部51、第2の溝部52、及び第1の溝部51の底面及び第2の溝部52の側面よりなる対向する一対の段差部54を有したビット線形成用溝を形成し、次いで、ビット線形成用溝15の内面を覆う絶縁膜16を介して、第2の溝部52を埋め込み、かつ第1の溝部51を埋め込まない厚さとされた第1の導電膜56を成膜し、その後、第1の導電膜56をエッチバックすることで、第2の溝部52の一部に第1の導電膜56を残存させる。
【選択図】図4A
Description
本発明は、半導体装置の製造方法に関する。
半導体装置の集積度向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しない虞が生じている。
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを3次元的に形成する方法が提案されている。特に、半導体基板の主面に対して垂直方向に延びるピラーをチャネルとして用いるタイプの縦型トランジスタ(「3次元トランジスタ」ともいう)は、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、4F2の最密レイアウトも実現可能である。
上記縦型トランジスタを半導体装置(例えば、DRAM(Dynamic Random Access Memory))のセルトランジスタとして用いる場合、一方の不純物拡散領域がビット線に接続され、他方の不純物拡散領域が記憶素子(DRAMにおいてはセルキャパシタ)に接続されることが一般的である。
通常、セルキャパシタ等の記憶素子は、セルトランジスタの上方に配置されることから、ピラーの上部に記憶素子が接続され、ピラーの下部にビット線が接続されることになる。 つまり、半導体基板にビット線を埋め込み形成する必要がある(例えば、特許文献1参照。)。
通常、セルキャパシタ等の記憶素子は、セルトランジスタの上方に配置されることから、ピラーの上部に記憶素子が接続され、ピラーの下部にビット線が接続されることになる。 つまり、半導体基板にビット線を埋め込み形成する必要がある(例えば、特許文献1参照。)。
図18A、図18B、及び図18Cは、埋め込みビット線の形成方法を説明するための断面図である。
ここで、図18A、図18B、及び図18Cを参照して、埋め込みビット線の形成方法について説明する。
ここで、図18A、図18B、及び図18Cを参照して、埋め込みビット線の形成方法について説明する。
始めに、図18Aに示す工程では、半導体基板201の表面201aに、シリコン窒化膜よりなり、かつ溝状の開口部204を有したマスク202を形成する。次いで、マスク202を介した、ドライエッチングにより、開口部204から露出された半導体基板201に、一定の幅Wとされた溝203を形成する。
次いで、図18Bに示す工程では、開口部204の側面及び溝203の内面を覆うシリコン酸化膜205を形成する。次いで、シリコン酸化膜205を介して、溝203を埋め込む導電膜(例えば、ポリシリコン膜)を形成する。
次いで、図18Bに示す工程では、開口部204の側面及び溝203の内面を覆うシリコン酸化膜205を形成する。次いで、シリコン酸化膜205を介して、溝203を埋め込む導電膜(例えば、ポリシリコン膜)を形成する。
次いで、図18Cに示す工程では、ドライエッチングにより、図18Bに示す導電膜206をエッチバックして、溝203の底部に所定の高さHとされた導電膜206を残存させることで、導電膜206よりなる埋め込みビット線207を形成する。
なお、図18A、図18B、及び図18Cでは、1つの溝203のみを図示しているが、実際には、半導体基板201には、複数の溝203が形成され、各溝203に埋め込みビット線207が形成される。
なお、図18A、図18B、及び図18Cでは、1つの溝203のみを図示しているが、実際には、半導体基板201には、複数の溝203が形成され、各溝203に埋め込みビット線207が形成される。
しかしながら、図18A、図18B、及び図18Cに示す埋め込みビット線207の形成方法では、溝203全体を埋め込むように導電膜206を形成した後、導電膜206をエッチバックしていたため、エッチバック時間(ドライエッチングする時間)が長くなってしまう。
これにより、複数の溝203に形成される埋め込みビット線207の高さHばらつきが大きくなるため、半導体装置の特性にばらつきが生じてしまうという問題があった。
なお、溝に導電膜を埋め込み、その後、溝の一部に導電膜を残存させることで、埋め込みビット線以外の配線や電極等を形成する場合には、同様な問題が発生する。
これにより、複数の溝203に形成される埋め込みビット線207の高さHばらつきが大きくなるため、半導体装置の特性にばらつきが生じてしまうという問題があった。
なお、溝に導電膜を埋め込み、その後、溝の一部に導電膜を残存させることで、埋め込みビット線以外の配線や電極等を形成する場合には、同様な問題が発生する。
本発明の一観点によれば、半導体基板の主面を部分的にエッチングして第1の幅とされた第1の溝部を形成し、その後、前記第1の溝部の下方に位置する前記半導体基板をエッチングして、前記第1の幅よりも狭い第2の幅とされた第2の溝部を形成することで、前記第1の溝部、前記第2の溝部、及び前記第1の溝部の底面及び前記第2の溝部の側面よりなる段差部を有した溝を形成する工程と、前記溝の内面を覆う絶縁膜を形成する工程と、前記絶縁膜が形成された前記溝内に、前記第2の溝部を埋め込み、かつ前記第1の溝部を埋め込まない厚さとされた第1の導電膜を成膜する工程と、前記第1の導電膜をエッチバックすることで、前記第2の溝部の一部に前記第1の導電膜を残存させる工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明の半導体装置の製造方法によれば、半導体基板の主面を部分的にエッチングして第1の幅とされた第1の溝部を形成し、その後、第1の溝部の下方に位置する半導体基板をエッチングして、第1の幅よりも狭い第2の幅とされた第2の溝部を形成することで、第1の溝部、第2の溝部、及び第1の溝部の底面及び第2の溝部の側面よりなる段差部を有した溝を形成し、次いで、溝の内面を覆う絶縁膜を形成し、次いで、絶縁膜が形成された溝内に、第2の溝部を埋め込み、かつ第1の溝部を埋め込まない厚さとされた第1の導電膜を成膜し、次いで、第1の導電膜をエッチバックすることで、第2の溝部の一部に第1の導電膜を残存させることにより、第1の溝部全体を第1の導電膜で埋め込んだ後に第1の導電膜をエッチバックする場合と比較して、第1の導電膜のエッチバック時間を短くすることが可能となる。
これにより、第2の溝部に残存する第1の導電膜の高さばらつきを小さくすることができる。
これにより、第2の溝部に残存する第1の導電膜の高さばらつきを小さくすることができる。
したがって、例えば、第2の溝部に残存する第1の導電膜をビット線の一部として用いる場合、ビット線の高さばらつきを抑制することが可能となるので、半導体装置の特性のばらつきを低減できる。
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
(実施の形態)
図1は、本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す平面図である。図2Aは、図1に示すメモリセルアレイのA−A線方向の断面図であり、図2Bは、図1に示すメモリセルアレイのB−B線方向の断面図である。
図1において、X方向はワード線29の延在方向を示しており、Y方向はワード線29と交差するビット線21の延在方向を示している。また、図1では、説明の便宜上、図2A及び図2Bに示すメモリセルアレイ11の構成要素のうち、ビット線21、ワード線29、ピラー26、及びキャパシタ42のみを図示する。
図2A及び図2Bにおいて、図1に示すメモリセルアレイ11と同一構成部分には、同一符号を付す。また、図1、図2A、及び図2Bでは、本実施の形態の半導体装置の一例としてDRAM(Dynamic Random Access Memory)を挙げて以下の説明を行う。
図1は、本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す平面図である。図2Aは、図1に示すメモリセルアレイのA−A線方向の断面図であり、図2Bは、図1に示すメモリセルアレイのB−B線方向の断面図である。
図1において、X方向はワード線29の延在方向を示しており、Y方向はワード線29と交差するビット線21の延在方向を示している。また、図1では、説明の便宜上、図2A及び図2Bに示すメモリセルアレイ11の構成要素のうち、ビット線21、ワード線29、ピラー26、及びキャパシタ42のみを図示する。
図2A及び図2Bにおいて、図1に示すメモリセルアレイ11と同一構成部分には、同一符号を付す。また、図1、図2A、及び図2Bでは、本実施の形態の半導体装置の一例としてDRAM(Dynamic Random Access Memory)を挙げて以下の説明を行う。
本実施の形態の半導体装置10は、図1、図2A、及び図2Bに示すメモリセルアレイ11が形成されるメモリセル領域と、メモリセル領域の周囲に配置された周辺回路(図示せず)が形成される周辺回路領域とを有する。周辺回路領域には、図示していない周辺回路用トランジスタ等が形成されている。
次に、図1、図2A、及び図2Bを参照して、メモリセルアレイ11の構成について説明する。
メモリセルアレイ11は、半導体基板13と、素子分離領域(図示せず)と、溝であるビット線形成用溝15と、絶縁膜16,23と、ビットコンタクト17と、下部不純物拡散領域19と、ビット線21(埋め込みビット線)と、ワード線形成用溝25と、ピラー26と、ゲート絶縁膜27と、ワード線29と、埋め込み絶縁膜31,35と、分離溝32と、ライナー膜33と、上部不純物拡散領域36と、シリサイド層37と、第1の層間絶縁膜39と、キャパシタ42と、第2の層間絶縁膜43と、配線45と、第3の層間絶縁膜46と、を有する。
メモリセルアレイ11は、半導体基板13と、素子分離領域(図示せず)と、溝であるビット線形成用溝15と、絶縁膜16,23と、ビットコンタクト17と、下部不純物拡散領域19と、ビット線21(埋め込みビット線)と、ワード線形成用溝25と、ピラー26と、ゲート絶縁膜27と、ワード線29と、埋め込み絶縁膜31,35と、分離溝32と、ライナー膜33と、上部不純物拡散領域36と、シリサイド層37と、第1の層間絶縁膜39と、キャパシタ42と、第2の層間絶縁膜43と、配線45と、第3の層間絶縁膜46と、を有する。
図2A及び図2Bを参照するに、半導体基板13は、所定の濃度の不純物を含んだ基板である。半導体基板としては、例えば、p型のシリコン基板を用いることができる。以下、半導体基板13としてp型のシリコン基板を用いた場合を例に挙げて説明する。
半導体基板13には、素子分離用溝(図示せず)及び該素子分離用溝を埋め込む素子分離用絶縁膜(図示せず)により構成された素子分離領域(図示せず)と、該素子分離領域の内側に形成され、矩形とされた素子形成領域とを有する。
上記素子分離用絶縁膜としては、シリコン酸化膜(SiO2膜)を用いる。上記素子分離領域の構造は、STI(Shallow Trench Isolation)と呼ばれる。また、上記素子形成領域は、素子分離領域によって絶縁分離された活性領域である。
半導体基板13には、素子分離用溝(図示せず)及び該素子分離用溝を埋め込む素子分離用絶縁膜(図示せず)により構成された素子分離領域(図示せず)と、該素子分離領域の内側に形成され、矩形とされた素子形成領域とを有する。
上記素子分離用絶縁膜としては、シリコン酸化膜(SiO2膜)を用いる。上記素子分離領域の構造は、STI(Shallow Trench Isolation)と呼ばれる。また、上記素子形成領域は、素子分離領域によって絶縁分離された活性領域である。
図2Aを参照するに、ビット線形成用溝15は、半導体基板13の主面13aを部分的にエッチングすることで形成された溝である。ビット線形成用溝15は、Y方向に延在しており、X方向に対して複数形成されている。
ビット線形成用溝15は、幅W1(第1の幅)とされた第1の溝部51と、第1の溝部51の下方に第1の溝部51と一体形成され、かつ幅W1よりも狭い幅W2(第2の幅)とされた第2の溝部52と、第1の溝部51と第2の溝部52との間に形成され、対向する一対の段差部54と、により構成された溝である。一対の段差部54のうち、一方の段差部は、第2の溝部52の側面に対応するピラー26の側面26c、及び第1の溝部51の底面51cにより構成されており、他方の段差部は、第2の溝部52の側面に対応するピラー26の側面26d、及び第1の溝部51の底面51cにより構成されている。ビット線形成用溝15のアスペクト比は、5〜15とされている。
ビット線形成用溝15は、幅W1(第1の幅)とされた第1の溝部51と、第1の溝部51の下方に第1の溝部51と一体形成され、かつ幅W1よりも狭い幅W2(第2の幅)とされた第2の溝部52と、第1の溝部51と第2の溝部52との間に形成され、対向する一対の段差部54と、により構成された溝である。一対の段差部54のうち、一方の段差部は、第2の溝部52の側面に対応するピラー26の側面26c、及び第1の溝部51の底面51cにより構成されており、他方の段差部は、第2の溝部52の側面に対応するピラー26の側面26d、及び第1の溝部51の底面51cにより構成されている。ビット線形成用溝15のアスペクト比は、5〜15とされている。
第1の溝部51は、ワード線29の一部である接続部72及び埋め込み絶縁膜31が配置されている。第2の溝部52は、ビット線21が配置されている。
第1の溝部51の幅W1は、例えば、60nm、第2の溝部52の幅W2は、例えば、45nmとすることができる。この場合、第1の溝部51の深さD1は、例えば、200nm、第2の溝部52の深さD2は、例えば、100nmとすることができ、段差部54の幅W3は、7.5nmとすることができる。
第1の溝部51の幅W1は、例えば、60nm、第2の溝部52の幅W2は、例えば、45nmとすることができる。この場合、第1の溝部51の深さD1は、例えば、200nm、第2の溝部52の深さD2は、例えば、100nmとすることができ、段差部54の幅W3は、7.5nmとすることができる。
絶縁膜16は、第2の溝部52の内面のうち、ビット線21の形成領域に対応する面(具体的には、第2の溝部52の側面の一部及び底面)を覆うように設けられている。絶縁膜16は、ビットコンタクト17が形成される開口部16Aを有する。開口部16Aは、ピラー26の側面26cの一部を露出するように形成されている。絶縁膜16としては、シリコン酸化膜(SiO2膜)を用いることができる。
ビットコンタクト17は、絶縁膜16に形成された開口部16Aを充填するように設けられている。ビットコンタクト17の材料としては、例えば、n型不純物(例えば、ヒ素(As))を含有したポリシリコン膜を用いることができる。
下部不純物拡散領域19は、n型不純物(例えば、ヒ素(As))を含んだ不純物拡散領域であり、ドレイン領域として機能する。下部不純物拡散領域19は、ピラー26の下部に形成されている。具体的には、下部不純物拡散領域19は、ビットコンタクト17と接触するピラー26の側面26c側に形成されている。
下部不純物拡散領域19は、n型不純物(例えば、ヒ素(As))を含んだ不純物拡散領域であり、ドレイン領域として機能する。下部不純物拡散領域19は、ピラー26の下部に形成されている。具体的には、下部不純物拡散領域19は、ビットコンタクト17と接触するピラー26の側面26c側に形成されている。
ビット線21(埋め込みビット線)は、絶縁膜16を介して、第2の溝部52に設けられており、Y方向に延在している。ビット線21は、第2の溝部52に埋め込まれた第1及び第2の導電膜56,57、導電膜形成用溝58、金属膜61、及びシリサイド層62により構成されている。
第1の導電膜56は、絶縁膜16を介して、開口部16Aの形成位置よりも下方に位置する第2の溝部52に設けられている。第1の導電膜56としては、例えば、ポリシリコン膜を用いることができる。
第1の導電膜56は、絶縁膜16を介して、開口部16Aの形成位置よりも下方に位置する第2の溝部52に設けられている。第1の導電膜56としては、例えば、ポリシリコン膜を用いることができる。
第2の導電膜57は、絶縁膜16と金属膜61との間に配置されている。第2の導電膜57としては、例えば、n型不純物(例えば、ヒ素(As))を含有したポリシリコン膜を用いることができる。
以下、第2の導電膜57としてn型不純物(例えば、ヒ素(As))を含有したポリシリコン膜を用いた場合を例に挙げて説明する。
以下、第2の導電膜57としてn型不純物(例えば、ヒ素(As))を含有したポリシリコン膜を用いた場合を例に挙げて説明する。
導電膜形成用溝58は、その底面58aが第1の導電膜56中に配置されるように、第1及び第2の導電膜56,57に形成されている。導電膜形成用溝58は、Y方向に延在している。導電膜形成用溝58の幅W4は、第2の溝部52の幅W2よりも狭い。
第2の溝部52の幅W2が45nmの場合、導電膜形成用溝58の幅W4は、例えば、20nmとすることができる。また、導電膜形成用溝58の深さは、例えば、50nmとすることができる。
第2の溝部52の幅W2が45nmの場合、導電膜形成用溝58の幅W4は、例えば、20nmとすることができる。また、導電膜形成用溝58の深さは、例えば、50nmとすることができる。
金属膜61は、第1及び第2の導電膜56,57に形成された導電膜形成用溝58を埋め込むように設けられている。金属膜61は、第1の金属膜63と、第2の金属膜64とが順次積層された構成とされている。金属膜61は、第2の導電膜57の上方に突出している。第2の導電膜57に対する金属膜61の突出量は、例えば、7.5nmとすることができる。
第1の金属膜63は、シリサイド層62を形成するための金属膜である。第1の金属膜63は、ポリシリコン膜よりなる第2の導電膜57に含まれるシリコンと反応する金属(例えば、TiやCo等)を含んでおり、第2の導電膜57をシリサイド化させる。
第1の金属膜63としては、例えば、チタン膜と、窒化チタン膜とを順次積層させたTi/TiN積層膜(例えば、厚さ5nm)や、コバルト膜と、窒化チタン膜とを順次積層させたCo/TiN積層膜(例えば、厚さ5nm)等を用いることができる。
また、第2の金属膜64としては、タングステン膜(例えば、厚さ10nm)を用いることができる。
このように、ビット線21を構成する膜として、ポリシリコン膜の他に、金属膜(具体的には、第1及び第2の金属膜63,64)を用いることにより、ポリシリコン膜のみでビット線21を構成した場合と比較して、ビット線21の抵抗値を小さくすることができる。
第1の金属膜63としては、例えば、チタン膜と、窒化チタン膜とを順次積層させたTi/TiN積層膜(例えば、厚さ5nm)や、コバルト膜と、窒化チタン膜とを順次積層させたCo/TiN積層膜(例えば、厚さ5nm)等を用いることができる。
また、第2の金属膜64としては、タングステン膜(例えば、厚さ10nm)を用いることができる。
このように、ビット線21を構成する膜として、ポリシリコン膜の他に、金属膜(具体的には、第1及び第2の金属膜63,64)を用いることにより、ポリシリコン膜のみでビット線21を構成した場合と比較して、ビット線21の抵抗値を小さくすることができる。
シリサイド層62は、ビットコンタクト17と金属膜61との間に位置する第2の導電膜57(ポリシリコン膜)に形成されている。これにより、ビットコンタクト17と金属膜61とを電気的に接続している。
シリサイド層62は、ビットコンタクト17と金属膜61との間のコンタクト抵抗を低減するための層である。
第1の金属膜63としてTi/TiN積層膜を用いた場合、シリサイド層62としてチタンシリサイド層が形成される。また、第1の金属膜63としてCo/TiN積層膜を用いた場合、シリサイド層62としてコバルトシリサイド層が形成される。
上記構成とされたビット線21は、段差部54の近傍に位置する第2の溝部52の側面(第2の溝部52の上端に位置するピラー26の側面26c,26d)を露出している。
シリサイド層62は、ビットコンタクト17と金属膜61との間のコンタクト抵抗を低減するための層である。
第1の金属膜63としてTi/TiN積層膜を用いた場合、シリサイド層62としてチタンシリサイド層が形成される。また、第1の金属膜63としてCo/TiN積層膜を用いた場合、シリサイド層62としてコバルトシリサイド層が形成される。
上記構成とされたビット線21は、段差部54の近傍に位置する第2の溝部52の側面(第2の溝部52の上端に位置するピラー26の側面26c,26d)を露出している。
図2Aを参照するに、絶縁膜23は、絶縁膜16の上端面、ビット線21の上面、ビットコンタクト17の上面、段差部54の近傍に位置する第2の溝部52の側面、及び第1の溝部51の側面(言い換えれば、第1の溝部51の形成領域に対応するピラー26の側面26c,26d)を覆うように設けられている。絶縁膜23としては、例えば、SiON膜を用いることができる。
図2A及び図2Bを参照するに、ワード線形成用溝25は、ビット線形成用溝15と交差するように、半導体基板13に形成されている。ワード線形成用溝25は、X方向に延在するように形成されており、Y方向に対して複数配置されている。また、ワード線形成用溝25の深さは、ビット線形成用溝15の深さよりも浅くなるように構成されている。
図2A及び図2Bを参照するに、ピラー26は、ビット線形成用溝15及びワード線形成用溝25に囲まれており、柱状形状とされている。ピラー26は、半導体基板13を母材としており、半導体基板13の主面13aを部分的にエッチングして、ビット線形成用溝15及びワード線形成用溝25を加工することで形成される。
ピラー26の上端には、上部不純物拡散領域36が形成されている。ピラー26のうち、上部不純物拡散領域36と下部不純物拡散領域19との間に位置する部分は、チャネルとして機能する。
ピラー26の上端には、上部不純物拡散領域36が形成されている。ピラー26のうち、上部不純物拡散領域36と下部不純物拡散領域19との間に位置する部分は、チャネルとして機能する。
このピラー26に、下部不純物拡散領域19、上部不純物拡散領域36、ゲート絶縁膜27、及び後述する一対のゲート電極68,69を形成することで、縦型トランジスタ65が構成される。つまり、メモリセルアレイ11には、マトリックス状に複数の縦型トランジスタ65が形成されている。
縦型トランジスタ65は、占有面積が小さく、かつ完全空乏化によって大きなドレイン電流が得られるという利点がある。したがって、メモリセルアレイ11では、上記縦型トランジスタ65を複数備えることにより、4F2(Fは最小加工寸法)の最密レイアウトが実現可能である。
縦型トランジスタ65は、占有面積が小さく、かつ完全空乏化によって大きなドレイン電流が得られるという利点がある。したがって、メモリセルアレイ11では、上記縦型トランジスタ65を複数備えることにより、4F2(Fは最小加工寸法)の最密レイアウトが実現可能である。
図2Bを参照するに、ゲート絶縁膜27は、X方向に配置された複数のピラー26の側面26a,26b(上部不純物拡散領域36の側面も含む)、及びワード線形成用溝25の底面25aを覆うように形成されている。
ゲート絶縁膜27としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
ゲート絶縁膜27としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
図1を参照するに、ワード線29は、一対のゲート電極68,69と、電極端接続部71と、接続部72とを有する。
図1及び図2Bを参照するに、ゲート電極68は、X方向に延在しており、ゲート絶縁膜27を介して、複数のピラー26の側面26aに設けられている。ゲート電極69は、X方向に延在しており、ゲート絶縁膜27を介して、複数のピラー26の側面26bに設けられている。ゲート電極69は、ゲート絶縁膜27及び複数のピラー26を介して、ゲート電極68と対向配置されている。
図1を参照するに、電極端接続部71は、ゲート電極68,69の両端にそれぞれ設けられており、ゲート電極68,69の端と一体に構成されている。
図1及び図2Bを参照するに、ゲート電極68は、X方向に延在しており、ゲート絶縁膜27を介して、複数のピラー26の側面26aに設けられている。ゲート電極69は、X方向に延在しており、ゲート絶縁膜27を介して、複数のピラー26の側面26bに設けられている。ゲート電極69は、ゲート絶縁膜27及び複数のピラー26を介して、ゲート電極68と対向配置されている。
図1を参照するに、電極端接続部71は、ゲート電極68,69の両端にそれぞれ設けられており、ゲート電極68,69の端と一体に構成されている。
図1及び図2Aを参照するに、接続部72は、絶縁膜23を介して、ゲート電極68,69間に形成された第1の溝部51に設けられている。接続部72は、絶縁膜23を介して、ビット線21上に配置されている。
接続部72は、その一方の端部がゲート電極68と一体に構成されており、他方の端部がゲート電極69と一体に構成されている。接続部72は、X方向におけるワード線29の電気抵抗の差を小さくするための部材である。
上記構成とされたワード線29は、導電膜により構成されている。ワード線29を構成する導電膜としては、例えば、チタン(Ti)膜と、窒化チタン(TiN)膜と、タングステン(W)膜とが順次積層された積層膜を用いることができる。
接続部72は、その一方の端部がゲート電極68と一体に構成されており、他方の端部がゲート電極69と一体に構成されている。接続部72は、X方向におけるワード線29の電気抵抗の差を小さくするための部材である。
上記構成とされたワード線29は、導電膜により構成されている。ワード線29を構成する導電膜としては、例えば、チタン(Ti)膜と、窒化チタン(TiN)膜と、タングステン(W)膜とが順次積層された積層膜を用いることができる。
図2Aを参照するに、埋め込み絶縁膜31は、接続部72上に位置する第1の溝部51を充填するように設けられている。埋め込み絶縁膜31の上面31aは、平坦な面とされており、半導体基板13の主面13a(言い換えれば、シリサイド層37の上面37a)に対して面一とされている。
埋め込み絶縁膜31としては、例えば、埋め込み特性に優れ、緻密な膜質を有した絶縁膜を用いるとよい。具体的には、埋め込み絶縁膜31としては、例えば、HDP(High Density Plasma)法により形成されたシリコン酸化膜(SiO2膜)を用いるとよい。
埋め込み絶縁膜31としては、例えば、埋め込み特性に優れ、緻密な膜質を有した絶縁膜を用いるとよい。具体的には、埋め込み絶縁膜31としては、例えば、HDP(High Density Plasma)法により形成されたシリコン酸化膜(SiO2膜)を用いるとよい。
図2Bを参照するに、分離溝32は、X方向に延在しており、ワード線形成用溝25内に形成されている。分離溝32のY方向の幅は、ワード線形成用溝25のY方向の幅よりも狭い。
分離溝32は、ワード線形成用溝25に埋め込まれ、ワード線29の母材となる導電膜(図示せず)を2つに分離することで、一対のゲート電極68,69を形成するための溝である。そのため、分離溝32の深さは、ワード線29の母材となる導電膜を確実に分離できるように、ワード線形成用溝25の深さよりも深くなるように構成されている。
分離溝32は、ワード線形成用溝25に埋め込まれ、ワード線29の母材となる導電膜(図示せず)を2つに分離することで、一対のゲート電極68,69を形成するための溝である。そのため、分離溝32の深さは、ワード線29の母材となる導電膜を確実に分離できるように、ワード線形成用溝25の深さよりも深くなるように構成されている。
図2Bを参照するに、ライナー膜33は、ゲート絶縁膜27の側面、ゲート電極68,69の側面、及び分離溝32の底面を覆うように、ワード線形成用溝25内及び分離溝32内に設けられている。ライナー膜33としては、例えば、SiON膜を用いることができる。ライナー膜33の上面は、平坦な面とされており、半導体基板13の主面13aに対して面一とされている。
図2Bを参照するに、埋め込み絶縁膜35は、ライナー膜33が形成された分離溝32を充填するように設けられている。埋め込み絶縁膜35の上面35aは、平坦な面とされており、半導体基板13の主面13aに対して面一とされている。
図2Bを参照するに、埋め込み絶縁膜35は、ライナー膜33が形成された分離溝32を充填するように設けられている。埋め込み絶縁膜35の上面35aは、平坦な面とされており、半導体基板13の主面13aに対して面一とされている。
図2A及び図2Bを参照するに、上部不純物拡散領域36は、ピラー26の上端に形成されている。上部不純物拡散領域36の下面は、ゲート電極68,69の上端に対して略面一とされている。上部不純物拡散領域36は、n型不純物(例えば、ヒ素(As))を含んだ不純物拡散領域であり、ソース領域として機能する。
図2A及び図2Bを参照するに、シリサイド層37は、上部不純物拡散領域36の上端に形成されており、上部不純物拡散領域36と接触している。シリサイド層37の上面37aは、平坦な面とされており、半導体基板13の主面13aに対して面一とされている。シリサイド層37の上面37aは、キャパシタ42を構成する後述する下部電極76と接触している。
これにより、キャパシタ42は、シリサイド層37を介して、上部不純物拡散領域36と電気的に接続されている。シリサイド層37は、キャパシタ42と上部不純物拡散領域36との間のコンタクト抵抗を低減するための層である。
これにより、キャパシタ42は、シリサイド層37を介して、上部不純物拡散領域36と電気的に接続されている。シリサイド層37は、キャパシタ42と上部不純物拡散領域36との間のコンタクト抵抗を低減するための層である。
シリサイド層37としては、例えば、チタンシリサイド層を用いることができる。また、チタンシリサイド層としては、TiSi2層を用いるとよい。TiSi2層は、シリサイド層のなかで電気抵抗が最も低く、かつ上部不純物拡散領域36の表面に自然酸化膜(シリコン酸化膜(SiO2膜))が形成された場合でも安定な固相反応が進行する(Tiはシリコン酸化膜を還元して反応する)からである。
第1の層間絶縁膜39は、埋め込み絶縁膜31,35の上面31a,35a、絶縁膜23の上端面、ゲート絶縁膜27の上端面、及びライナー膜33の上端面を覆うように設けられている。また、第1の層間絶縁膜39には、シリサイド層37の上面37aを露出するシリンダ孔75が形成されている。第1の層間絶縁膜39としては、シリコン酸化膜(SiO2膜)を用いる。
キャパシタ42は、シリサイド層37上に設けられている。キャパシタ42は、複数のピラー26に対してそれぞれ1つ設けられている。つまり、メモリセルアレイ11は、複数のキャパシタ42を有する。
キャパシタ42は、シリンダ孔75に形成され、かつ王冠形状とされた1つの下部電極76と、複数の下部電極76に亘るように形成され、下部電極76の内面を覆う容量絶縁膜77(言い換えれば、複数の下部電極76に対して共通の容量絶縁膜)と、容量絶縁膜77の表面を覆い、かつ容量絶縁膜77が形成された下部電極76内を充填する上部電極78(言い換えれば、複数の下部電極76に対して共通の上部電極)とを有する。
キャパシタ42は、シリンダ孔75に形成され、かつ王冠形状とされた1つの下部電極76と、複数の下部電極76に亘るように形成され、下部電極76の内面を覆う容量絶縁膜77(言い換えれば、複数の下部電極76に対して共通の容量絶縁膜)と、容量絶縁膜77の表面を覆い、かつ容量絶縁膜77が形成された下部電極76内を充填する上部電極78(言い換えれば、複数の下部電極76に対して共通の上部電極)とを有する。
下部電極76は、例えば、チタン膜と、窒化チタン膜とが順次積層された積層膜を用いることができる。この場合、チタン膜及び窒化チタン膜よりなる積層膜の厚さは、例えば、10nmとすることができる。
容量絶縁膜77としては、例えば、酸化アルミニウム膜(Al2O3膜)と酸化ジルコニウム膜(ZrO2膜)とを順次積層した積層膜を用いることができる。
上部電極78の上面78aは、平坦な面とされている。上部電極78としては、ルテニウム(Ru)膜、タングステン(W)膜、窒化チタン(TiN)膜等の金属膜、或いはポリシリコン膜等を用いることができる。
容量絶縁膜77としては、例えば、酸化アルミニウム膜(Al2O3膜)と酸化ジルコニウム膜(ZrO2膜)とを順次積層した積層膜を用いることができる。
上部電極78の上面78aは、平坦な面とされている。上部電極78としては、ルテニウム(Ru)膜、タングステン(W)膜、窒化チタン(TiN)膜等の金属膜、或いはポリシリコン膜等を用いることができる。
第2の層間絶縁膜43は、上部電極78の上面78aに設けられている。第2の層間絶縁膜43としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
配線45は、第2の層間絶縁膜43上に設けられている。配線45は、下層に配置された上部電極78と電気的に接続されている。
第3の層間絶縁膜46は、配線45を覆うように、第2の層間絶縁膜43上に設けられている。第3の層間絶縁膜46としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
配線45は、第2の層間絶縁膜43上に設けられている。配線45は、下層に配置された上部電極78と電気的に接続されている。
第3の層間絶縁膜46は、配線45を覆うように、第2の層間絶縁膜43上に設けられている。第3の層間絶縁膜46としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
図3A、図3B、図4A、図4B、図5A、図5B、図6A、図6B、図7A、図7B、図8A、図8B、図9A、図9B、図10A、図10B、図11A、図11B、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、及び図17Bは、本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
図3A、図4A、図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図14A、図15A、図16A、及び図17Aは、図2Aに示すメモリセルアレイ11の切断面に対応する断面図である。
図3A、図4A、図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図14A、図15A、図16A、及び図17Aは、図2Aに示すメモリセルアレイ11の切断面に対応する断面図である。
また、図3B、図4B、図5B、図6B、図7B、図8B、図9B、図10B、図11B、図12B、図13B、図14B、図15B、図16B、及び図17Bは、図2Bに示すメモリセルアレイ11の切断面に対応する断面図である。
図3A、図3B、図4A、図4B、図5A、図5B、図6A、図6B、図7A、図7B、図8A、図8B、図9A、図9B、図10A、図10B、図11A、図11B、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、及び図17Bにおいて、図2A及び図2Bに示すメモリセルアレイ11と同一構成部分には同一符号を付す。
図3A、図3B、図4A、図4B、図5A、図5B、図6A、図6B、図7A、図7B、図8A、図8B、図9A、図9B、図10A、図10B、図11A、図11B、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、及び図17Bにおいて、図2A及び図2Bに示すメモリセルアレイ11と同一構成部分には同一符号を付す。
次に、図3A、図3B、図4A、図4B、図5A、図5B、図6A、図6B、図7A、図7B、図8A、図8B、図9A、図9B、図10A、図10B、図11A、図11B、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、及び図17Bを参照して、本発明の実施の形態に係る半導体装置10(具体的には、メモリセルアレイ11)の製造方法について説明する。
始めに、図3A及び図3Bに示す工程では、半導体基板13に、図示していない素子分離用溝を形成し、次いで、該素子分離用溝を埋め込む素子分離用絶縁膜(シリコン酸化膜(SiO2膜))を形成することで、素子分離領域(図示せず)を形成する。これにより、該素子分離領域の内側に配置された素子形成領域(活性領域)を形成する。
半導体基板13としては、例えば、p型のシリコン基板を用いることができる。以下の説明では、半導体基板13としてp型のシリコン基板を用いた場合を例に挙げて説明する。
半導体基板13としては、例えば、p型のシリコン基板を用いることができる。以下の説明では、半導体基板13としてp型のシリコン基板を用いた場合を例に挙げて説明する。
次いで、ホトリソグラフィ技術及びドライエッチング法により、半導体基板13の主面13aにシリコン窒化膜よりなり、かつY方向に延在する溝状の開口部81a(半導体基板13の主面13aを露出する開口部)を有したハードマスク81を形成する。
次いで、ハードマスク81をマスクとする異方性エッチング(具体的には、ドライエッチング)により、開口部81aの下方に位置する半導体基板13の主面13aを部分的にエッチングすることで、ビット線形成用溝15の一部となる第1の溝部51を形成する。
半導体基板13の主面13aを基準としたときの第1の溝部51の深さD1は、例えば、200nmとすることができる。また、第1の溝部51の幅W1は、例えば、60nmとすることができる。
半導体基板13の主面13aを基準としたときの第1の溝部51の深さD1は、例えば、200nmとすることができる。また、第1の溝部51の幅W1は、例えば、60nmとすることができる。
次いで、第1の溝部51の側面51a,51bにサイドウォール状にシリコン酸化膜(図示せず)を形成し、異方性エッチング(具体的には、ドライエッチング)により、該シリコン酸化膜(図示せず)、及び第1の溝部51の下方に位置する半導体基板13を部分的にエッチングすることで、第1の溝部51と一体形成され、かつ第1の溝部51よりも幅の狭い第2の溝部52(ビット線形成用溝15の一部)を形成する。
このとき、第1の溝部51と第2の溝部52との間に、対向する一対の段差部54が形成されるように、第2の溝部52を形成する。これにより、第1及び第2の溝部51,52、及び対向する一対の段差部54を有したビット線形成用溝15が形成される。
このとき、第1の溝部51と第2の溝部52との間に、対向する一対の段差部54が形成されるように、第2の溝部52を形成する。これにより、第1及び第2の溝部51,52、及び対向する一対の段差部54を有したビット線形成用溝15が形成される。
一対の段差部54は、一方の段差部が第2の溝部52の側面52b及び第1の溝部51の底面51cにより構成され、かつ他方の段差部が第2の溝部52の側面52a及び第1の溝部51の底面51cにより構成されるように形成する。
また、ビット線形成用溝15のアスペクト比は、5〜15とすることができる。
なお、サイドウォール状に形成されたシリコン酸化膜(図示せず)は、第2の溝部52を形成するために行なう上記ドライエッチングにより除去される。
また、ビット線形成用溝15のアスペクト比は、5〜15とすることができる。
なお、サイドウォール状に形成されたシリコン酸化膜(図示せず)は、第2の溝部52を形成するために行なう上記ドライエッチングにより除去される。
第1の溝部51の底面51cを基準としたときの第2の溝部52の深さD2は、例えば、100nmとすることができる。また、第2の溝部52の幅W2は、例えば、45nmとすることができる。この場合、段差部54の幅W3は、例えば、7.5nmとすることができる。
次いで、開口部81aの側面及びビット線形成用溝15の内面(具体的には、第1の溝部51の側面51a,51b及び底面51c、及び第2の溝部52の側面52a,52b及び底面52c)を覆う絶縁膜16を形成する。絶縁膜16としては、シリコン酸化膜(SiO2膜)を用いる。第1の溝部51の側面51a,51bに形成された絶縁膜16の厚さM1は、例えば、7.5mnとすることができる。
なお、側面51a,52aは、ピラー26を形成後にピラー26の側面26cとなる面である。また、側面51b,52bは、ピラー26を形成後にピラー26の側面26dとなる面である。
なお、側面51a,52aは、ピラー26を形成後にピラー26の側面26cとなる面である。また、側面51b,52bは、ピラー26を形成後にピラー26の側面26dとなる面である。
次いで、図4A及び図4Bに示す工程では、絶縁膜16が形成されたビット線形成用溝15内に、第2の溝部52を埋め込み、かつ第1の溝部51を埋め込まない厚さM2とされた第1の導電膜56を成膜する。つまり、第1の導電膜56は、第1の溝部51を埋め込まないように成膜する。これにより、第1の溝部51に形成された第1の導電膜56には、Y方向に延在する溝状の隙間が形成される。
具体的には、第1の溝部51の幅W1が60nmの場合、CVD(Chemical Vapor Deposition)法により、第1の導電膜56として厚さM2(第1の溝部51に形成された第1の導電膜56の厚さ)が16nmのポリシリコン膜を成膜する。
なお、第1の導電膜56は、開口部81aの側面、及びハードマスク81の上面81bにも成膜される。
具体的には、第1の溝部51の幅W1が60nmの場合、CVD(Chemical Vapor Deposition)法により、第1の導電膜56として厚さM2(第1の溝部51に形成された第1の導電膜56の厚さ)が16nmのポリシリコン膜を成膜する。
なお、第1の導電膜56は、開口部81aの側面、及びハードマスク81の上面81bにも成膜される。
次いで、図5A及び図5Bに示す工程では、ドライエッチングにより、第1の導電膜56を等方的にエッチバックすることで、第1の溝部51に成膜された第1の導電膜56を除去すると共に、第2の溝部52の一部に第1の導電膜56を残存させる。
このとき、エッチバック後の第1の導電膜56の上面56aの位置が第1の溝部51の底面51cよりも下方に配置されるように、上記エッチバックを行なう。
上記エッチバック後に、第2の溝部52に残存する第1の導電膜56の一部は、ビット線21の構成要素の一部となる。第1の溝部51の底面51cを基準としたときの第1の導電膜56の上面56aの深さD3は、例えば、15nmとすることができる。
なお、上記エッチバックにより、図4Bに示すハードマスク81の上面81bに形成された第1の導電膜56は、除去される。
このとき、エッチバック後の第1の導電膜56の上面56aの位置が第1の溝部51の底面51cよりも下方に配置されるように、上記エッチバックを行なう。
上記エッチバック後に、第2の溝部52に残存する第1の導電膜56の一部は、ビット線21の構成要素の一部となる。第1の溝部51の底面51cを基準としたときの第1の導電膜56の上面56aの深さD3は、例えば、15nmとすることができる。
なお、上記エッチバックにより、図4Bに示すハードマスク81の上面81bに形成された第1の導電膜56は、除去される。
このように、半導体基板13の主面13aを部分的にエッチングすることで、第1の溝部51、及び第1の溝部51の下方に第1の溝部51と一体形成され、かつ第1の溝部51の幅W1よりも狭い幅W2とされた第2の溝部52よりなるビット線形成用溝15を形成し、次いで、ビット線形成用溝15の内面を覆う絶縁膜16を形成し、次いで、ビット線形成用溝15内に、絶縁膜16を介して、第2の溝部52を埋め込み、かつ第1の溝部51を埋め込まない厚さM2とされた第1の導電膜56を成膜し、その後、第1の導電膜56をエッチバックして、第2の溝部52の一部に第1の導電膜56を残存させることにより、第1の溝部51全体を第1の導電膜56で埋め込んだ後に第1の導電膜56をエッチバックする場合と比較して、第1の導電膜56のエッチバック時間を短くすることが可能となる。
これにより、第2の溝部52に残存する第1の導電膜56の高さばらつきを小さくすることができる。したがって、第2の溝部52に残存する第1の導電膜56をビット線21の一部として用いる場合、ビット線21の高さばらつきを抑制することが可能となるので、ビット線21の高さばらつきに起因する半導体装置10の特性のばらつきを低減できる。
次いで、図6A及び図6Bに示す工程では、図5A及び図5Bに示す絶縁膜16のうち、第1の導電膜56から露出された部分を、ウエットエッチングにより後退させる。
これにより、第1の導電膜56から露出された絶縁膜16の厚さが薄くなる。具体的には、第1の溝部51の側面51a,51b及び底面51c、第2の溝部52の上端に位置する側面52a,52b、及び開口部81aの側面に形成された絶縁膜16の厚さが薄くなる。
図5A及び図5Bに示す絶縁膜16の厚さM1が7.5nmの場合、ウエットエッチング後の絶縁膜16の厚さM3は、例えば、2.5nmとすることができる。
これにより、第1の導電膜56から露出された絶縁膜16の厚さが薄くなる。具体的には、第1の溝部51の側面51a,51b及び底面51c、第2の溝部52の上端に位置する側面52a,52b、及び開口部81aの側面に形成された絶縁膜16の厚さが薄くなる。
図5A及び図5Bに示す絶縁膜16の厚さM1が7.5nmの場合、ウエットエッチング後の絶縁膜16の厚さM3は、例えば、2.5nmとすることができる。
このように、第2の溝部52の上端に位置する側面52a,52bに形成された絶縁膜16の厚さを薄くすることにより、後述する図8A及び図8Bに示す工程において、エッチングマスク85を介して、第2の溝部52の上端に位置する側面52a,52bに金属膜86を成膜させた際、側面52a側に形成された金属膜86と側面52b側に形成された金属膜86とが接触することを防止できる。
側面52a側に形成された金属膜86と側面52b側に形成された金属膜86とが接触した場合、図8A及び図8Bに示す工程において、ウエットエッチングにより、側面51a,52a側に形成された金属膜86のみを除去する際、側面51b,52b側に形成された金属膜86も除去されてしまう。これにより、第2の溝部52の側面52b側にも開口部16Aが形成されてしまう。図7Aに示す本例の構造において、金属膜86同士が接触しないためには、図7AのX方向における金属膜86の膜厚は、例えば、7nmとすることができる。
また、絶縁膜16の厚さを薄くしておくことは、後述する図9A及び図9Bに示す工程において、第1の溝幅が第2の溝幅よりも狭くなることなく、第2の導電膜57の埋設性を確保できる。
側面52a側に形成された金属膜86と側面52b側に形成された金属膜86とが接触した場合、図8A及び図8Bに示す工程において、ウエットエッチングにより、側面51a,52a側に形成された金属膜86のみを除去する際、側面51b,52b側に形成された金属膜86も除去されてしまう。これにより、第2の溝部52の側面52b側にも開口部16Aが形成されてしまう。図7Aに示す本例の構造において、金属膜86同士が接触しないためには、図7AのX方向における金属膜86の膜厚は、例えば、7nmとすることができる。
また、絶縁膜16の厚さを薄くしておくことは、後述する図9A及び図9Bに示す工程において、第1の溝幅が第2の溝幅よりも狭くなることなく、第2の導電膜57の埋設性を確保できる。
次いで、ウエットエッチングされた絶縁膜16を覆うように、エッチングマスク85を形成する。具体的には、エッチングマスク85は、図5A及び図5Bに示す構造体の上面側から、ビット線形成用溝15内を覆うように、シリコン窒化膜(エッチングマスク85の母材)を成膜し、次いで、該シリコン窒化膜をエッチバックすることで、ウエットエッチングされた絶縁膜16を覆うようにサイドウォール状にシリコン窒化膜を残存させることで形成する。このとき、エッチングマスク85の厚さM4が、段差部54の幅W3よりも大きな値となるように、エッチングマスク85を形成する。
このように、エッチングマスク85の厚さM4を段差部54の幅W3よりも大きな値とすることにより、エッチングマスク85の母材となるシリコン窒化膜をエッチバックしてエッチングマスク85を形成する際、段差部54において、エッチングマスク85が不連続となることを防止できる。
段差部54の幅W3が7.5nmの場合、エッチングマスク85の厚さM4は、例えば、10nmとすることができる。
段差部54の幅W3が7.5nmの場合、エッチングマスク85の厚さM4は、例えば、10nmとすることができる。
次いで、エッチングマスク85を介して、図5Aに示す第2の溝部52に残存する第1の導電膜56の上部56Aをエッチバック(等方性エッチング)することで、第2の溝部52の側面52a,52b(ビット線形成用溝15の延在方向に対して交差する第2の溝部52の2つの側面)に形成された絶縁膜16の一部を露出させる。
これにより、上記エッチング後の第1の導電膜56の上面56bは、図5Aに示す第1の導電膜56の上面56aよりも下方に配置される。
第1の溝部51の底面51cを基準としたときのエッチング後の第1の導電膜56の上面56bの深さD4は、例えば、40nmとすることができる。
これにより、上記エッチング後の第1の導電膜56の上面56bは、図5Aに示す第1の導電膜56の上面56aよりも下方に配置される。
第1の溝部51の底面51cを基準としたときのエッチング後の第1の導電膜56の上面56bの深さD4は、例えば、40nmとすることができる。
次いで、図7A及び図7Bに示す工程では、ビット線形成用溝15に形成された絶縁膜16、及び開口部81aの側面を覆うように、金属膜86を形成する。
このとき、金属膜86の上端面がハードマスク81の上面81bよりも下方に配置されるように、金属膜86を形成する。具体的には、金属膜86は、例えば、CVD法により、金属膜86の母材となる窒化チタン膜(図示せず)を成膜し、次いで、窒化チタン膜の一部をエッチバックすることで形成する。
このとき、金属膜86の上端面がハードマスク81の上面81bよりも下方に配置されるように、金属膜86を形成する。具体的には、金属膜86は、例えば、CVD法により、金属膜86の母材となる窒化チタン膜(図示せず)を成膜し、次いで、窒化チタン膜の一部をエッチバックすることで形成する。
次いで、図8A及び図8Bに示す工程では、図7A及び図7Bに示すビット線形成用溝15内に、金属膜86及び第1の導電膜56の上面56bを覆うように、図示していないシリコン酸化膜(SiO2膜)を埋め込み形成する。
次いで、該シリコン酸化膜(図示せず)を選択的にエッチングすることで、第1及び第2の溝部51,52の側面51a,52a側に形成された金属膜86の上端を露出させる。
次いで、シリコン酸化膜(図示せず)をマスクとするウエットエッチングにより、第1及び第2の溝部51,52の側面51a,52a側に形成された金属膜86を除去する。
次いで、ウエットエッチングにより、シリコン酸化膜(図示せず)と共に、第2の溝部52の側面52aに形成され、かつ第1の導電膜56から露出された絶縁膜16を選択的に除去することで、絶縁膜16に第2の溝部52の側面52aを露出する開口部16Aを形成する。
次いで、該シリコン酸化膜(図示せず)を選択的にエッチングすることで、第1及び第2の溝部51,52の側面51a,52a側に形成された金属膜86の上端を露出させる。
次いで、シリコン酸化膜(図示せず)をマスクとするウエットエッチングにより、第1及び第2の溝部51,52の側面51a,52a側に形成された金属膜86を除去する。
次いで、ウエットエッチングにより、シリコン酸化膜(図示せず)と共に、第2の溝部52の側面52aに形成され、かつ第1の導電膜56から露出された絶縁膜16を選択的に除去することで、絶縁膜16に第2の溝部52の側面52aを露出する開口部16Aを形成する。
次いで、図9A及び図9Bに示す工程では、ビット線形成用溝15内に、第1の導電膜56が埋め込まれた第2の溝部52、及び開口部16Aを埋め込み、かつエッチングマスク85が形成された第1の溝部51を埋め込まない厚さM5とされた第2の導電膜57を成膜する。
つまり、第2の導電膜57は、エッチングマスク85が形成された第1の溝部51を埋め込まないように成膜する。これにより、第1の溝部51に形成された第2の導電膜57には、Y方向に延在する溝状の隙間が形成される。このとき、開口部81aの側面及びハードマスク81の上面81bにも第2の導電膜57が成膜される。
具体的には、例えば、ビット線形成用溝15内に、CVD法により、第2の溝部52を埋め込み、かつエッチングマスク85が形成された第1の溝部51を埋め込まない厚さM5(例えば、12nm)とされたn型不純物(例えば、ヒ素(As))を含有したポリシリコン膜を第2の導電膜57として成膜する。
つまり、第2の導電膜57は、エッチングマスク85が形成された第1の溝部51を埋め込まないように成膜する。これにより、第1の溝部51に形成された第2の導電膜57には、Y方向に延在する溝状の隙間が形成される。このとき、開口部81aの側面及びハードマスク81の上面81bにも第2の導電膜57が成膜される。
具体的には、例えば、ビット線形成用溝15内に、CVD法により、第2の溝部52を埋め込み、かつエッチングマスク85が形成された第1の溝部51を埋め込まない厚さM5(例えば、12nm)とされたn型不純物(例えば、ヒ素(As))を含有したポリシリコン膜を第2の導電膜57として成膜する。
次いで、図10A及び図10Bに示す工程では、図9A及び図9Bに示す第2の導電膜57を等方的にエッチバックすることで、第1の溝部51に成膜された第2の導電膜57を除去すると共に、第2の溝部52及び開口部16Aに第2の導電膜57を残存させる。
これにより、開口部16Aに、第2の導電膜57よりなるビットコンタクト17が形成される。第2の溝部52に残存する第2の導電膜57の一部は、ビット線21の構成要素となる膜である。
これにより、開口部16Aに、第2の導電膜57よりなるビットコンタクト17が形成される。第2の溝部52に残存する第2の導電膜57の一部は、ビット線21の構成要素となる膜である。
上記エッチバックは、エッチバック後の第2の導電膜57の上面57aが、第1の溝部51の底面51cよりも下方に位置し、かつ開口部16Aよりも上方に位置するように行なう。
なお、上記エッチバックを行なうことで、図9A及び図9Bに示すハードマスク81の上面81bに形成された第2の導電膜57が除去され、エッチングマスク85及びハードマスク81の上面81bが露出される。
なお、上記エッチバックを行なうことで、図9A及び図9Bに示すハードマスク81の上面81bに形成された第2の導電膜57が除去され、エッチングマスク85及びハードマスク81の上面81bが露出される。
このように、ビット線形成用溝15内に、第1の導電膜56が埋め込まれた第2の溝部、及び絶縁膜16に形成された開口部16Aを埋め込み、かつエッチングマスク85が形成された第1の溝部51を埋め込まない厚さM5とされた第2の導電膜57を成膜し、次いで、第2の導電膜57をエッチバックして、第2の溝部52内に第2の導電膜57を残存させると共に、開口部16Aに第2の導電膜57を残存させることで、開口部16Aにビットコンタクト17を形成することにより、エッチングマスク85が形成された第1の溝部51全体を第2の導電膜57で埋め込んだ後に第2の導電膜57をエッチバックする場合と比較して、第2の導電膜57のエッチバック時間を短くすることが可能となる。
これにより、第2の溝部52に残存する第2の導電膜57の高さばらつきを小さくすることができる。したがって、第2の溝部52に残存する第2の導電膜57をビット線21の一部として用いる場合、ビット線21の高さばらつきを抑制することが可能となるので、ビット線21の高さばらつきに起因する半導体装置10の特性のばらつきを低減できる。
次いで、図11A及び図11Bに示す工程では、エッチングマスク85を介した異方性エッチング(具体的には、ドライエッチング)により、図10Aに示す第2の溝部52に残存する第1及び第2の導電膜56,57をエッチングすることにより、開口部16Aよりも下方で、かつ第1の導電膜56中に配置された底面91aを有した導電膜形成用溝91を形成する。
これにより、導電膜形成用溝91の幅W4は、エッチングマスク85が形成された第1の溝部51の幅W5よりも狭くなる。エッチングマスク85が形成された第1の溝部51の幅W5が35nmの場合、導電膜形成用溝91の幅W4は、例えば、20nmとすることができる。
これにより、導電膜形成用溝91の幅W4は、エッチングマスク85が形成された第1の溝部51の幅W5よりも狭くなる。エッチングマスク85が形成された第1の溝部51の幅W5が35nmの場合、導電膜形成用溝91の幅W4は、例えば、20nmとすることができる。
次いで、図12A及び図12Bに示す工程では、ビット線形成用溝15内に、CVD法により、導電膜形成用溝91を埋め込み、かつエッチングマスク85が形成された第1の溝部51を埋め込まない厚さM6とされた金属膜61(第1及び第2の金属膜63,64よりなる金属膜)を成膜する。
このとき、金属膜61を成膜する際の熱により、第2の導電膜57にシリサイド層62を形成し、かつビットコンタクト17に含まれるn型不純物を拡散させることで、半導体基板13に下部不純物拡散領域19を形成する。
なお、第1の溝部51に成膜された金属膜61には、Y方向に延在する溝状の隙間が形成される。また、開口部81aの側面、及びハードマスク81の上面81bにも金属膜61が成膜される。
このとき、金属膜61を成膜する際の熱により、第2の導電膜57にシリサイド層62を形成し、かつビットコンタクト17に含まれるn型不純物を拡散させることで、半導体基板13に下部不純物拡散領域19を形成する。
なお、第1の溝部51に成膜された金属膜61には、Y方向に延在する溝状の隙間が形成される。また、開口部81aの側面、及びハードマスク81の上面81bにも金属膜61が成膜される。
具体的には、CVD法により、第1の金属膜63として、チタン膜と、窒化チタン膜とを順次積層させたTi/TiN積層膜(例えば、厚さ5nm)を成膜することで、該チタン膜に含まれるチタンとポリシリコン膜よりなる第2の導電膜57に含まれるシリコンとを反応させることで、第2の導電膜57にシリサイド層62としてチタンシリサイド層を形成すると共に、第1の金属膜63を成膜する際の熱により、ビットコンタクト17に含まれるn型不純物を拡散させることで、半導体基板13に下部不純物拡散領域19を形成する。
なお、第1の金属膜63として、コバルト膜と、窒化チタン膜とを順次積層させたCo/TiN積層膜(例えば、厚さ5nm)を成膜することで、シリサイド層62として第2の導電膜57にシリサイド層62としてコバルトシリサイド層を形成してもよい。
なお、第1の金属膜63として、コバルト膜と、窒化チタン膜とを順次積層させたCo/TiN積層膜(例えば、厚さ5nm)を成膜することで、シリサイド層62として第2の導電膜57にシリサイド層62としてコバルトシリサイド層を形成してもよい。
次いで、CVD法により、第2の金属膜64としてタングステン膜(例えば、厚さ10nm)を成膜することで、エッチングマスク85が形成された第1の溝部51内、及び導電膜形成用溝91内に、金属膜61が形成される。金属膜61の厚さM6は、例えば、15nmとすることができる。
次いで、図13A及び図13Bに示す工程では、図12A及び図12Bに示す金属膜61を等方的にエッチバックすることで、第1の溝部51に成膜された金属膜61を除去すると共に、導電膜形成用溝91内を充填する金属膜61を残存させる。
これにより、第2の溝部62内に、第1及び第2の導電膜56,57、金属膜61、及びシリサイド層62よりなるビット線21が形成される。
これにより、第2の溝部62内に、第1及び第2の導電膜56,57、金属膜61、及びシリサイド層62よりなるビット線21が形成される。
このとき、金属膜61のエッチバック面が、第2の溝部52に形成されたエッチングマスク85間に配置されるように、上記エッチバックを行なう。
このように、金属膜61のエッチバック面が、第2の溝部52に形成されたエッチングマスク85間に配置されるように、金属膜61をエッチバックすることにより、ビットコンタクト17がエッチングされることを防止できる。
なお、上記エッチバックにより、開口部81aの側面、及びハードマスク81の上面81bに形成された金属膜61は除去される。
このように、金属膜61のエッチバック面が、第2の溝部52に形成されたエッチングマスク85間に配置されるように、金属膜61をエッチバックすることにより、ビットコンタクト17がエッチングされることを防止できる。
なお、上記エッチバックにより、開口部81aの側面、及びハードマスク81の上面81bに形成された金属膜61は除去される。
上記説明したように、第2の溝部52に残存する第1及び第2の導電膜56,57を異方性エッチングして、エッチングマスク85が形成された第1の溝部51の幅W5よりも狭い幅W4とされた導電膜形成用溝91を形成し、次いで、ビット線形成用溝15内に、導電膜形成用溝91を埋め込み、かつエッチングマスク85が形成された第1の溝部51を埋め込まない厚さM6とされた金属膜61を成膜し、次いで、金属膜61をエッチバックして、導電膜形成用溝91内を充填する金属膜61を残存させることで、第2の溝部52内に、第1及び第2の導電膜56,57及び金属膜61よりなるビット線21を形成することにより、エッチングマスク85が形成された第1の溝部51を金属膜61で埋め込んだ後に金属膜61をエッチバックする場合と比較して、金属膜61のエッチバック時間を短くすることが可能となる。
これにより、第2の溝部52内に形成されるビット線21の高さばらつきを小さくすることが可能となるので、ビット線21の高さばらつきに起因する半導体装置10の特性のばらつきを低減できる。
次いで、ウエットエッチングにより、図12Aに示すエッチングマスク85を選択的に除去する。次いで、絶縁膜16のうち、エッチングマスク85が形成されていた部分を選択的に除去する。これにより、第1の溝部51、段差部54、及び第2の溝部52の上端の一部が露出される。
このとき、図13Aに示すように、金属膜61は、第2の導電膜57から突出し、その突出量は、例えば、7.5nmとすることができる。
このとき、図13Aに示すように、金属膜61は、第2の導電膜57から突出し、その突出量は、例えば、7.5nmとすることができる。
次いで、図14A及び図14Bに示す工程では、絶縁膜16の上端面、ビット線21の上面、第1の溝部51の側面51a,51b、絶縁膜16から露出された第2の溝部52の側面52a,52b、及び開口部81aの側面を覆う絶縁膜23を形成する。絶縁膜23としては、例えば、SiON膜を用いることができる。
次いで、図15A及び図15Bに示す工程では、図14Aに示すビット線形成用溝15を埋め込むように、SOG(Spin On Glass)法により、図示していない塗布系のシリコン酸化膜(SiO2膜)を塗布し、その後、該塗布系のシリコン酸化膜(SiO2膜)をエッチバックすることで、接続部72の形成領域に対応するビット線形成用溝15のみに、塗布系のシリコン酸化膜(SiO2膜)を残存させる。
次いで、HDP(High Density Plasma)法により、塗布系のシリコン酸化膜(SiO2膜)上に位置するビット線形成用溝15を埋め込むシリコン酸化膜(SiO2膜)を成膜することで、埋め込み絶縁膜31を形成する。
次いで、HDP(High Density Plasma)法により、塗布系のシリコン酸化膜(SiO2膜)上に位置するビット線形成用溝15を埋め込むシリコン酸化膜(SiO2膜)を成膜することで、埋め込み絶縁膜31を形成する。
次いで、図14Bに示す半導体基板13の主面13aを部分的にエッチングすることで、ビット線形成用溝15と交差し、かつX方向に延在するワード線形成用溝25を複数形成する。
具体的には、ワード線形成用溝25は、ホトリソグラフィ技術及びドライエッチング技術を用いて、ハードマスク81に、ビット線形成用溝15と交差し、かつX方向に延在する溝状の開口部(図示せず)を形成し、その後、該開口部が形成されたハードマスク81をマスクとする異方性エッチング(具体的には、ドライエッチング)により、半導体基板13の主面13aを部分的にエッチングすることで形成する。
具体的には、ワード線形成用溝25は、ホトリソグラフィ技術及びドライエッチング技術を用いて、ハードマスク81に、ビット線形成用溝15と交差し、かつX方向に延在する溝状の開口部(図示せず)を形成し、その後、該開口部が形成されたハードマスク81をマスクとする異方性エッチング(具体的には、ドライエッチング)により、半導体基板13の主面13aを部分的にエッチングすることで形成する。
このとき、ワード線形成用溝25は、SOG法により形成された塗布系のシリコン酸化膜(図示せず)を完全に露出するように形成する。
これにより、半導体基板13よりなり、ビット線形成用溝15及びワード線形成用溝25に囲まれた複数のピラー26が形成される。言い換えれば、半導体基板13の主面13aを部分的にエッチングすることで、複数のピラー26が形成される。
これにより、半導体基板13よりなり、ビット線形成用溝15及びワード線形成用溝25に囲まれた複数のピラー26が形成される。言い換えれば、半導体基板13の主面13aを部分的にエッチングすることで、複数のピラー26が形成される。
次いで、ウエットエッチングにより、塗布系のシリコン酸化膜(図示せず)を選択的に除去する。その後、ワード線形成用溝25の内面(具体的には、ワード線形成用溝25の底面25a、及び複数のピラー26の側面26a,26b)を覆うゲート絶縁膜27を形成する。
ゲート絶縁膜27としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
次いで、CVD法により、接続部72の形成領域に対応するビット線形成用溝15、及びワード線形成用溝25を埋め込むように、ワード線29の母材となる導電膜を成膜する。
具体的には、チタン(Ti)膜と、窒化チタン(TiN)膜と、タングステン(W)膜とを順次成膜することで、チタン(Ti)膜、窒化チタン(TiN)膜、及びタングステン(W)膜よりなる導電膜を形成する。
これにより、ビット線形成用溝15に、該導電膜よりなる複数の接続部72が形成される。このとき、図示していない電極端接続部71(図1参照)も同時に形成される。
次いで、ワード線形成用溝25に形成された導電膜をエッチバックして、ワード線形成用溝25内に残存する導電膜の厚さを所定の厚さとする。ワード線形成用溝25内に残存する導電膜は、一対のゲート電極68,69の母材となる。
具体的には、チタン(Ti)膜と、窒化チタン(TiN)膜と、タングステン(W)膜とを順次成膜することで、チタン(Ti)膜、窒化チタン(TiN)膜、及びタングステン(W)膜よりなる導電膜を形成する。
これにより、ビット線形成用溝15に、該導電膜よりなる複数の接続部72が形成される。このとき、図示していない電極端接続部71(図1参照)も同時に形成される。
次いで、ワード線形成用溝25に形成された導電膜をエッチバックして、ワード線形成用溝25内に残存する導電膜の厚さを所定の厚さとする。ワード線形成用溝25内に残存する導電膜は、一対のゲート電極68,69の母材となる。
次いで、ワード線形成用溝25内に、ワード線形成用溝25よりも幅が狭く、かつX方向に延在し、ワード線形成用溝25内に残存する導電膜を2分割する分離溝32を形成する。
これにより、ゲート絶縁膜27を介して、複数のピラー26の側面26aにゲート電極68が形成されると共に、ゲート絶縁膜27を介して、複数のピラー26の側面26bにゲート電極69が形成される。
つまり、この段階で、電極端接続部71、接続部72、及びX方向に延在する一対のゲート電極68,69を備えたワード線29が形成される。
これにより、ゲート絶縁膜27を介して、複数のピラー26の側面26aにゲート電極68が形成されると共に、ゲート絶縁膜27を介して、複数のピラー26の側面26bにゲート電極69が形成される。
つまり、この段階で、電極端接続部71、接続部72、及びX方向に延在する一対のゲート電極68,69を備えたワード線29が形成される。
次いで、ワード線形成用溝25内及び分離溝32内に、ゲート絶縁膜27の側面、ゲート電極68,69の側面、及び分離溝32の底面を覆うライナー膜33を形成する。このとき、ライナー膜33は、その上面が、半導体基板13の主面13aに対して面一とされ、かつ平坦な面となるように形成する。ライナー膜33としては、例えば、SiON膜を用いることができる。
次いで、ライナー膜33が形成された分離溝32を充填する埋め込み絶縁膜35を形成する。このとき、埋め込み絶縁膜35は、その上面35aが半導体基板13の主面13aに対して面一とされた平坦な面となるように形成する。
具体的には、SOG法により塗布系のシリコン酸化膜(SiO2膜)を塗布することで、塗布系のシリコン酸化膜(SiO2膜)よりなる埋め込み絶縁膜35を形成する。
次いで、ハードマスク81を除去する。これにより、複数のピラー26の上面(半導体基板13の主面13a)が露出される。
具体的には、SOG法により塗布系のシリコン酸化膜(SiO2膜)を塗布することで、塗布系のシリコン酸化膜(SiO2膜)よりなる埋め込み絶縁膜35を形成する。
次いで、ハードマスク81を除去する。これにより、複数のピラー26の上面(半導体基板13の主面13a)が露出される。
次いで、複数のピラー26の上面(半導体基板13の主面13a)に、n型不純物としてヒ素(As)をドーピングし、その後、ヒ素(As)を熱拡散させることで、複数のピラー26の上端に上部不純物拡散領域36を形成する。これにより、複数のピラー26に縦型トランジスタ65が形成される。
なお、この段階では、上部不純物拡散領域36の上端に、シリサイド層37は形成されていない。
その後、半導体基板13の主面13a側を研磨することで、図15A及び図15Bに示すように、上面が平坦化された構造体を形成する。
なお、この段階では、上部不純物拡散領域36の上端に、シリサイド層37は形成されていない。
その後、半導体基板13の主面13a側を研磨することで、図15A及び図15Bに示すように、上面が平坦化された構造体を形成する。
次いで、図16A及び図16Bに示す工程では、図15A及び図15Bに示す構造体上に、第1の層間絶縁膜39を成膜する。具体的には、図15A及び図15Bに示す構造体上に、CVD法により、第1の層間絶縁膜39としてシリコン酸化膜(SiO2膜)を成膜する。
次いで、第1の層間絶縁膜39の上面39aに、ホトリソグラフィ技術により、開口部(図示せず)を有したホトレジスト(図示せず)を形成する。
次いで、該ホトレジストをマスクとする異方性エッチングにより、第1の第1の層間絶縁膜39をエッチングすることで、図15A及び図15Bに示す上部不純物拡散領域36の上面36aを露出するシリンダ孔75を形成する。
次いで、第1の層間絶縁膜39の上面39aに、ホトリソグラフィ技術により、開口部(図示せず)を有したホトレジスト(図示せず)を形成する。
次いで、該ホトレジストをマスクとする異方性エッチングにより、第1の第1の層間絶縁膜39をエッチングすることで、図15A及び図15Bに示す上部不純物拡散領域36の上面36aを露出するシリンダ孔75を形成する。
次いで、CVD法により、所定の温度(例えば、650℃)に加熱された雰囲気中において、シリンダ孔75の内面(具体的には、シリンダ孔75の側面、及びシリンダ孔75の底面に対応する上部不純物拡散領域36の上面36a)を覆う下部電極76を形成すると共に、下部電極76と接触する上部不純物拡散領域36の上端にシリサイド層37を形成する。
具体的には、CVD法により、シリンダ孔75の内面を覆うように、下部電極76となるチタン(Ti)膜(図示せず)を成膜すると共に、チタン(Ti)膜を成膜する際の熱により、チタン(Ti)膜に含まれるTiと上部不純物拡散領域36(言い換えれば、ピラー26の上端)に含まれるSiとを反応させることで、上部不純物拡散領域36の上端にシリサイド層37であるTiSi2層を形成する。
具体的には、CVD法により、シリンダ孔75の内面を覆うように、下部電極76となるチタン(Ti)膜(図示せず)を成膜すると共に、チタン(Ti)膜を成膜する際の熱により、チタン(Ti)膜に含まれるTiと上部不純物拡散領域36(言い換えれば、ピラー26の上端)に含まれるSiとを反応させることで、上部不純物拡散領域36の上端にシリサイド層37であるTiSi2層を形成する。
このように、下部電極76と上部不純物拡散領域36との間に、シリサイド層37として他のシリサイド層(例えば、WSi2層)と比較して抵抗が低いTiSi2層を形成することにより、他のシリサイド層を形成した場合と比較して、コンタクト抵抗を低くすることができる。
次いで、シリンダ孔75内に、窒化チタン(TiN)膜を成膜することで、チタン(Ti)膜と、窒化チタン(TiN)膜とが順次積層された構成とされた下部電極76(例えば、厚さ10nm)が形成される。
次いで、シリンダ孔75内に、窒化チタン(TiN)膜を成膜することで、チタン(Ti)膜と、窒化チタン(TiN)膜とが順次積層された構成とされた下部電極76(例えば、厚さ10nm)が形成される。
次いで、複数の下部電極76の内面、及び下部電極76間に配置された第1の層間絶縁膜39の上面39aを覆うように、容量絶縁膜77を形成する。容量絶縁膜77は、ALD(Atomic Layer Deposition;原子層堆積)法により形成することができる。
容量絶縁膜77としては、例えば、酸化アルミニウム膜(Al2O3膜)と酸化ジルコニウム膜(ZrO2膜)とよりなる積層膜を用いることができる。
容量絶縁膜77としては、例えば、酸化アルミニウム膜(Al2O3膜)と酸化ジルコニウム膜(ZrO2膜)とよりなる積層膜を用いることができる。
次いで、CVD法により、容量絶縁膜77の表面を覆うと共に、下部電極76内を充填し、かつ上面78aが平坦な面とされた上部電極78を形成する。
具体的には、CVD法により、上部電極78の母材となる導電膜を成膜した後、該導電膜の上端を研磨することで、平坦な上面78aを有した上部電極78を形成する。
これにより、上部不純物拡散領域36の上方に、下部電極76、容量絶縁膜77、及び上部電極78よりなるキャパシタ42が形成される。
上部電極78の母材となる導電膜としては、例えば、ルテニウム(Ru)膜、タングステン(W)膜、窒化チタン(TiN)膜等の金属膜、或いはポリシリコン膜等を用いることができる。
具体的には、CVD法により、上部電極78の母材となる導電膜を成膜した後、該導電膜の上端を研磨することで、平坦な上面78aを有した上部電極78を形成する。
これにより、上部不純物拡散領域36の上方に、下部電極76、容量絶縁膜77、及び上部電極78よりなるキャパシタ42が形成される。
上部電極78の母材となる導電膜としては、例えば、ルテニウム(Ru)膜、タングステン(W)膜、窒化チタン(TiN)膜等の金属膜、或いはポリシリコン膜等を用いることができる。
次いで、図17A及び図17Bに示す工程では、上部電極78の上面78aに第2の層間絶縁膜43を形成する。具体的には、CVD法により、上部電極78の上面78aにシリコン酸化膜(SiO2膜)を成膜することで、第2の層間絶縁膜43を形成する。
次いで、第2の層間絶縁膜43上に、周知の手法により、上部電極78と電気的に接続される配線45を形成する。
次いで、第2の層間絶縁膜43上に、配線45を覆う第3の層間絶縁膜46を形成する。具体的には、CVD法により、第2の層間絶縁膜43上にシリコン酸化膜(SiO2膜)を成膜することで、第3の層間絶縁膜46を形成する。
これにより、本実施の形態の半導体装置10(具体的には、メモリセルアレイ11)が製造される。
次いで、第2の層間絶縁膜43上に、周知の手法により、上部電極78と電気的に接続される配線45を形成する。
次いで、第2の層間絶縁膜43上に、配線45を覆う第3の層間絶縁膜46を形成する。具体的には、CVD法により、第2の層間絶縁膜43上にシリコン酸化膜(SiO2膜)を成膜することで、第3の層間絶縁膜46を形成する。
これにより、本実施の形態の半導体装置10(具体的には、メモリセルアレイ11)が製造される。
本実施の形態の半導体装置の製造方法によれば、半導体基板13の主面13aを部分的にエッチングすることで、第1の溝部51、及び第1の溝部51の下方に第1の溝部51と一体形成され、かつ第1の溝部51の幅W1よりも狭い幅W2とされた第2の溝部52よりなるビット線形成用溝15を形成し、次いで、ビット線形成用溝15の内面を覆う絶縁膜16を形成し、次いで、ビット線形成用溝15内に、絶縁膜16を介して、第2の溝部52を埋め込み、かつ第1の溝部51を埋め込まない厚さM2とされた第1の導電膜56を成膜し、その後、第1の導電膜56をエッチバックして、第2の溝部52の一部に第1の導電膜56を残存させることにより、第1の溝部51全体を第1の導電膜56で埋め込んだ後に第1の導電膜56をエッチバックする場合と比較して、第1の導電膜56のエッチバック時間を短くすることが可能となる。
これにより、第2の溝部52に残存する第1の導電膜56の高さばらつきを小さくすることができる。したがって、第2の溝部52に残存する第1の導電膜56をビット線21の一部として用いる場合、ビット線21の高さばらつきを抑制することが可能となるので、ビット線21の高さばらつきに起因する半導体装置10の特性のばらつきを低減できる。
また、ビット線形成用溝15内に、第1の導電膜56が埋め込まれた第2の溝部、及び絶縁膜16に形成された開口部16Aを埋め込み、かつエッチングマスク85が形成された第1の溝部51を埋め込まない厚さM5とされた第2の導電膜57を成膜し、次いで、第2の導電膜57をエッチバックして、第2の溝部52内に第2の導電膜57を残存させると共に、開口部16Aに第2の導電膜57を残存させることで、開口部16Aにビットコンタクト17を形成することにより、エッチングマスク85が形成された第1の溝部51全体を第2の導電膜57で埋め込んだ後に第2の導電膜57をエッチバックする場合と比較して、第2の導電膜57のエッチバック時間を短くすることが可能となる。
これにより、第2の溝部52に残存する第2の導電膜57の高さばらつきを小さくすることができる。したがって、第2の溝部52に残存する第2の導電膜57をビット線21の一部として用いる場合、ビット線21の高さばらつきを抑制することが可能となるので、ビット線21の高さばらつきに起因する半導体装置10の特性のばらつきを低減できる。
さらに、第2の溝部52に残存する第1及び第2の導電膜56,57を異方性エッチングして、エッチングマスク85が形成された第1の溝部51の幅W5よりも狭い幅W4とされた導電膜形成用溝91を形成し、次いで、ビット線形成用溝15内に、導電膜形成用溝91を埋め込み、かつエッチングマスク85が形成された第1の溝部51を埋め込まない厚さM6とされた金属膜61を成膜し、次いで、金属膜61をエッチバックして、導電膜形成用溝91内を充填する前記金属膜61を残存させることで、第2の溝部52内に、第1及び第2の導電膜56,57、及び金属膜61よりなるビット線21を形成することにより、エッチングマスク85が形成された第1の溝部51を金属膜61で埋め込んだ後に金属膜61をエッチバックする場合と比較して、金属膜61のエッチバック時間を短くすることが可能となる。
これにより、第2の溝部52内に形成されるビット線21の高さばらつきを小さくすることが可能となるので、ビット線21の高さばらつきに起因する半導体装置10の特性のばらつきを低減できる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
本実施の形態では、絶縁膜16が形成された第2の溝部52に、第1の導電膜56、第2の導電膜57、及び金属膜61を順次埋め込むことで、ビット線21を形成する場合を例に挙げて説明したが、例えば、導電膜形成用溝91及び金属膜61を形成することなく、絶縁膜16が形成された第2の溝部52に、第1の導電膜56及び第2の導電膜57を埋め込むことでビット線21を形成してもよい。
この場合、図10A及び図10Bに示す工程の後に、下部不純物拡散領域19を形成するための熱処理工程(ビットコンタクト17に含まれるn型不純物を半導体基板13に拡散させるための熱処理)を行なった後、図14A及び図14Bに示す工程、図15A及び図15Bに示す工程、図16A及び図16Bに示す工程、及び図17A及び図17Bに示す工程の処理を順次行うことで、半導体装置を製造する。
また、本実施の形態では、本実施の形態の半導体装置の製造方法を、ビット線21を形成する際に適用した場合を例に挙げて説明したが、本実施の形態の半導体装置の製造方法は、ビット線21以外の埋め込み型の配線や埋め込み型の電極等を形成する場合にも適用可能である。
具体的には、本実施の形態の半導体装置の製造方法は、ゲート電極68,69を形成する際に適用してもよい。
具体的には、本実施の形態の半導体装置の製造方法は、ゲート電極68,69を形成する際に適用してもよい。
本発明は、半導体装置の製造方法に適用可能である。
10…半導体装置、11…メモリセルアレイ、13…半導体基板、13a…主面、15…ビット線形成用溝、16…絶縁膜、16A…開口部、17…ビットコンタクト、19…下部不純物拡散領域、21…ビット線、23…絶縁膜、25…ワード線形成用溝、25a,51c,52c,91a…底面、26…ピラー、26a,26b,26c,26d,51a,51b,52a,52b…側面、27…ゲート絶縁膜、29…ワード線、31,35…埋め込み絶縁膜、31a,35a,37a,39a,56a,56b,78a,81b…上面、32…分離溝、33…ライナー膜、36…上部不純物拡散領域、37…シリサイド層、39…第1の層間絶縁膜、42…キャパシタ、43…第2の層間絶縁膜、45…配線、46…第3の層間絶縁膜、51…第1の溝部、52…第2の溝部、54…段差部、56…第1の導電膜、56A…上部、57…第2の導電膜、58…導電膜形成用溝、58a…底面、61…金属膜、63…第1の金属膜、64…第2の金属膜、65…縦型トランジスタ、68,69…ゲート電極、71…電極端接続部、72…接続部、75…シリンダ孔、76…下部電極、77…容量絶縁膜、78…上部電極、81…ハードマスク、81a…開口部、83A…上部、85…エッチングマスク、86…金属膜、91…導電膜形成用溝、D1,D2,D3…深さ、M1,M2,M3,M4,M5,M6…厚さ、W1,W2,W3,W4,W5…幅
Claims (17)
- 半導体基板の主面を部分的にエッチングして第1の幅とされた第1の溝部を形成し、その後、前記第1の溝部の下方に位置する前記半導体基板をエッチングして、前記第1の幅よりも狭い第2の幅とされた第2の溝部を形成することで、前記第1の溝部、前記第2の溝部、及び前記第1の溝部の底面及び前記第2の溝部の側面よりなる段差部を有した溝を形成する工程と、
前記溝の内面を覆う絶縁膜を形成する工程と、
前記絶縁膜が形成された前記溝内に、前記第2の溝部を埋め込み、かつ前記第1の溝部を埋め込まない厚さとされた第1の導電膜を成膜する工程と、
前記第1の導電膜をエッチバックすることで、前記第2の溝部の一部に前記第1の導電膜を残存させる工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記溝は、アスペクト比が5〜15となるように形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記絶縁膜のうち、残存された前記第1の導電膜から露出された部分を、ウエットエッチングにより後退させる工程と、
後退させた前記絶縁膜を覆うエッチングマスクを形成する工程と、
前記エッチングマスクを介したエッチングにより、前記第2の溝部内に残存する前記第1の導電膜の上部をエッチングすることで、前記第2の溝部の側面のうち、前記溝の延在方向に対して交差する2つの側面に形成された前記絶縁膜の一部を露出する工程と、
を有することを特徴とする請求項1または2記載の半導体装置の製造方法。 - 前記第2の溝部の2つの側面のうち、一方の側面に形成された前記絶縁膜の一部を選択的に除去することで、前記第2の溝部の一方の側面を露出する開口部を形成する工程を有することを特徴とする請求項3記載の半導体装置の製造方法。
- 前記溝内に、前記第2の溝部のうち、前記第1の導電膜上に位置する部分、及び前記開口部を埋め込み、かつ前記エッチングマスクが形成された前記第1の溝部を埋め込まない厚さとされた第2の導電膜を成膜する工程と、
前記第2の導電膜をエッチバックして、前記第2の溝部に前記第2の導電膜を残存させると共に、前記開口部に前記第2の導電膜を残存させることで、前記開口部にビットコンタクトを形成する工程と、
を有することを特徴とする請求項4記載の半導体装置の製造方法。 - 前記第1の導電膜は、ポリシリコン膜であることを特徴とする請求項1乃至5のうち、いずれか1項記載の半導体装置の製造方法。
- 前記第2の導電膜は、不純物を含有したポリシリコン膜であることを特徴とする請求項5または6項記載の半導体装置の製造方法。
- 前記エッチングマスクを介した異方性エッチングにより、前記第2の溝部に残存する前記第1及び第2の導電膜をエッチングすることにより、導電膜形成用溝を形成する工程と、
前記溝内に、CVD(Chemical Vapor Deposition)法により、前記導電膜形成用溝を埋め込み、かつ前記エッチングマスクが形成された前記第1の溝部を埋め込まない厚さとされた金属膜を成膜すると共に、前記金属膜を成膜する際の熱により前記ビットコンタクトに含まれる前記不純物を拡散させることで、前記半導体基板に下部不純物拡散領域を形成する工程と、
を有することを特徴とする請求項7記載の半導体装置の製造方法。 - 前記金属膜をエッチバックすることにより、前記第1の溝部に形成された前記金属膜を除去すると共に、前記導電膜形成用溝内を埋め込む前記金属膜を残存させることで、前記第2の溝部内に、前記第1及び第2の導電膜、及び前記金属膜よりなるビット線を形成する工程を有することを特徴とする請求項8記載の半導体装置の製造方法。
- 前記金属膜は、チタン膜と、窒化チタン膜と、タングステン膜とを順次積層させた積層膜であることを特徴とする請求項8または9記載の半導体装置の製造方法。
- 前記金属膜は、コバルト膜と、窒化チタン膜と、タングステン膜とを順次積層させた積層膜であることを特徴とする請求項8または9記載の半導体装置の製造方法。
- 前記ビット線を形成後に、前記エッチングマスクを除去する工程を有することを特徴とする請求項9乃至11のうち、いずれか1項記載の半導体装置の製造方法。
- 前記半導体基板の主面を部分的にエッチングすることで、チャネルとなるピラーを形成する工程と、
前記ピラーの側面に、ゲート絶縁膜を介して、前記ビット線と交差するゲート電極を形成する工程と、
前記ピラーの上端に、上部不純物拡散領域を形成する工程と、
を有することを特徴とする請求項9乃至12のうち、いずれか1項記載の半導体装置の製造方法。 - 前記上部不純物拡散領域上に、該上部不純物拡散領域の上面を露出するシリンダ孔を有した層間絶縁膜を形成する工程と、
前記シリンダ孔に内設され、前記上部不純物拡散領域と電気的に接続されるキャパシタを形成する工程と、
を有することを特徴とする請求項13記載の半導体装置の製造方法。 - CVD法により、前記シリンダ孔の内面を覆うように、前記キャパシタとなる下部電極を形成すると共に、該下部電極と接触する前記上部不純物拡散領域の上端にシリサイド層を形成する工程と、
前記下部電極の表面を覆うように、前記キャパシタとなる容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面を覆うように前記キャパシタとなる上部電極を形成する工程と、を有することを特徴とする請求項14記載の半導体装置の製造方法。 - 前記絶縁膜は、シリコン酸化膜よりなることを特徴とする請求項1乃至15のうち、いずれか1項記載の半導体装置の製造方法。
- 前記エッチングマスクは、シリコン窒化膜よりなることを特徴とする請求項3乃至16のうち、いずれか1項記載の半導体装置の製造方法。
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WO2023240972A1 (zh) * | 2022-06-15 | 2023-12-21 | 北京超弦存储器研究院 | 存储器及其制备方法、电子设备 |
-
2010
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