JP2012054415A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】本発明は、溝内に残存する導電膜の高さばらつきを小さくすることで、半導体装置の特性のばらつきを低減可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】半導体基板１３をエッチングして、幅Ｗ_１とされた第１の溝部５１を形成し、その後、第１の溝部５１の下方に位置する半導体基板１３をエッチングして、幅Ｗ_１よりも狭い幅Ｗ_２とされた第２の溝部５２を形成することで、第１の溝部５１、第２の溝部５２、及び第１の溝部５１の底面及び第２の溝部５２の側面よりなる対向する一対の段差部５４を有したビット線形成用溝を形成し、次いで、ビット線形成用溝１５の内面を覆う絶縁膜１６を介して、第２の溝部５２を埋め込み、かつ第１の溝部５１を埋め込まない厚さとされた第１の導電膜５６を成膜し、その後、第１の導電膜５６をエッチバックすることで、第２の溝部５２の一部に第１の導電膜５６を残存させる。
【選択図】図４Ａ

Description

本発明は、半導体装置の製造方法に関する。

半導体装置の集積度向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しない虞が生じている。

このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。特に、半導体基板の主面に対して垂直方向に延びるピラーをチャネルとして用いるタイプの縦型トランジスタ（「３次元トランジスタ」ともいう）は、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ^２の最密レイアウトも実現可能である。

上記縦型トランジスタを半導体装置（例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））のセルトランジスタとして用いる場合、一方の不純物拡散領域がビット線に接続され、他方の不純物拡散領域が記憶素子（ＤＲＡＭにおいてはセルキャパシタ）に接続されることが一般的である。
通常、セルキャパシタ等の記憶素子は、セルトランジスタの上方に配置されることから、ピラーの上部に記憶素子が接続され、ピラーの下部にビット線が接続されることになる。 つまり、半導体基板にビット線を埋め込み形成する必要がある（例えば、特許文献１参照。）。

特開２００９−１０３６６号公報

図１８Ａ、図１８Ｂ、及び図１８Ｃは、埋め込みビット線の形成方法を説明するための断面図である。
ここで、図１８Ａ、図１８Ｂ、及び図１８Ｃを参照して、埋め込みビット線の形成方法について説明する。

始めに、図１８Ａに示す工程では、半導体基板２０１の表面２０１ａに、シリコン窒化膜よりなり、かつ溝状の開口部２０４を有したマスク２０２を形成する。次いで、マスク２０２を介した、ドライエッチングにより、開口部２０４から露出された半導体基板２０１に、一定の幅Ｗとされた溝２０３を形成する。
次いで、図１８Ｂに示す工程では、開口部２０４の側面及び溝２０３の内面を覆うシリコン酸化膜２０５を形成する。次いで、シリコン酸化膜２０５を介して、溝２０３を埋め込む導電膜（例えば、ポリシリコン膜）を形成する。

次いで、図１８Ｃに示す工程では、ドライエッチングにより、図１８Ｂに示す導電膜２０６をエッチバックして、溝２０３の底部に所定の高さＨとされた導電膜２０６を残存させることで、導電膜２０６よりなる埋め込みビット線２０７を形成する。
なお、図１８Ａ、図１８Ｂ、及び図１８Ｃでは、１つの溝２０３のみを図示しているが、実際には、半導体基板２０１には、複数の溝２０３が形成され、各溝２０３に埋め込みビット線２０７が形成される。

しかしながら、図１８Ａ、図１８Ｂ、及び図１８Ｃに示す埋め込みビット線２０７の形成方法では、溝２０３全体を埋め込むように導電膜２０６を形成した後、導電膜２０６をエッチバックしていたため、エッチバック時間（ドライエッチングする時間）が長くなってしまう。
これにより、複数の溝２０３に形成される埋め込みビット線２０７の高さＨばらつきが大きくなるため、半導体装置の特性にばらつきが生じてしまうという問題があった。
なお、溝に導電膜を埋め込み、その後、溝の一部に導電膜を残存させることで、埋め込みビット線以外の配線や電極等を形成する場合には、同様な問題が発生する。

本発明の一観点によれば、半導体基板の主面を部分的にエッチングして第１の幅とされた第１の溝部を形成し、その後、前記第１の溝部の下方に位置する前記半導体基板をエッチングして、前記第１の幅よりも狭い第２の幅とされた第２の溝部を形成することで、前記第１の溝部、前記第２の溝部、及び前記第１の溝部の底面及び前記第２の溝部の側面よりなる段差部を有した溝を形成する工程と、前記溝の内面を覆う絶縁膜を形成する工程と、前記絶縁膜が形成された前記溝内に、前記第２の溝部を埋め込み、かつ前記第１の溝部を埋め込まない厚さとされた第１の導電膜を成膜する工程と、前記第１の導電膜をエッチバックすることで、前記第２の溝部の一部に前記第１の導電膜を残存させる工程と、を含むことを特徴とする半導体装置の製造方法が提供される。

本発明の半導体装置の製造方法によれば、半導体基板の主面を部分的にエッチングして第１の幅とされた第１の溝部を形成し、その後、第１の溝部の下方に位置する半導体基板をエッチングして、第１の幅よりも狭い第２の幅とされた第２の溝部を形成することで、第１の溝部、第２の溝部、及び第１の溝部の底面及び第２の溝部の側面よりなる段差部を有した溝を形成し、次いで、溝の内面を覆う絶縁膜を形成し、次いで、絶縁膜が形成された溝内に、第２の溝部を埋め込み、かつ第１の溝部を埋め込まない厚さとされた第１の導電膜を成膜し、次いで、第１の導電膜をエッチバックすることで、第２の溝部の一部に第１の導電膜を残存させることにより、第１の溝部全体を第１の導電膜で埋め込んだ後に第１の導電膜をエッチバックする場合と比較して、第１の導電膜のエッチバック時間を短くすることが可能となる。
これにより、第２の溝部に残存する第１の導電膜の高さばらつきを小さくすることができる。

したがって、例えば、第２の溝部に残存する第１の導電膜をビット線の一部として用いる場合、ビット線の高さばらつきを抑制することが可能となるので、半導体装置の特性のばらつきを低減できる。

本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す平面図である。 図１に示すメモリセルアレイのＡ−Ａ線方向の断面図である。 図１に示すメモリセルアレイのＢ−Ｂ線方向の断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その４）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その４）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その５）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その５）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その６）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その６）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その７）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その７）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その８）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その８）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その９）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その９）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１０）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１０）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１１）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１１）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１２）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１２）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１３）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１３）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１４）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１４）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１５）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１５）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。 埋め込みビット線の形成方法を説明するための断面図（その１）である。 埋め込みビット線の形成方法を説明するための断面図（その２）である。 埋め込みビット線の形成方法を説明するための断面図（その３）である。

以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。

（実施の形態）
図１は、本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す平面図である。図２Ａは、図１に示すメモリセルアレイのＡ−Ａ線方向の断面図であり、図２Ｂは、図１に示すメモリセルアレイのＢ−Ｂ線方向の断面図である。
図１において、Ｘ方向はワード線２９の延在方向を示しており、Ｙ方向はワード線２９と交差するビット線２１の延在方向を示している。また、図１では、説明の便宜上、図２Ａ及び図２Ｂに示すメモリセルアレイ１１の構成要素のうち、ビット線２１、ワード線２９、ピラー２６、及びキャパシタ４２のみを図示する。
図２Ａ及び図２Ｂにおいて、図１に示すメモリセルアレイ１１と同一構成部分には、同一符号を付す。また、図１、図２Ａ、及び図２Ｂでは、本実施の形態の半導体装置の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を挙げて以下の説明を行う。

本実施の形態の半導体装置１０は、図１、図２Ａ、及び図２Ｂに示すメモリセルアレイ１１が形成されるメモリセル領域と、メモリセル領域の周囲に配置された周辺回路（図示せず）が形成される周辺回路領域とを有する。周辺回路領域には、図示していない周辺回路用トランジスタ等が形成されている。

次に、図１、図２Ａ、及び図２Ｂを参照して、メモリセルアレイ１１の構成について説明する。
メモリセルアレイ１１は、半導体基板１３と、素子分離領域（図示せず）と、溝であるビット線形成用溝１５と、絶縁膜１６，２３と、ビットコンタクト１７と、下部不純物拡散領域１９と、ビット線２１（埋め込みビット線）と、ワード線形成用溝２５と、ピラー２６と、ゲート絶縁膜２７と、ワード線２９と、埋め込み絶縁膜３１，３５と、分離溝３２と、ライナー膜３３と、上部不純物拡散領域３６と、シリサイド層３７と、第１の層間絶縁膜３９と、キャパシタ４２と、第２の層間絶縁膜４３と、配線４５と、第３の層間絶縁膜４６と、を有する。

図２Ａ及び図２Ｂを参照するに、半導体基板１３は、所定の濃度の不純物を含んだ基板である。半導体基板としては、例えば、ｐ型のシリコン基板を用いることができる。以下、半導体基板１３としてｐ型のシリコン基板を用いた場合を例に挙げて説明する。
半導体基板１３には、素子分離用溝（図示せず）及び該素子分離用溝を埋め込む素子分離用絶縁膜（図示せず）により構成された素子分離領域（図示せず）と、該素子分離領域の内側に形成され、矩形とされた素子形成領域とを有する。
上記素子分離用絶縁膜としては、シリコン酸化膜（ＳｉＯ_２膜）を用いる。上記素子分離領域の構造は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる。また、上記素子形成領域は、素子分離領域によって絶縁分離された活性領域である。

図２Ａを参照するに、ビット線形成用溝１５は、半導体基板１３の主面１３ａを部分的にエッチングすることで形成された溝である。ビット線形成用溝１５は、Ｙ方向に延在しており、Ｘ方向に対して複数形成されている。
ビット線形成用溝１５は、幅Ｗ_１（第１の幅）とされた第１の溝部５１と、第１の溝部５１の下方に第１の溝部５１と一体形成され、かつ幅Ｗ_１よりも狭い幅Ｗ_２（第２の幅）とされた第２の溝部５２と、第１の溝部５１と第２の溝部５２との間に形成され、対向する一対の段差部５４と、により構成された溝である。一対の段差部５４のうち、一方の段差部は、第２の溝部５２の側面に対応するピラー２６の側面２６ｃ、及び第１の溝部５１の底面５１ｃにより構成されており、他方の段差部は、第２の溝部５２の側面に対応するピラー２６の側面２６ｄ、及び第１の溝部５１の底面５１ｃにより構成されている。ビット線形成用溝１５のアスペクト比は、５〜１５とされている。

第１の溝部５１は、ワード線２９の一部である接続部７２及び埋め込み絶縁膜３１が配置されている。第２の溝部５２は、ビット線２１が配置されている。
第１の溝部５１の幅Ｗ_１は、例えば、６０ｎｍ、第２の溝部５２の幅Ｗ_２は、例えば、４５ｎｍとすることができる。この場合、第１の溝部５１の深さＤ_１は、例えば、２００ｎｍ、第２の溝部５２の深さＤ_２は、例えば、１００ｎｍとすることができ、段差部５４の幅Ｗ_３は、７．５ｎｍとすることができる。

絶縁膜１６は、第２の溝部５２の内面のうち、ビット線２１の形成領域に対応する面（具体的には、第２の溝部５２の側面の一部及び底面）を覆うように設けられている。絶縁膜１６は、ビットコンタクト１７が形成される開口部１６Ａを有する。開口部１６Ａは、ピラー２６の側面２６ｃの一部を露出するように形成されている。絶縁膜１６としては、シリコン酸化膜（ＳｉＯ_２膜）を用いることができる。

ビットコンタクト１７は、絶縁膜１６に形成された開口部１６Ａを充填するように設けられている。ビットコンタクト１７の材料としては、例えば、ｎ型不純物（例えば、ヒ素（Ａｓ））を含有したポリシリコン膜を用いることができる。
下部不純物拡散領域１９は、ｎ型不純物（例えば、ヒ素（Ａｓ））を含んだ不純物拡散領域であり、ドレイン領域として機能する。下部不純物拡散領域１９は、ピラー２６の下部に形成されている。具体的には、下部不純物拡散領域１９は、ビットコンタクト１７と接触するピラー２６の側面２６ｃ側に形成されている。

ビット線２１（埋め込みビット線）は、絶縁膜１６を介して、第２の溝部５２に設けられており、Ｙ方向に延在している。ビット線２１は、第２の溝部５２に埋め込まれた第１及び第２の導電膜５６，５７、導電膜形成用溝５８、金属膜６１、及びシリサイド層６２により構成されている。
第１の導電膜５６は、絶縁膜１６を介して、開口部１６Ａの形成位置よりも下方に位置する第２の溝部５２に設けられている。第１の導電膜５６としては、例えば、ポリシリコン膜を用いることができる。

第２の導電膜５７は、絶縁膜１６と金属膜６１との間に配置されている。第２の導電膜５７としては、例えば、ｎ型不純物（例えば、ヒ素（Ａｓ））を含有したポリシリコン膜を用いることができる。
以下、第２の導電膜５７としてｎ型不純物（例えば、ヒ素（Ａｓ））を含有したポリシリコン膜を用いた場合を例に挙げて説明する。

導電膜形成用溝５８は、その底面５８ａが第１の導電膜５６中に配置されるように、第１及び第２の導電膜５６，５７に形成されている。導電膜形成用溝５８は、Ｙ方向に延在している。導電膜形成用溝５８の幅Ｗ_４は、第２の溝部５２の幅Ｗ_２よりも狭い。
第２の溝部５２の幅Ｗ_２が４５ｎｍの場合、導電膜形成用溝５８の幅Ｗ_４は、例えば、２０ｎｍとすることができる。また、導電膜形成用溝５８の深さは、例えば、５０ｎｍとすることができる。

金属膜６１は、第１及び第２の導電膜５６，５７に形成された導電膜形成用溝５８を埋め込むように設けられている。金属膜６１は、第１の金属膜６３と、第２の金属膜６４とが順次積層された構成とされている。金属膜６１は、第２の導電膜５７の上方に突出している。第２の導電膜５７に対する金属膜６１の突出量は、例えば、７．５ｎｍとすることができる。

第１の金属膜６３は、シリサイド層６２を形成するための金属膜である。第１の金属膜６３は、ポリシリコン膜よりなる第２の導電膜５７に含まれるシリコンと反応する金属（例えば、ＴｉやＣｏ等）を含んでおり、第２の導電膜５７をシリサイド化させる。
第１の金属膜６３としては、例えば、チタン膜と、窒化チタン膜とを順次積層させたＴｉ／ＴｉＮ積層膜（例えば、厚さ５ｎｍ）や、コバルト膜と、窒化チタン膜とを順次積層させたＣｏ／ＴｉＮ積層膜（例えば、厚さ５ｎｍ）等を用いることができる。
また、第２の金属膜６４としては、タングステン膜（例えば、厚さ１０ｎｍ）を用いることができる。
このように、ビット線２１を構成する膜として、ポリシリコン膜の他に、金属膜（具体的には、第１及び第２の金属膜６３，６４）を用いることにより、ポリシリコン膜のみでビット線２１を構成した場合と比較して、ビット線２１の抵抗値を小さくすることができる。

シリサイド層６２は、ビットコンタクト１７と金属膜６１との間に位置する第２の導電膜５７（ポリシリコン膜）に形成されている。これにより、ビットコンタクト１７と金属膜６１とを電気的に接続している。
シリサイド層６２は、ビットコンタクト１７と金属膜６１との間のコンタクト抵抗を低減するための層である。
第１の金属膜６３としてＴｉ／ＴｉＮ積層膜を用いた場合、シリサイド層６２としてチタンシリサイド層が形成される。また、第１の金属膜６３としてＣｏ／ＴｉＮ積層膜を用いた場合、シリサイド層６２としてコバルトシリサイド層が形成される。
上記構成とされたビット線２１は、段差部５４の近傍に位置する第２の溝部５２の側面（第２の溝部５２の上端に位置するピラー２６の側面２６ｃ，２６ｄ）を露出している。

図２Ａを参照するに、絶縁膜２３は、絶縁膜１６の上端面、ビット線２１の上面、ビットコンタクト１７の上面、段差部５４の近傍に位置する第２の溝部５２の側面、及び第１の溝部５１の側面（言い換えれば、第１の溝部５１の形成領域に対応するピラー２６の側面２６ｃ，２６ｄ）を覆うように設けられている。絶縁膜２３としては、例えば、ＳｉＯＮ膜を用いることができる。

図２Ａ及び図２Ｂを参照するに、ワード線形成用溝２５は、ビット線形成用溝１５と交差するように、半導体基板１３に形成されている。ワード線形成用溝２５は、Ｘ方向に延在するように形成されており、Ｙ方向に対して複数配置されている。また、ワード線形成用溝２５の深さは、ビット線形成用溝１５の深さよりも浅くなるように構成されている。

図２Ａ及び図２Ｂを参照するに、ピラー２６は、ビット線形成用溝１５及びワード線形成用溝２５に囲まれており、柱状形状とされている。ピラー２６は、半導体基板１３を母材としており、半導体基板１３の主面１３ａを部分的にエッチングして、ビット線形成用溝１５及びワード線形成用溝２５を加工することで形成される。
ピラー２６の上端には、上部不純物拡散領域３６が形成されている。ピラー２６のうち、上部不純物拡散領域３６と下部不純物拡散領域１９との間に位置する部分は、チャネルとして機能する。

このピラー２６に、下部不純物拡散領域１９、上部不純物拡散領域３６、ゲート絶縁膜２７、及び後述する一対のゲート電極６８，６９を形成することで、縦型トランジスタ６５が構成される。つまり、メモリセルアレイ１１には、マトリックス状に複数の縦型トランジスタ６５が形成されている。
縦型トランジスタ６５は、占有面積が小さく、かつ完全空乏化によって大きなドレイン電流が得られるという利点がある。したがって、メモリセルアレイ１１では、上記縦型トランジスタ６５を複数備えることにより、４Ｆ^２（Ｆは最小加工寸法）の最密レイアウトが実現可能である。

図２Ｂを参照するに、ゲート絶縁膜２７は、Ｘ方向に配置された複数のピラー２６の側面２６ａ，２６ｂ（上部不純物拡散領域３６の側面も含む）、及びワード線形成用溝２５の底面２５ａを覆うように形成されている。
ゲート絶縁膜２７としては、例えば、単層のシリコン酸化膜（ＳｉＯ_２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ_２膜）、シリコン酸化膜（ＳｉＯ_２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。

図１を参照するに、ワード線２９は、一対のゲート電極６８，６９と、電極端接続部７１と、接続部７２とを有する。
図１及び図２Ｂを参照するに、ゲート電極６８は、Ｘ方向に延在しており、ゲート絶縁膜２７を介して、複数のピラー２６の側面２６ａに設けられている。ゲート電極６９は、Ｘ方向に延在しており、ゲート絶縁膜２７を介して、複数のピラー２６の側面２６ｂに設けられている。ゲート電極６９は、ゲート絶縁膜２７及び複数のピラー２６を介して、ゲート電極６８と対向配置されている。
図１を参照するに、電極端接続部７１は、ゲート電極６８，６９の両端にそれぞれ設けられており、ゲート電極６８，６９の端と一体に構成されている。

図１及び図２Ａを参照するに、接続部７２は、絶縁膜２３を介して、ゲート電極６８，６９間に形成された第１の溝部５１に設けられている。接続部７２は、絶縁膜２３を介して、ビット線２１上に配置されている。
接続部７２は、その一方の端部がゲート電極６８と一体に構成されており、他方の端部がゲート電極６９と一体に構成されている。接続部７２は、Ｘ方向におけるワード線２９の電気抵抗の差を小さくするための部材である。
上記構成とされたワード線２９は、導電膜により構成されている。ワード線２９を構成する導電膜としては、例えば、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とが順次積層された積層膜を用いることができる。

図２Ａを参照するに、埋め込み絶縁膜３１は、接続部７２上に位置する第１の溝部５１を充填するように設けられている。埋め込み絶縁膜３１の上面３１ａは、平坦な面とされており、半導体基板１３の主面１３ａ（言い換えれば、シリサイド層３７の上面３７ａ）に対して面一とされている。
埋め込み絶縁膜３１としては、例えば、埋め込み特性に優れ、緻密な膜質を有した絶縁膜を用いるとよい。具体的には、埋め込み絶縁膜３１としては、例えば、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により形成されたシリコン酸化膜（ＳｉＯ_２膜）を用いるとよい。

図２Ｂを参照するに、分離溝３２は、Ｘ方向に延在しており、ワード線形成用溝２５内に形成されている。分離溝３２のＹ方向の幅は、ワード線形成用溝２５のＹ方向の幅よりも狭い。
分離溝３２は、ワード線形成用溝２５に埋め込まれ、ワード線２９の母材となる導電膜（図示せず）を２つに分離することで、一対のゲート電極６８，６９を形成するための溝である。そのため、分離溝３２の深さは、ワード線２９の母材となる導電膜を確実に分離できるように、ワード線形成用溝２５の深さよりも深くなるように構成されている。

図２Ｂを参照するに、ライナー膜３３は、ゲート絶縁膜２７の側面、ゲート電極６８，６９の側面、及び分離溝３２の底面を覆うように、ワード線形成用溝２５内及び分離溝３２内に設けられている。ライナー膜３３としては、例えば、ＳｉＯＮ膜を用いることができる。ライナー膜３３の上面は、平坦な面とされており、半導体基板１３の主面１３ａに対して面一とされている。
図２Ｂを参照するに、埋め込み絶縁膜３５は、ライナー膜３３が形成された分離溝３２を充填するように設けられている。埋め込み絶縁膜３５の上面３５ａは、平坦な面とされており、半導体基板１３の主面１３ａに対して面一とされている。

図２Ａ及び図２Ｂを参照するに、上部不純物拡散領域３６は、ピラー２６の上端に形成されている。上部不純物拡散領域３６の下面は、ゲート電極６８，６９の上端に対して略面一とされている。上部不純物拡散領域３６は、ｎ型不純物（例えば、ヒ素（Ａｓ））を含んだ不純物拡散領域であり、ソース領域として機能する。

図２Ａ及び図２Ｂを参照するに、シリサイド層３７は、上部不純物拡散領域３６の上端に形成されており、上部不純物拡散領域３６と接触している。シリサイド層３７の上面３７ａは、平坦な面とされており、半導体基板１３の主面１３ａに対して面一とされている。シリサイド層３７の上面３７ａは、キャパシタ４２を構成する後述する下部電極７６と接触している。
これにより、キャパシタ４２は、シリサイド層３７を介して、上部不純物拡散領域３６と電気的に接続されている。シリサイド層３７は、キャパシタ４２と上部不純物拡散領域３６との間のコンタクト抵抗を低減するための層である。

シリサイド層３７としては、例えば、チタンシリサイド層を用いることができる。また、チタンシリサイド層としては、ＴｉＳｉ_２層を用いるとよい。ＴｉＳｉ_２層は、シリサイド層のなかで電気抵抗が最も低く、かつ上部不純物拡散領域３６の表面に自然酸化膜（シリコン酸化膜（ＳｉＯ_２膜））が形成された場合でも安定な固相反応が進行する（Ｔｉはシリコン酸化膜を還元して反応する）からである。

第１の層間絶縁膜３９は、埋め込み絶縁膜３１，３５の上面３１ａ，３５ａ、絶縁膜２３の上端面、ゲート絶縁膜２７の上端面、及びライナー膜３３の上端面を覆うように設けられている。また、第１の層間絶縁膜３９には、シリサイド層３７の上面３７ａを露出するシリンダ孔７５が形成されている。第１の層間絶縁膜３９としては、シリコン酸化膜（ＳｉＯ_２膜）を用いる。

キャパシタ４２は、シリサイド層３７上に設けられている。キャパシタ４２は、複数のピラー２６に対してそれぞれ１つ設けられている。つまり、メモリセルアレイ１１は、複数のキャパシタ４２を有する。
キャパシタ４２は、シリンダ孔７５に形成され、かつ王冠形状とされた１つの下部電極７６と、複数の下部電極７６に亘るように形成され、下部電極７６の内面を覆う容量絶縁膜７７（言い換えれば、複数の下部電極７６に対して共通の容量絶縁膜）と、容量絶縁膜７７の表面を覆い、かつ容量絶縁膜７７が形成された下部電極７６内を充填する上部電極７８（言い換えれば、複数の下部電極７６に対して共通の上部電極）とを有する。

下部電極７６は、例えば、チタン膜と、窒化チタン膜とが順次積層された積層膜を用いることができる。この場合、チタン膜及び窒化チタン膜よりなる積層膜の厚さは、例えば、１０ｎｍとすることができる。
容量絶縁膜７７としては、例えば、酸化アルミニウム膜（Ａｌ_２Ｏ_３膜）と酸化ジルコニウム膜（ＺｒＯ_２膜）とを順次積層した積層膜を用いることができる。
上部電極７８の上面７８ａは、平坦な面とされている。上部電極７８としては、ルテニウム（Ｒｕ）膜、タングステン（Ｗ）膜、窒化チタン（ＴｉＮ）膜等の金属膜、或いはポリシリコン膜等を用いることができる。

第２の層間絶縁膜４３は、上部電極７８の上面７８ａに設けられている。第２の層間絶縁膜４３としては、例えば、シリコン酸化膜（ＳｉＯ_２膜）を用いることができる。
配線４５は、第２の層間絶縁膜４３上に設けられている。配線４５は、下層に配置された上部電極７８と電気的に接続されている。
第３の層間絶縁膜４６は、配線４５を覆うように、第２の層間絶縁膜４３上に設けられている。第３の層間絶縁膜４６としては、例えば、シリコン酸化膜（ＳｉＯ_２膜）を用いることができる。

図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、及び図１７Ｂは、本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、及び図１７Ａは、図２Ａに示すメモリセルアレイ１１の切断面に対応する断面図である。

また、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、及び図１７Ｂは、図２Ｂに示すメモリセルアレイ１１の切断面に対応する断面図である。
図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、及び図１７Ｂにおいて、図２Ａ及び図２Ｂに示すメモリセルアレイ１１と同一構成部分には同一符号を付す。

次に、図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、及び図１７Ｂを参照して、本発明の実施の形態に係る半導体装置１０（具体的には、メモリセルアレイ１１）の製造方法について説明する。

始めに、図３Ａ及び図３Ｂに示す工程では、半導体基板１３に、図示していない素子分離用溝を形成し、次いで、該素子分離用溝を埋め込む素子分離用絶縁膜（シリコン酸化膜（ＳｉＯ_２膜））を形成することで、素子分離領域（図示せず）を形成する。これにより、該素子分離領域の内側に配置された素子形成領域（活性領域）を形成する。
半導体基板１３としては、例えば、ｐ型のシリコン基板を用いることができる。以下の説明では、半導体基板１３としてｐ型のシリコン基板を用いた場合を例に挙げて説明する。

次いで、ホトリソグラフィ技術及びドライエッチング法により、半導体基板１３の主面１３ａにシリコン窒化膜よりなり、かつＹ方向に延在する溝状の開口部８１ａ（半導体基板１３の主面１３ａを露出する開口部）を有したハードマスク８１を形成する。

次いで、ハードマスク８１をマスクとする異方性エッチング（具体的には、ドライエッチング）により、開口部８１ａの下方に位置する半導体基板１３の主面１３ａを部分的にエッチングすることで、ビット線形成用溝１５の一部となる第１の溝部５１を形成する。
半導体基板１３の主面１３ａを基準としたときの第１の溝部５１の深さＤ_１は、例えば、２００ｎｍとすることができる。また、第１の溝部５１の幅Ｗ_１は、例えば、６０ｎｍとすることができる。

次いで、第１の溝部５１の側面５１ａ，５１ｂにサイドウォール状にシリコン酸化膜（図示せず）を形成し、異方性エッチング（具体的には、ドライエッチング）により、該シリコン酸化膜（図示せず）、及び第１の溝部５１の下方に位置する半導体基板１３を部分的にエッチングすることで、第１の溝部５１と一体形成され、かつ第１の溝部５１よりも幅の狭い第２の溝部５２（ビット線形成用溝１５の一部）を形成する。
このとき、第１の溝部５１と第２の溝部５２との間に、対向する一対の段差部５４が形成されるように、第２の溝部５２を形成する。これにより、第１及び第２の溝部５１，５２、及び対向する一対の段差部５４を有したビット線形成用溝１５が形成される。

一対の段差部５４は、一方の段差部が第２の溝部５２の側面５２ｂ及び第１の溝部５１の底面５１ｃにより構成され、かつ他方の段差部が第２の溝部５２の側面５２ａ及び第１の溝部５１の底面５１ｃにより構成されるように形成する。
また、ビット線形成用溝１５のアスペクト比は、５〜１５とすることができる。
なお、サイドウォール状に形成されたシリコン酸化膜（図示せず）は、第２の溝部５２を形成するために行なう上記ドライエッチングにより除去される。

第１の溝部５１の底面５１ｃを基準としたときの第２の溝部５２の深さＤ_２は、例えば、１００ｎｍとすることができる。また、第２の溝部５２の幅Ｗ_２は、例えば、４５ｎｍとすることができる。この場合、段差部５４の幅Ｗ_３は、例えば、７．５ｎｍとすることができる。

次いで、開口部８１ａの側面及びビット線形成用溝１５の内面（具体的には、第１の溝部５１の側面５１ａ，５１ｂ及び底面５１ｃ、及び第２の溝部５２の側面５２ａ，５２ｂ及び底面５２ｃ）を覆う絶縁膜１６を形成する。絶縁膜１６としては、シリコン酸化膜（ＳｉＯ_２膜）を用いる。第１の溝部５１の側面５１ａ，５１ｂに形成された絶縁膜１６の厚さＭ_１は、例えば、７．５ｍｎとすることができる。
なお、側面５１ａ，５２ａは、ピラー２６を形成後にピラー２６の側面２６ｃとなる面である。また、側面５１ｂ，５２ｂは、ピラー２６を形成後にピラー２６の側面２６ｄとなる面である。

次いで、図４Ａ及び図４Ｂに示す工程では、絶縁膜１６が形成されたビット線形成用溝１５内に、第２の溝部５２を埋め込み、かつ第１の溝部５１を埋め込まない厚さＭ_２とされた第１の導電膜５６を成膜する。つまり、第１の導電膜５６は、第１の溝部５１を埋め込まないように成膜する。これにより、第１の溝部５１に形成された第１の導電膜５６には、Ｙ方向に延在する溝状の隙間が形成される。
具体的には、第１の溝部５１の幅Ｗ_１が６０ｎｍの場合、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の導電膜５６として厚さＭ_２（第１の溝部５１に形成された第１の導電膜５６の厚さ）が１６ｎｍのポリシリコン膜を成膜する。
なお、第１の導電膜５６は、開口部８１ａの側面、及びハードマスク８１の上面８１ｂにも成膜される。

次いで、図５Ａ及び図５Ｂに示す工程では、ドライエッチングにより、第１の導電膜５６を等方的にエッチバックすることで、第１の溝部５１に成膜された第１の導電膜５６を除去すると共に、第２の溝部５２の一部に第１の導電膜５６を残存させる。
このとき、エッチバック後の第１の導電膜５６の上面５６ａの位置が第１の溝部５１の底面５１ｃよりも下方に配置されるように、上記エッチバックを行なう。
上記エッチバック後に、第２の溝部５２に残存する第１の導電膜５６の一部は、ビット線２１の構成要素の一部となる。第１の溝部５１の底面５１ｃを基準としたときの第１の導電膜５６の上面５６ａの深さＤ_３は、例えば、１５ｎｍとすることができる。
なお、上記エッチバックにより、図４Ｂに示すハードマスク８１の上面８１ｂに形成された第１の導電膜５６は、除去される。

このように、半導体基板１３の主面１３ａを部分的にエッチングすることで、第１の溝部５１、及び第１の溝部５１の下方に第１の溝部５１と一体形成され、かつ第１の溝部５１の幅Ｗ_１よりも狭い幅Ｗ_２とされた第２の溝部５２よりなるビット線形成用溝１５を形成し、次いで、ビット線形成用溝１５の内面を覆う絶縁膜１６を形成し、次いで、ビット線形成用溝１５内に、絶縁膜１６を介して、第２の溝部５２を埋め込み、かつ第１の溝部５１を埋め込まない厚さＭ_２とされた第１の導電膜５６を成膜し、その後、第１の導電膜５６をエッチバックして、第２の溝部５２の一部に第１の導電膜５６を残存させることにより、第１の溝部５１全体を第１の導電膜５６で埋め込んだ後に第１の導電膜５６をエッチバックする場合と比較して、第１の導電膜５６のエッチバック時間を短くすることが可能となる。

これにより、第２の溝部５２に残存する第１の導電膜５６の高さばらつきを小さくすることができる。したがって、第２の溝部５２に残存する第１の導電膜５６をビット線２１の一部として用いる場合、ビット線２１の高さばらつきを抑制することが可能となるので、ビット線２１の高さばらつきに起因する半導体装置１０の特性のばらつきを低減できる。

次いで、図６Ａ及び図６Ｂに示す工程では、図５Ａ及び図５Ｂに示す絶縁膜１６のうち、第１の導電膜５６から露出された部分を、ウエットエッチングにより後退させる。
これにより、第１の導電膜５６から露出された絶縁膜１６の厚さが薄くなる。具体的には、第１の溝部５１の側面５１ａ，５１ｂ及び底面５１ｃ、第２の溝部５２の上端に位置する側面５２ａ，５２ｂ、及び開口部８１ａの側面に形成された絶縁膜１６の厚さが薄くなる。
図５Ａ及び図５Ｂに示す絶縁膜１６の厚さＭ_１が７．５ｎｍの場合、ウエットエッチング後の絶縁膜１６の厚さＭ_３は、例えば、２．５ｎｍとすることができる。

このように、第２の溝部５２の上端に位置する側面５２ａ，５２ｂに形成された絶縁膜１６の厚さを薄くすることにより、後述する図８Ａ及び図８Ｂに示す工程において、エッチングマスク８５を介して、第２の溝部５２の上端に位置する側面５２ａ，５２ｂに金属膜８６を成膜させた際、側面５２ａ側に形成された金属膜８６と側面５２ｂ側に形成された金属膜８６とが接触することを防止できる。
側面５２ａ側に形成された金属膜８６と側面５２ｂ側に形成された金属膜８６とが接触した場合、図８Ａ及び図８Ｂに示す工程において、ウエットエッチングにより、側面５１ａ，５２ａ側に形成された金属膜８６のみを除去する際、側面５１ｂ，５２ｂ側に形成された金属膜８６も除去されてしまう。これにより、第２の溝部５２の側面５２ｂ側にも開口部１６Ａが形成されてしまう。図７Ａに示す本例の構造において、金属膜８６同士が接触しないためには、図７ＡのＸ方向における金属膜８６の膜厚は、例えば、７ｎｍとすることができる。
また、絶縁膜１６の厚さを薄くしておくことは、後述する図９Ａ及び図９Ｂに示す工程において、第１の溝幅が第２の溝幅よりも狭くなることなく、第２の導電膜５７の埋設性を確保できる。

次いで、ウエットエッチングされた絶縁膜１６を覆うように、エッチングマスク８５を形成する。具体的には、エッチングマスク８５は、図５Ａ及び図５Ｂに示す構造体の上面側から、ビット線形成用溝１５内を覆うように、シリコン窒化膜（エッチングマスク８５の母材）を成膜し、次いで、該シリコン窒化膜をエッチバックすることで、ウエットエッチングされた絶縁膜１６を覆うようにサイドウォール状にシリコン窒化膜を残存させることで形成する。このとき、エッチングマスク８５の厚さＭ_４が、段差部５４の幅Ｗ_３よりも大きな値となるように、エッチングマスク８５を形成する。

このように、エッチングマスク８５の厚さＭ_４を段差部５４の幅Ｗ_３よりも大きな値とすることにより、エッチングマスク８５の母材となるシリコン窒化膜をエッチバックしてエッチングマスク８５を形成する際、段差部５４において、エッチングマスク８５が不連続となることを防止できる。
段差部５４の幅Ｗ_３が７．５ｎｍの場合、エッチングマスク８５の厚さＭ_４は、例えば、１０ｎｍとすることができる。

次いで、エッチングマスク８５を介して、図５Ａに示す第２の溝部５２に残存する第１の導電膜５６の上部５６Ａをエッチバック（等方性エッチング）することで、第２の溝部５２の側面５２ａ，５２ｂ（ビット線形成用溝１５の延在方向に対して交差する第２の溝部５２の２つの側面）に形成された絶縁膜１６の一部を露出させる。
これにより、上記エッチング後の第１の導電膜５６の上面５６ｂは、図５Ａに示す第１の導電膜５６の上面５６ａよりも下方に配置される。
第１の溝部５１の底面５１ｃを基準としたときのエッチング後の第１の導電膜５６の上面５６ｂの深さＤ_４は、例えば、４０ｎｍとすることができる。

次いで、図７Ａ及び図７Ｂに示す工程では、ビット線形成用溝１５に形成された絶縁膜１６、及び開口部８１ａの側面を覆うように、金属膜８６を形成する。
このとき、金属膜８６の上端面がハードマスク８１の上面８１ｂよりも下方に配置されるように、金属膜８６を形成する。具体的には、金属膜８６は、例えば、ＣＶＤ法により、金属膜８６の母材となる窒化チタン膜（図示せず）を成膜し、次いで、窒化チタン膜の一部をエッチバックすることで形成する。

次いで、図８Ａ及び図８Ｂに示す工程では、図７Ａ及び図７Ｂに示すビット線形成用溝１５内に、金属膜８６及び第１の導電膜５６の上面５６ｂを覆うように、図示していないシリコン酸化膜（ＳｉＯ_２膜）を埋め込み形成する。
次いで、該シリコン酸化膜（図示せず）を選択的にエッチングすることで、第１及び第２の溝部５１，５２の側面５１ａ，５２ａ側に形成された金属膜８６の上端を露出させる。
次いで、シリコン酸化膜（図示せず）をマスクとするウエットエッチングにより、第１及び第２の溝部５１，５２の側面５１ａ，５２ａ側に形成された金属膜８６を除去する。
次いで、ウエットエッチングにより、シリコン酸化膜（図示せず）と共に、第２の溝部５２の側面５２ａに形成され、かつ第１の導電膜５６から露出された絶縁膜１６を選択的に除去することで、絶縁膜１６に第２の溝部５２の側面５２ａを露出する開口部１６Ａを形成する。

次いで、図９Ａ及び図９Ｂに示す工程では、ビット線形成用溝１５内に、第１の導電膜５６が埋め込まれた第２の溝部５２、及び開口部１６Ａを埋め込み、かつエッチングマスク８５が形成された第１の溝部５１を埋め込まない厚さＭ_５とされた第２の導電膜５７を成膜する。
つまり、第２の導電膜５７は、エッチングマスク８５が形成された第１の溝部５１を埋め込まないように成膜する。これにより、第１の溝部５１に形成された第２の導電膜５７には、Ｙ方向に延在する溝状の隙間が形成される。このとき、開口部８１ａの側面及びハードマスク８１の上面８１ｂにも第２の導電膜５７が成膜される。
具体的には、例えば、ビット線形成用溝１５内に、ＣＶＤ法により、第２の溝部５２を埋め込み、かつエッチングマスク８５が形成された第１の溝部５１を埋め込まない厚さＭ_５（例えば、１２ｎｍ）とされたｎ型不純物（例えば、ヒ素（Ａｓ））を含有したポリシリコン膜を第２の導電膜５７として成膜する。

次いで、図１０Ａ及び図１０Ｂに示す工程では、図９Ａ及び図９Ｂに示す第２の導電膜５７を等方的にエッチバックすることで、第１の溝部５１に成膜された第２の導電膜５７を除去すると共に、第２の溝部５２及び開口部１６Ａに第２の導電膜５７を残存させる。
これにより、開口部１６Ａに、第２の導電膜５７よりなるビットコンタクト１７が形成される。第２の溝部５２に残存する第２の導電膜５７の一部は、ビット線２１の構成要素となる膜である。

上記エッチバックは、エッチバック後の第２の導電膜５７の上面５７ａが、第１の溝部５１の底面５１ｃよりも下方に位置し、かつ開口部１６Ａよりも上方に位置するように行なう。
なお、上記エッチバックを行なうことで、図９Ａ及び図９Ｂに示すハードマスク８１の上面８１ｂに形成された第２の導電膜５７が除去され、エッチングマスク８５及びハードマスク８１の上面８１ｂが露出される。

このように、ビット線形成用溝１５内に、第１の導電膜５６が埋め込まれた第２の溝部、及び絶縁膜１６に形成された開口部１６Ａを埋め込み、かつエッチングマスク８５が形成された第１の溝部５１を埋め込まない厚さＭ_５とされた第２の導電膜５７を成膜し、次いで、第２の導電膜５７をエッチバックして、第２の溝部５２内に第２の導電膜５７を残存させると共に、開口部１６Ａに第２の導電膜５７を残存させることで、開口部１６Ａにビットコンタクト１７を形成することにより、エッチングマスク８５が形成された第１の溝部５１全体を第２の導電膜５７で埋め込んだ後に第２の導電膜５７をエッチバックする場合と比較して、第２の導電膜５７のエッチバック時間を短くすることが可能となる。

これにより、第２の溝部５２に残存する第２の導電膜５７の高さばらつきを小さくすることができる。したがって、第２の溝部５２に残存する第２の導電膜５７をビット線２１の一部として用いる場合、ビット線２１の高さばらつきを抑制することが可能となるので、ビット線２１の高さばらつきに起因する半導体装置１０の特性のばらつきを低減できる。

次いで、図１１Ａ及び図１１Ｂに示す工程では、エッチングマスク８５を介した異方性エッチング（具体的には、ドライエッチング）により、図１０Ａに示す第２の溝部５２に残存する第１及び第２の導電膜５６，５７をエッチングすることにより、開口部１６Ａよりも下方で、かつ第１の導電膜５６中に配置された底面９１ａを有した導電膜形成用溝９１を形成する。
これにより、導電膜形成用溝９１の幅Ｗ_４は、エッチングマスク８５が形成された第１の溝部５１の幅Ｗ_５よりも狭くなる。エッチングマスク８５が形成された第１の溝部５１の幅Ｗ_５が３５ｎｍの場合、導電膜形成用溝９１の幅Ｗ_４は、例えば、２０ｎｍとすることができる。

次いで、図１２Ａ及び図１２Ｂに示す工程では、ビット線形成用溝１５内に、ＣＶＤ法により、導電膜形成用溝９１を埋め込み、かつエッチングマスク８５が形成された第１の溝部５１を埋め込まない厚さＭ_６とされた金属膜６１（第１及び第２の金属膜６３，６４よりなる金属膜）を成膜する。
このとき、金属膜６１を成膜する際の熱により、第２の導電膜５７にシリサイド層６２を形成し、かつビットコンタクト１７に含まれるｎ型不純物を拡散させることで、半導体基板１３に下部不純物拡散領域１９を形成する。
なお、第１の溝部５１に成膜された金属膜６１には、Ｙ方向に延在する溝状の隙間が形成される。また、開口部８１ａの側面、及びハードマスク８１の上面８１ｂにも金属膜６１が成膜される。

具体的には、ＣＶＤ法により、第１の金属膜６３として、チタン膜と、窒化チタン膜とを順次積層させたＴｉ／ＴｉＮ積層膜（例えば、厚さ５ｎｍ）を成膜することで、該チタン膜に含まれるチタンとポリシリコン膜よりなる第２の導電膜５７に含まれるシリコンとを反応させることで、第２の導電膜５７にシリサイド層６２としてチタンシリサイド層を形成すると共に、第１の金属膜６３を成膜する際の熱により、ビットコンタクト１７に含まれるｎ型不純物を拡散させることで、半導体基板１３に下部不純物拡散領域１９を形成する。
なお、第１の金属膜６３として、コバルト膜と、窒化チタン膜とを順次積層させたＣｏ／ＴｉＮ積層膜（例えば、厚さ５ｎｍ）を成膜することで、シリサイド層６２として第２の導電膜５７にシリサイド層６２としてコバルトシリサイド層を形成してもよい。

次いで、ＣＶＤ法により、第２の金属膜６４としてタングステン膜（例えば、厚さ１０ｎｍ）を成膜することで、エッチングマスク８５が形成された第１の溝部５１内、及び導電膜形成用溝９１内に、金属膜６１が形成される。金属膜６１の厚さＭ_６は、例えば、１５ｎｍとすることができる。

次いで、図１３Ａ及び図１３Ｂに示す工程では、図１２Ａ及び図１２Ｂに示す金属膜６１を等方的にエッチバックすることで、第１の溝部５１に成膜された金属膜６１を除去すると共に、導電膜形成用溝９１内を充填する金属膜６１を残存させる。
これにより、第２の溝部６２内に、第１及び第２の導電膜５６，５７、金属膜６１、及びシリサイド層６２よりなるビット線２１が形成される。

このとき、金属膜６１のエッチバック面が、第２の溝部５２に形成されたエッチングマスク８５間に配置されるように、上記エッチバックを行なう。
このように、金属膜６１のエッチバック面が、第２の溝部５２に形成されたエッチングマスク８５間に配置されるように、金属膜６１をエッチバックすることにより、ビットコンタクト１７がエッチングされることを防止できる。
なお、上記エッチバックにより、開口部８１ａの側面、及びハードマスク８１の上面８１ｂに形成された金属膜６１は除去される。

上記説明したように、第２の溝部５２に残存する第１及び第２の導電膜５６，５７を異方性エッチングして、エッチングマスク８５が形成された第１の溝部５１の幅Ｗ_５よりも狭い幅Ｗ_４とされた導電膜形成用溝９１を形成し、次いで、ビット線形成用溝１５内に、導電膜形成用溝９１を埋め込み、かつエッチングマスク８５が形成された第１の溝部５１を埋め込まない厚さＭ_６とされた金属膜６１を成膜し、次いで、金属膜６１をエッチバックして、導電膜形成用溝９１内を充填する金属膜６１を残存させることで、第２の溝部５２内に、第１及び第２の導電膜５６，５７及び金属膜６１よりなるビット線２１を形成することにより、エッチングマスク８５が形成された第１の溝部５１を金属膜６１で埋め込んだ後に金属膜６１をエッチバックする場合と比較して、金属膜６１のエッチバック時間を短くすることが可能となる。

これにより、第２の溝部５２内に形成されるビット線２１の高さばらつきを小さくすることが可能となるので、ビット線２１の高さばらつきに起因する半導体装置１０の特性のばらつきを低減できる。

次いで、ウエットエッチングにより、図１２Ａに示すエッチングマスク８５を選択的に除去する。次いで、絶縁膜１６のうち、エッチングマスク８５が形成されていた部分を選択的に除去する。これにより、第１の溝部５１、段差部５４、及び第２の溝部５２の上端の一部が露出される。
このとき、図１３Ａに示すように、金属膜６１は、第２の導電膜５７から突出し、その突出量は、例えば、７．５ｎｍとすることができる。

次いで、図１４Ａ及び図１４Ｂに示す工程では、絶縁膜１６の上端面、ビット線２１の上面、第１の溝部５１の側面５１ａ，５１ｂ、絶縁膜１６から露出された第２の溝部５２の側面５２ａ，５２ｂ、及び開口部８１ａの側面を覆う絶縁膜２３を形成する。絶縁膜２３としては、例えば、ＳｉＯＮ膜を用いることができる。

次いで、図１５Ａ及び図１５Ｂに示す工程では、図１４Ａに示すビット線形成用溝１５を埋め込むように、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により、図示していない塗布系のシリコン酸化膜（ＳｉＯ_２膜）を塗布し、その後、該塗布系のシリコン酸化膜（ＳｉＯ_２膜）をエッチバックすることで、接続部７２の形成領域に対応するビット線形成用溝１５のみに、塗布系のシリコン酸化膜（ＳｉＯ_２膜）を残存させる。
次いで、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により、塗布系のシリコン酸化膜（ＳｉＯ_２膜）上に位置するビット線形成用溝１５を埋め込むシリコン酸化膜（ＳｉＯ_２膜）を成膜することで、埋め込み絶縁膜３１を形成する。

次いで、図１４Ｂに示す半導体基板１３の主面１３ａを部分的にエッチングすることで、ビット線形成用溝１５と交差し、かつＸ方向に延在するワード線形成用溝２５を複数形成する。
具体的には、ワード線形成用溝２５は、ホトリソグラフィ技術及びドライエッチング技術を用いて、ハードマスク８１に、ビット線形成用溝１５と交差し、かつＸ方向に延在する溝状の開口部（図示せず）を形成し、その後、該開口部が形成されたハードマスク８１をマスクとする異方性エッチング（具体的には、ドライエッチング）により、半導体基板１３の主面１３ａを部分的にエッチングすることで形成する。

このとき、ワード線形成用溝２５は、ＳＯＧ法により形成された塗布系のシリコン酸化膜（図示せず）を完全に露出するように形成する。
これにより、半導体基板１３よりなり、ビット線形成用溝１５及びワード線形成用溝２５に囲まれた複数のピラー２６が形成される。言い換えれば、半導体基板１３の主面１３ａを部分的にエッチングすることで、複数のピラー２６が形成される。

次いで、ウエットエッチングにより、塗布系のシリコン酸化膜（図示せず）を選択的に除去する。その後、ワード線形成用溝２５の内面（具体的には、ワード線形成用溝２５の底面２５ａ、及び複数のピラー２６の側面２６ａ，２６ｂ）を覆うゲート絶縁膜２７を形成する。

ゲート絶縁膜２７としては、例えば、単層のシリコン酸化膜（ＳｉＯ_２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ_２膜）、シリコン酸化膜（ＳｉＯ_２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。

次いで、ＣＶＤ法により、接続部７２の形成領域に対応するビット線形成用溝１５、及びワード線形成用溝２５を埋め込むように、ワード線２９の母材となる導電膜を成膜する。
具体的には、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とを順次成膜することで、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、及びタングステン（Ｗ）膜よりなる導電膜を形成する。
これにより、ビット線形成用溝１５に、該導電膜よりなる複数の接続部７２が形成される。このとき、図示していない電極端接続部７１（図１参照）も同時に形成される。
次いで、ワード線形成用溝２５に形成された導電膜をエッチバックして、ワード線形成用溝２５内に残存する導電膜の厚さを所定の厚さとする。ワード線形成用溝２５内に残存する導電膜は、一対のゲート電極６８，６９の母材となる。

次いで、ワード線形成用溝２５内に、ワード線形成用溝２５よりも幅が狭く、かつＸ方向に延在し、ワード線形成用溝２５内に残存する導電膜を２分割する分離溝３２を形成する。
これにより、ゲート絶縁膜２７を介して、複数のピラー２６の側面２６ａにゲート電極６８が形成されると共に、ゲート絶縁膜２７を介して、複数のピラー２６の側面２６ｂにゲート電極６９が形成される。
つまり、この段階で、電極端接続部７１、接続部７２、及びＸ方向に延在する一対のゲート電極６８，６９を備えたワード線２９が形成される。

次いで、ワード線形成用溝２５内及び分離溝３２内に、ゲート絶縁膜２７の側面、ゲート電極６８，６９の側面、及び分離溝３２の底面を覆うライナー膜３３を形成する。このとき、ライナー膜３３は、その上面が、半導体基板１３の主面１３ａに対して面一とされ、かつ平坦な面となるように形成する。ライナー膜３３としては、例えば、ＳｉＯＮ膜を用いることができる。

次いで、ライナー膜３３が形成された分離溝３２を充填する埋め込み絶縁膜３５を形成する。このとき、埋め込み絶縁膜３５は、その上面３５ａが半導体基板１３の主面１３ａに対して面一とされた平坦な面となるように形成する。
具体的には、ＳＯＧ法により塗布系のシリコン酸化膜（ＳｉＯ_２膜）を塗布することで、塗布系のシリコン酸化膜（ＳｉＯ_２膜）よりなる埋め込み絶縁膜３５を形成する。
次いで、ハードマスク８１を除去する。これにより、複数のピラー２６の上面（半導体基板１３の主面１３ａ）が露出される。

次いで、複数のピラー２６の上面（半導体基板１３の主面１３ａ）に、ｎ型不純物としてヒ素（Ａｓ）をドーピングし、その後、ヒ素（Ａｓ）を熱拡散させることで、複数のピラー２６の上端に上部不純物拡散領域３６を形成する。これにより、複数のピラー２６に縦型トランジスタ６５が形成される。
なお、この段階では、上部不純物拡散領域３６の上端に、シリサイド層３７は形成されていない。
その後、半導体基板１３の主面１３ａ側を研磨することで、図１５Ａ及び図１５Ｂに示すように、上面が平坦化された構造体を形成する。

次いで、図１６Ａ及び図１６Ｂに示す工程では、図１５Ａ及び図１５Ｂに示す構造体上に、第１の層間絶縁膜３９を成膜する。具体的には、図１５Ａ及び図１５Ｂに示す構造体上に、ＣＶＤ法により、第１の層間絶縁膜３９としてシリコン酸化膜（ＳｉＯ_２膜）を成膜する。
次いで、第１の層間絶縁膜３９の上面３９ａに、ホトリソグラフィ技術により、開口部（図示せず）を有したホトレジスト（図示せず）を形成する。
次いで、該ホトレジストをマスクとする異方性エッチングにより、第１の第１の層間絶縁膜３９をエッチングすることで、図１５Ａ及び図１５Ｂに示す上部不純物拡散領域３６の上面３６ａを露出するシリンダ孔７５を形成する。

次いで、ＣＶＤ法により、所定の温度（例えば、６５０℃）に加熱された雰囲気中において、シリンダ孔７５の内面（具体的には、シリンダ孔７５の側面、及びシリンダ孔７５の底面に対応する上部不純物拡散領域３６の上面３６ａ）を覆う下部電極７６を形成すると共に、下部電極７６と接触する上部不純物拡散領域３６の上端にシリサイド層３７を形成する。
具体的には、ＣＶＤ法により、シリンダ孔７５の内面を覆うように、下部電極７６となるチタン（Ｔｉ）膜（図示せず）を成膜すると共に、チタン（Ｔｉ）膜を成膜する際の熱により、チタン（Ｔｉ）膜に含まれるＴｉと上部不純物拡散領域３６（言い換えれば、ピラー２６の上端）に含まれるＳｉとを反応させることで、上部不純物拡散領域３６の上端にシリサイド層３７であるＴｉＳｉ_２層を形成する。

このように、下部電極７６と上部不純物拡散領域３６との間に、シリサイド層３７として他のシリサイド層（例えば、ＷＳｉ_２層）と比較して抵抗が低いＴｉＳｉ_２層を形成することにより、他のシリサイド層を形成した場合と比較して、コンタクト抵抗を低くすることができる。
次いで、シリンダ孔７５内に、窒化チタン（ＴｉＮ）膜を成膜することで、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜とが順次積層された構成とされた下部電極７６（例えば、厚さ１０ｎｍ）が形成される。

次いで、複数の下部電極７６の内面、及び下部電極７６間に配置された第１の層間絶縁膜３９の上面３９ａを覆うように、容量絶縁膜７７を形成する。容量絶縁膜７７は、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；原子層堆積）法により形成することができる。
容量絶縁膜７７としては、例えば、酸化アルミニウム膜（Ａｌ_２Ｏ_３膜）と酸化ジルコニウム膜（ＺｒＯ_２膜）とよりなる積層膜を用いることができる。

次いで、ＣＶＤ法により、容量絶縁膜７７の表面を覆うと共に、下部電極７６内を充填し、かつ上面７８ａが平坦な面とされた上部電極７８を形成する。
具体的には、ＣＶＤ法により、上部電極７８の母材となる導電膜を成膜した後、該導電膜の上端を研磨することで、平坦な上面７８ａを有した上部電極７８を形成する。
これにより、上部不純物拡散領域３６の上方に、下部電極７６、容量絶縁膜７７、及び上部電極７８よりなるキャパシタ４２が形成される。
上部電極７８の母材となる導電膜としては、例えば、ルテニウム（Ｒｕ）膜、タングステン（Ｗ）膜、窒化チタン（ＴｉＮ）膜等の金属膜、或いはポリシリコン膜等を用いることができる。

次いで、図１７Ａ及び図１７Ｂに示す工程では、上部電極７８の上面７８ａに第２の層間絶縁膜４３を形成する。具体的には、ＣＶＤ法により、上部電極７８の上面７８ａにシリコン酸化膜（ＳｉＯ_２膜）を成膜することで、第２の層間絶縁膜４３を形成する。
次いで、第２の層間絶縁膜４３上に、周知の手法により、上部電極７８と電気的に接続される配線４５を形成する。
次いで、第２の層間絶縁膜４３上に、配線４５を覆う第３の層間絶縁膜４６を形成する。具体的には、ＣＶＤ法により、第２の層間絶縁膜４３上にシリコン酸化膜（ＳｉＯ_２膜）を成膜することで、第３の層間絶縁膜４６を形成する。
これにより、本実施の形態の半導体装置１０（具体的には、メモリセルアレイ１１）が製造される。

本実施の形態の半導体装置の製造方法によれば、半導体基板１３の主面１３ａを部分的にエッチングすることで、第１の溝部５１、及び第１の溝部５１の下方に第１の溝部５１と一体形成され、かつ第１の溝部５１の幅Ｗ_１よりも狭い幅Ｗ_２とされた第２の溝部５２よりなるビット線形成用溝１５を形成し、次いで、ビット線形成用溝１５の内面を覆う絶縁膜１６を形成し、次いで、ビット線形成用溝１５内に、絶縁膜１６を介して、第２の溝部５２を埋め込み、かつ第１の溝部５１を埋め込まない厚さＭ_２とされた第１の導電膜５６を成膜し、その後、第１の導電膜５６をエッチバックして、第２の溝部５２の一部に第１の導電膜５６を残存させることにより、第１の溝部５１全体を第１の導電膜５６で埋め込んだ後に第１の導電膜５６をエッチバックする場合と比較して、第１の導電膜５６のエッチバック時間を短くすることが可能となる。

これにより、第２の溝部５２に残存する第１の導電膜５６の高さばらつきを小さくすることができる。したがって、第２の溝部５２に残存する第１の導電膜５６をビット線２１の一部として用いる場合、ビット線２１の高さばらつきを抑制することが可能となるので、ビット線２１の高さばらつきに起因する半導体装置１０の特性のばらつきを低減できる。

また、ビット線形成用溝１５内に、第１の導電膜５６が埋め込まれた第２の溝部、及び絶縁膜１６に形成された開口部１６Ａを埋め込み、かつエッチングマスク８５が形成された第１の溝部５１を埋め込まない厚さＭ_５とされた第２の導電膜５７を成膜し、次いで、第２の導電膜５７をエッチバックして、第２の溝部５２内に第２の導電膜５７を残存させると共に、開口部１６Ａに第２の導電膜５７を残存させることで、開口部１６Ａにビットコンタクト１７を形成することにより、エッチングマスク８５が形成された第１の溝部５１全体を第２の導電膜５７で埋め込んだ後に第２の導電膜５７をエッチバックする場合と比較して、第２の導電膜５７のエッチバック時間を短くすることが可能となる。

これにより、第２の溝部５２に残存する第２の導電膜５７の高さばらつきを小さくすることができる。したがって、第２の溝部５２に残存する第２の導電膜５７をビット線２１の一部として用いる場合、ビット線２１の高さばらつきを抑制することが可能となるので、ビット線２１の高さばらつきに起因する半導体装置１０の特性のばらつきを低減できる。

さらに、第２の溝部５２に残存する第１及び第２の導電膜５６，５７を異方性エッチングして、エッチングマスク８５が形成された第１の溝部５１の幅Ｗ_５よりも狭い幅Ｗ_４とされた導電膜形成用溝９１を形成し、次いで、ビット線形成用溝１５内に、導電膜形成用溝９１を埋め込み、かつエッチングマスク８５が形成された第１の溝部５１を埋め込まない厚さＭ_６とされた金属膜６１を成膜し、次いで、金属膜６１をエッチバックして、導電膜形成用溝９１内を充填する前記金属膜６１を残存させることで、第２の溝部５２内に、第１及び第２の導電膜５６，５７、及び金属膜６１よりなるビット線２１を形成することにより、エッチングマスク８５が形成された第１の溝部５１を金属膜６１で埋め込んだ後に金属膜６１をエッチバックする場合と比較して、金属膜６１のエッチバック時間を短くすることが可能となる。

これにより、第２の溝部５２内に形成されるビット線２１の高さばらつきを小さくすることが可能となるので、ビット線２１の高さばらつきに起因する半導体装置１０の特性のばらつきを低減できる。

以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

本実施の形態では、絶縁膜１６が形成された第２の溝部５２に、第１の導電膜５６、第２の導電膜５７、及び金属膜６１を順次埋め込むことで、ビット線２１を形成する場合を例に挙げて説明したが、例えば、導電膜形成用溝９１及び金属膜６１を形成することなく、絶縁膜１６が形成された第２の溝部５２に、第１の導電膜５６及び第２の導電膜５７を埋め込むことでビット線２１を形成してもよい。

この場合、図１０Ａ及び図１０Ｂに示す工程の後に、下部不純物拡散領域１９を形成するための熱処理工程（ビットコンタクト１７に含まれるｎ型不純物を半導体基板１３に拡散させるための熱処理）を行なった後、図１４Ａ及び図１４Ｂに示す工程、図１５Ａ及び図１５Ｂに示す工程、図１６Ａ及び図１６Ｂに示す工程、及び図１７Ａ及び図１７Ｂに示す工程の処理を順次行うことで、半導体装置を製造する。

また、本実施の形態では、本実施の形態の半導体装置の製造方法を、ビット線２１を形成する際に適用した場合を例に挙げて説明したが、本実施の形態の半導体装置の製造方法は、ビット線２１以外の埋め込み型の配線や埋め込み型の電極等を形成する場合にも適用可能である。
具体的には、本実施の形態の半導体装置の製造方法は、ゲート電極６８，６９を形成する際に適用してもよい。

本発明は、半導体装置の製造方法に適用可能である。

１０…半導体装置、１１…メモリセルアレイ、１３…半導体基板、１３ａ…主面、１５…ビット線形成用溝、１６…絶縁膜、１６Ａ…開口部、１７…ビットコンタクト、１９…下部不純物拡散領域、２１…ビット線、２３…絶縁膜、２５…ワード線形成用溝、２５ａ，５１ｃ，５２ｃ，９１ａ…底面、２６…ピラー、２６ａ，２６ｂ，２６ｃ，２６ｄ，５１ａ，５１ｂ，５２ａ，５２ｂ…側面、２７…ゲート絶縁膜、２９…ワード線、３１，３５…埋め込み絶縁膜、３１ａ，３５ａ，３７ａ，３９ａ，５６ａ，５６ｂ，７８ａ，８１ｂ…上面、３２…分離溝、３３…ライナー膜、３６…上部不純物拡散領域、３７…シリサイド層、３９…第１の層間絶縁膜、４２…キャパシタ、４３…第２の層間絶縁膜、４５…配線、４６…第３の層間絶縁膜、５１…第１の溝部、５２…第２の溝部、５４…段差部、５６…第１の導電膜、５６Ａ…上部、５７…第２の導電膜、５８…導電膜形成用溝、５８ａ…底面、６１…金属膜、６３…第１の金属膜、６４…第２の金属膜、６５…縦型トランジスタ、６８，６９…ゲート電極、７１…電極端接続部、７２…接続部、７５…シリンダ孔、７６…下部電極、７７…容量絶縁膜、７８…上部電極、８１…ハードマスク、８１ａ…開口部、８３Ａ…上部、８５…エッチングマスク、８６…金属膜、９１…導電膜形成用溝、Ｄ_１，Ｄ_２，Ｄ_３…深さ、Ｍ_１，Ｍ_２，Ｍ_３，Ｍ_４，Ｍ_５，Ｍ_６…厚さ、Ｗ_１，Ｗ_２，Ｗ_３，Ｗ_４，Ｗ_５…幅

Claims (17)

1. 半導体基板の主面を部分的にエッチングして第１の幅とされた第１の溝部を形成し、その後、前記第１の溝部の下方に位置する前記半導体基板をエッチングして、前記第１の幅よりも狭い第２の幅とされた第２の溝部を形成することで、前記第１の溝部、前記第２の溝部、及び前記第１の溝部の底面及び前記第２の溝部の側面よりなる段差部を有した溝を形成する工程と、
   前記溝の内面を覆う絶縁膜を形成する工程と、
   前記絶縁膜が形成された前記溝内に、前記第２の溝部を埋め込み、かつ前記第１の溝部を埋め込まない厚さとされた第１の導電膜を成膜する工程と、
   前記第１の導電膜をエッチバックすることで、前記第２の溝部の一部に前記第１の導電膜を残存させる工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記溝は、アスペクト比が５〜１５となるように形成することを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記絶縁膜のうち、残存された前記第１の導電膜から露出された部分を、ウエットエッチングにより後退させる工程と、
   後退させた前記絶縁膜を覆うエッチングマスクを形成する工程と、
   前記エッチングマスクを介したエッチングにより、前記第２の溝部内に残存する前記第１の導電膜の上部をエッチングすることで、前記第２の溝部の側面のうち、前記溝の延在方向に対して交差する２つの側面に形成された前記絶縁膜の一部を露出する工程と、
   を有することを特徴とする請求項１または２記載の半導体装置の製造方法。
4. 前記第２の溝部の２つの側面のうち、一方の側面に形成された前記絶縁膜の一部を選択的に除去することで、前記第２の溝部の一方の側面を露出する開口部を形成する工程を有することを特徴とする請求項３記載の半導体装置の製造方法。
5. 前記溝内に、前記第２の溝部のうち、前記第１の導電膜上に位置する部分、及び前記開口部を埋め込み、かつ前記エッチングマスクが形成された前記第１の溝部を埋め込まない厚さとされた第２の導電膜を成膜する工程と、
   前記第２の導電膜をエッチバックして、前記第２の溝部に前記第２の導電膜を残存させると共に、前記開口部に前記第２の導電膜を残存させることで、前記開口部にビットコンタクトを形成する工程と、
   を有することを特徴とする請求項４記載の半導体装置の製造方法。
6. 前記第１の導電膜は、ポリシリコン膜であることを特徴とする請求項１乃至５のうち、いずれか１項記載の半導体装置の製造方法。
7. 前記第２の導電膜は、不純物を含有したポリシリコン膜であることを特徴とする請求項５または６項記載の半導体装置の製造方法。
8. 前記エッチングマスクを介した異方性エッチングにより、前記第２の溝部に残存する前記第１及び第２の導電膜をエッチングすることにより、導電膜形成用溝を形成する工程と、
   前記溝内に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、前記導電膜形成用溝を埋め込み、かつ前記エッチングマスクが形成された前記第１の溝部を埋め込まない厚さとされた金属膜を成膜すると共に、前記金属膜を成膜する際の熱により前記ビットコンタクトに含まれる前記不純物を拡散させることで、前記半導体基板に下部不純物拡散領域を形成する工程と、
   を有することを特徴とする請求項７記載の半導体装置の製造方法。
9. 前記金属膜をエッチバックすることにより、前記第１の溝部に形成された前記金属膜を除去すると共に、前記導電膜形成用溝内を埋め込む前記金属膜を残存させることで、前記第２の溝部内に、前記第１及び第２の導電膜、及び前記金属膜よりなるビット線を形成する工程を有することを特徴とする請求項８記載の半導体装置の製造方法。
10. 前記金属膜は、チタン膜と、窒化チタン膜と、タングステン膜とを順次積層させた積層膜であることを特徴とする請求項８または９記載の半導体装置の製造方法。
11. 前記金属膜は、コバルト膜と、窒化チタン膜と、タングステン膜とを順次積層させた積層膜であることを特徴とする請求項８または９記載の半導体装置の製造方法。
12. 前記ビット線を形成後に、前記エッチングマスクを除去する工程を有することを特徴とする請求項９乃至１１のうち、いずれか１項記載の半導体装置の製造方法。
13. 前記半導体基板の主面を部分的にエッチングすることで、チャネルとなるピラーを形成する工程と、
    前記ピラーの側面に、ゲート絶縁膜を介して、前記ビット線と交差するゲート電極を形成する工程と、
    前記ピラーの上端に、上部不純物拡散領域を形成する工程と、
    を有することを特徴とする請求項９乃至１２のうち、いずれか１項記載の半導体装置の製造方法。
14. 前記上部不純物拡散領域上に、該上部不純物拡散領域の上面を露出するシリンダ孔を有した層間絶縁膜を形成する工程と、
    前記シリンダ孔に内設され、前記上部不純物拡散領域と電気的に接続されるキャパシタを形成する工程と、
    を有することを特徴とする請求項１３記載の半導体装置の製造方法。
15. ＣＶＤ法により、前記シリンダ孔の内面を覆うように、前記キャパシタとなる下部電極を形成すると共に、該下部電極と接触する前記上部不純物拡散領域の上端にシリサイド層を形成する工程と、
    前記下部電極の表面を覆うように、前記キャパシタとなる容量絶縁膜を形成する工程と、
    前記容量絶縁膜の表面を覆うように前記キャパシタとなる上部電極を形成する工程と、を有することを特徴とする請求項１４記載の半導体装置の製造方法。
16. 前記絶縁膜は、シリコン酸化膜よりなることを特徴とする請求項１乃至１５のうち、いずれか１項記載の半導体装置の製造方法。
17. 前記エッチングマスクは、シリコン窒化膜よりなることを特徴とする請求項３乃至１６のうち、いずれか１項記載の半導体装置の製造方法。

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