JP2014036096A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP2014036096A JP2014036096A JP2012176141A JP2012176141A JP2014036096A JP 2014036096 A JP2014036096 A JP 2014036096A JP 2012176141 A JP2012176141 A JP 2012176141A JP 2012176141 A JP2012176141 A JP 2012176141A JP 2014036096 A JP2014036096 A JP 2014036096A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- package
- pad
- semiconductor
- package substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】COCパッケージにおける上側の半導体チップ及び下側の半導体チップのサイズの大小にかかわらず、COCパッケージのパッドとパッケージ基板のパッドを接続することができる半導体装置の製造方法を提供する。
【解決手段】ウエハにビアホールを形成する工程と、ウエハの第1主面上に、ビアホールを含むビアランド及びビアランドと電気的に接続された第1のパッドを形成する工程と、ウエハの第1主面に対向する第2主面から研磨し、ビアホールを貫通させる工程と、ウエハのビアホールを通るライン上を切断し、下チップ11を得ると共に、下チップ11の側面にビアホールの一部分からなる側面電極11Aを形成する工程とを備える。
【選択図】図1
【解決手段】ウエハにビアホールを形成する工程と、ウエハの第1主面上に、ビアホールを含むビアランド及びビアランドと電気的に接続された第1のパッドを形成する工程と、ウエハの第1主面に対向する第2主面から研磨し、ビアホールを貫通させる工程と、ウエハのビアホールを通るライン上を切断し、下チップ11を得ると共に、下チップ11の側面にビアホールの一部分からなる側面電極11Aを形成する工程とを備える。
【選択図】図1
Description
本発明の実施形態は、COC(Chip on Chip)パッケージを有する半導体装置とその製造方法に関するものである。
COCパッケージをパッケージ基板上に搭載して、COCパッケージ及びパッケージ基板のパッドを接続した半導体装置が広く知られている。以下に、COCパッケージがパッケージ基板上に搭載された半導体装置の従来技術とその問題点について説明する。
例えば、COCパッケージは上側の半導体チップ(以下、上チップと記す)と下側の半導体チップ(以下、下チップと記す)を有し、下チップと上チップはバンプにより相互の接続パッド同士が接続されている。パッケージ基板と下チップとの間はマウント樹脂により接着されている。さらに、下チップとパッケージ基板とはボンディングパッドにてボンディングワイヤにより接続されている。
このような半導体装置において、COCパッケージの上チップと下チップの外形サイズは同じかほぼ同じ場合には、下チップのボンディングパッドが露出しないため、COCパッケージとパッケージ基板との間で電気的な接続を行うことができないという問題がある。
COCパッケージにおける上側の半導体チップ及び下側の半導体チップのサイズの大小にかかわらず、COCパッケージのパッドとパッケージ基板のパッドを接続することができる半導体装置及びその製造方法を提供する。
一実施態様の半導体装置の製造方法は、半導体基板の第1主面にビアホールを形成する工程と、前記半導体基板の前記第1主面上に、前記ビアホールを含むビアランド、及び前記ビアランドと電気的に接続された第1のパッドを形成する工程と、前記半導体基板の前記第1主面に対向する第2主面から前記半導体基板を研磨し、前記ビアホールを貫通させる工程と、前記半導体基板の前記ビアホールを通るライン上を切断し、第1の半導体チップを得ると共に、前記第1の半導体チップの側面に前記ビアホールの一部分からなる側面電極を形成する工程とを具備することを特徴とする。
以下、図面を参照して実施形態の半導体装置とその製造方法について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
[第1実施形態]
第1実施形態の半導体装置について説明する。本実施形態の半導体装置は、パッケージ基板と、パッケージ基板上に搭載されるCOC(Chip on Chip)パッケージとを有する。
第1実施形態の半導体装置について説明する。本実施形態の半導体装置は、パッケージ基板と、パッケージ基板上に搭載されるCOC(Chip on Chip)パッケージとを有する。
図1は、第1実施形態の半導体装置の構造を示す断面図である。
パッケージ基板10上には、COCパッケージ20が実装されている。COCパッケージ20は、下側の半導体チップ(以下、下チップと記す)11と、下チップ11上に積層された上側の半導体チップ(以下、上チップと記す)12とを有する。下チップ11と上チップ12は、下チップ11と上チップ12間に設けられたバンプ13により相互のパッド間で電気的に接続されている。例えば、下チップ11及び上チップ12は、ロジック回路あるいはメモリ回路が形成された半導体チップを含む。
パッケージ基板10の表面には、配線と配線に電気的に接続されたパッドが形成されている。下チップ11の側面には側面電極11Aが形成されている。側面電極11Aは、下チップ11の上面に配置されたパッドに電気的に接続されている。これらパッドは、下チップ11に形成された半導体集積回路に電気的に接続されている。
パッケージ基板10のパッドと下チップ11の側面電極11Aは、接続材料、例えばはんだ14により電気的に接続されている。さらに、はんだ14は、下チップ11及び上チップ12を含むCOCパッケージ20をパッケージ基板10上に固定する機能も有する。
下チップ11、上チップ12、及びパッケージ基板10の表面は、保護樹脂15で覆われている。保護樹脂15は、下チップ11及び上チップ12の回路形成面を保護する。
さらに、COCパッケージ20上及びパッケージ基板10上、すなわちCOCパッケージ20が配置された側のパッケージ基板10の全面は封止樹脂16で覆われている。また、パッケージ基板10のCOCパッケージ20が配置された面と反対の面には、外部接続用の端子としてはんだボール17がアレイ状に形成されている。
第1実施形態では、下チップ11のパッドに接続された側面電極11Aとパッケージ基板10のパッドがはんだ14により接続される。このため、下チップ11と上チップ12の外形サイズが同じかあるいはほぼ同じ、あるいは上チップ12の外形サイズが下チップ11の外形サイズ以上、すなわち下チップ11と上チップ12のサイズの大小にかかわらず、下チップ11とパッケージ基板10との接続を問題無く行うことができる。すなわち、下チップ11とパッケージ基板10との接続にボンディングワイヤを用いる必要がないため、下チップ11を上チップ12より大きくして下チップ11にボンディングパッドを形成するための領域を確保しなくてよい。
したがって、下チップ11と上チップ12の外形サイズをほぼ同サイズにすることができる。これにより、COCパッケージ20を構成する下チップ11及び上チップ12の外形サイズの制約を無くすことができ、設計の自由度を向上させることができる。
次に、第1実施形態の半導体装置の製造方法について説明する。
図2(a)、図2(b)〜図4(a)、図4(b)、図5、図6、図7(a)、図7(b)、図8(a)、図8(b)は下チップ11の製造方法を示す図である。図2(a)〜図4(a)、図5、図6、図7(a)、図8(a)は下チップが形成されるウエハの上面図である。図2(b)〜図4(b)、図7(b)はそれぞれ図2(a)〜図4(a)、図7(a)に対応したウエハの断面図である。図8(b)は、ダイシング後のビアホールの断面図である。また、図2〜4はスクラブラインの周辺部、図5〜8はスクラブラインとパッドの周辺部を表している。
まず、図2(a)及び図2(b)に示すように、下チップ11となるウエハ11Wのスクライブライン上にビアホール21を開口する。すなわち、ウエハ11Wの主面から厚さ方向の途中まで穴をあける。ビアホール21は、例えば、直径が約100μmで、深さが約数百μmで形成される。なお、ウエハ11Wの厚さは、例えば、約700〜800μmである。続いて、図3(a)及び図3(b)に示すように、ビアホール21を含めたウエハ11W上、あるいはスクライブライン上に絶縁層22を形成する。絶縁層22は、例えば酸化膜あるいは樹脂膜である。
その後、図4(a)及び図4(b)に示すように、ビアホール21を含めたウエハ11Wの絶縁層22上に導電層23、例えばCu膜を形成する。導電膜23の形成工程を詳述すると、まず、CVD(Chemical Vapor Deposition)により絶縁層22上にCuを形成する。続いて、めっきにてCu上にCu膜を形成する。これにより、絶縁層22上に、導電層23としてのCu膜が形成される。
次に、図5に示すように、導電層23をエッチングしてパッド23A、トレース23B、及びビアランド23Cを形成する。パッド23Aは、上チップ12のパッドとバンプ13にて接続されるパッドである。
続いて、パッド23A上、及びビアホール21内のビアランド23C上にはんだペーストを印刷する。その後、リフロー処理して図6に示すように、パッド23A上にバンプ13を形成し、これと同時にビアホール21内にもはんだ層13Aを形成する。ビアホール21内にはんだ層13Aを充填しておけば、ビアホール21内のCu膜が酸化するのを防ぐことができる。
ここでは、パッド23A上及びビアランド23C上にはんだペーストを印刷したが、ビアランド23C上にはんだペーストを印刷せず、パッド23A上のみにはんだペーストを印刷してもよい。なお、後工程で、図6に示すスクライブライン24でウエハWを切断することにより、ウエハ11WはチップAとチップBに分割される。
次に、図7(a)及び図7(b)に示すように、ウエハ11Wを、ビアホール21が形成されていない裏面からビアホール21の底が露出するまで研磨する。これにより、ビアホール21は貫通状態となる。
続いて、図8(a)に示すように、ビアホール21上を通るスクライブライン24上でウエハ11Wをダイシングにより切断し、複数の下チップに分割する。図8(b)にビアホール21の断面図を示す。ビアホール21の側面には絶縁膜22が形成され、絶縁膜22上には導電層23が形成されている。さらに、導電層23上にははんだ層13Aが形成されている。ビアホール21の側面上に形成された導電層23及びはんだ層13Aが、下チップ11の側面電極11Aとなる。
次に、図9に示すように、下チップ11上にバンプ13を介して上チップ12を積層し固着させる。このとき、下チップ11のパッド23Aと上チップ12のパッドは、バンプ13により電気的に接続される。これにより、下チップ11上に上チップ12が積層されたCOCパッケージ20が形成される。
次に、図10に示すように、パッケージ基板10上にCOCパッケージ20を載置し、パッケージ基板10のパッドと下チップ11の側面電極11Aとを接続する。すなわち、パッケージ基板10のパッドに下チップ11の側面電極11Aが一致するように配置する。続いて、パッケージ基板10のパッド上及び側面電極11A上にはんだ14を塗布する。はんだ14の塗布は、はんだペーストを塗布する方法やインクジェット印刷法などを用いて行う。その後、リフロー処理を行い、図10に示すように、パッケージ基板10のパッドと下チップ11の側面電極11Aとをはんだ14により接続する。これにより、パッケージ基板10のパッドと側面電極11Aを電気的に接続する共に、パッケージ基板10上にCOCパッケージ20を固着させる。
なお、下チップ11と上チップ12との接続は、前述したように、パッケージ基板10に下チップ11を接続する前に行ってもよいし、また下チップ11をパッケージ基板10に接続した後に行ってもよい。
次に、図11に示すように、COCパッケージ20の回路形成面、すなわち下チップ11及び上チップ12の回路形成面を保護樹脂15で覆う。これにより、下チップ11及び上チップ12の回路形成面を保護する。
続いて、図1に示すように、COCパッケージ20が配置された側のパッケージ基板10の全面を封止樹脂16で覆い、パッケージ基板10上のCOCパッケージ20を封止する。さらに、パッケージ基板10のCOCパッケージ20が配置された面と反対の面に、はんだボール17をアレイ状に形成する。以上により、図1に示した半導体装置が製造される。
従来では、パッケージ基板10とCOCパッケージ20とを接続するために、パッケージ基板10にCOCパッケージ20をマウントするためのマウント樹脂と、COCパッケージ20の回路形成面を保護するための保護樹脂(アンダーフィル樹脂)がそれぞれ必要であった。
一方、本実施形態では、はんだ14によってパッケージ基板10と下チップ11(またはCOCパッケージ20)とを接続するため、マウント樹脂は必要なく、保護樹脂のみで製造が可能である。これにより、材料コストの削減と製造スループットの向上が実現でき、製造コストを低減することが可能である。すなわち、配線を設けたパッケージ基板上にCOCパッケージを接続する際に、半導体チップをパッケージ基板上に接着する樹脂が不要となる。このため、使用部材を少なくでき、工程数も削減できるため、低コストで半導体装置を製造することが可能である。
また、下チップ11に切断する前のウエハ11Wにおいて、スクライブライン上にビアホール21を形成し、その後、ウエハ11Wを複数の下チップ11に切断することにより、複数の下チップ11の側面に側面電極11Aを形成することができる。このため、側面電極11Aを持つ下チップ11を多量に効率良く製造することができる。
以上説明したように第1実施形態によれば、COCパッケージを構成する下チップ及び上チップの外形サイズの制約を無くすことにより設計の自由度が向上させることができ、さらに、使用部材と製造工程が従来技術の半導体装置よりも削減できるため、低コストで製造することが可能である。
[第2実施形態]
第2実施形態では、複数のチップを側面電極で接続したCOCパッケージについて説明する。
第2実施形態では、複数のチップを側面電極で接続したCOCパッケージについて説明する。
図12は、第2実施形態の半導体装置の構造を示す断面図である。
パッケージ基板10上には、COCパッケージ30が実装されている。COCパッケージ30は、下チップ31、中間の半導体チップ(以下、中間チップと記す)32、及び上チップ33が順に積層された構造を有する。中間チップ32は、下チップ31と上チップ33との間に配置される半導体チップである。例えば、下チップ31、中間チップ32、及び上チップ33は、ロジック回路あるいはメモリ回路が形成された半導体チップを含む。
下チップ31、中間チップ32、及び上チップ33の側面には、側面電極30Aがそれぞれ形成されている。下チップ31の側面電極は、下チップ31の上面に配置されたパッドに電気的に接続されている。中間チップ32の側面電極は、中間チップ32の上面あるいは下面に配置されたパッドに電気的に接続されている。上チップ33の側面電極は、上チップ33の下面に配置されたパッドに電気的に接続されている。これらパッドは、下チップ31、中間チップ32、及び上チップ33にそれぞれ形成された半導体集積回路に接続されている。
パッケージ基板10の表面にはパッドが形成されている。下チップ31、中間チップ32、及び上チップ33がそれぞれ持つ側面電極30Aは、パッケージ基板10のパッド上に一致するように配置されている。下チップ31、中間チップ32、及び上チップ33の側面電極30A上、及びパッケージ基板10のパッド上には、はんだ34が形成されている。はんだ34は、下チップ31、中間チップ32、及び上チップ33の側面電極30Aと、パッケージ基板10のパッドとを電気的に接続している。さらに、はんだ34は、下チップ31、中間チップ32、及び上チップ33を含むCOCパッケージ30をパッケージ基板10上に固定する機能も有する。
COCパッケージ30上及びパッケージ基板10上、すなわちCOCパッケージ30が配置された側のパッケージ基板10の全面は封止樹脂16で覆われている。また、パッケージ基板10のCOCパッケージ30が配置された面と反対の面には、外部接続用の端子としてはんだボール17がアレイ状に形成されている。
第2実施形態では、バンプを用いることなく、複数の半導体チップを積層し、複数の半導体チップの側面の側面電極30A上に形成されたはんだ34を用いて、複数の半導体チップのパッド及びパッケージ基板10のパッドを電気的に接続している。このため、半導体チップにボンディングパッドを設ける必要がないため、COCパッケージにおける上チップ及び下チップの外形サイズが同じあるいはほぼ同じ場合でも、COCパッケージのパッドとパッケージ基板のパッドを接続することができる。また、上チップ及び下チップの外形サイズを小さくすることができる。さらに、バンプを用いずに上チップと下チップを積層できるため、COCパッケージの厚さを薄くすることが可能である。
[第3実施形態]
第3実施形態では、第1実施形態におけるCOCパッケージ20上に、さらに複数のチップを積層した高密度なCOCパッケージについて説明する。
第3実施形態では、第1実施形態におけるCOCパッケージ20上に、さらに複数のチップを積層した高密度なCOCパッケージについて説明する。
図13は、第3実施形態の半導体装置の構造を示す断面図である。
図示するように、上チップ12上には積層チップ41が実装されている。積層チップ41上には、接着材42を介して積層チップ43が実装されている。積層チップ41の周辺部に設けられたパッドと、パッケージ基板10のパッドとの間には、ボンディングワイヤ44が形成されている。さらに、積層チップ43の周辺部に設けられたパッドと、パッケージ基板10のパッドとの間には、ボンディングワイヤ45が形成されている。
積層チップ43上及びパッケージ基板10上、すなわちCOCパッケージ20が配置された側のパッケージ基板10の全面は封止樹脂16で覆われている。また、パッケージ基板10のCOCパッケージ20が配置された面と反対の面には、外部接続用の端子としてはんだボール17がアレイ状に形成されている。
次に、第3実施形態の半導体装置の製造方法について説明する。保護樹脂15で覆うまでの製造工程は第1実施形態と同一工程のため、詳細な説明は省略する。
その後、COCパッケージ20上、すなわち上チップ12上に積層チップ41を積層する。さらに、積層チップ41上に接着材42を形成し、接着材42上に積層チップ43を積層する。
次に、積層チップ41のパッドとパッケージ基板10のパッドとの間に、ボンディングワイヤ44をボンディングにより形成する。同様に、積層チップ43のパッドとパッケージ基板10のパッドとの間に、ボンディングワイヤ45をボンディングにより形成する。
最後に、COCパッケージ20が配置された側のパッケージ基板10の全面を封止樹脂16で覆う。これにより、パッケージ基板10上のCOCパッケージ20及び積層チップ41,43を封止する。さらに、パッケージ基板10のCOCパッケージ20が配置された面と反対の面に、はんだボール17をアレイ状に形成する。以上により、図13に示した高密度な半導体装置が製造される。
第3実施形態では、COCパッケージ20上にさらに接着材を用いて半導体チップを積層し、半導体チップからパッケージ基板のパッドにボンディングワイヤを行って電気的に接続することにより、COCパッケージ及び半導体チップを高密度に実装することができる。その他の構成及び効果は第1実施形態と同様である。
本実施形態によれば、COCパッケージにおける上チップ及び下チップの外形サイズが同じあるいはほぼ同じ場合でも、COCパッケージのパッドとパッケージ基板のパッドを接続することができる半導体装置及びその製造方法を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…パッケージ基板、11…下側の半導体チップ、11A…側面電極、11W…ウエハ、12…上側の半導体チップ、13…バンプ、13A…はんだ層、14…はんだ、15…保護樹脂、16…封止樹脂、17…はんだボール、20…COCパッケージ、21…ビアホール、22…絶縁層、23…導電層、23A…パッド、23B…トレース、23C…ビアランド、24…スクライブライン、30…COCパッケージ、30A…側面電極、31…下側の半導体チップ、32…中間の半導体チップ、33…上側の半導体チップ、34…はんだ、41…積層チップ、42…接着材、43…積層チップ、44…ボンディングワイヤ、45…ボンディングワイヤ。
Claims (5)
- 半導体基板の第1主面にビアホールを形成する工程と、
前記半導体基板の前記第1主面上に、前記ビアホールを含むビアランド、及び前記ビアランドと電気的に接続された第1のパッドを形成する工程と、
前記半導体基板の前記第1主面に対向する第2主面から前記半導体基板を研磨し、前記ビアホールを貫通させる工程と、
前記半導体基板の前記ビアホールを通るライン上を切断し、第1の半導体チップを得ると共に、前記第1の半導体チップの側面に前記ビアホールの一部分からなる側面電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - パッケージ基板上に前記第1の半導体チップを配置し、前記パッケージ基板の第2のパッドと前記第1の半導体チップの前記側面電極とを接続材を用いて接続する工程をさらに具備することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第2のパッドと前記側面電極とを接続する工程の前若しくは後に、前記第1の半導体チップ上に第2の半導体チップを積層する工程をさらに具備することを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記接続材ははんだを含み、前記第2のパッドと前記側面電極とを接続する工程は、前記第2のパッド上及び前記側面電極上にはんだを形成し、前記はんだを硬化させる工程を含むことを特徴とする請求項2又は3に記載の半導体装置の製造方法。
- 第1主面に第1のパッドを有するパッケージ基板と、
前記パッケージ基板の前記第1主面上に配置され、側面に側面電極及び前記側面電極と電気的に接続された第2のパッドを有する第1の半導体チップと、
前記第1の半導体チップ上に配置され、前記第2のパッドとバンプにより接続された第2の半導体チップと、
前記第1のパッド上及び前記側面電極上に形成され、前記第1のパッドと前記側面電極とを接続する接続材と、
を具備し、
前記側面電極は、前記第1の半導体チップの側面に形成された溝と、前記溝の内面に形成された導電膜を有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012176141A JP2014036096A (ja) | 2012-08-08 | 2012-08-08 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012176141A JP2014036096A (ja) | 2012-08-08 | 2012-08-08 | 半導体装置とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014036096A true JP2014036096A (ja) | 2014-02-24 |
Family
ID=50284906
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012176141A Pending JP2014036096A (ja) | 2012-08-08 | 2012-08-08 | 半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2014036096A (ja) |
-
2012
- 2012-08-08 JP JP2012176141A patent/JP2014036096A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI692030B (zh) | 半導體封裝件及其製造方法 | |
JP6476231B2 (ja) | 半導体パッケージおよびその製造方法 | |
US8421244B2 (en) | Semiconductor package and method of forming the same | |
KR100523495B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US20110169170A1 (en) | Semiconductor device | |
US9490221B2 (en) | Semiconductor device having multiple magnetic shield members | |
JP2008166373A (ja) | 半導体装置およびその製造方法 | |
JP2008218926A (ja) | 半導体装置及びその製造方法 | |
US7858520B2 (en) | Semiconductor package with improved size, reliability, warpage prevention, and heat dissipation and method for manufacturing the same | |
US9640414B2 (en) | Method of manufacturing semiconductor device | |
US8008765B2 (en) | Semiconductor package having adhesive layer and method of manufacturing the same | |
JP2006196709A (ja) | 半導体装置およびその製造方法 | |
KR101696705B1 (ko) | 칩 내장형 pcb 및 그 제조 방법과, 그 적층 패키지 | |
JP2015177061A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2009141169A (ja) | 半導体装置 | |
JP5358089B2 (ja) | 半導体装置 | |
JP5547703B2 (ja) | 半導体装置の製造方法 | |
WO2013114481A1 (ja) | 半導体装置 | |
JP2019169556A (ja) | 半導体装置およびその製造方法 | |
JP2009099816A (ja) | 半導体装置とその製造方法および半導体装置の実装方法 | |
JPWO2016199437A1 (ja) | 半導体装置 | |
US8416576B2 (en) | Integrated circuit card | |
JP2014036096A (ja) | 半導体装置とその製造方法 | |
JP2016063002A (ja) | 半導体装置およびその製造方法 | |
KR20050027384A (ko) | 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131219 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131226 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20140109 |