JP2013238461A - 試験装置、試験方法、及び装置 - Google Patents

Abstract

【課題】ノイズによる誤作動を簡便な構成で防ぐことができる試験装置、試験方法、及び装置を提供する。
【解決手段】本実施の形態にかかる試験装置は、半導体装置６０の電源入力端子ＶＤＤ−Ｆに結合し、電源電位を出力可能な電源出力端子１４と、電源モニタ端子４７ａの電位に対応する半導体装置の電源モニタ電位をモニタする電源モニタ端子ＶＤＤ−Ｍと、電源モニタ端子ＶＤＤ−Ｍに結合され、電源電位に応じた振幅の出力信号を生成する第１スイッチ４１と、半導体装置６０に結合可能な信号端子４９ａと、第１スイッチ４１と信号端子４９ａとの間に設けられたテストライン４９と、備えたものである。
【選択図】図１

Description

本発明は、試験装置、試験方法、及び装置に関し、例えば、半導体装置に対して試験を行うための試験装置、試験方法、並びに装置に関する。

半導体集積回路の試験装置で試験を行う場合、出力端子の同時動作により、電源ライン、ＧＮＤ（グランド）ラインにノイズが発生してしまう。それが原因で機能試験が不良と誤検出されてしまう。特許文献１には、ノイズに強い半導体集積回路測定装置が開示されている。例えば、特許文献１の測定装置では、被測定デバイスの電源或いはＧＮＤをリアルタイムに取り込みモニタしている。そして、測定装置は、電源又はＧＮＤが所定の基準電位を越えた場合、或いは下回った場合にテスタドライバの出力に補正を加えている

特開２０００−２４１５０９号公報

したがって、特許文献１では、被測定デバイスの電源或いはＧＮＤをリアルタイムに取り込んでモニタする回路を必要としている。特許文献１では、更に所定の基準電位を越えた場合、或いは下回った場合にテスタドライバの出力に補正する回路を必要としている。しかも、これらの回路は、被測定デバイスの電源或いはＧＮＤのノイズに追随する事が十分可能な速度で動作する必要がある。この様な回路を各端子に搭載する為のコストが掛かるという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、第１の電源入力端子の第１の電源電位に応じて変動するモニタ電位に応じたレベルの入力信号を、半導体装置の入力端子に入力するために設けられたテスト配線を備えている。

前記一実施の形態によれば、ノイズによる誤作動を簡便な構成で防ぐことができる。

実施の形態１にかかる半導体装置の試験装置を示すブロック図である。 半導体装置と試験装置との接続部分を示す回路図である。 ノイズが発生した時の波形を模式的に示す図である。 半導体装置内における端子間の配線を示す図である。 実施の形態２にかかる半導体装置と試験装置との接続部分を示す回路図である。 実施の形態３にかかる半導体装置と試験装置との接続部分を示す回路図である。 その他の実施の形態での試験装置において、信号入力端子の入力側を示す回路図である。 その他の実施の形態での試験装置において、信号入力端子の入力側を示す回路図である。 その他の実施の形態での試験装置において、信号入力端子の入力側を示す回路図である。 その他の実施の形態での試験装置において、信号入力端子の入力側を示す回路図である。

実施の形態１
本実施の形態にかかる装置の全体構成について、図１を説明する。図１は、半導体装置と試験装置（テスタ）の全体構成を示す図である。

半導体装置６０ａ、６０ｂが試験装置１０の試験対象となる半導体集積回路である。半導体装置６０ａ、６０ｂは同等の半導体集積回路である。半導体装置６０ａ、６０ｂは、それぞれ、ボート４０ａ、４０ｂに搭載されている。ボート４０ａ、４０ｂは、プローブカード等であってもよい。試験装置１０は、半導体装置６０ａ、半導体装置６０ｂの出力に基づいて、半導体装置６０ａ、６０ｂの試験を行う。なお、試験装置１０において、半導体装置６０ａに対する構成と、半導体装置６０ｂに対する構成については、同様となっている。

試験装置１０は、テスタ本体２０と、テストヘッド３０ａ、３０ｂとを備えている。テストヘッド３０ａは半導体装置６０ａに対するテストヘッドであり、テストヘッド３０ｂは、半導体装置６０ｂに対するテストヘッドであり、同様の構成となっている。なお、以下の説明において、半導体装置６０ａ、６０ｂを区別しない場合は、半導体装置６０と総称し、テストヘッド３０ａ、３０ｂについても同様とする。

テスタ本体２０は、コンピュータ２１、タイミング発生器２２、パタン発生器２３、ピンコントロール波形フォーマッタ２４を含んでいる。コンピュータ２１は、テスタのハードウエア制御、テストデータの処理を行う。タイミング発生器２２は、テストに必要なタイミング信号（ＲＡＴＥ、ＥＤＧＥ）を発生する。パタン発生器２３は、テストに必要な試験パタン信号（アドレス、データ，制御信号等）を発生する。ピンコントロール波形フォーマッタ２４は、テストピン単位にタイミンとテストパタン波形フォーマットなどを選択する。

テストヘッド３０ａ、３０ｂは、それぞれ、タイミング補正回路３１、コンパレータ３２、ＤＣ（直流）部３３、ピンエレクトロニクス３４、テスト治具３５を含んでいる。タイミング補正回路３１は、タイミング精度を補正する。ピンエレクトロニクス３４は、被測定デバイスである半導体装置６０ａ、６０ｂに印加する実際の信号を発生する。テスト治具３５は、テスタ本体２０と半導体装置６０ａ、６０ｂとを接続するための配線３６ａ、３６ｂを有している。コンパレータ３２は、半導体装置６０ａ、６０ｂからの出力を判定する。この判定は、電圧、タイミング、パタンについて比較した結果である。ＤＣ部３３は、半導体装置６０ａ、６０ｂ用の電源とピンエレクトロニクス用のＶＩＨ／ＶＩＬ（入力ハイレベル／ロウレベル）を供給する。また、ＤＣ部３３は、ＶＯＨ／ＶＯＬ（出力ハイレベル／ロウレベル）を測定する。

このように、ＤＣ部３３で生成した電源と、ＶＩＨ／ＶＩＬの入力信号とが、半導体装置６０ａ、６０ｂの入力端子に入力される。そして、試験装置１０が半導体装置６０ａ、６０ｂの出力端子から出力されるＶＯＨ／ＶＯＬ（出力ハイレベル／ロウレベル）を測定する。こうすることで、被測定デバイスである半導体装置６０ａ、６０ｂを試験することができる。

次に、試験装置１０と半導体装置６０との接続部分について、図２を用いて説明する。図２は、試験装置の接続部分を示す回路図である。図２は試験装置１０と半導体装置６０との接続部分の一部を示す図である。半導体装置６０では、複数のグランド入力端子ＧＮＤ−Ｆ、電源入力端子ＶＤＤ−Ｆ端子が設けられているのが一般的であるが、図２ではそれらを代表して１端子ずつを示している。同様に、信号入力端子ＩＮ−ｎ、電源モニタ端子ＶＤＤ−Ｍ、及びグランドモニタ端子ＧＮＤ−Ｍも複数設けられているが、ここではそれぞれ１つのみ図示している。従って、実際には、図２に示すような端子構成が複数設けられることになる。また、図２においては、ＶＯＨ／ＶＯＬ（出力ハイレベル／ロウレベル）を出力する複数の出力端子については、省略している。

試験装置１０は、テストスイッチ１１と、パタン出力端子１２と、電源出力端子１３と、グランド出力端子１４を有している。電源出力端子１３は、電源電位ＢＳを出力可能であり、グランド出力端子１４はグランド電位ＧＮＤ（基準電位）を出力可能である。電源電位ＢＳ、及びグランド電位ＧＮＤは、ＤＣ部３３が発生した電源電圧で規定される。

パタン出力端子１２は、パタン発生器２３が発生したパタンに応じた第１のパタン信号ＰＡＴ１−ｎを出力する。第１のパタン信号ＰＡＴ１−ｎは試験パタン信号に応じた信号である。パタン出力端子１２から出力された第１のパタン信号ＰＡＴ１−ｎは、テストスイッチ１１に入力される。また、テストスイッチ１１は、第１のパタン信号ＰＡＴ１−ｎに応じて、ハイレベル電位ＶＩＨ、又はロウレベル電位ＶＩＬを切り替えて、出力する。なお、ロウレベル電位ＶＩＬは、半導体装置６０にロウレベルの信号を入力する際に使用される電位であり、ハイレベル電位ＶＩＨは半導体装置６０にハイレベルの信号を供給する際に使用される電位である。

半導体装置６０は、電源入力端子ＶＤＤ−Ｆ、グランド入力端子ＧＮＤ−Ｆ、電源モニタ端子ＶＤＤ−Ｍ、グランドモニタ端子ＧＮＤ−Ｍ、及び信号入力端子ＩＮ−ｎを備えている。電源モニタ端子ＶＤＤ−Ｍ、グランドモニタ端子ＧＮＤ−Ｍ、は半導体装置のグランド及び電源の電位をモニタする端子である。電源モニタ端子ＶＤＤ−Ｍ、グランドモニタ端子ＧＮＤ−Ｍ、既存の端子に対して、新たに追加した端子であってもよいし、複数の電源入力端子ＶＤＤ−Ｆと、グランド入力端子ＧＮＤ−Ｆからそれぞれ１つを電源モニタ端子ＶＤＤ−Ｍ、グランドモニタ端子ＧＮＤ−Ｍ、に転用した構成とすることもできる

ボード４０は、試験装置１０と半導体装置６０とを接続する配線が設けられている配線基板（テストボード）である。例えば、ボード４０は、グランドフォースライン４３、電源フォースライン４４、信号入力ライン４５と、モニタライン４６と、電源モニタライン４７と、グランドモニタライン４８と、テストライン４９を備えている。さらに、ボード４０は、第１スイッチ４１と、第２スイッチ４２とを備えている。電源モニタライン４７には、電源モニタ端子４７ａが設けられている。グランドモニタライン４８には、グランドモニタ端子４８ａが設けられている。テストライン４９には、信号端子４９ａが設けられている。

電源フォースライン４４は、電源出力端子１３と、電源入力端子ＶＤＤ−Ｆとを接続する。グランドフォースライン４３は、グランド出力端子１４と、グランド入力端子ＧＮＤ−Ｆとを接続する。従って、試験装置１０からの電源電圧がグランドフォースライン４３、電源フォースライン４４を介して、半導体装置６０に供給される。電源モニタ電位、及びグランドモニタ電位の一方が、第１の動作電位となり、他方が第２の動作電位となる。

パタン出力端子１２からの第１のパタン信号ＰＡＴ１−ｎは、第１スイッチ４１に入力される。さらに、第１スイッチ４１には、電源モニタライン４７を介して、電源モニタ端子ＶＤＤ−Ｍと接続されている。すなわち、半導体装置６０の電源モニタ端子ＶＤＤ−Ｍと、電源モニタライン４７の電源モニタ端子４７ａは結合されている。第１スイッチ４１は、グランドモニタライン４８を介して、グランドモニタ端子ＧＮＤ−Ｍと接続されている。すなわち、半導体装置６０のグランドモニタ端子ＧＮＤ−Ｍと、グランドモニタライン４８のグランドモニタ端子４８ａは結合されている。そして、第１スイッチ４１は、第１のパタン信号ＰＡＴ１−ｎに応じて、グランドモニタ電位、又は電源モニタ電位を切り替えて、出力する。すなわち、第１のパタン信号ＰＡＴ１−ｎは、第１スイッチ４１の出力を切り替えるための制御信号となる。第１スイッチ４１は、第１のパタン信号ＰＡＴ１−ｎに応じて、出力信号の論理レベルを切り替える。

第１スイッチ４１の出力端子は、モニタライン４６の一端に接続されている。モニタライン４６の他端は、第２スイッチ４２に接続されている。従って、第１スイッチ４１から出力されたグランドモニタ電位、又は電源モニタ電位は、モニタライン４６を介して、第２スイッチ４２に入力される。ここで、第１スイッチ４１から出力されたグランドモニタ電位、又は電源モニタ電位をまとめて、モニタ電位と称する。すなわち、モニタ電位は、モニタライン４６の電位となる。

第２スイッチ４２は、信号入力ライン４５を介して、テストスイッチ１１に接続されている。従って、テストスイッチ１１から出力されたハイレベル電位ＶＩＨ、又はロウレベル電位ＶＩＬが第２スイッチ４２に入力される。ここで、第２スイッチ４２に入力されるハイレベル電位ＶＩＨ、及びロウレベル電位ＶＩＬをまとめてテスト電位と称する。すなわち、テスト電位は、信号入力ライン４５の電位となる。

さらに、第２スイッチ４２には、第２のパタン信号ＰＡＴ２−ｎが入力されている。第２のパタン信号ＰＡＴ２−ｎは試験パタン信号に応じた信号であり、第１のパタン信号ＰＡＴ１−ｎとは異なる信号である。第２スイッチ４２は、第２のパタン信号ＰＡＴ２−ｎに応じて、テスト電位、又はモニタ電位を切り替えて出力する。第２スイッチ４２の出力は、テストライン４９を介して、信号入力端子ＩＮ−ｎに接続されている。すなわち、半導体装置６０の信号入力端子ＩＮ−ｎは、テストライン４９の信号端子４９ａと結合されている。第２のパタン信号ＰＡＴ２−ｎは、第２スイッチ４２の出力を切り替える制御信号となる。第２のパタン信号ＰＡＴ２−ｎに応じて、信号入力端子ＩＮ−ｎには、モニタ電位又はテスト電位が入力される。テストライン４９は、電源モニタ端子ＶＤＤ−Ｍと信号入力端子ＩＮ−ｎとの間に介在し、また、グランドモニタ端子ＧＮＤ−Ｍと信号入力端子ＩＮ−ｎに介在している。第２のスイッチ４２は、テストライン４９を介して、信号端子４９ａに結合されている。
したがって、信号端子４９ａは、テストライン４９、第２スイッチ４２、モニタライン４６、第１スイッチ４１を介して、電源モニタ端子４７ａ、グランドモニタ端子４８ａと結合されている。第１スイッチ４１は、入力端子４９ａに結合された回路となる。第２スイッチ４２は、モニタライン４６、第１スイッチ４１を介して、入力端子４９ａに結合された回路である。そして、第１スイッチ４１、及び第２スイッチ４２のそれぞれは、動作電位となる電源モニタ電位、又はグランドモニタ電位に応じた振幅の信号を生成する。テストスイッチ１１は、信号入力ライン４５とテストライン４９を介して、信号入力端子ＩＮ−ｎと結合可能である。

テストスイッチ１１、信号入力ライン４５、モニタライン４６、第１スイッチ４１、第２スイッチ４２、テストライン４９、信号入力端子ＩＮ−ｎは半導体装置６０の入力端子の本数に応じて複数組存在する。実際の半導体装置には、例えば、信号入力端子ＩＮ−１〜信号入力端子ＩＮ−ｎが設けられている。また、それに応じて、第１スイッチ４１、第２スイッチ４２等も複数設けられている。

本実施形態の半導体装置６０は、例えば、ＣＭＯＳトランジスタを有するデジタル回路である。この場合、ロウレベル電位ＶＩＬは電源出力端子１３の電源電位ＢＳの約０．０倍から約０．３倍、ハイレベル電位ＶＩＨは電源出力端子１３の電源電位ＢＳの約０．７倍から約１．０倍とすることが可能である。本実施形態では、便宜的にロウレベル電位ＶＩＬ＝電源電位の０．０倍(＝ＧＮＤ電位)とし、ハイレベル電位ＶＩＨ＝電源電位の１．０倍(＝ＢＳ電位)として説明する。

試験装置１０は、上記したように、配線３６ａ、３６ｂとその端子、並びに、コンパレータ３２とを備えている。そして、試験装置１０は、電源電圧、入力信号、出力信号を統合的に制御することによって、半導体装置６０の機能試験を行う。

次に、試験装置１０による試験方法について説明する。第２スイッチ４２をテストスイッチ１１側にセットした場合、テストライン４９を介して、信号入力端子ＩＮ−ｎには、テスト電位が供給される。すなわち、信号入力端子ＩＮ−ｎには、ロウレベル電位ＶＩＬ、又はハイレベル電位ＶＩＨが供給される。一方、第２スイッチ４２を第１スイッチ４１側にセットした場合、モニタライン４６を介して、信号入力端子ＩＮ−ｎには、モニタ電位が供給される。すなわち、信号入力端子ＩＮ−ｎには、電源モニタ電位、又はグランドモニタ電位が供給される。

ここで、信号入力端子ＩＮ−ｎに電源モニタ電位、又はハイレベル電位ＶＩＨが入力される場合をハイレベル入力とし、信号入力端子ＩＮ−ｎにグランドモニタ電位、又はロウレベル電位ＶＩＬが入力される場合をロウレベル入力とする。

信号入力端子ＩＮ−ｎに供給される電位の切り替えは、半導体装置６０の試験パタンに応じて第１のパタン信号ＰＡＴ１−ｎで制御されている。ロウレベル入力では、テストスイッチ１１がロウレベル電位ＶＩＬ側にセットされ、かつ第１スイッチ４１がグランドモニタ端子ＧＮＤ−Ｍ側にセットされる。ハイレベル入力では、テストスイッチ１１がハイレベル電位ＶＩＨ側にセットされ、かつ第１スイッチ４１が電源モニタ端子ＶＤＤ−Ｍ側にセットされる。

半導体装置６０のグランド（ＧＮＤ−Ｆ、ＧＮＤ−Ｍ）、及び電源（ＶＤＤ−Ｆ、ＶＤＤ−Ｍ）は、理想的にはそれぞれ試験装置１０のグランド電位ＧＮＤ、及び電源電位ＢＳと同電位である。すなわち、ノイズが発生していない時には、電源モニタ端子ＶＤＤ−Ｍの電源モニタ電位は、電源入力端子ＶＤＤ−Ｆの電源電位ＢＳとほぼ一致し、グランドモニタ電位は、グランド入力端子ＧＮＤ−Ｆのグランド電位ＧＮＤとほぼ一致する。しかしながら、実際には半導体装置６０の動作によって発生したグランドノイズ、電源ノイズにより、必ずしも同電位とはならない。例えば、図３に示す様に、ノイズが発生すると、電位差が生じてしまう。このようなノイズは、半導体装置６０のクロック動作や出力レベルが切り替る際に発生しやすい。

第２スイッチ４２を信号入力ライン４５の側にセットしてあると、信号入力端子ＩＮ−ｎにロウレベル電位ＶＩＬを入力するパタンでは信号入力端子ＩＮ−ｎにロウレベル電位ＶＩＬが印加される。グランド入力端子ＧＮＤ−Ｆ、及びグランドモニタ端子ＧＮＤ−Ｍの少なくとも一方の電位がノイズにより低下した場合に、グランド入力端子ＧＮＤ−Ｆ、及びグランドモニタ端子ＧＮＤ−Ｍに対する信号入力端子ＩＮ−ｎの電位ＶＤｇが閾値電圧を越えて、本来はロウレベル入力であるにも関わらずロウレベル入力と認識されなくなる。あるいは、グランド入力端子ＧＮＤ−Ｆ、及びグランドモニタ端子ＧＮＤ−Ｍに対する信号入力端子ＩＮ−ｎの電位ＶＤｇが逆にハイレベル入力と認識されたりして、半導体装置６０の入力段が誤動作するおそれがある。

そこで、本実施の形態では、ノイズ発生時に、第２スイッチ４２をモニタライン４６の側にセットする。すると、信号入力端子ＩＮ−ｎにモニタ電位が供給される。すなわち、第２スイッチ４２をモニタライン４６の側にセットすると、信号入力端子ＩＮ−ｎにロウレベルを入力するパタンでは信号入力端子ＩＮ−ｎにグランドモニタ電位が印加される。従って、ノイズによりグランド入力電位、又はグランドモニタ電位がノイズにより低下した場合でも、それに連動して信号入力端子ＩＮ−ｎの電位も低下する。従って、半導体装置６０の入力バッファはロウレベルとして認識するので誤動作しない。

ハイレベル入力についても、ロウレベル入力と同様である、すなわち、信号入力端子ＩＮ−ｎにハイレベルを入力するパタンでは信号入力端子ＩＮ−ｎにハイレベル電位ＶＩＨが印加される。そして、電源入力端子ＶＤＤ−Ｆ、電源モニタ端子ＶＤＤ−Ｍの電位がノイズにより上昇した場合に、電源入力端子ＶＤＤ−Ｆ、電源モニタ端子ＶＤＤ−Ｍに対する信号入力端子ＩＮ−ｎの電位ＶＤｖが閾値電圧を越えて、本来はハイレベル入力であるにも関わらずハイレベル入力と認識されなくなる。あるいは、電源入力端子ＶＤＤ−Ｆ、電源モニタ端子ＶＤＤ−Ｍに対する信号入力端子ＩＮ−ｎの電位ＶＤｖが逆にロウレベル入力と認識されたりする。従って、半導体装置６０の入力段が誤動作するおそれがある。

そこで、ハイレベル入力の場合もロウレベル入力の場合と同様に、第２スイッチ４２をモニタライン４６の側にセットする。すると、信号入力端子ＩＮ−ｎにモニタ電位が供給される。すなわち、信号入力端子ＩＮ−ｎにハイレベルを入力するパタンでは信号入力端子ＩＮ−ｎに電源モニタ電位が印加される。このため、電源入力端子ＶＤＤ−Ｆ、電源モニタ端子ＶＤＤ−Ｍの電位がノイズにより上昇しても、それに連動して信号入力端子ＩＮ−ｎの電位も上昇する。このため、入力バッファはハイレベルとして認識するので誤動作しない。

以上のように、ノイズが発生するタイミングに備えて、第２のパタン信号が、第２スイッチ４２をモニタライン４６の側にセットする。これにより、信号入力端子ＩＮ−ｎに半導体装置６０から出力されるモニタ電位を供給することができる。よって、半導体装置６０のグランドノイズ、又は電源ノイズによる誤動作を発生させずに、半導体装置６０の試験を行う事ができる。

一方、第２のパタン信号ＰＡＴ２−ｎの制御によって、第２スイッチ４２を信号入力ライン４５の側にセットすると、信号入力端子ＩＮ−ｎにロウレベル電位ＶＩＬ、又はハイレベル電位ＶＩＨを供給することができる。よって、従来通りの試験を行う事ができる。また、試験パタンに応じて、第２のパタン信号ＰＡＴ２−ｎが、第２スイッチ４２の切り替えタイミングを制御している。すなわち、試験パタンに応じて、ノイズが発生しやすいタイミングに備えて、第２スイッチ４２を切り替えて、信号入力端子ＩＮ−ｎにモニタ電位に供給すればよい。

また、図３に示す様な半導体装置６０のグランドノイズ及び電源ノイズは、試験パタンの全ての期間で発生するとは限らない。例えば、出力端子の同時動作の本数は試験パタンのアドレス毎に異なる為、グランド及び電源のノイズのレベルは一定ではないからである。そこで、グランド及び電源のノイズ発生状況に応じて第２のパタン信号ＰＡＴ２−ｎを制御する。すなわち、ノイズが発生する期間は第２スイッチ４２をモニタライン４６の側にセットする。他の期間、すなわち、ノイズが発生しない期間は第２スイッチ４２を信号入力ライン４５の側に切り替えて試験を行う事が可能である。これにより、モニタ電位又はテスト電位を切り替えて、第２スイッチ４２に入力することができるため、適切に試験を行うことができる。もちろん、常時、信号入力端子ＩＮ−ｎにモニタ電位に供給するようにしてもよい。

このように、半導体装置６０の試験において、半導体装置６０の電源とグランドを使って生成した信号をモニタ信号とする。半導体装置６０から出力されたモニタ信号は試験中に半導体装置６０で発生する電源及びグランドのノイズと連動する。従って、電源或いはグランドのノイズによって入力バッファの閾値が変動しても、それに追随した信号入力となる。従って、入力バッファが誤動作を防ぐことができる。上記の説明では、電源とグランドの両方についてモニタ電位を用いたが、電源とグランドの一方の電源電位のみについてモニタ電位を用いてもよい。

また、試験パタン信号に応じた第１のパタン信号ＰＡＴ１−ｎによって、ハイレベル入力とロウレベル入力を切り替えている。こうすることで、適切に試験を行うことができる。第２スイッチ４２によって、テスト電位と、モニタ電位を切り替えている。これにより、適切に試験を行うことができる。様々なパタンを用いて試験を行うことができる。

なお、半導体装置６０の内部構成について、図４を用いて説明する。図４は、半導体装置６０の内部構成を模式的に示す図である。図４に示すように、半導体装置６０は、内部回路６１と入力バッファ６３とを備えている。さらに、半導体装置６０には、上記した入力端子が複数設けられている。図４は、複数の信号入力端子を信号入力端子ＩＮ−１〜ＩＮ−ｎとして示している。半導体装置６０は通常、出力バッファを備えているが、図４では省略している。

半導体装置６０には、電源入力端子ＶＤＤ−Ｆと電源モニタ端子ＶＤＤ−Ｍとが設けられている。ここでは、半導体装置６０には、電源入力端子ＶＤＤ−Ｆと電源モニタ端子ＶＤＤ−Ｍがそれぞれ１つずつ設けられているが、複数設けられていてもよい。そして、電源入力端子ＶＤＤ−Ｆと電源モニタ端子ＶＤＤ−Ｍとは、半導体装置６０内に設けられた内部配線６２によって接続されている。すなわち、電源入力端子ＶＤＤ−Ｆと電源モニタ端子ＶＤＤ−Ｍとが半導体装置６０の内部で結合している。また、電源入力端子ＶＤＤ−Ｆは、内部配線６２を介して、内部回路６１に接続されている。これにより、内部回路６１に電源を供給することができる。

半導体装置６０には、グランド入力端子ＧＮＤ−Ｆとグランドモニタ端子ＧＮＤ−Ｍとが設けられている。ここでは、半導体装置６０にはグランド入力端子ＧＮＤ−Ｆとグランドモニタ端子ＧＮＤ−Ｍがそれぞれ１つずつ設けられているが、複数設けられていてもよい。そして、グランド入力端子ＧＮＤ−Ｆとグランドモニタ端子ＧＮＤ−Ｍとは、半導体装置６０内に設けられた内部配線６４によって接続されている。すなわち、グランド入力端子ＧＮＤ−Ｆとグランドモニタ端子ＧＮＤ−Ｍとが半導体装置６０の内部で結合している。また、グランド入力端子ＧＮＤ−Ｆは、内部配線６４を介して、内部回路６１に接続されている。これにより、内部回路６１にグランドを供給することができる。半導体装置６０は、グランドモニタ端子ＧＮＤ−Ｍと電源モニタ端子ＶＤＤ−Ｍとの電位差で規定される動作電圧で動作する。グランドモニタ端子ＧＮＤ−Ｍと電源モニタ端子ＶＤＤ−Ｍとの電位は、それぞれ電源入力端子ＶＤＤ−Ｆとグランド入力端子ＧＮＤ−Ｆの電位に対応する。グランドモニタ端子ＧＮＤ−Ｍと電源モニタ端子ＶＤＤ−Ｍとの電位は、それぞれ半導体装置の動作電位となる。

このように、本実施の形態にかかる試験方法は、半導体装置６０の内部から出力されるモニタ電位を用いている。そして、図２に示したように、モニタ電位は、半導体装置６０の外側のテストライン４９等を介して、信号入力端子ＩＮ−ｎに印加される。これにより、簡便な構成で、電源入力端子ＶＤＤ−Ｆと電源モニタ端子ＶＤＤ−Ｍの電位を連動させることができる。さらに、電源入力端子ＶＤＤ−Ｆと電源モニタ端子ＶＤＤ−Ｍとを内部配線６２で直接接続することで、電源電位に対する電源モニタ電位の応答を速くすることができる。同様に、グランド入力端子ＧＮＤ−Ｆとグランドモニタ端子ＧＮＤ−Ｍの電位を連動させることができる。さらに、グランド入力端子ＧＮＤ−Ｆとグランドモニタ端子ＧＮＤ−Ｍとを内部配線６４で直接接続することで、グランド電位に対するグランドモニタ電位の応答を速くすることができる。

なお、電源入力端子ＶＤＤ−Ｆと電源モニタ端子ＶＤＤ−Ｍとを半導体装置６０内で導通させていたが、電源入力端子ＶＤＤ−Ｆと電源モニタ端子ＶＤＤ−Ｍとを、種々の素子や回路を介して接続してもよい。例えば、半導体装置６０に設けられた抵抗、又はバッファを介して、電源入力端子ＶＤＤ−Ｆと電源モニタ端子ＶＤＤ−Ｍとを接続してもよい。すなわち、電源入力端子ＶＤＤ−Ｆの電位に応じて変動するモニタ電位に応じたレベルの信号を信号入力端子ＩＮ−ｎに入力すればよい。

種々の素子や回路を介して接続する場合、応答速度の速いものを用いることが好ましい。これにより、電源、又はグランドに対するモニタ電位の追従性が向上するため、高速な動作が可能になる。また、半導体装置６０に設けられた複数の電源入力端子のうち、余っている電源入力端子を電源モニタ端子ＶＤＤ−Ｍとして用いてもよい。もちろん、グランドモニタ電位についても同様である。

なお、第２スイッチ４２の切り替えは、信号入力端子ＩＮ−ｎ毎に変えてもよい。たとえば、信号入力端子ＩＮ−１については、モニタ電位とし、信号入力端子ＩＮ−２については、テスト電位としてもよい。この場合、試験パタンによって、ノイズの影響を受けやすい信号入力端子ＩＮ−ｎをモニタ電位にセットするパタン信号ＰＡＴ２−ｎをパタン発生器２３が生成する。具体的には、出力端子等の同時動作のタイミングに備えて、第２スイッチ４２がノイズの影響を受ける信号入力端子ＩＮ−ｎをモニタ電位に切り替える。このように、複数の信号入力端子ＩＮ−１〜信号入力端子ＩＮ−ｎを個別に制御するためのパタン信号ＰＡＴ２−１〜パタン信号ＰＡＴ２−ｎをパタン発生器２３が発生してもよい。

実施の形態２．
本実施の形態にかかる装置について、図５を用いて説明する。図５は、本実施の形態にかかる装置の構成を示す回路図である。なお、本実施の形態では、モニタライン４６にダンピング抵抗Ｒｄが設けられている点で実施の形態１と異なっている。すなわち、電源モニタ端子ＶＤＤ−Ｍ又はグランドモニタ端子ＧＮＤ−Ｍから信号入力端子ＩＮ−ｎまでの間に、ダンピング抵抗Ｒｄが設けられている。具体的には第１スイッチ４１と第２スイッチ４２との間に、ダンピング抵抗Ｒｄが介在している。なお、ダンピング抵抗Ｒｄ以外の回路構成については、実施の形態１と同様であるため、説明を省略する。

このように、モニタライン４６の途中にダンピング抵抗Ｒｄが配置されている。従って、モニタライン４６にリンギングノイズが発生したとしても、リンギングノイズが抵抗Ｒｄで減衰する。よって、実施の形態１に比べて、ノイズ耐性をより向上することができる。

実施の形態３．
本実施の形態にかかる装置について、図６を用いて説明する。図６は、本実施の形態にかかる装置の構成を示す回路図である。なお、本実施の形態では、電源モニタライン４７グランドモニタライン４８との間に、抵抗Ｒ１、Ｒ２、Ｒ３を有する調整回路５１が設けられている。抵抗Ｒ１〜抵抗Ｒ３は電源モニタ端子４７ａとグランドモニタ端子４８ａとの間に、直列に接続されている。調整回路５１以外の回路構成については、実施の形態２と同様であるため、説明を省略する。

本実施の形態では、抵抗Ｒ１、Ｒ２、Ｒ３による抵抗分割でモニタライン４６の電位を調節できるようにしてある。抵抗Ｒ１と抵抗Ｒ２との間のノードが第１スイッチ４１に接続されている。また、抵抗Ｒ３と抵抗Ｒ２との間のノードが第１スイッチ４１に接続されている。よって、抵抗Ｒ１と抵抗Ｒ２との間の電位、及び抵抗Ｒ２と抵抗Ｒ３との間の電位が、第１スイッチ４１に入力される。従って、モニタライン４６のモニタ電位は抵抗Ｒ１と抵抗Ｒ２との間の電位、又は抵抗Ｒ２と抵抗Ｒ３との間の電位となる。

抵抗Ｒ１、Ｒ２、Ｒ３による抵抗分割によって、ノイズが発生していない時でも、グランドモニタ電位、及び電源モニタ電位がグランド電位、及び電源電位とそれぞれが異なっている。半導体装置６０の入力段のロウレベル電位ＶＩＬのマージンと、ハイレベル電位ＶＩＨのマージンの試験が出来る構成となっている。ロウレベル電位ＶＩＬ又はハイレベル電位ＶＩＨのマージンを試験するために、抵抗Ｒ１、Ｒ２、Ｒ３を適切な抵抗値とする。もちろん、抵抗以外の回路構成によってモニタライン４６の電位を調整してもよい。例えば、トランジスタ等を有する調整回路５１を用いて、モニタライン４６の電位を調整することができる。

その他の実施の形態．
なお、実施の形態１〜３では電源モニタ端子ＶＤＤ−Ｍ又はグランドモニタ端子ＧＮＤ−Ｍのモニタ電位が直接、又は抵抗を介して、信号入力端子ＩＮ−ｎに入力される構成としたが、本実施の形態は、これらの構成に限られるものではない。例えば、図７〜図９に示すようにバッファを用いた構成とすることができる。図７〜図９のそれぞれは、その他の実施の形態における構成の一部を示す回路図である。図７〜図９では、信号入力端子ＩＮ−ｎの入力側のみを示している。

図７に示すように、信号入力端子ＩＮ−ｎの前段にバッファ５０を配置する。グランドモニタ端子４８ａと電源モニタ端子４７ａとの間にバッファ５０を配置する。バッファ５０は、電源モニタ端子４７ａ、及びグランドモニタ端子４８ａにそれぞれ結合されている回路である。バッファ５０の入力側が、信号入力ライン４５に接続されている。バッファ５０の出力側が、信号入力端子ＩＮ−ｎに接続されている。バッファ５０は、電源モニタ端子ＶＤＤ−Ｍとグランドモニタ端子ＧＮＤ−Ｍとの間の電圧を動作電圧としている。したがって、バッファ５０は、入力端子４９ａに結合され、動作電位に応じた振幅の出力信号を生成する回路である。

半導体装置６０のクロック動作や出力レベルが切り替る際にノイズが発生して電位差が生じてしまう。ノイズによってグランドモニタ電位、又は電源モニタ電位が変動したとしても、バッファ５０の動作電圧が変化する。グランドモニタ電位、又は電源モニタ電位の変動に応じて、バッファ５０の出力が変化する。換言すると、ノイズが発生したとしても、信号入力端子ＩＮ−ｎの電位が変動する。従って、グランド電位、又は電源電位がノイズにより変動した場合でも、それに連動して信号入力端子ＩＮ−ｎの電位も変動する。従って、実施の形態１〜３と同様に、半導体装置６０の誤動作を防ぐことができる。

図８では、バッファ５０は、電源モニタ端子ＶＤＤ−Ｍの電源モニタ電位とグランド電位ＧＮＤとで規定される電圧を動作電圧としている。すなわち、バッファ５０は入力端子４９ａに結合され、動作電位に応じた振幅の出力信号を生成する回路である。グランド電位は、試験装置１０から供給されている。このような構成によっても、電源モニタ端子ＶＤＤ−Ｍに応じて、信号入力端子ＩＮ−ｎの電位が変動する。バッファ５０の出力信号は、電源モニタ電位に応じた振幅となる。従って、電源電位がノイズにより上昇した場合でも、それに連動して信号入力端子ＩＮ−ｎの電位も上昇する。実施の形態１〜３と同様に、半導体装置６０の誤動作を防ぐことができる。

図９では、バッファ５０は、電源電位ＢＳとグランドモニタ端子ＧＮＤ−Ｍのグランドモニタ電位とで規定される電圧を動作電圧としている。すなわち、バッファ５０は、信号端子４９ａに結合され、動作電位に応じた振幅の出力信号を生成する回路である。このような構成によっても、グランドモニタ端子ＧＮＤ−Ｍに応じて、信号入力端子ＩＮ−ｎの電位が変化する。したがって、バッファ５０の出力信号は、グランドモニタ電位に応じた振幅となる。従って、グランド電位がノイズにより低下した場合でも、それに連動して信号入力端子ＩＮ−ｎの電位も低下する。実施の形態１〜３と同様に、半導体装置６０の誤動作を防ぐことができる。

図８、又は図９に示すように、電源モニタ電位、又はグランドモニタ電位の一方のみを用いて、ノイズの影響を低減している。すなわち、電源入力端子ＶＤＤ−Ｆとグランド入力端子ＧＮＤ−Ｆの少なくとも一方の電位に応じて変動するモニタ電位を用いればよい。電源モニタ電位、及びグランドモニタ電位の少なくとも一方の電位がノイズに応じて変動すると、信号入力端子ＩＮ−ｎの電位も連動する。また、図７〜図９に示す構成では、実施の形態１〜３で示した第１スイッチ４１及び第２スイッチ４２を省略することができる。なお、図７〜図９に示した構成についても、実施の形態１〜３で示したように第１スイッチ４１、又は第２スイッチ４２を用いてもよい。

さらに、別の構成について図１０を用いて説明する。図１０は、その他の実施の形態における構成の一部を示す回路図である。図１０では、第２スイッチ４２を用いていない点で、実施の形態１〜３と異なっている。第１スイッチ４１には、電源モニタライン４７とグランドモニタライン４８とが接続されている。すなわち、第１スイッチ４１は、信号端子４９ａに結合され、動作電位に応じた振幅の出力信号を生成する回路である。また、第１スイッチ４１の出力は、テストライン４９を介して、信号入力端子ＩＮ−ｎと接続されている。換言すると、第１スイッチ４１の出力が、第２スイッチ４２を介さずに、信号入力端子ＩＮ−ｎと接続されている点で、実施の形態１と異なっている。

そして、第１のパタン信号ＰＡＴ１−ｎに応じて、第１スイッチ４１からは、グランドモニタ電位、又は電源モニタ電位が出力される。第２スイッチ４２が設けられていないため、信号入力端子ＩＮ−ｎには、常時モニタ電位が入力される。ノイズによりグランド電位がノイズにより低下した場合でも、それに連動して信号入力端子ＩＮ−ｎの電位も低下する。実施の形態１〜３と同様に、半導体装置６０の誤動作を防ぐことができる。

なお、上記の実施の形態１〜３、及びその他の実施の形態は適宜組み合わせて用いることができる。例えば、複数の信号入力端子ＩＮ−ｎ毎に、接続構成を変えてもよい。また、電源電位ＢＳ、及びグランド電位ＧＮＤは、それぞれ試験装置１０から入力されるものに限られるものではない。例えば、試験装置１０以外の外部装置から電源電位ＢＳ、及びグランド電位ＧＮＤを試験対象となる回路に入力してもよい。

本実施の形態にかかる半導体装置の試験方法は、上記の試験装置を用いて半導体装置の試験を行う。そして、その試験結果に応じて、半導体装置６０の良否判定を行う。良判定の半導体装置６０のみをボード４０から取り外して、使用する。このようにすることで、試験時における半導体装置６０の誤動作を防ぐことができ、良否判定を適切に行うことができる。このような製造方法を用いることで、高い生産性で半導体装置を製造することができる。半導体装置６０以外の回路について、本実施の形態の構成を適用してもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１０ 試験装置
１１ テストスイッチ
２０ テスタ本体
２１ コンピュータ
２２ タイミング発生器
２３ パタン発生器
２４ ピンコントロール波形フォーマッタ
３０ テストヘッド
３１ タイミング補正回路
３２ コンパレータ
３３ ＤＣ部
４０ ボード
４１ 第１スイッチ
４２ 第２スイッチ
４３ グランドフォースライン
４４ 電源フォースライン
４５ 信号入力ライン
４６ モニタライン
４７ 電源モニタライン
４７ａ 電源モニタ端子
４８ グランドモニタライン
４８ａ グランドモニタ端子
４９ テストライン
４９ａ 入力端子
６０ 半導体装置
ＶＤＤ−Ｆ 電源入力端子
ＧＮＤ−Ｆ グランド入力端子
ＶＤＤ−Ｍ 電源モニタ端子
ＧＮＤ−Ｍ グランドモニタ端子
ＩＮ−ｎ 信号入力端子

Claims (10)

1. 半導体装置の第１の電源入力端子に結合し、第１の電源電位を出力可能な第１の電源端子と、
   前記第１の電源入力端子の電位に対応する前記半導体装置の第１の動作電位をモニタする第１のモニタ端子と、
   前記第１のモニタ端子に結合され、前記第１の動作電位に応じた振幅の出力信号を生成する第１の回路と、
   前記半導体装置に結合可能な信号端子と、
   前記第１の回路と前記信号端子との間に設けられたテスト配線と、
   を備えた試験装置。
2. 前記半導体装置の第２の電源入力端子に結合し、前記第１の電源電位とは異なる第２の電源電位を出力可能な第２の電源端子と、
   前記第２の電源入力端子の電位に対応する前記半導体装置の第２の動作電位をモニタする第２のモニタ端子と、
   をさらに有し、
   前記第１の回路は、制御信号に応じて前記第１の動作電位に基づく信号レベル又は前記第２の動作電位に基づく信号レベルのいずれかを前記出力信号として出力する請求項１に記載の試験装置。
3. 前記第１の回路は、前記半導体装置を試験する試験パタン信号に応じて前記出力信号の論理レベルを切り替える請求項２に記載の試験装置。
4. 前記試験パタン信号に応じたテスト信号、又は前記出力信号のいずれかを選択的に前記信号端子に出力する切替スイッチを有する請求項３に記載の試験装置。
5. 前記試験パタン信号に応じた制御信号に基づいて、前記テスト信号のレベルを切り替えるテストスイッチと、をさらに備えた請求項４に記載の試験装置。
6. 前記第１の回路が、前記出力信号のレベルを、前記第１の電源電位のモニタ電位に基づく第１のレベルと、前記第２の電源電位のモニタ電位に基づく第２のレベルとに切り替え、
   前記第２の電源電位のモニタ電位が、前記第２の電源入力端子の電位に応じて変動する請求項５に記載の試験装置。
7. 前記第１のモニタ端子と前記第２のモニタ端子との間に設けられ、前記モニタ電位を調整する調整回路を備えた請求項６に記載の試験装置。
8. 前記第１のモニタ端子と前記信号端子との間にダンピング抵抗が設けられていることを特徴とする請求項１に記載の試験装置。
9. 第１の電源端子からの第１の電源電位を試験対象の半導体装置の第１の電源入力端子に入力し、
   前記第１の電源入力端子の電位に応じて変動するモニタ電位に応じたレベルの入力信号を、前記半導体装置の信号入力端子に入力する半導体装置の試験方法。
10. 外部からの第１の電源電位が供給される第１の電源配線と、
    前記第１の電源ラインに接続された第１の電源入力端子を有する対象回路と、
    前記対象回路に設けられ、前記第１の電源入力端子の電位に応じて変動するモニタ電位を出力するモニタ端子と、
    前記対象回路に設けられた入力端子に、前記モニタ端子からのモニタ電位を供給するテスト配線と、を備えた装置。

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