JP2013225709A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2013225709A JP2013225709A JP2013156299A JP2013156299A JP2013225709A JP 2013225709 A JP2013225709 A JP 2013225709A JP 2013156299 A JP2013156299 A JP 2013156299A JP 2013156299 A JP2013156299 A JP 2013156299A JP 2013225709 A JP2013225709 A JP 2013225709A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor device
- view
- plan
- seal ring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】第1の積層体LB1は第1の機械的強度を有する第1の層間絶縁膜ID1a〜ID1dを含む。第2の積層体LB2は第1の機械的強度よりも大きな機械的強度を有する第2の層間絶縁膜ID2a,ID2bを含む。第1の領域Ra1は第1の積層体LB1内に設けられた第1の金属層L1とビアV1とを有する。第2の領域Ra2は第2の積層体LB2内に設けられた第2の金属層L2とビアV2とを有する。第2の領域Ra2は、平面視において第1の領域Ra1の少なくとも一部と重なり合い、かつ第1の領域Ra1とビアによって接続されておらず、かつ第1の領域Ra1との間に第2の層間絶縁膜ID2aを挟んでいる。
【選択図】図16
Description
(実施の形態1)
はじめに本実施の形態の半導体装置の概略的な構成について、図1〜図3を参照して説明する。
主に図2および図5を参照して、半導体装置SD1の配線構造の設計において、多層配線構造をなす層M1〜M9は、層M1からなる部分と、層M2〜M5からなる部分と、層M6、M7からなる部分と、層M8、M9からなる部分とに区分されて取り扱われている。そして各部分ごとに層間絶縁膜の材料や寸法ルールが選択されている。
図13は、本発明の実施の形態1における半導体装置の製造方法に用いられるウエハの平面レイアウトを概略的に示す図である。図13を参照して、まず通常のウエハプロセス工程によってウエハWFが形成される。ウエハWFは、平面レイアウトにおいて、複数の半導体装置SD1と、切断領域RRとを有している。各半導体装置SD1は、平面レイアウトにおいて、チップ領域CRと、チップ領域CRを囲むシールリング領域SRと、シールリング領域SRの外周を囲むダミー領域DRとを有している。
はじめにクラックの伸展経路の一般論について説明する。図15は、一般的な半導体装置におけるクラックの伸展経路を説明するための概略的な部分断面図である。
小さい。このためクラックは、よりいっそうこの界面を伸展しようとする。
矢印j、kにて、上記の矢印b、cと同様に、クラックが伸展する。すなわち、クラックはシールリング領域SRに到達することなくダミー領域DRにおいて半導体装置SD1の上方へと抜ける。この結果、半導体装置SD1にクラックCK(図3)が形成される。
図17は、比較例における半導体装置の構成を概略的に示す部分断面図である。図17を参照して、比較例の半導体装置SDCは、金属部である領域RaCを有している。領域RaCは、第1の金属層L10と、第1の領域Ra1と、第2の領域Ra2と、第3の領域Ra3と、ビアV1C、V2C、V3Cとを有している。ビアV1C、V2C、V3Cにより、金属層L0と、第1の領域Ra1と、第2の領域Ra2と、第3の領域Ra3とは一体化されている。このため領域RaCは、クラックが入りにくい、ひとかたまりの領域となっている。
図19は、本発明の実施の形態2における半導体装置の構成を概略的に示す部分断面図である。図20は、図19のXX−XX線に沿った概略的な断面図である。図21〜図23のそれぞれは、図20のXXI−XXI線、XXII−XXII線、およびXXIII−XXIII線に沿った概略的な断面図である。なお図20〜23のそれぞれの断面位置は、実施の形態1の図4〜図7に対応している。
図25〜図27の各々は、本発明の実施の形態3における半導体装置の構成を概略的に示す部分断面図である。なお図25〜図27のそれぞれの断面位置は、実施の形態2の図21〜23の断面位置に対応している。
図29は、本発明の実施の形態4における半導体装置の構成を概略的に示す部分断面図である。図30〜図32のそれぞれは、図29のXXX−XXX線、XXXI−XXXI線、およびXXXII−XXXII線に沿った概略的な断面図である。なお図29〜32のそれぞれの断面位置は、実施の形態1の図4〜図7に対応している。
図34は、本発明の実施の形態5における半導体装置の構成を概略的に示す部分断面図である。図35〜図37のそれぞれは、図34のXXXV−XXXV線、XXXVI−XXXVI線、およびXXXVII−XXXVII線に沿った概略的な断面図である。なお図34〜37のそれぞれの断面位置は、実施の形態2の図20〜図23に対応している。
図38〜図40の各々は、本発明の実施の形態6における半導体装置の構成を概略的に示す部分断面図である。なお図38〜40のそれぞれの断面位置は、実施の形態5の図35〜図37に対応している。
また各第1の領域Ra1が有する複数の第1の金属層L1はビアV1により互いに接続されている。これにより互いに対向する1対の第1の金属層L1の間の領域は、ビアV1による補強によりクラックが生じにくくなる。よって第1の領域Ra1が有する複数の第1の金属層L1の間をクラックが通過してしまう可能性が小さくなる。よって、より確実にクラックを第1の積層体LB1の上端まで導くことができる。
図41は、本発明の実施の形態7における半導体装置の構成を概略的に示す部分断面図である。図42〜図45のそれぞれは、図41のXLII−XLII線、XLIII−XLIII線、およびXLIV−XLIV線に沿った断面図である。なお図41〜45のそれぞれの断面位置は、実施の形態1の図4〜図7に対応している。
図45は、本発明の実施の形態8における半導体装置の構成を概略的に示す部分断面図である。図46〜図48のそれぞれは、図45のXLVI−XLVI線、XLVII−XLVII線、およびXLVIII−XLVIII線に沿った概略的な断面図である。なお図45〜48のそれぞれの断面位置は、実施の形態7の図41〜図44に対応している。
図49は、本発明の実施の形態9における半導体装置の構成を概略的に示す部分断面図である。図50〜図52のそれぞれは、図49のL−L線、LI−LI線、およびLII−LII線に沿った概略的な断面図である。なお図49〜52のそれぞれの断面位置は、実施の形態1の図4〜図7に対応している。
Claims (20)
- チップ領域と、
平面視において前記チップ領域を囲むシールリング領域と、
平面視において前記シールリング領域の外周を囲む外側領域とを備えた半導体装置であって、
前記外側領域は、
半導体基板と、
前記半導体基板の上に設けられた、第1の誘電率を有する第1の層間絶縁膜を含む第1の積層体と、
前記第1の積層体の上に設けられた、前記第1の誘電率よりも大きな第2の誘電率を有する第2の層間絶縁膜を含む第2の積層体と、
平面視において互いに重なり合うように前記第1の積層体内に設けられた複数の第1の金属層を含む複数の第1の金属領域と、
平面視において互いに重なり合うように前記第2の積層体内に設けられた複数の第2の金属層を含む複数の第2の金属領域とを含み、
前記複数の第2の金属領域は、平面視において、列および行の配列で配置されており、
前記列および行の配列は、平面視において前記シールリング領域の隣り合う部分に実質的に平行に延在する少なくとも4つの列を含んでおり、平面視において、前記少なくとも4つの列の第1の列は前記シールリング領域にもっとも近く、前記少なくとも4つの列の第4の列は、前記シールリング領域からもっとも遠く、前記少なくとも4つの列の第2および第3の列は前記第1および第4の列の間に存在しており、前記第2の列は前記第1の列により近く、前記第3の列は前記第4の列により近く、
前記列および行の配列はさらに、前記第1〜第4の列から延在する複数の行を含んでおり、前記行は前記シールリング領域の前記隣り合う部分に垂直な線に対して傾斜している、半導体装置。 - 平面視において、前記第2の金属領域の各々は、前記第1の金属領域の各々の一部と重なり合うよう前記第1の金属領域の各々からずれた位置に設けられており、前記シールリング領域から離れている、請求項1に記載の半導体装置。
- 前記第2の層間絶縁膜の一部は、前記第2の金属領域と前記第1の金属領域との間に挟まれる、請求項1に記載の半導体装置。
- 前記第1の金属層は、平面視において互いに同一の形状となりつつ完全に重なり合うように配置され、前記第2の金属層も、平面視において互いに同一の形状となりつつ完全に重なり合うように配置されている、請求項1に記載の半導体装置。
- 前記第1および第2の金属層の各々は、平面視において4つの辺を有する、請求項1に記載の半導体装置。
- 前記第1および第2の金属領域の各々は平面視において、1平方μm以上4平方μm以下の面積のパターンを有する、請求項1に記載の半導体装置。
- 半導体基板と、
前記半導体基板の上に形成されるチップ領域と、
平面視において前記半導体基板の上に形成される前記チップ領域を囲むシールリング領域と、
平面視において前記半導体基板の上に形成される前記シールリング領域の外周を囲む外側領域と、
前記外側領域において前記半導体基板の上に設けられた、第1の誘電率を有する第1の層間絶縁膜を含む第1の絶縁層と、
前記外側領域において前記第1の絶縁層の上に設けられた、前記第1の誘電率よりも大きな第2の誘電率を有する第2の層間絶縁膜を含む第2の絶縁層と、
前記第1の絶縁層内に設けられる少なくとも1つの第1の金属層を含む複数の第1の金属領域と、
少なくとも1つの第2の金属層を含む複数の第2の金属領域とを備えた半導体装置であって、
前記複数の第2の金属領域は、前記シールリング領域の隣り合う部分に実質的に平行に延在する複数の列に配置されており、直接隣り合う列における前記第2の金属領域同士は平面視において互いに対して千鳥状になっている、半導体装置。 - 平面視において、前記第2の金属領域の各々は、前記第1の金属領域の各々の一部と重なり合うよう前記第1の金属領域の各々からずれた位置に設けられており、前記シールリング領域から離れている、請求項7に記載の半導体装置。
- 前記第2の層間絶縁膜の一部は、前記第2の金属領域と前記第1の金属領域との間に挟まれる、請求項7に記載の半導体装置。
- 前記第1の絶縁層は複数の第1の金属層を含み、前記複数の第1の金属層は、平面視において互いに同一の形状となりつつ完全に重なり合うように配置され、
前記第2の絶縁層は複数の第2の金属層を含み、前記複数の第2の金属層も、平面視において互いに同一の形状となりつつ完全に重なり合うように配置されている、請求項7に記載の半導体装置。 - 前記第1および第2の金属層の各々は、平面視において4つの辺を有する、請求項7に記載の半導体装置。
- 前記第1および第2の金属領域の各々は平面視において、1平方μm以上4平方μm以下の面積のパターンを有する、請求項7に記載の半導体装置。
- 前記列は平面視において、千鳥状に配置されるように互いに同じピッチずれている、請求項7に記載の半導体装置。
- 半導体基板と、
前記半導体基板の上に形成されるチップ領域と、
平面視において前記半導体基板の上に形成される前記チップ領域を囲むシールリング領域と、
平面視において前記半導体基板の上に形成される前記シールリング領域の外周を囲む外側領域と、
前記外側領域において前記半導体基板の上に設けられた、第1の誘電率を有する第1の層間絶縁膜を含む第1の絶縁層と、
前記外側領域において前記第1の絶縁層の上に設けられた、前記第1の誘電率よりも大きな第2の誘電率を有する第2の層間絶縁膜を含む第2の絶縁層と、
前記第1の絶縁層内に設けられる少なくとも1つの第1の金属層を含む複数の第1の金属領域と、
少なくとも1つの第2の金属層を含む複数の第2の金属領域とを備えた半導体装置であって、
前記複数の第2の金属領域は、平面視において、列および行の配列で配置されており、
前記列および行の配列は、平面視において前記シールリング領域の隣り合う部分に実質的に平行に延在する少なくとも4つの列を含んでおり、平面視において、前記少なくとも4つの列の第1の列は前記シールリング領域にもっとも近く、前記少なくとも4つの列の第4の列は、前記シールリング領域からもっとも遠く、前記少なくとも4つの列の第2および第3の列は前記第1および第4の列の間に存在しており、前記第2の列は前記第1の列により近く、前記第3の列は前記第4の列により近く、
前記列および行の配列はさらに、前記第1〜第4の列から延在する複数の行を含んでおり、前記行は前記シールリング領域の前記隣り合う部分に垂直な線に対して傾斜している、半導体装置。 - 平面視において、前記第2の金属領域の各々は、前記第1の金属領域の各々の一部と重なり合うよう前記第1の金属領域の各々からずれた位置に設けられており、前記シールリング領域から離れている、請求項14に記載の半導体装置。
- 前記第2の層間絶縁膜の一部は、前記第2の金属領域と前記第1の金属領域との間に挟まれる、請求項14に記載の半導体装置。
- 前記第1の絶縁層は複数の第1の金属層を含み、前記複数の第1の金属層は、平面視において互いに同一の形状となりつつ完全に重なり合うように配置され、
前記第2の絶縁層は複数の第2の金属層を含み、前記複数の第2の金属層も、平面視において互いに同一の形状となりつつ完全に重なり合うように配置されている、請求項14に記載の半導体装置。 - 前記第1および第2の金属層の各々は、平面視において4つの辺を有する、請求項14に記載の半導体装置。
- 前記第1および第2の金属領域の各々は平面視において、1平方μm以上4平方μm以下の面積のパターンを有する、請求項14に記載の半導体装置。
- 前記列は平面視において、千鳥状に配置されるように互いに同じピッチずれている、請求項14に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013156299A JP5580458B2 (ja) | 2013-07-29 | 2013-07-29 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013156299A JP5580458B2 (ja) | 2013-07-29 | 2013-07-29 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008142872A Division JP5334459B2 (ja) | 2008-05-30 | 2008-05-30 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013225709A true JP2013225709A (ja) | 2013-10-31 |
JP5580458B2 JP5580458B2 (ja) | 2014-08-27 |
Family
ID=49595520
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013156299A Active JP5580458B2 (ja) | 2013-07-29 | 2013-07-29 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5580458B2 (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004153015A (ja) * | 2002-10-30 | 2004-05-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2006005288A (ja) * | 2004-06-21 | 2006-01-05 | Renesas Technology Corp | 半導体装置 |
JP2006041244A (ja) * | 2004-07-28 | 2006-02-09 | Nec Electronics Corp | 半導体装置 |
JP2007005536A (ja) * | 2005-06-23 | 2007-01-11 | Renesas Technology Corp | 半導体装置 |
JP2008066716A (ja) * | 2006-08-10 | 2008-03-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2008124070A (ja) * | 2006-11-08 | 2008-05-29 | Rohm Co Ltd | 半導体装置 |
-
2013
- 2013-07-29 JP JP2013156299A patent/JP5580458B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004153015A (ja) * | 2002-10-30 | 2004-05-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2006005288A (ja) * | 2004-06-21 | 2006-01-05 | Renesas Technology Corp | 半導体装置 |
JP2006041244A (ja) * | 2004-07-28 | 2006-02-09 | Nec Electronics Corp | 半導体装置 |
JP2007005536A (ja) * | 2005-06-23 | 2007-01-11 | Renesas Technology Corp | 半導体装置 |
JP2008066716A (ja) * | 2006-08-10 | 2008-03-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2008124070A (ja) * | 2006-11-08 | 2008-05-29 | Rohm Co Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP5580458B2 (ja) | 2014-08-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5334459B2 (ja) | 半導体装置およびその製造方法 | |
JP5175066B2 (ja) | 半導体装置 | |
JP4636839B2 (ja) | 電子デバイス | |
JP4401874B2 (ja) | 半導体装置 | |
JP5235378B2 (ja) | 半導体装置 | |
US7777304B2 (en) | Semiconductor device | |
US20080099884A1 (en) | Staggered guard ring structure | |
JP5173525B2 (ja) | 半導体ウエハ、半導体チップ、半導体装置、及び半導体装置の製造方法 | |
JP6234725B2 (ja) | 半導体ウェハー、半導体icチップ及びその製造方法 | |
JP2006210631A (ja) | 半導体装置 | |
JP2009123733A (ja) | 半導体装置及びその製造方法 | |
JP2005260059A (ja) | 半導体装置、半導体ウェハおよび半導体装置の製造方法 | |
JP5580458B2 (ja) | 半導体装置 | |
JP2006351878A (ja) | 半導体装置 | |
JP2009218504A (ja) | 半導体装置 | |
JP5483772B2 (ja) | 半導体装置 | |
JP5932079B2 (ja) | 半導体装置 | |
JP5504311B2 (ja) | 半導体装置およびその製造方法 | |
JP5801329B2 (ja) | 半導体装置 | |
JP2010004085A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130729 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140313 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140408 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140605 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140624 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140710 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5580458 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |