JP2013211427A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】絶縁樹脂層の改質領域の深さ方向のばらつきに基づく絶縁信頼性の低下等を抑制することによって、信頼性や生産性等を向上させた半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第1の配線層3を有する半導体基板2に設けられ、第1の配線層3の一部を露出させる開口部6を有する絶縁樹脂層5と、絶縁樹脂層5上に設けられた第2の配線層7とを具備する。第2の配線層7は無電解金属めっき膜からなる。絶縁樹脂層5は第1の樹脂層10と第2の樹脂層12との積層膜を備える。無電解金属めっき膜はめっき金属が絶縁樹脂層5内に侵入することにより生じるアンカー層14を有し、アンカー層14は第2の樹脂層11内のみに形成されている。
【選択図】図1
【解決手段】実施形態の半導体装置は、第1の配線層3を有する半導体基板2に設けられ、第1の配線層3の一部を露出させる開口部6を有する絶縁樹脂層5と、絶縁樹脂層5上に設けられた第2の配線層7とを具備する。第2の配線層7は無電解金属めっき膜からなる。絶縁樹脂層5は第1の樹脂層10と第2の樹脂層12との積層膜を備える。無電解金属めっき膜はめっき金属が絶縁樹脂層5内に侵入することにより生じるアンカー層14を有し、アンカー層14は第2の樹脂層11内のみに形成されている。
【選択図】図1
Description
本発明の実施形態は、半導体装置とその製造方法に関する。
半導体装置の小型化や低コスト化等を実現する上で、ウエハレベルでパッケージ構造を形成した半導体パッケージ(Wafer level Chip Scale Package:WCSP)が実用化されている。また、半導体装置の汎用性等を高める上で、半導体チップの表面保護膜(絶縁樹脂層)上に再配線層(Re−Distribution Layer:RDL)を形成することが行われている。WCSPやRDLにおいては、配線層の形成コストの低減等を図るために、絶縁樹脂層の表面を改質する前処理と無電解めっきとを組合せて配線層を形成する技術が提案されている。
絶縁樹脂層の表面を改質する前処理には、アルカリ水溶液やプラズマ等による処理が適用されている。絶縁樹脂層の改質部分に触媒金属を選択的に担持させることによって、絶縁樹脂層上に配線層となる無電解金属めっき膜が選択的に形成される。絶縁樹脂層の改質処理(前処理)では、無電解金属めっき膜の選択的な形成性や絶縁樹脂層と無電解金属めっき膜との密着性の向上等に有効であるものの、アルカリ水溶液やプラズマ等を使用することによる不具合の発生も懸念される。例えば、アルカリ水溶液やプラズマ等による改質処理は、絶縁樹脂層の改質領域の深さがばらつきやすく、これにより無電解金属めっき膜の侵入深さにもばらつきが生じやすい。無電解金属めっき膜の深さ方向のばらつきは、絶縁樹脂層の下側に位置する配線層等との間の絶縁信頼性を低下させる要因となる。
本発明が解決しようとする課題は、アルカリ水溶液やプラズマ等を使用した改質処理に伴う不具合、例えば絶縁樹脂層の改質領域の深さ方向のばらつき、またそれに基づく無電解金属めっき膜の侵入深さのばらつきに基づく絶縁信頼性の低下等を抑制することによって、信頼性や生産性等を向上させた半導体装置とその製造方法を提供することにある。
実施形態の半導体装置は、半導体基板と、半導体基板上に設けられた第1の配線層と、第1の配線層を覆うように形成された第1の樹脂層と、第1の樹脂層上に形成された第2の樹脂層との積層膜を備え、第1の配線層の一部を露出させる開口部を有する絶縁樹脂層と、第1の配線層の開口部内に露出された部分と電気的に接続させつつ、絶縁樹脂層上に設けられた、無電解金属めっき膜からなる第2の配線層とを具備する。無電解金属めっき膜は、めっき金属が絶縁樹脂層内に侵入することにより生じるアンカー層を有し、アンカー層は前記第2の樹脂層内のみに形成されている。
以下、実施形態の半導体装置について、図面を参照して説明する。
(第1の実施形態)
図1は第1の実施形態による半導体装置を示している。図1に示す半導体装置1は、シリコン(Si)基板等の半導体基板2を具備している。半導体基板2は図示を省略した素子領域を有している。半導体基板2の素子領域には、トランジスタ等の素子構造体やCu配線等が形成されている。半導体基板2上には、第1の配線層としてAl配線層3が形成されている。Al配線層3は素子領域のCu配線と電気的に接続された外部接続端子3aとAl配線3bとを有している。Al配線3bとしては、テストパッド等が挙げられる。
図1は第1の実施形態による半導体装置を示している。図1に示す半導体装置1は、シリコン(Si)基板等の半導体基板2を具備している。半導体基板2は図示を省略した素子領域を有している。半導体基板2の素子領域には、トランジスタ等の素子構造体やCu配線等が形成されている。半導体基板2上には、第1の配線層としてAl配線層3が形成されている。Al配線層3は素子領域のCu配線と電気的に接続された外部接続端子3aとAl配線3bとを有している。Al配線3bとしては、テストパッド等が挙げられる。
半導体基板2上には、酸化珪素や窒化珪素膜の無機絶縁物からなるパッシベーション膜4が形成されている。パッシベーション膜4は、外部接続端子3aやAl配線3bを露出させるように形成されている。さらに、パッシベーション膜4上には第1の絶縁樹脂層5が形成されている。第1の絶縁樹脂層5は、外部接続端子3aの表面を露出させる第1の開口部6を有している。第1の絶縁樹脂層5上には、第2の配線層として再配線層7が外部接続端子3aの第1の開口部6内に露出された部分と電気的に接続するように形成されている。再配線層7は、表面保護膜としての第2の絶縁樹脂層8で覆われている。第2の絶縁樹脂層8は、再配線層7の一部を露出させる第2の開口部9を有している。
再配線層7の形成には、第1の絶縁樹脂層5の表面を改質する前処理と無電解めっきとの組合せが適用される。第1の絶縁樹脂層5および再配線層7の具体的な構成と第1の絶縁樹脂層5の改質処理および無電解めっきの組合せによる再配線層7の形成工程について、図2および図3に示す半導体装置1の製造工程を参照して説明する。図2(a)に示すように、Al配線層3やパッシベーション膜4を有する半導体基板2を用意する。半導体基板2上にAl配線層3やパッシベーション膜4を覆う第1の絶縁樹脂層5を形成した後(図2(b))、第1の絶縁樹脂層5に開口部6を形成する(図2(c))。
再配線層7を無電解めっき法で形成するにあたって、まず第1の絶縁樹脂層5の表面を改質する処理を実施する。絶縁樹脂層5の改質工程は、後に詳述するようにアルカリ水溶液やプラズマ等を使用して実施される。この際、アルカリ水溶液やプラズマ等による絶縁樹脂層5の表面改質層は、その深さ(厚さ)にばらつきが生じやすく、これにより無電解金属めっき膜の侵入深さにもばらつきが生じやすくなる。そこで、この実施形態ではアルカリ水溶液やプラズマ等を用いた改質工程で形成される表面改質層の厚さが異なる2種類の絶縁樹脂、言い換えると改質工程における表面改質層の形成されやすさが異なる2種類の絶縁樹脂で第1の絶縁樹脂層5を形成している。
第1の絶縁樹脂層5は、Al配線層3やパッシベーション膜4を覆うように半導体基板2上に形成され、表面改質層が生じにくい第1の樹脂層10と、第1の樹脂層10上に形成され、表面改質層が生じやすい第2の樹脂層11とを有している。第1の樹脂層10には、改質工程の処理条件下で形成される表面改質層の厚さが1nm未満の絶縁樹脂を使用することが好ましい。第2の樹脂層11には、改質工程の処理条件下で形成される表面改質層の厚さが5nm以上の絶縁樹脂を使用することが好ましい。
改質処理条件下で形成される表面改質層の厚さが1nm未満の絶縁樹脂、すなわち表面改質層が実質的に形成されない絶縁樹脂を用いた第1の樹脂層10でAl配線3bを覆うことによって、Al配線3bと再配線層7との絶縁信頼性を維持することができる。また、改質処理条件下で形成される表面改質層の厚さが5nm以上の絶縁樹脂を用いた第2の樹脂層11を第1の樹脂層10上に形成することによって、絶縁樹脂層5と再配線層7との密着性を高めることができる。第2の樹脂層11に形成される表面改質層の厚さは10nm以上であることがより好ましい。表面改質層の厚さの上限は特に限定されるものではないが、実用的には1μm以下が好ましい。
表1に樹脂による表面改質層の厚さおよび金属めっき膜の密着性の違いの一例を示す。樹脂層の改質処理は、Si基板上に形成した樹脂層を試料として用いて、水酸化カリウムを主成分とするアルカリ水溶液に浸漬して実施した。表面改質層の厚さは以下のようにして測定した。改質処理および無電解めっき後の試料の断面を電子顕微鏡により観察し、改質領域の樹脂層表面からの平均深さを表面改質層の厚さとして測定した。金属めっき膜の密着性は、改質処理を施した試料にPd触媒を付着させた後、無電解Niめっきを行って形成したNiめっき膜に対し、粘着テープを用いた剥離試験を実施して評価した。
表1に示すように、同一条件下で実施した改質処理において、樹脂1(フェノール系樹脂)では表面改質層が検出されていない(検出限界:厚さ1nm未満)のに対して、樹脂2(ポリイミド系樹脂)では厚さが8nmの表面改質層が検出されている。このような表面改質層の厚さの違いに基づいて、樹脂2上に形成されたNiめっき膜は良好な密着性を有しているのに対し、樹脂1上に形成されたNiめっき膜は密着性が不十分である。これらの観点から、樹脂1は第1の樹脂層10の形成材料として有効であり、樹脂2は第2の樹脂層11の形成材料として有効であることが分かる。
無電解めっき膜の密着性は、表面改質層(改質領域)に触媒金属が担持され、めっき金属が触媒金属と置換して表面改質層(改質領域)内に侵入してアンカー層が生じることにより向上する。従って、絶縁樹脂層に表面改質層を十分に形成することで、無電解めっき膜の密着性が向上する。樹脂2を用いた第2の樹脂層11には、改質処理工程で十分な表面改質層が形成されるため、そのような樹脂層11に無電解金属めっき処理を施すことによって、第2の樹脂層11に対して密着性に優れる無電解金属めっき膜が得られる。言い換えると、絶縁樹脂層5と再配線層7との密着性を高めることができる。
ここで、樹脂2のみで絶縁樹脂層5を形成した場合、再配線層7との密着性を高めることができるものの、Al配線3bと再配線層7との絶縁信頼性(層間絶縁の信頼性)が低下したり、さらにはAl配線3bと再配線層7との間でショート不良が発生するおそれがある。前述したように、表面改質層の深さ(厚さ)はばらつきやすく、これにより無電解金属めっき膜の侵入深さにもばらつきが生じやすい。このため、場所によってはAl配線3bと再配線層7とが近接もしくは接触するおそれがある。これが絶縁信頼性を低下させたり、さらにはショート不良を発生させる原因となる。
このような点に対して、前処理条件下で実質的な表面改質層が形成されない樹脂層1を用いた第1の樹脂層10でAl配線3bを覆うと共に、その上に樹脂2を用いた第2の樹脂層11を形成することによって、改質処理時における改質領域の進行を第1の樹脂層10で実質的に阻止することができる。改質処理条件下で形成される第1の樹脂層10の表面改質層の厚さが1nm未満の場合には、第1の樹脂層10の表面が改質されたとしても、改質領域が内部に進行することはない。従って、表面改質層は実質的に第2の樹脂層11のみに形成され、第1の樹脂層10は当初の状態が維持される。このため、無電解めっき処理によるアンカー層は実質的に第2の樹脂層11のみに形成され、当初の膜厚を有する第1の樹脂層10が層間絶縁層として維持される。
無電解金属めっき膜の侵入深さにばらつきが発生したとしても、無電解金属めっき膜のアンカー層とAl配線3bとの間には第1の樹脂層10が当初の膜厚で存在し、第1の樹脂層10が層間絶縁層として機能するため、Al配線3bと無電解金属めっき膜との絶縁信頼性を良好に維持することができる。一方、絶縁樹脂層5と無電解金属めっき膜との密着性は、表面改質層が形成されやすい第2の樹脂層11により高めることができる。従って、絶縁樹脂層5と無電解金属めっき膜からなる再配線層7との密着性の向上とAl配線3bと再配線層7との絶縁信頼性の維持とを両立させることが可能となる。
なお、第1の樹脂層10では実質的に改質領域が形成されないため、これのみで絶縁樹脂層5を形成した場合には、再配線層7の密着性が低下する。一方、第2の樹脂層11のみで絶縁樹脂層5を形成した場合には、上述したようにAl配線3bと再配線層7との層間絶縁性が低下するおそれがある。第2の樹脂層11のみからなる絶縁樹脂層5を厚く形成することで、絶縁信頼性を保つことができるものの、その場合には開口部6の形成性が低下する。絶縁樹脂層5には感光性樹脂が使用され、感光性樹脂にフォトリソグラフィ技術を適用して開口部6が形成される。この際に、絶縁樹脂層5が厚すぎると小さな開口径を有する開口部6を精度よく形成することができない。このため、再配線層7の微細化や高密度化、さらには半導体装置の小型化等が妨げられることになる。
第1の樹脂層10の形成材料は、表1に示したフェノール系樹脂層に限られるものではなく、ポリイミド系樹脂、ベンザオキサゾール(PBO)系樹脂、エポキシ系樹脂、シリコーン系樹脂等を用いることができる。第2の樹脂層11の形成材料は、表1に示したポリイミド系樹脂に限られるものではなく、PBO系樹脂、フェノール系樹脂、エポキシ系樹脂等を用いることができる。第2の樹脂層11を表面改質層が形成されやすいポリイミド系樹脂(例えば表1の樹脂2)で形成した場合であっても、例えば組成や置換基等に基づいて表面改質層が形成されにくいポリイミド系樹脂であれば、第1の樹脂層10の形成材料として使用することができる。ポリイミド系樹脂以外の樹脂も同様である。
第1の樹脂層10と第2の樹脂層11とは、表面改質層の形成されやすさが異なる異種の樹脂で形成することに限らず、表面改質層の形成されやすさが異なれば同種の樹脂で形成してもよい。すなわち、第1および第2の樹脂層10、11の形成材料には、改質工程の処理条件下で形成される表面改質層の厚さが1nm未満と5nm以上の同種の2種類の樹脂を適用することができる。第1および第2の樹脂層10、11の形成材料は、開口部6の形成工程を考慮して感光性樹脂であることが好ましく、また耐熱性や密着性等を考慮して熱硬化性樹脂であることが好ましい。
第1の樹脂層10の厚さは、Al配線3bと再配線層7との間の層間絶縁性を考慮すると3μm以上であることが好ましい。第2の樹脂層11の厚さは、改質領域およびそれに基づく無電解めっき法によるアンカー層の形成領域を確保する上で1μm以上であることが好ましい。ただし、第1の樹脂層10や第2の樹脂層11の厚さを厚くしすぎると、絶縁樹脂層5の厚さが厚くなることで、開口部6の形成性等が低下するおそれがある。このため、第1の樹脂層10の厚さは5μm以下であることが好ましく、第2の樹脂層11の厚さは5μm以下であることが好ましい。
第1および第2の樹脂層10、11の形成工程および開口部6の形成工程は、例えば以下のようにして実施することが好ましい。まず、第1の樹脂層10の形成材料となる感光性および熱硬化性を有する樹脂組成物を半導体基板2上に塗布して乾燥させる。次いで、第1の樹脂層10の形成材料の塗布層上に、第2の樹脂層11の形成材料となる感光性および熱硬化性を有する樹脂組成物を塗布して乾燥させる。これら樹脂組成物の塗布層の積層膜にフォトリソグラフィ法で開口部6を形成する。次に、各樹脂組成物の熱硬化温度以上の温度でキュア処理して、樹脂組成物の塗布層の積層膜を一括して熱硬化させる。このようにして、第1の樹脂層10と第2の樹脂層11との積層膜からなり、外部接続端子3aを露出させる開口部6を有する第1の絶縁樹脂層5が形成される(図2(c))。
上述したように、第1の樹脂層10の形成材料と第2の樹脂層11の形成材料とを一括して露光することで、位置合せのずれは1層分のみ考慮すればよいため、微細なパターンを有する開口部6を精度よく形成することができる。さらに、第1の樹脂層10の厚さを例えば1μm、第2の樹脂層11の厚さを例えば3μmとしたとき、フォトリソグラフィ法で形成することが可能な開口部6の最小径は2μm程度であり、開口部6のアスペクト比は2程度となる。このような開口部6は特殊な材料や装置を使用することなく、通常の露光現像プロセスで形成することができる。従って、製造工数や製造コストを増加させることなく、再配線層7の微細化や高密度化を実現することが可能となる。
次に、図3(a)に示すように、第2の樹脂層11の表面を再配線層7の配線パターンに応じて選択的に改質処理し、第2の樹脂層11内に改質領域12を形成する。第2の樹脂層11の改質処理は、例えば無機アルカリ水溶液や有機アルカリ水溶液を用いたアルカリ処理、ArプラズマやO2プラズマを用いたプラズマ処理、紫外線照射処理、コロナ処理等により実施する。改質処理のパターニング方法としては、例えば印刷法やインクジェット法でアルカリ水溶液を選択的に塗布する方法、第2の樹脂層11上にマスクパターンを形成した後にプラズマ処理等を実施する方法が挙げられる。
前述したように、改質領域12は深さ方向にばらつきが生じやすいものの、第1の樹脂層10は改質領域が実質的に形成されない絶縁樹脂で形成されているため、改質領域12は第1の樹脂層10内のみに形成される。次いで、改質処理後の第2の樹脂層11の表面に触媒金属の溶液や分散液等を塗布する。触媒金属は改質領域12に選択的に付着するため、配線パターンに応じた触媒金属の付着領域を得ることができる。この際、開口部6の周囲に無電解金属めっき膜の厚さ以下の範囲で改質領域12および触媒金属の付着領域を形成することで、無電解めっき時に金属めっき膜の厚さと同等の範囲で横方向に広がるため、外部接続端子3aと金属めっき膜との電気的導通を良好に得ることができる。また、外部接続端子3a上にまで触媒金属を付着させてもよい。
次に、改質領域12およびそれと同範囲の触媒金属の付着領域を有する第2の樹脂層11に無電解めっき処理を施して、第2の配線層7として無電解金属めっき膜を形成する。無電解金属めっき膜の形成例について以下に述べる。まず、第2の樹脂層11の改質領域12にPd触媒を付着させる。次いで、図3(b)に示すように、Pd触媒を付着させた第2の樹脂層11に無電解Niめっき処理を施して、第2の樹脂層11上に無電解Niめっき膜13を形成する。この際、めっき金属(Ni)は触媒金属が存在する改質領域12内に侵入してアンカー層(絶縁樹脂とめっき金属との混合層)14を生じさせる。このようなアンカー層14を生じさせることによって、無電解Niめっき膜13と第2の樹脂層11との密着性を高めことができる。
無電解Niめっき膜13は、例えば0.1〜10μm程度の厚さで形成する。第2の樹脂層11を構成する絶縁樹脂とめっき金属(Ni)との混合層であるアンカー層14は、改質領域12の深さに応じた厚さを有する。従って、第2の樹脂層11に改質処理条件下で形成される表面改質層の厚さが5nm以上の絶縁樹脂を用いることによって、第2の樹脂層11の表面からの深さが5nm以上のアンカー層14が得られる。次いで、無電解Niめっき膜13上に選択的にPd触媒等を付着させた後、無電解Cuめっき処理を施して、無電解Niめっき膜13上に無電解Cuめっき膜15を形成する(図3(c))。
図4に示すように、外部接続端子3aと再配線層7との電気的な接続性を高めるために、予め開口部6内に第1の無電解Niめっき膜16を形成しておいてもよい。第2の無電解Niめっき膜17は、第1の無電解Niめっき膜16上を含めて、第2の樹脂層11の改質領域12に基づく触媒金属の付着領域に応じて形成される。第1の無電解Niめっき膜16は、第2の樹脂層11に改質処理を施す前に、外部接続端子3a上にPd触媒等を選択的に付着させたり、Zn粒子を形成するジンケート処理を行った後、無電解Niめっき処理を施すことにより形成される。第2の樹脂層11に改質処理を施す前に、外部接続端子3a上に第1の無電解Niめっき膜16を形成しておくことで、改質処理および無電解Niめっき処理による外部接続端子3aの溶解等を防ぐことができる。
第1の無電解Niめっき膜16は、図5に示すように、絶縁樹脂層5(第2の樹脂層10)の開口部6の周辺部分を覆いつつ、開口部6内に形成されていてもよい。これによって、第2の樹脂層10の開口部6の周辺部分は、第2の樹脂層11に改質処理を施す前に第1の無電解Niめっき膜16で覆われるため、第2の樹脂層11の改質領域は開口部6の周辺部分を除く部分に形成されることになる。このような形状を有する第1の無電解Niめっき膜16を適用することによって、第3の実施形態で詳述するように、第2の無電解Niめっき膜17の信頼性等を向上させることが可能となる。
図1および図3(c)はアンカー層14を有する無電解Niめっき膜13と無電解Cuめっき膜15との積層膜からなる再配線層7を示している。再配線層7の構成は、これに限られるものではない。再配線層7上に半田バンプを形成したり、また金属ワイヤを接続する際に、再配線層7の最表面層はAu膜が好ましいことがある。このような場合には、無電解Cuめっき膜15上に無電解Auめっき膜が形成される。さらに、再配線層7を形成する無電解金属めっき膜は、Ni/Cu積層膜やNi/Cu/Au積層膜に限られるものではなく、場合によってはCuの単独膜やNi/Au積層膜であってもよいし、またこれら以外の無電解めっきが可能な金属の単独膜や積層膜であってもよい。
前述したように、無電解Niめっき膜13のアンカー層14は、実質的に第2の樹脂層11内のみに形成される。従って、アンカー層14の形成深さ(めっき金属の侵入深さ)にばらつきが発生したとしても、無電解Niめっき膜13とAl配線3bとの間には第1の樹脂層10が当初の膜厚で存在し、第1の樹脂層10が層間絶縁層として機能する。このため、Al配線3bと再配線層7との絶縁信頼性を維持することができる。一方、絶縁樹脂層5と無電解Niめっき膜13との密着性は、表面改質層が形成されやすい第2の樹脂層11により高めることができる。従って、絶縁樹脂層5と再配線層7との密着性の向上とAl配線3bと再配線層7との絶縁信頼性の維持とを両立させることが可能となる。
再配線層7の第2の開口部9内に露出された部分には、図6に示すように外部端子として半田バンプ18が形成されたり、あるいは図7に示すように金属ワイヤ19が接続される。再配線層7は半田バンプ18の形成位置や金属ワイヤ19の接続位置を外部接続端子3aの形成位置から再配置するときに使用される。このような再配線層7を適用することによって、半導体装置1の汎用性等を高めることができる。例えば、他の半導体装置や外部配線等とワイヤ接続やフリッチチップ(FC)接続する際に、接続位置を任意に設定することができるため、半導体装置1の接続構造の汎用性を高めることが可能となる。
(第2の実施形態)
次に、第2の実施形態による半導体装置について、図8および図9を参照して説明する。図8は第2の実施形態による半導体装置を示している。なお、図8および図9に示す第2の実施形態において、第1の実施形態と同一部分については同一符号を付し、重複する説明の一部を省略する。図8に示す半導体装置21は、2層構造の再配線層を有することを除いて、第1の実施形態の半導体装置1と同様な構成を有している。
次に、第2の実施形態による半導体装置について、図8および図9を参照して説明する。図8は第2の実施形態による半導体装置を示している。なお、図8および図9に示す第2の実施形態において、第1の実施形態と同一部分については同一符号を付し、重複する説明の一部を省略する。図8に示す半導体装置21は、2層構造の再配線層を有することを除いて、第1の実施形態の半導体装置1と同様な構成を有している。
図8に示す半導体装置21は、Al配線層3やパッシベーション膜4を覆う第1の絶縁樹脂層5と、第1の絶縁樹脂層5上に設けられた第1の再配線層22と、第1の再配線層22を覆う第2の絶縁樹脂層23と、第2の絶縁樹脂層23上に設けられた第2の再配線層24と、第2の再配線層24を覆う表面保護膜としての第3の絶縁樹脂層25とを有している。第1の絶縁樹脂層5は、外部接続端子3aの表面を露出させる第1の開口部6を有している。第2の絶縁樹脂層23は、第1の再配線層22の一部の表面を露出させる第2の開口部26を有している。第3の絶縁樹脂層25は、第2の再配線層24の一部の表面を露出させる第3の開口部27を有している。
第1の再配線層22は、外部接続端子3aの第1の開口部6内に露出された部分と電気的に接続されている。第2の再配線層24は、第1の再配線層22の第2の開口部26内に露出された部分と電気的に接続されている。半導体装置21は第1の再配線層22と第2の再配線層24とを有する2層構造の再配線層を備えている。第1および第2の再配線層22、24の形成には、第1の実施形態と同様に、絶縁樹脂層の改質処理と無電解めっきとの組合せが適用される。第1の絶縁樹脂層5は第1の樹脂層10Aと第2の樹脂層11Aとの積層膜を有し、同様に第2の絶縁樹脂層23は第1の樹脂層10Bと第2の樹脂層11Bとの積層膜を有している。第1および第2の樹脂層10A、10B、11A、11Bの形成材料や厚さ等は、第1の実施形態に詳述した通りである。
第1の再配線層22は、第1の実施形態と同様に、アンカー層14Aを有する無電解Niめっき膜13Aと無電解Cuめっき膜15との積層膜を有している。アンカー層14Aの形成領域となる第1の絶縁樹脂層5の改質領域は、実質的に第2の樹脂層11A内のみに設けられている。第2の再配線層24は、第1の再配線層22と同様に、アンカー層14Bを有する無電解Niめっき膜13Bと無電解Cuめっき膜15Bとの積層膜を有している。アンカー層14Bの形成領域となる第2の絶縁樹脂層23の改質領域は、実質的に第2の樹脂層11B内のみに形成されている。
このように、表面改質層の形成されやすさが異なる第1の樹脂層10と第2の樹脂層11との積層膜は、第1の再配線層22の形成工程に限らず、第2の再配線層24形成工程にも適用可能である。そして、アンカー層14Bおよびその形成領域となる絶縁樹脂層23の改質領域を、実質的に第2の樹脂層11B内のみに設けることによって、第1の再配線層22と第2の再配線層24との間に存在する第1の樹脂層10Bを良好に層間絶縁層として機能させることができる。一方、第2の絶縁樹脂層23と第2の再配線層24との密着性は、表面改質層が形成されやすい第2の樹脂層11Bにより高めることができる。従って、絶縁樹脂層23と再配線層24との密着性の向上と再配線層22、24間の絶縁信頼性の維持とを両立させることが可能となる。
2層構造を有する再配線層を形成する第1および第2の再配線層22、24においても、図9に示すように、開口部6、26内に予め第1の無電解Niめっき膜16A、16Bを形成しておいてもよい。図9に示す半導体装置21において、第1の再配線層22は開口部6内に形成された第1の無電解Niめっき膜16Aとアンカー層14Aを有する第2無電解Niめっき膜17Aと無電解Cuめっき膜15Aとを有する。同様に、第2の再配線層24は開口部26内に形成された第1の無電解Niめっき膜16Bとアンカー層14Bを有する第2無電解Niめっき膜17Bと無電解Cuめっき膜15Bとを有する。
(第3の実施形態)
次に、第3の実施形態による半導体装置について、図10ないし図14を参照して説明する。図10は第3の実施形態による半導体装置を示している。なお、図10に示す第3の実施形態において、第1および第2の実施形態と同一部分については同一符号を付し、重複する説明の一部を省略する。図10に示す半導体装置31は、第1の配線層としてAl配線層3を有する半導体基板2を備えている。Al配線層3は、図示を省略した半導体基板2の素子領域のCu配線と電気的に接続された外部接続端子3aを有している。
次に、第3の実施形態による半導体装置について、図10ないし図14を参照して説明する。図10は第3の実施形態による半導体装置を示している。なお、図10に示す第3の実施形態において、第1および第2の実施形態と同一部分については同一符号を付し、重複する説明の一部を省略する。図10に示す半導体装置31は、第1の配線層としてAl配線層3を有する半導体基板2を備えている。Al配線層3は、図示を省略した半導体基板2の素子領域のCu配線と電気的に接続された外部接続端子3aを有している。
半導体基板2上には、外部接続端子3aを露出させるようにパッシベーション膜4が形成されている。パッシベーション膜4上には、第1の絶縁樹脂層5が形成されている。第1の絶縁樹脂層5は、外部接続端子3aの表面を露出させる第1の開口部6を有している。第1の絶縁樹脂層5上には、第2の配線層として再配線層7が外部接続端子3aの第1の開口部6内に露出された部分と電気的に接続するように形成されている。再配線層7は、表面保護膜としての第2の絶縁樹脂層8で覆われている。第2の絶縁樹脂層8は、再配線層7の一部を露出させる第2の開口部9を有している。
再配線層7の形成には、第1の実施形態と同様に、第1の絶縁樹脂層5の改質処理と無電解めっきとの組合せが適用される。再配線層7の具体的な構成と第1の絶縁樹脂層5の改質処理および無電解めっきの組合せによる再配線層7の形成工程について、図11および図12に示す半導体装置31の製造工程を参照して説明する。外部接続端子3aやパッシベーション膜4を有する半導体基板2上に、第1の絶縁樹脂層5を形成した後(図11(a))、第1の絶縁樹脂層5にフォトリソグラフィ法を適用して開口部6を形成する(図11(b))。第1の絶縁樹脂層5は、開口部6の形成性を考慮して感光性樹脂で形成することが好ましく、また耐熱性を考慮して熱硬化性樹脂で形成することが好ましい。
再配線層7を無電解めっき法で形成するにあたって、まず絶縁樹脂層5の表面を改質処理する。絶縁樹脂層5の改質工程は、第1の実施形態と同様に、無機アルカリ水溶液や有機アルカリ水溶液を用いたアルカリ処理、ArプラズマやO2プラズマを用いたプラズマ処理、紫外線照射処理、コロナ処理等により実施される。絶縁樹脂層5には、選択した改質工程に応じて適度な表面改質層が形成される絶縁樹脂を適用することが好ましい。このような絶縁樹脂としては、例えばポリイミド系樹脂、PBO系樹脂、フェノール系樹脂、エポキシ系樹脂等を挙げることができる。
絶縁樹脂層5の表面をアルカリ水溶液やプラズマ等で改質処理する際に、外部接続端子3aの表面が開口部6a内に露出していると、Alからなる外部接続端子3aの表面がアルカリ水溶液で溶解したり、またプラズマ等でエッチングされるおそれがある。そこで、第3の実施形態の半導体装置31においては、図11(c)に示すように、予め開口部6内に第1の無電解めっき膜32を形成している。第1の無電解めっき膜32で開口部6内に露出する外部接続端子3aを予め覆っておくことによって、絶縁樹脂層5の改質工程における外部接続端子3aの溶解やエッチング等を防ぐことができる。
第1の無電解めっき膜32は、絶縁樹脂層5の開口部6内に充填されている。さらに、第1の無電解めっき膜32は絶縁樹脂層5の開口部6の周辺部分を覆う形状を有することが好ましい。絶縁樹脂層5の開口部6の周辺部分は、絶縁樹脂層5に改質処理を施す前に、第1の無電解めっき膜33で覆われている。従って、改質領域は絶縁樹脂層5の開口部6の周辺部分には形成されない。このような第1の無電解めっき膜32は、開口部6内に無電解めっき処理を施す際に、めっき厚さを絶縁樹脂層5の開口部6の深さ以上に設定することで、めっき金属で開口部6の周辺部分まで覆うことができる。
第1の無電解めっき膜32の形成例について以下に述べる。まず、開口部6内に露出する外部接続端子3a上にZn粒子を形成するジンケート処理を行う。次いで、無電解Niめっき処理を施して、開口部6内に第1の無電解めっき膜32として第1のNiめっき膜を形成する。第1のNiめっき膜(32)はZn上に選択的に形成され、さらにめっき条件等に応じて絶縁樹脂層5の開口部6の周辺部分まで覆うように形成される。
次に、図12(a)に示すように、絶縁樹脂層5の表面を再配線層7の配線パターンに応じて選択的に改質処理し、絶縁樹脂層5内に改質領域12を形成する。改質処理のパターニング方法としては、例えば印刷法やインクジェット法でアルカリ水溶液を選択的に塗布する方法、絶縁樹脂層5上にマスクパターンを形成した後にプラズマ処理等を実施する方法が挙げられる。次いで、改質処理後の絶縁樹脂層5の表面に触媒金属の溶液や分散液等を塗布する。触媒金属は改質領域12に選択的に付着するため、配線パターンに応じた触媒金属の付着領域を得ることができる。
次いで、改質領域12およびそれと同範囲の触媒金属の付着領域を有する絶縁樹脂層5に無電解めっき処理を施して、第2および第3の無電解めっき膜33、34を形成する。第2および第3の無電解めっき膜33、34の形成例について以下に述べる。まず、絶縁樹脂層5の改質領域12にPd触媒を付着させる。次いで、図12(b)に示すように、Pd触媒を付着させた絶縁樹脂層5に無電解Niめっき処理を施して、絶縁樹脂層5上に第2の無電解めっき膜33として第2のNiめっき膜を形成する。第2のNiめっき膜(33)は、例えば0.1〜10μm程度の厚さで形成する。
この際、めっき金属(Ni)は第1のNiめっき膜(32)上および改質領域(触媒金属の付着領域)12上で成長するため、第1のNiめっき膜(32)と電気的に接続された第2のNiめっき膜(33)を得ることができる。さらに、第2のNiめっき膜(33)を形成する際に、めっき金属(Ni)は触媒金属が存在する改質領域12内に侵入してアンカー層(絶縁樹脂とめっき金属との混合層)35を生じさせる。従って、第2のNiめっき膜(33)と絶縁樹脂層5の密着性を高めることができる。アンカー層35の厚さは5nm以上1000nm以下の範囲であることが好ましい。アンカー層35の厚さが5nm未満であると再配線層7の密着性が低下し、1000nmを超えると絶縁樹脂層5へのダメージが大きくなるおそれがある。
次いで、第2のNiめっき膜(33)上に選択的にPd触媒等を付着させた後に無電解Cuめっき処理を施して、第2のNiめっき膜(33)上に第3の無電解めっき膜34としてCuめっき膜を形成する(図12(c))。Cuめっき膜(34)は、例えば1〜30μm程度の厚さで形成する。再配線層7は無電解Cuめっき膜(34)上に形成された無電解Auめっき膜等を有していてもよい。さらに、再配線層7を形成する無電解金属めっき膜は、Ni/Cu積層膜やNi/Cu/Au積層膜に限られるものではなく、場合によってはCuの単独膜やNi/Au積層膜であってもよいし、またこれら以外の無電解めっきが可能な金属の単独膜や積層膜であってもよい。
第3の実施形態の半導体装置31においては、絶縁樹脂層5の改質工程の前に開口部6内に第1の無電解めっき膜32を形成しているため、外部接続端子3aの溶解やエッチング等を防ぐことができると共に、外部接続端子3aと再配線層7との電気的導通性を高めることができる。さらに、第1の無電解めっき膜32は、絶縁樹脂層5の開口部6の周辺部分まで覆う形状を有しているため、第2の無電解めっき膜33の信頼性等を向上させることができる。すなわち、開口部6の周辺部分にはアンカー層(絶縁樹脂とめっき金属との混合層)35が形成されないため、第2および第3の無電解めっき膜33、34の応力が開口部6の周辺部分で緩和されて信頼性が向上する。
また、第2の無電解めっき膜33のアンカー層35が開口部6の周辺部分に形成されていないため、半導体装置31に反り等が生じた場合においても、再配線層7へのダメージを抑制することができる。さらに、絶縁樹脂層5の開口部6の周辺部分を第1の無電解めっき膜32で覆うことで、絶縁樹脂層5の改質工程におけるパターニングがしやすくなる。なお、外部接続端子3aの溶解やエッチング等の防止効果と外部接続端子3aと再配線層7との電気的導通性の向上効果のみを得るだけであれば、図13に示すように、第1の無電解めっき膜32は開口部6内のみに充填された形状を有していてもよい。
再配線層7の第2の開口部9内に露出された部分には、図14に示すように外部端子として半田バンプ18が形成されたり、あるいは第1の実施形態で説明したように金属ワイヤが接続される。再配線層7は半田バンプ18の形成位置や金属ワイヤの接続位置を外部接続端子3aの形成位置から再配置するときに使用される。このような再配線層7を適用することによって、半導体装置1の汎用性等を高めることができる。例えば、他の半導体装置や外部配線等とワイヤ接続やFC接続する際に、接続位置を任意に設定することができるため、半導体装置1の接続構造の汎用性を高めることが可能となる。
(第4の実施形態)
図15は第1ないし第3の実施形態による半導体装置1、21、31を適用したメモリカードを示している。図15に示すメモリカード41は、端子部材と配線部材と素子搭載部材とを兼ねる回路部材としてリードフレーム42を具備している。リードフレーム42は、複数の外部接続端子43と、少なくとも一部が外部接続端子43に接続された複数のリードを有するリード部44と、リード部44に設けられたチップ部品搭載部45と、半導体チップ搭載部46とを備えている。チップ部品搭載部45には、チップ部品(受動部品)47が搭載されている。リードフレーム42は、封止樹脂層48で封止されている。
図15は第1ないし第3の実施形態による半導体装置1、21、31を適用したメモリカードを示している。図15に示すメモリカード41は、端子部材と配線部材と素子搭載部材とを兼ねる回路部材としてリードフレーム42を具備している。リードフレーム42は、複数の外部接続端子43と、少なくとも一部が外部接続端子43に接続された複数のリードを有するリード部44と、リード部44に設けられたチップ部品搭載部45と、半導体チップ搭載部46とを備えている。チップ部品搭載部45には、チップ部品(受動部品)47が搭載されている。リードフレーム42は、封止樹脂層48で封止されている。
半導体チップ搭載部46上には、コントローラチップ49とNAND型フラッシュメモリのようなメモリチップ50が配置されている。メモリチップ50には、第1ないし第3の実施形態による半導体装置1、21、31が適用されている。コントローラチップ49は、外部接続端子43とメモリチップ50との間に配置されている。コントローラチップ49は、リード部44と金属ワイヤ51を介して電気的に接続されており、さらにメモリチップ50と金属ワイヤ52を介して電気的に接続されている。コントローラチップ49とメモリチップ50の電極パッドの配列や種類等によっては、メモリチップ50の電極パッドを再配置する必要が生じる。
そのような場合において、第1ないし第3の実施形態による半導体装置1、21、31が有効である。すなわち、メモリチップ50の電極パッド53(3a)は、再配線層54(7)で所望の位置に再配置されている。再配線層54(7)の端部には、金属ワイヤのボンディング部となる接続部55(再配線層7の開口部9内に露出された部分)が形成されている。メモリチップ50の接続パッド55は、金属ワイヤ52を介してコントローラチップ49の電極パッドと電気的に接続されている。このように、再配線層7を利用することによって、半導体装置1、21、31(図15のメモリチップ50)と他の半導体装置(図15ではコントローラチップ49)等との接続性を高めることができる。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1,21,31…半導体装置、2…半導体基板、3…Al配線層、3a…外部接続端子、3b…Al配線、4…パッシベーション膜、5,8,23,25…絶縁樹脂層、6,9,26,27…開口部、7…再配線層、10,10A,10B…第1の樹脂層、11,11A,11B…第2の樹脂層、12…改質領域、13,13A,13B…無電解Niめっき膜、14,14A,14B,35…アンカー層、15,15A,15B…無電解Cuめっき膜、16…第1の無電解Niめっき膜、17…第2の無電解Niめっき膜、22…第1の再配線層、23…第2の再配線層、32…第1の無電解めっき膜、33…第2の無電解めっき膜、34…第3の無電解めっき膜。
Claims (5)
- 半導体基板と、
前記半導体基板上に設けられた第1の配線層と、
前記第1の配線層を覆うように形成された第1の樹脂層と、前記第1の樹脂層上に形成された第2の樹脂層との積層膜を備え、前記第1の配線層の一部を露出させる開口部を有する絶縁樹脂層と、
前記第1の配線層の前記開口部内に露出された部分と電気的に接続させつつ、前記絶縁樹脂層上に設けられた、無電解金属めっき膜からなる第2の配線層とを具備し、
前記無電解金属めっき膜は、前記絶縁樹脂層の前記開口部の周辺部分を覆いつつ、前記開口部内に設けられた第1のめっき膜と、前記絶縁樹脂層上に設けられ、前記第1のめっき膜と電気的に接続された第2のめっき膜とを備え、
前記第2のめっき膜は、前記絶縁樹脂層の前記第1のめっき膜に覆われた前記開口部の周辺部分を除く部分にめっき金属が侵入することにより生じるアンカー層を有し、前記アンカー層は実質的に前記第2の樹脂層内のみに形成されていることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に設けられた第1の配線層と、
前記第1の配線層を覆うように形成された第1の樹脂層と、前記第1の樹脂層上に形成された第2の樹脂層との積層膜を備え、前記第1の配線層の一部を露出させる開口部を有する絶縁樹脂層と、
前記第1の配線層の前記開口部内に露出された部分と電気的に接続させつつ、前記絶縁樹脂層上に設けられた、無電解金属めっき膜からなる第2の配線層とを具備し、
前記無電解金属めっき膜は、めっき金属が前記絶縁樹脂層内に侵入することにより生じるアンカー層を有し、前記アンカー層は実質的に前記第2の樹脂層内のみに形成されていることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に設けられた第1の配線層と、
前記第1の配線層を覆うように形成され、前記第1の配線層の一部を露出させる開口部を有する絶縁樹脂層と、
前記第1の配線層の前記開口部内に露出された部分と電気的に接続させつつ、前記絶縁樹脂層上に設けられた、無電解金属めっき膜からなる第2の配線層とを具備し、
前記無電解金属めっき膜は、前記絶縁樹脂層の前記開口部の周辺部分を覆いつつ、前記開口部内に設けられた第1のめっき膜と、前記絶縁樹脂層上に設けられ、前記第1のめっき膜と電気的に接続された第2のめっき膜とを備え、
前記第2のめっき膜は、前記絶縁樹脂層の前記第1のめっき膜に覆われた前記開口部の周辺部分を除く部分にめっき金属が侵入することにより生じるアンカー層を有することを特徴とする半導体装置。 - 第1の配線層を有する半導体基板上に、前記第1の配線層を覆う第1の樹脂層と第2の樹脂層との積層膜を備える絶縁樹脂層を形成する工程と、
前記絶縁樹脂層に前記第1の配線層の一部を露出させる開口部を形成する工程と、
前記絶縁樹脂層の表面を所望の配線パターンに応じて選択的に改質処理し、実質的に前記絶縁樹脂層の前記第1の樹脂層内のみに改質領域を形成する工程と、
前記絶縁樹脂層の前記改質領域に触媒金属を選択的に付着させる工程と、
前記触媒金属を付着させた領域を有する前記絶縁樹脂層に無電解金属めっき処理を施し、前記改質領域にめっき金属が侵入することにより生じるアンカー層を有する無電解金属めっき膜を、第2の配線層として第1の配線層の前記開口部内に露出された部分と電気的に接続させつつ形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 第1の配線層を有する半導体基板上に、前記第1の配線層を覆う絶縁樹脂層を形成する工程と、
前記絶縁樹脂層に前記第1の配線層の一部を露出させる開口部を形成する工程と、
前記第1の配線層の前記開口部内に露出された部分に触媒金属を選択的に付着させる工程と、
前記第1の配線層の前記触媒金属を付着させた部分に無電解金属めっき処理を施し、前記絶縁樹脂層の前記開口部の周辺部分を覆いつつ、前記開口部内に第2の配線層の一部として第1のめっき膜を形成する工程と、
前記絶縁樹脂層の表面を所望の配線パターンに応じて選択的に改質処理し、前記第1のめっき膜に覆われた前記絶縁樹脂層の前記開口部の周辺部分を除いて、前記絶縁樹脂層内に改質領域を形成する工程と、
前記絶縁樹脂層の前記改質領域に触媒金属を選択的に付着させる工程と、
前記触媒金属を付着させた領域を有する前記絶縁樹脂層に無電解金属めっき処理を施し、前記改質領域にめっき金属が侵入することにより生じるアンカー層を有する第2のめっき膜を、前記第2の配線層として前記第1のめっき膜と電気的に接続させつつ形成する工程と
を具備することを特徴とする半導体装置の製造方法。
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ID=49529016
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