JP2013175708A - 半導体装置 - Google Patents
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Abstract
【解決手段】酸化物半導体をチャネル領域に具備するトランジスタのチャネル長を、シリコンをチャネル領域に具備するトランジスタのチャネル長より大きくし、チャネル長が同じ場合よりも閾値電圧のマイナス側へのシフトを抑制する構成とする。具体的には、シリコンをチャネル領域に具備するトランジスタのチャネル長をLs、酸化物半導体をチャネル領域に具備するトランジスタのチャネル長をLoとすると、Ls/Lo比を1/200以上1/6以下とする。
【選択図】図1
Description
半導体装置は、シリコンをチャネル領域に具備するトランジスタで構成されるフリップフロップと、酸化物半導体をチャネル領域に具備するトランジスタで構成される不揮発性の記憶部とを一組として不揮発性フリップフロップを構成している。当該不揮発性フリップフロップを単数または複数設けることで1ビットまたは複数ビットのデータを記憶することができる。本実施の形態では、まずは、nビット(nは自然数)のデータを保持する半導体装置として説明を行い、次いで1ビットのデータを保持する不揮発性フリップフロップの詳細な構成について説明していく。
本実施の形態では、実施の形態1で説明した半導体装置を構成する不揮発性記憶部103のトランジスタ105の構成について、別の構成を示し、説明する。
本実施の形態では、上記実施の形態2で説明した半導体装置を構成する揮発性記憶部102及び不揮発性記憶部103の各トランジスタを配置したレイアウト図について、具体的な例を示し、説明する。
上記実施の形態で説明した半導体装置をCPUとして機能させる場合の、具体的な一形態について説明する。図10には、CPU及びその周辺回路のブロック図の一例を示す。
T2 期間
T3 期間
T4 期間
T5 期間
100 半導体装置
101 不揮発性フリップフロップ
102 揮発性記憶部
103 不揮発性記憶部
104 フリップフロップ
105 トランジスタ
105BG トランジスタ
106 容量素子
111 素子層
112 素子層
113 配線層
114 配線層
120 素子分離層
121 トランジスタ
122 半導体層
123 導電層
124 導電層
125 導電層
126 トランジスタ
127 容量素子
128 半導体層
129 導電層
130 導電層
131 アナログスイッチ
132 NAND回路
133 論理回路
134 アナログスイッチ
135 インバータ回路
136 論理回路
137 インバータ回路
138 インバータ回路
141 pチャネル型トランジスタ
142 pチャネル型トランジスタ
143 pチャネル型トランジスタ
144 nチャネル型トランジスタ
145 nチャネル型トランジスタ
146 nチャネル型トランジスタ
151 pチャネル型トランジスタ
152 pチャネル型トランジスタ
153 pチャネル型トランジスタ
154 nチャネル型トランジスタ
155 nチャネル型トランジスタ
156 nチャネル型トランジスタ
301 半導体層
302 配線層
303 配線層
304 開口部
305 配線層
306 半導体層
307 配線層
308 配線層
311 領域
312 領域
400 CPU
401 制御装置部
402 演算装置部
403 データバッファ回路
404 電源制御回路
405 回路
406 内部制御信号生成回路
407 データラッチ回路
408 命令レジスタ回路
409 コントロール回路
410 レジスタ群
411 アドレスバッファ回路
412 ステートマシーン
413 プログラムカウンタ
414 汎用レジスタ回路
415 演算レジスタ回路
416 ALU
700 基板
701n nチャネル型トランジスタ
701p pチャネル型トランジスタ
702 半導体層
703n n型不純物領域
703p p型不純物領域
704 ゲート絶縁層
705 ゲート電極
706 層間絶縁層
707 配線層
708 配線層
709 絶縁層
710 絶縁層
711 絶縁層
712 バックゲート電極
713 絶縁膜
714 半導体層
715 配線層
716 配線層
717 配線層
718 ゲート絶縁層
719 ゲート電極
720 配線層
721 トランジスタ
722 容量素子
723 層間絶縁層
741 トランジスタ
742 絶縁膜
743 配線層
744 配線層
745 半導体層
746 ゲート絶縁層
747 ゲート電極
751 トランジスタ
752 絶縁膜
753 ゲート電極
754 ゲート絶縁層
755 半導体層
756 配線層
757 配線層
761 トランジスタ
762 絶縁膜
763 ゲート電極
764 ゲート絶縁層
765 配線層
766 配線層
767 半導体層
Claims (5)
- チャネル領域がシリコンで形成された第1のトランジスタが複数設けられて構成される揮発性記憶回路部と、
チャネル領域が酸化物半導体で形成された第2のトランジスタと、前記第2のトランジスタのソースまたはドレインの一方に電気的に接続された容量素子と、で構成される不揮発性記憶部と、を有し、
前記第2のトランジスタは、絶縁層を介した前記第1のトランジスタ上に重畳して設けられており、
前記第2のトランジスタのチャネル長は、前記第1のトランジスタのチャネル長の3倍以上200倍以下である半導体装置。 - チャネル領域がシリコンで形成された第1のトランジスタが複数設けられて構成される揮発性記憶回路部と、
チャネル領域が酸化物半導体で形成された第2のトランジスタと、前記第2のトランジスタのソースまたはドレインの一方に電気的に接続された容量素子と、で構成される不揮発性記憶部と、を有し、
前記第2のトランジスタは、絶縁層を介した前記第1のトランジスタ上に重畳して設けられており、
前記第2のトランジスタのチャネル長は、前記第1のトランジスタのチャネル長の3倍以上200倍以下であり、
前記第2のトランジスタに重畳する前記第1のトランジスタの個数は、6個以上である半導体装置。 - 請求項1または請求項2において、前記第1のトランジスタと前記第2のトランジスタとを接続するための導電層が設けられるための開口部の直径は、0.5μm以下である半導体装置。
- 請求項1乃至請求項3のいずれか一において、複数の前記第1のトランジスタ間を電気的に接続するための配線層が、前記第1のトランジスタ上の複数の層にわたって設けられており、
前記第2のトランジスタは、前記配線層の間に設けられている半導体装置。 - 請求項1乃至請求項3のいずれか一において、前記第2のトランジスタのチャネル長は、前記第1のトランジスタのチャネル長の6倍以上20倍以下である半導体装置。
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