JP6722986B2 - 半導体装置 - Google Patents
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Description
本実施の形態では、半導体装置の構成例について説明する。
本実施の形態では、実施の形態1で説明した、演算器が有する組み合わせ回路について、図6とは異なる回路構成の一例について説明する。
本実施の形態では、図8で説明したトランジスタ18の断面構造とは異なる構成例について説明する。
本実施の形態では、本発明の一態様に係る半導体装置を有するチップの一例、及び電子機器のモジュールの一例について説明する。
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図15に示す。
A3−A4 一点鎖線
B_1 トランジスタ
Sl_1 制御信号
Sl_2 制御信号
T1 時刻
T3 時刻
T4 時刻
T5 時刻
T6 時刻
T7 時刻
T8 時刻
T9 時刻
T10 時刻
11 命令メモリ
12 デコーダ
13 レジスタファイル
14 演算部
14_1 演算部
14_2 演算部
15 データメモリ
16_1 パイプラインレジスタ
16_2 パイプラインレジスタ
16_3 パイプラインレジスタ
16_4 パイプラインレジスタ
17 演算器
17_1 演算器
17_2 演算器
17A 演算器
17B 演算器
17C 演算器
17D 演算器
18 トランジスタ
18_1 トランジスタ
18_2 トランジスタ
18A トランジスタ
18B_n トランジスタ
18B_1 トランジスタ
18n トランジスタ
19_iso 回路
19_n 回路
19_1 回路
20n トランジスタ
20p トランジスタ
21 AND回路
21n トランジスタ
21p トランジスタ
81 絶縁層
82a 酸化物半導体層
82b 酸化物半導体層
82c 酸化物半導体層
83 導電層
84 導電層
85 絶縁層
86 導電層
89 層
90 層
100 半導体装置
301 層
302 層
303 層
304 層
350 インターポーザ
351 チップ
352 端子
353 モールド樹脂
400 半導体基板
401 p型不純物領域
402 素子分離用絶縁層
403 n型不純物領域
404 ゲート絶縁層
406 ゲート電極
408 層間絶縁層
410 導電層
412 配線層
414 層間絶縁層
416 導電層
418 配線層
420 層間絶縁層
422 層間絶縁層
424 層間絶縁層
426 半導体層
428 配線層
430 ゲート絶縁層
432 ゲート電極
434 層間絶縁層
800 パネル
801 プリント配線基板
802 パッケージ
803 FPC
804 バッテリー
5001 筐体
5002 筐体
5003 表示部
5004 表示部
5005 マイクロホン
5006 スピーカー
5007 操作キー
5008 スタイラス
5101 車体
5102 車輪
5103 ダッシュボード
5104 ライト
5301 筐体
5302 冷蔵室用扉
5303 冷凍室用扉
5401 筐体
5402 表示部
5403 キーボード
5404 ポインティングデバイス
5601 筐体
5602 筐体
5603 表示部
5604 表示部
5605 接続部
5606 操作キー
5801 筐体
5802 筐体
5803 表示部
5804 操作キー
5805 レンズ
5806 接続部
Claims (1)
- 命令デコードステージと、実行ステージと、メモリアクセスステージと、ライトバックステージと、を有するパイプライン処理を行う半導体装置であって、
前記命令デコードステージと前記実行ステージとは、第1のパイプラインレジスタで区分けされ、
前記実行ステージと前記メモリアクセスステージとは、第2のパイプラインレジスタで区分けされ、
前記メモリアクセスステージと前記ライトバックステージとは、第3のパイプラインレジスタで区分けされ、
前記実行ステージは、第1の演算部と、前記第1の演算部と異なる演算を行う第2の演算部と、を有し、
前記第1の演算部は、第1の演算器と、第1のトランジスタと、を有し、
前記第2の演算部は、第2の演算器と、第2のトランジスタと、を有し、
前記第1のトランジスタは、前記第1の演算器への電源電圧の供給を制御する機能を有し、
前記第2のトランジスタは、前記第2の演算器への電源電圧の供給を制御する機能を有し、
前記第1の演算部又は前記第2の演算部の演算によって得られたデータは、前記第2のパイプラインレジスタを介して、前記メモリアクセスステージに転送され、
前記メモリアクセスステージが有するデータメモリは、演算によって得られたデータを記憶し、
前記データメモリに記憶されたデータは、前記第3のパイプラインレジスタを介して、前記ライトバックステージに転送され、
前記ライトバックステージは、転送されたデータを、前記命令デコードステージが有するレジスタファイルに記憶し、
前記レジスタファイルは、前記第1のパイプラインレジスタを介して、前記第1の演算部又は前記第2の演算部に演算を行うためのデータを転送し、
前記第1のトランジスタ及び前記第2のトランジスタにより、演算を行う演算器のみに電源電圧の供給を行い、
前記第1のトランジスタ及び前記第2のトランジスタは、それぞれチャネル形成領域に、In、Ga及びZnを有する酸化物半導体を有し、
前記第1のトランジスタは、ソース電極とドレイン電極間の電圧が1Vから10Vの範囲において、チャネル幅1μmあたりのオフ電流が100zA/μm以下であり、
前記第2のトランジスタは、ソース電極とドレイン電極間の電圧が1Vから10Vの範囲において、チャネル幅1μmあたりのオフ電流が100zA/μm以下であり、
前記第1の演算器が有する第3のトランジスタは、チャネル形成領域にシリコンを有し、
前記第2の演算器が有する第4のトランジスタは、チャネル形成領域にシリコンを有し、
前記第1のトランジスタ及び前記第2のトランジスタは、それぞれ、前記酸化物半導体と、ゲート電極と、前記ソース電極及び前記ドレイン電極と、を有し、
前記第3のトランジスタ及び前記第4のトランジスタは、それぞれ、半導体基板と、不純物領域と、ゲート電極と、ソース電極及びドレイン電極と、を有し、
前記第1のトランジスタは、前記第3のトランジスタ上に位置し、且つ前記第3のトランジスタと重なるように設けられ、
前記第2のトランジスタは、前記第4のトランジスタ上に位置し、且つ前記第4のトランジスタと重なるように設けられる半導体装置。
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