JP2013148765A - Image display device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide an image display device having an image signal processing circuit configured with an arithmetic circuit capable of reducing power for a data electrode drive circuit while preventing degradation of the quality of the image display.SOLUTION: The image signal processing circuit includes: a first power reducing section that changes an image signal into a first image signal in which the power consumption is reduced according to a first power reduction coefficient; a second power reducing section that converts the first image signal into a display code in which the power consumption is reduced according to a second power reduction coefficient; a virtual power estimation section that estimates the power consumption when the image signal is converted into a base code as a first power; a data power calculation section that calculates the power consumption based on the display code as a second power; and a reduction constant setting section that sets the larger first reduction coefficient and the second reduction coefficient for the larger second power and sets the first power reduction coefficient and the second power reduction coefficient so that the ratio of the first reduction coefficient when the first power is large gets larger than that when the first power is small.

Description

本発明は、点灯または非点灯の２値制御を組み合わせて階調を表示する画像表示装置に関する。   The present invention relates to an image display device that displays gradation by combining lighting or non-lighting binary control.

点灯または非点灯の２値制御を行う表示装置として代表的なプラズマディスプレイパネル（以下、「パネル」と略記する）は、１対の走査電極と維持電極とからなる表示電極対が複数形成された前面基板と、複数の平行なデータ電極が形成された背面基板とを対向配置し、その間に多数の放電セルが形成されている。そして放電セル内でガス放電により紫外線を発生させ、この紫外線で赤色、緑色および青色の各色の蛍光体を励起発光させる。   A typical plasma display panel (hereinafter abbreviated as “panel”) as a display device that performs binary control of lighting or non-lighting has a plurality of display electrode pairs each formed of a pair of scan electrodes and sustain electrodes. A front substrate and a rear substrate on which a plurality of parallel data electrodes are formed are arranged to face each other, and a large number of discharge cells are formed therebetween. Then, ultraviolet rays are generated by gas discharge in the discharge cell, and the phosphors of red, green and blue colors are excited and emitted by the ultraviolet rays.

点灯または非点灯の２値制御を組み合わせて階調を表示する方法としては、１フィールドを点灯輝度の異なる複数のサブフィールドに分割し、点灯させるサブフィールドの組み合わせによって所望の階調を表示する、いわゆるサブフィールド法が一般的である。各サブフィールドは書込み期間および維持期間を有する。書込み期間では画像信号に応じた書込みパルスをデータ電極に印加して点灯させるべき放電セルで書込み放電を発生し壁電荷を形成する。そして維持期間では、走査電極と維持電極とからなる表示電極対にあらかじめ定められた数の維持パルスを印加して壁電荷を形成した放電セルで維持放電を発生させ、維持パルスの数に応じた輝度で点灯させる。   As a method of displaying gradation by combining binary control of lighting or non-lighting, one field is divided into a plurality of subfields having different lighting luminances, and a desired gradation is displayed by combining the subfields to be lit. The so-called subfield method is common. Each subfield has an address period and a sustain period. In the address period, an address discharge corresponding to an image signal is applied to the data electrode to generate an address discharge in a discharge cell to be lit to form a wall charge. In the sustain period, a sustain discharge is generated in a discharge cell in which a predetermined number of sustain pulses are applied to the display electrode pair composed of the scan electrode and the sustain electrode to form wall charges. Turn on with brightness.

プラズマディスプレイ装置は、入力した画像信号を、放電セルのサブフィールド毎の点灯・非点灯を示すサブフィールドコードに変換する画像信号処理回路を備えている。画像信号処理回路は、例えばＲＯＭ等を用いた変換テーブルを用いて構成され、画像信号の１つの入力レベルに対して１つのサブフィールドコードが出力される。   The plasma display device includes an image signal processing circuit that converts an input image signal into a subfield code indicating lighting / non-lighting for each subfield of the discharge cell. The image signal processing circuit is configured using, for example, a conversion table using a ROM or the like, and one subfield code is output for one input level of the image signal.

ところが、動画擬似輪郭の抑制と滑らかな階調表示とを両立させるために、画像信号に応じて複数の変換テーブルを切り替える必要性が生じてきた。このような要望にこたえる方法として、例えば複数の変換テーブルを備え、映像信号の最小値および平均値からしきい値を算出し、このしきい値に基づき複数の変換テーブルの中から１つの変換テーブルを選択して、画像信号をサブフィールドコードに変換するプラズマディスプレイ装置が特許文献１に開示されている。   However, in order to achieve both suppression of moving image pseudo contour and smooth gradation display, it has become necessary to switch a plurality of conversion tables in accordance with an image signal. As a method for meeting such a demand, for example, a plurality of conversion tables are provided, a threshold value is calculated from the minimum value and the average value of the video signal, and one conversion table is selected from the plurality of conversion tables based on the threshold value. Patent Document 1 discloses a plasma display device that selects an image signal and converts an image signal into a subfield code.

またプラズマディスプレイ装置は、各電極を駆動するための電極駆動回路を備え、必要な駆動電圧波形をそれぞれの電極に印加する。この中で、データ電極駆動回路は画像信号に基づいて多数のデータ電極毎に独立に書込み動作のための書込みパルスを印加する必要があるので、通常は専用ＩＣ（「データドライバ」と呼称する）を用いて構成されている。データ電極駆動回路側からパネルを見ると、各データ電極は隣接するデータ電極、走査電極および維持電極との間の浮遊容量をもつ容量性の負荷である。したがって各データ電極に駆動電圧波形を印加するためにはこの容量を充放電しなければならず、そのための消費電力が必要となる。しかし、駆動回路をＩＣ化するためにはデータ電極駆動回路の消費電力を極力小さく抑える必要があった。   The plasma display device also includes an electrode drive circuit for driving each electrode, and applies a necessary drive voltage waveform to each electrode. Of these, the data electrode drive circuit needs to apply a write pulse for the write operation independently for each of a large number of data electrodes based on the image signal, and therefore usually a dedicated IC (referred to as a “data driver”). It is comprised using. When the panel is viewed from the data electrode driving circuit side, each data electrode is a capacitive load having a stray capacitance between the adjacent data electrode, scan electrode and sustain electrode. Therefore, in order to apply a driving voltage waveform to each data electrode, this capacity must be charged and discharged, and power consumption for that purpose is required. However, in order to make the drive circuit an IC, it is necessary to suppress the power consumption of the data electrode drive circuit as much as possible.

データ電極駆動回路の消費電力を抑える方法として、例えば特許文献２には、階調重みの最も小さいサブフィールドから書込み動作を禁止してデータ電極駆動回路の消費電力を制限する方法が開示されている。   As a method of suppressing the power consumption of the data electrode driving circuit, for example, Patent Document 2 discloses a method of restricting the power consumption of the data electrode driving circuit by prohibiting the write operation from the subfield having the smallest gradation weight. .

特開２０００−０９８９５９号公報JP 2000-098959 A 特開２０００−０６６６３８号公報JP 2000-066638 A

しかしながら、パネルの大画面化、高精細度化、画像表示品質のさらなる向上とともに、多様な放送方式への対応や多機能対応が求められる一方で、データ電極駆動回路の電力もますます増える傾向にある。これらの要請をみたすための変換テーブルの数が膨大になり、変換テーブルを用いて画像信号処理回路を構成することが現実的ではなくなってきた。あるいは、変換テーブルを用いて構成した画像信号処理回路では、これらの要望にこたえることが難しくなってきた。またデータ電極駆動回路の消費電力を抑えるためにサブフィールドの書込み動作を単純に禁止すると、画像信号に忠実な画像表示ができなくなる、滑らかな階調表現ができなくなる等、画像表示品質が低下するという課題もあった。   However, while increasing the panel size, increasing the resolution, and further improving the image display quality, it is required to support various broadcasting systems and support multiple functions, while the power of the data electrode drive circuit tends to increase. is there. The number of conversion tables for meeting these requirements has become enormous, and it has become impractical to construct an image signal processing circuit using conversion tables. Alternatively, it is difficult to meet these demands in an image signal processing circuit configured using a conversion table. In addition, if the subfield writing operation is simply prohibited in order to reduce the power consumption of the data electrode driving circuit, the image display quality deteriorates, such as the inability to display an image faithfully to the image signal and the inability to express smooth gradation. There was also a problem.

本発明はこれらの課題に鑑みなされたものであり、演算回路を用いて構成した画像信号処理回路を備え、さらに画像表示品質の低下を抑えつつデータ電極駆動回路の電力を抑制する機能を有する画像表示装置を提供することを目的とする。   The present invention has been made in view of these problems, and includes an image signal processing circuit configured using an arithmetic circuit, and an image having a function of suppressing power of a data electrode driving circuit while suppressing deterioration in image display quality. An object is to provide a display device.

上記目的を達成するために本発明は、階調重みの定められた複数のサブフィールドで１フィールドを構成し、画像信号をサブフィールドそれぞれの点灯または非点灯の組合せを示すサブフィールドコードに変換する画像信号処理回路と、サブフィールドコードに基づきそれぞれの画素の点灯または非点灯を制御して画像を表示するデータ電極駆動回路とを備えた画像表示装置であって、画像信号処理回路は、画像信号を、第１電力削減係数に応じてデータ電極駆動回路の消費電力を抑制した第１画像信号に変更する第１電力削減部と、第１画像信号を、第２電力削減係数に応じてデータ電極駆動回路の消費電力を抑制したサブフィールドコードに変換する第２電力削減部と、点灯するサブフィールドのうち最も階調重みの大きいサブフィールドの階調重みよりも小さい階調重みをもつ全てのサブフィールドが点灯するサブフィールドとなるサブフィールドコードのみを用いて、画像信号をサブフィールドコードに変換したと仮定した場合のデータ電極駆動回路の消費電力を第１電力として推定する仮想電力推定部と、第２電力削減部で変換されたサブフィールドコードに基づきデータ電極駆動回路の消費電力を第２電力として算出するデータ電力算出部と、第１電力と第２電力にもとづき第１電力削減係数および第２電力削減係数を設定する削減定数設定部とを備え、削減定数設定部は、第２電力が大きいほど第１削減係数および第２削減係数を大きく設定するとともに、第１電力が大きいときの第２削減係数に対する第１削減係数の比率を、第１電力が小さいときの第２削減係数に対する第１削減係数の比率よりも大きくなるように第１削減係数および第２削減係数を設定することを特徴とする。この構成により、演算回路を用いて構成した画像信号処理回路を備え、さらに画像表示品質の低下を抑えつつデータ電極駆動回路の電力を抑制する機能を有する画像表示装置を提供することができる。   In order to achieve the above object, according to the present invention, a plurality of subfields having gradation weights constitute one field, and an image signal is converted into a subfield code indicating a combination of lighting or non-lighting of each subfield. An image display device comprising: an image signal processing circuit; and a data electrode driving circuit that displays an image by controlling lighting or non-lighting of each pixel based on a subfield code, wherein the image signal processing circuit A first power reduction unit that changes the power consumption of the data electrode drive circuit according to the first power reduction coefficient to the first image signal, and the first image signal as the data electrode according to the second power reduction coefficient A second power reduction unit for converting to a subfield code that suppresses power consumption of the drive circuit, and a subfield having the largest gradation weight among the subfields to be lit Of the data electrode driving circuit when it is assumed that the image signal is converted into the subfield code using only the subfield code which is the subfield in which all the subfields having the gradation weight smaller than the gradation weight are turned on. A virtual power estimation unit that estimates power consumption as first power, a data power calculation unit that calculates power consumption of the data electrode driving circuit as second power based on the subfield code converted by the second power reduction unit, A reduction constant setting unit that sets the first power reduction coefficient and the second power reduction coefficient based on the first power and the second power, and the reduction constant setting unit increases the first power and the second reduction as the second power increases. The coefficient is set to be large, and the ratio of the first reduction coefficient to the second reduction coefficient when the first power is large is set to the second reduction coefficient when the first power is small. And sets the first reduction factor and the second reduction factor to be larger than the ratio of the first reduction factor against. With this configuration, it is possible to provide an image display device that includes an image signal processing circuit configured using an arithmetic circuit, and further has a function of suppressing the power of the data electrode driving circuit while suppressing deterioration in image display quality.

また本発明の画像表示装置の第１電力削減部は、第１削減係数に基づき画像信号の空間周波数の高い成分を抑制する２次元ローパスフィルタであってもよい。   Further, the first power reduction unit of the image display device of the present invention may be a two-dimensional low-pass filter that suppresses a component having a high spatial frequency of the image signal based on the first reduction coefficient.

また本発明の画像表示装置の第２電力削減部は、第２削減係数に基づき画像表示に用いるサブフィールドコードの数を制限して画像信号をサブフィールドコードに変換する構成であってもよい。   The second power reduction unit of the image display device of the present invention may be configured to convert the image signal into a subfield code by limiting the number of subfield codes used for image display based on the second reduction coefficient.

本発明によれば、演算回路を用いて構成した画像信号処理回路を備え、さらに画像表示品質の低下を抑えつつデータ電極駆動回路の電力を抑制する機能を有する画像表示装置を提供することが可能となる。   ADVANTAGE OF THE INVENTION According to this invention, it is possible to provide the image display apparatus which has the image signal processing circuit comprised using the arithmetic circuit, and also has the function to suppress the electric power of a data electrode drive circuit, suppressing the fall of image display quality. It becomes.

本発明の実施の形態における画像表示装置のパネルの分解斜視図である。It is a disassembled perspective view of the panel of the image display apparatus in embodiment of this invention. 同画像表示装置のパネルの電極配列図である。It is an electrode array figure of the panel of the image display device. 同画像表示装置のパネルの各電極に印加する駆動電圧波形図である。It is a drive voltage waveform figure applied to each electrode of the panel of the image display apparatus. １フィールド期間を８個のサブフィールドで構成した場合のコードセットの一例を示す図である。It is a figure which shows an example of the code set at the time of comprising 1 subfield period by 8 subfields. 同画像表示装置の回路ブロック図である。It is a circuit block diagram of the image display device. 同画像表示装置の画像信号処理回路のブロック図である。It is a block diagram of an image signal processing circuit of the image display device. 同画像表示装置の第１電力削減部の回路ブロック図である。It is a circuit block diagram of the 1st electric power reduction part of the image display apparatus. 同画像表示装置の第１電力削減部の動作説明図である。It is operation | movement explanatory drawing of the 1st electric power reduction part of the image display apparatus. 同画像表示装置の画像表示装置の第２電力削減部のブロック図である。It is a block diagram of the 2nd electric power reduction part of the image display apparatus of the image display apparatus. 同画像表示装置の基底コードセットの一例を示す図である。It is a figure which shows an example of the base code set of the image display apparatus. 同画像表示装置のルール追加部の回路ブロック図である。It is a circuit block diagram of the rule addition part of the image display apparatus. 同画像表示装置のルールにより生成される中間コードセットの一例を示す図である。It is a figure which shows an example of the intermediate code set produced | generated by the rule of the image display apparatus. 同画像表示装置のルールにより生成される中間コードセットの一例を示す図である。It is a figure which shows an example of the intermediate code set produced | generated by the rule of the image display apparatus. 同画像表示装置のルールにより生成される中間コードセットの一例を示す図である。It is a figure which shows an example of the intermediate code set produced | generated by the rule of the image display apparatus. 同画像表示装置のルール追加部で追加された第２のルールにより生成される中間コードセットの一例を示す図である。It is a figure which shows an example of the intermediate code set produced | generated by the 2nd rule added by the rule addition part of the image display apparatus. 同画像表示装置のルール追加部で追加された第２のルールにより生成される中間コードセットの一例を示す図である。It is a figure which shows an example of the intermediate code set produced | generated by the 2nd rule added by the rule addition part of the image display apparatus. 同画像表示装置のデータ電力算出部の回路ブロック図である。It is a circuit block diagram of the data electric power calculation part of the image display apparatus. 同画像表示装置の削減係数設定部の動作を説明する図である。It is a figure explaining operation | movement of the reduction coefficient setting part of the image display apparatus. 同画像表示装置の削減係数設定部の動作を説明する図である。It is a figure explaining operation | movement of the reduction coefficient setting part of the image display apparatus.

以下、本発明の実施の形態における画像表示装置について、プラズマディスプレイパネルを用いたプラズマディスプレイ装置を例に、図面を用いて説明する。   Hereinafter, an image display device according to an embodiment of the present invention will be described with reference to the drawings, taking a plasma display device using a plasma display panel as an example.

（実施の形態１）
図１は、本発明の実施の形態における画像表示装置のパネル１０の分解斜視図である。ガラス製の前面基板１１上には、走査電極１２と維持電極１３とからなる表示電極対１４が複数形成されている。そして表示電極対１４を覆うように誘電体層１５が形成され、その誘電体層１５上に保護層１６が形成されている。背面基板２１上にはデータ電極２２が複数形成され、データ電極２２を覆うように誘電体層２３が形成され、さらにその上に井桁状の隔壁２４が形成されている。そして、隔壁２４の側面および誘電体層２３上には赤色、緑色および青色の各色に点灯する蛍光体層２５が設けられている。 (Embodiment 1)
FIG. 1 is an exploded perspective view of panel 10 of the image display device according to the embodiment of the present invention. On the glass front substrate 11, a plurality of display electrode pairs 14 made up of scanning electrodes 12 and sustaining electrodes 13 are formed. A dielectric layer 15 is formed so as to cover the display electrode pair 14, and a protective layer 16 is formed on the dielectric layer 15. A plurality of data electrodes 22 are formed on the rear substrate 21, a dielectric layer 23 is formed so as to cover the data electrodes 22, and a grid-like partition wall 24 is formed thereon. On the side surface of the partition wall 24 and on the dielectric layer 23, a phosphor layer 25 that is lit in each color of red, green, and blue is provided.

これら前面基板１１と背面基板２１とは、微小な放電空間を挟んで表示電極対１４とデータ電極２２とが交差するように対向配置され、その外周部をガラスフリット等の封着材によって封着されている。そして放電空間には、放電ガスとして、例えばネオンとキセノンとの混合ガスが封入されている。放電空間は隔壁２４によって複数の区画に仕切られており、表示電極対１４とデータ電極２２とが交差する部分に放電セルが形成されている。そしてこれらの放電セルが点灯することにより画像が表示される。   The front substrate 11 and the rear substrate 21 are arranged to face each other so that the display electrode pair 14 and the data electrode 22 intersect with each other with a minute discharge space interposed therebetween, and the outer periphery thereof is sealed with a sealing material such as glass frit. Has been. In the discharge space, for example, a mixed gas of neon and xenon is sealed as a discharge gas. The discharge space is partitioned into a plurality of sections by barrier ribs 24, and discharge cells are formed at portions where display electrode pairs 14 and data electrodes 22 intersect. When these discharge cells are turned on, an image is displayed.

図２は、本発明の実施の形態における画像表示装置のパネル１０の電極配列図である。パネル１０には、行方向に長いｎ本の走査電極１２およびｎ本の維持電極１３が配列され、列方向に長いｍ本のデータ電極２２が配列されている。そして１対の走査電極１２および維持電極１３と１つのデータ電極２２とが交差した部分に放電セルが形成され、放電セルは放電空間内にｍ×ｎ個形成されている。   FIG. 2 is an electrode array diagram of panel 10 of the image display apparatus according to the embodiment of the present invention. In the panel 10, n scanning electrodes 12 and n sustain electrodes 13 that are long in the row direction are arranged, and m data electrodes 22 that are long in the column direction are arranged. A discharge cell is formed at a portion where a pair of scan electrode 12 and sustain electrode 13 and one data electrode 22 intersect, and m × n discharge cells are formed in the discharge space.

次に、パネル１０を駆動するための駆動電圧波形とその動作について説明する。プラズマディスプレイ装置は、サブフィールド法、すなわち階調重みの定められた複数のサブフィールドで１フィールドを構成し、サブフィールドのそれぞれで各放電セルの点灯・非点灯を制御して階調を表示する。   Next, a driving voltage waveform for driving panel 10 and its operation will be described. In the plasma display apparatus, a subfield method, that is, a plurality of subfields having gradation weights are used to form one field, and the gradation is displayed by controlling lighting / non-lighting of each discharge cell in each of the subfields. .

それぞれのサブフィールドは初期化期間、書込み期間および維持期間を有する。初期化期間では初期化放電を発生し、続く書込み放電に必要な壁電荷を各電極上に形成する初期化動作を行う。書込み期間では、点灯させるべき放電セルで選択的に書込み放電を発生し壁電荷を形成する書込み動作を行う。そして維持期間では、サブフィールド毎にあらかじめ決められた階調重みに応じた数の維持パルスを表示電極対に交互に印加して、書込み放電を発生した放電セルで維持放電を発生させて点灯させる。   Each subfield has an initialization period, an address period, and a sustain period. In the initializing period, an initializing discharge is generated, and an initializing operation for forming wall charges necessary for the subsequent address discharge on each electrode is performed. In the address period, an address operation is performed in which address discharge is selectively generated in the discharge cells to be lit to form wall charges. In the sustain period, a number of sustain pulses corresponding to the gradation weights determined in advance for each subfield are alternately applied to the display electrode pairs to generate a sustain discharge in the discharge cells that have generated the address discharge and to light it. .

図３は、本発明の実施の形態における画像表示装置のパネル１０の各電極に印加する駆動電圧波形図である。   FIG. 3 is a waveform diagram of drive voltage applied to each electrode of panel 10 of the image display apparatus according to the embodiment of the present invention.

サブフィールドＳＦ１の初期化期間Ｔｉの前半部では、データ電極２２、維持電極１３にそれぞれ電圧０（Ｖ）を印加し、走査電極１２には、電圧Ｖｉ１から電圧Ｖｉ２まで緩やかに上昇する上り傾斜波形電圧を印加する。すると走査電極１２と維持電極１３、走査電極１２とデータ電極２２との間でそれぞれ微弱な初期化放電が起こる。そして走査電極１２上に負の壁電圧が蓄積されるとともに、データ電極２２上および維持電極１３上には正の壁電圧が蓄積される。ここで、電極上の壁電圧とは電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁電荷により生じる電圧を表す。   In the first half of the initializing period Ti of the subfield SF1, a voltage 0 (V) is applied to the data electrode 22 and the sustain electrode 13, respectively, and an upward ramp waveform gradually rising from the voltage Vi1 to the voltage Vi2 to the scan electrode 12. Apply voltage. Then, a weak initializing discharge occurs between the scan electrode 12 and the sustain electrode 13, and between the scan electrode 12 and the data electrode 22, respectively. Negative wall voltage is accumulated on scan electrode 12, and positive wall voltage is accumulated on data electrode 22 and sustain electrode 13. Here, the wall voltage on the electrode represents a voltage generated by wall charges accumulated on the dielectric layer covering the electrode, the protective layer, the phosphor layer, and the like.

初期化期間Ｔｉの後半部では、維持電極１３に正の電圧Ｖｅを印加し、走査電極１２には、電圧Ｖｉ３からＶｉ４まで緩やかに下降する下り傾斜波形電圧を印加する。すると走査電極１２と維持電極１３、走査電極１２とデータ電極２２との間でそれぞれ微弱な初期化放電が起こる。そして走査電極１２上の負の壁電圧および維持電極１３上の正の壁電圧が弱められ、データ電極２２上の正の壁電圧は書込み動作に適した値に調整される。   In the second half of the initialization period Ti, a positive voltage Ve is applied to the sustain electrode 13, and a downward ramp waveform voltage that gently falls from the voltage Vi3 to Vi4 is applied to the scan electrode 12. Then, a weak initializing discharge occurs between the scan electrode 12 and the sustain electrode 13, and between the scan electrode 12 and the data electrode 22, respectively. Then, the negative wall voltage on scan electrode 12 and the positive wall voltage on sustain electrode 13 are weakened, and the positive wall voltage on data electrode 22 is adjusted to a value suitable for the write operation.

なお、初期化期間の動作としては、サブフィールドＳＦ２の初期化期間に示したように、電圧Ｖｉ４に向かって緩やかに下降する下り傾斜波形電圧を走査電極１２に印加するだけでもよい。この場合には、直前のサブフィールドで維持放電を行った放電セルで選択的に初期化放電が発生する。   Note that as the operation in the initialization period, as shown in the initialization period of the subfield SF2, it is only necessary to apply to the scan electrode 12 a downward ramp waveform voltage that gradually decreases toward the voltage Vi4. In this case, an initializing discharge is selectively generated in the discharge cells that have undergone the sustain discharge in the immediately preceding subfield.

続く書込み期間Ｔｗでは、維持電極１３に電圧Ｖｅを印加し、走査電極１２に電圧Ｖｃを印加する。   In the subsequent address period Tw, the voltage Ve is applied to the sustain electrode 13 and the voltage Vc is applied to the scan electrode 12.

次に、１行目の走査電極１２に電圧Ｖａの走査パルスを印加するとともに、データ電極２２のうち１行目に点灯させるべき放電セルのデータ電極２２に電圧Ｖｄの書込みパルスを印加する。するとデータ電極２２上と走査電極１２上との交差部の電圧差は放電開始電圧を超え、データ電極２２と走査電極１２との間および維持電極１３と走査電極１２との間に書込み放電が発生する。そして走査電極１２上に正の壁電圧が蓄積され、維持電極１３上に負の壁電圧が蓄積され、データ電極２２上にも負の壁電圧が蓄積される。   Next, a scan pulse of voltage Va is applied to the scan electrode 12 of the first row, and an address pulse of voltage Vd is applied to the data electrode 22 of the discharge cell to be lit in the first row of the data electrodes 22. Then, the voltage difference at the intersection between the data electrode 22 and the scan electrode 12 exceeds the discharge start voltage, and an address discharge is generated between the data electrode 22 and the scan electrode 12 and between the sustain electrode 13 and the scan electrode 12. To do. A positive wall voltage is accumulated on scan electrode 12, a negative wall voltage is accumulated on sustain electrode 13, and a negative wall voltage is also accumulated on data electrode 22.

このようにして、１行目に点灯させるべき放電セルで書込み放電を起こして各電極上に壁電圧を蓄積する書込み動作が行われる。一方、書込みパルスを印加しなかったデータ電極２２と走査電極１２との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。以上の書込み動作をｎ行目の放電セルに至るまで行い、書込み期間Ｔｗが終了する。   In this way, an address operation is performed in which address discharge is caused in the discharge cells to be lit in the first row and wall voltage is accumulated on each electrode. On the other hand, since the voltage at the intersection between the data electrode 22 and the scan electrode 12 to which no address pulse is applied does not exceed the discharge start voltage, the address discharge does not occur. The above address operation is performed until the discharge cell in the n-th row, and the address period Tw ends.

続く維持期間Ｔｓでは、維持電極１３に電圧０（Ｖ）を印加するとともに走査電極１２に電圧Ｖｓの維持パルスを印加する。すると書込み放電を起こした放電セルでは、走査電極１２上と維持電極１３上との電圧差が放電開始電圧を超え、走査電極１２と維持電極１３との間で維持放電が発生し蛍光体層２５が発光して放電セルが点灯する。そして走査電極１２上に負の壁電圧が蓄積され、維持電極１３上に正の壁電圧が蓄積される。さらにデータ電極２２上にも正の壁電圧が蓄積される。   In the subsequent sustain period Ts, the voltage 0 (V) is applied to the sustain electrode 13 and the sustain pulse of the voltage Vs is applied to the scan electrode 12. Then, in the discharge cell in which the address discharge has occurred, the voltage difference between the scan electrode 12 and the sustain electrode 13 exceeds the discharge start voltage, and a sustain discharge is generated between the scan electrode 12 and the sustain electrode 13, so that the phosphor layer 25 Emits light and the discharge cell lights up. Then, a negative wall voltage is accumulated on scan electrode 12, and a positive wall voltage is accumulated on sustain electrode 13. Further, a positive wall voltage is also accumulated on the data electrode 22.

ただし、書込み期間Ｔｗにおいて書込み放電を起こさなかった放電セルでは維持放電は発生せず、初期化期間Ｔｉの終了時における壁電圧が保たれる。   However, the sustain discharge does not occur in the discharge cells that did not cause the address discharge in the address period Tw, and the wall voltage at the end of the initialization period Ti is maintained.

続いて、走査電極１２には電圧０（Ｖ）を、維持電極１３には電圧Ｖｓの維持パルスをそれぞれ印加する。すると、維持放電を起こした放電セルでは再び維持放電が起こり、維持電極１３上に負の壁電圧が蓄積され走査電極１２上に正の壁電圧が蓄積される。以降、階調重みに応じた数の維持パルスを走査電極１２と維持電極１３とに交互に印加して、放電セルを点灯させる。   Subsequently, a voltage 0 (V) is applied to the scan electrode 12, and a sustain pulse of the voltage Vs is applied to the sustain electrode 13. Then, the sustain discharge occurs again in the discharge cell in which the sustain discharge has occurred, the negative wall voltage is accumulated on the sustain electrode 13, and the positive wall voltage is accumulated on the scan electrode 12. Thereafter, the number of sustain pulses corresponding to the gradation weight is alternately applied to the scan electrodes 12 and the sustain electrodes 13 to light the discharge cells.

そして、維持期間Ｔｓの最後には、維持電極１３を電圧０（Ｖ）に戻した後、走査電極１２に電圧Ｖｒまで緩やかに上昇する上り傾斜波形電圧を印加する。すると、維持放電を起こした放電セルの維持電極１３と走査電極１２との間で弱い放電が起こり、走査電極１２上と維持電極１３上との間の壁電圧が弱められる。その後、走査電極１２に印加する電圧を電圧０（Ｖ）に戻す。こうして維持期間Ｔｓが終了する。   Then, at the end of the sustain period Ts, after the sustain electrode 13 is returned to the voltage 0 (V), an upward ramp waveform voltage that gradually rises to the voltage Vr is applied to the scan electrode 12. Then, a weak discharge occurs between sustain electrode 13 and scan electrode 12 of the discharge cell in which the sustain discharge has occurred, and the wall voltage between scan electrode 12 and sustain electrode 13 is weakened. Thereafter, the voltage applied to the scan electrode 12 is returned to the voltage 0 (V). Thus, sustain period Ts ends.

続くサブフィールドＳＦ２およびそれ以降のサブフィールドの動作は維持パルスの数を除いて上述した動作とほぼ同様である。   Subsequent subfield SF2 and subsequent subfields operate in substantially the same manner as described above except for the number of sustain pulses.

なお、本実施の形態において各電極に印加する電圧値は、例えば、電圧Ｖｉ１＝１４０（Ｖ）、電圧Ｖｉ２＝３４０（Ｖ）、電圧Ｖｉ３＝２００（Ｖ）、電圧Ｖｉ４＝−１９０（Ｖ）、電圧Ｖｃ＝−６０（Ｖ）、電圧Ｖａ＝−２００（Ｖ）、電圧Ｖｓ＝２００（Ｖ）、電圧Ｖｒ＝２００（Ｖ）、電圧Ｖｅ＝１３０（Ｖ）、電圧Ｖｄ＝７０（Ｖ）である。ただしこれらの値は、単に一例を挙げたに過ぎず、パネル１０の特性やプラズマディスプレイ装置の仕様等に合わせて、適宜最適な値に設定することが望ましい。   In this embodiment, the voltage values applied to the electrodes are, for example, the voltage Vi1 = 140 (V), the voltage Vi2 = 340 (V), the voltage Vi3 = 200 (V), and the voltage Vi4 = −190 (V). , Voltage Vc = −60 (V), voltage Va = −200 (V), voltage Vs = 200 (V), voltage Vr = 200 (V), voltage Ve = 130 (V), voltage Vd = 70 (V) It is. However, these values are merely examples, and it is desirable to set them to optimum values as appropriate in accordance with the characteristics of the panel 10 and the specifications of the plasma display device.

このようにしてサブフィールド法においては、１フィールドをあらかじめ階調重みの定められた複数のサブフィールドで構成し、放電セルを点灯させるサブフィールドの組合せにより階調を表示している。以下、サブフィールドのそれぞれの点灯または非点灯の組合せを「サブフィールドコード」または単に「コード」と呼び、複数のコードの集合を「コードセット」と呼ぶ。   In this way, in the subfield method, one field is composed of a plurality of subfields whose gradation weights are determined in advance, and gradation is displayed by a combination of subfields that light the discharge cells. Hereinafter, a combination of lighting or non-lighting of each subfield is referred to as “subfield code” or simply “code”, and a set of a plurality of codes is referred to as “code set”.

なお表示画像を構成する各画素はパネル１０の画像表示面を構成する各放電セルに対応しているので、以下では、「画素」と「放電セル」とを同じ意味で使用する。また説明を簡単にするために、黒を表示したときの階調を「０」とし、階調重み「Ｎ」に対応する階調を「Ｎ」と表記する。また図面では、「階調重み」を単に「重み」と記載している。   In addition, since each pixel which comprises a display image respond | corresponds to each discharge cell which comprises the image display surface of the panel 10, a "pixel" and a "discharge cell" are used by the same meaning below. For the sake of simplicity, the gradation when black is displayed is “0”, and the gradation corresponding to the gradation weight “N” is expressed as “N”. In the drawings, “gradation weight” is simply referred to as “weight”.

図４は、１フィールド期間を８個のサブフィールドで構成した場合のコードセットの一例を示す図である。ここで最も左の列に示した数値は階調を示し、その右側にはその階調を表示する際に各サブフィールドで放電セルを点灯させるか否か、すなわちサブフィールドコードを示している。ここで空欄は非点灯、「１」は点灯を示す。例えば図４において、階調「２」を表示するためには、サブフィールドＳＦ２でのみ放電セルを点灯させればよく、この場合のサブフィールドコードは「０１００００００」である。また階調「１４」を表示するためには、サブフィールドＳＦ１、ＳＦ２、ＳＦ３およびＳＦ５で放電セルを点灯させればよく、この場合のサブフィールドコードは「１１１０１０００」である。   FIG. 4 is a diagram illustrating an example of a code set in the case where one field period includes eight subfields. Here, the numerical values shown in the leftmost column indicate gradations, and the right side indicates whether or not the discharge cells are lit in each subfield when displaying the gradations, that is, subfield codes. Here, a blank indicates non-lighting, and “1” indicates lighting. For example, in FIG. 4, in order to display the gradation “2”, it is only necessary to light the discharge cell only in the subfield SF2, and the subfield code in this case is “01000000”. In order to display the gradation “14”, the discharge cells may be lit in the subfields SF1, SF2, SF3, and SF5. In this case, the subfield code is “11101000”.

図５は、本発明の実施の形態におけるプラズマディスプレイ装置３０の回路ブロック図である。プラズマディスプレイ装置３０は、パネル１０、画像信号処理回路３１、データ電極駆動回路３２、走査電極駆動回路３３、維持電極駆動回路３４、タイミング発生回路３５および各回路ブロックに必要な電源を供給する電源回路（図示せず）を備えている。   FIG. 5 is a circuit block diagram of plasma display device 30 in accordance with the exemplary embodiment of the present invention. The plasma display device 30 includes a panel 10, an image signal processing circuit 31, a data electrode drive circuit 32, a scan electrode drive circuit 33, a sustain electrode drive circuit 34, a timing generation circuit 35, and a power supply circuit that supplies necessary power to each circuit block. (Not shown).

画像信号処理回路３１は、画像信号をサブフィールドそれぞれの点灯または非点灯の組合せを示すサブフィールドコードに変換する。すなわち、画像信号を入力し、階調を表示するためのサブフィールドコードである表示コードを出力する。詳細は後述するが、本実施の形態においては画像信号から表示コードへの変換を、変換テーブルを用いるのではなく、論理計算を用いて実行している。   The image signal processing circuit 31 converts the image signal into a subfield code indicating a combination of lighting or non-lighting of each subfield. That is, an image signal is input and a display code which is a subfield code for displaying gradation is output. Although details will be described later, in the present embodiment, conversion from an image signal to a display code is performed using logical calculation instead of using a conversion table.

データ電極駆動回路３２は、サブフィールドコードに基づきそれぞれの画素の点灯または非点灯を制御して画像を表示する。すなわち、画像信号処理回路３１から出力された表示コードを各データ電極Ｄ１〜Ｄｍに対応する書込みパルスに変換し、各データ電極Ｄ１〜Ｄｍに印加する。ここで、データ電極駆動回路３２は複数個の専用ＩＣ（以下、「データドライバ」と呼称する）を用いて構成されている。このように多数のデータ電極を駆動する駆動回路をＩＣ化することにより回路をコンパクトにまとめることができ、実装面積も小さくなりコストも下げることができる。しかしデータドライバの許容電力損失には制限があるので、データ電極駆動回路３２の消費電力がこの制限を超えないように抑制しなければならない。   The data electrode drive circuit 32 displays an image by controlling lighting or non-lighting of each pixel based on the subfield code. That is, the display code output from the image signal processing circuit 31 is converted into an address pulse corresponding to each data electrode D1 to Dm and applied to each data electrode D1 to Dm. Here, the data electrode driving circuit 32 is configured using a plurality of dedicated ICs (hereinafter referred to as “data drivers”). Thus, by making the drive circuit for driving a large number of data electrodes into an IC, the circuit can be made compact, the mounting area can be reduced, and the cost can be reduced. However, since the allowable power loss of the data driver is limited, the power consumption of the data electrode driving circuit 32 must be suppressed so as not to exceed this limit.

本実施の形態においては、ｍ本のデータ電極を１６個のデータドライバ３２（１）〜３２（１６）を用いて駆動する構成であるとして説明する。しかし本発明は、データドライバの数等に限定されるものではない。   In the present embodiment, it is assumed that m data electrodes are configured to be driven using 16 data drivers 32 (1) to 32 (16). However, the present invention is not limited to the number of data drivers.

タイミング発生回路３５は水平同期信号、垂直同期信号に基づき、各回路ブロックの動作を制御する各種のタイミング信号を発生し、それぞれの回路ブロックへ供給する。走査電極駆動回路３３は、タイミング信号に基づき図３に示した駆動電圧波形を作成し、走査電極１２のそれぞれに印加する。維持電極駆動回路３４は、タイミング信号に基づき図３に示した駆動電圧波形を作成し、維持電極１３のそれぞれに印加する。   The timing generation circuit 35 generates various timing signals for controlling the operation of each circuit block based on the horizontal synchronization signal and the vertical synchronization signal, and supplies them to the respective circuit blocks. The scan electrode drive circuit 33 creates the drive voltage waveform shown in FIG. 3 based on the timing signal and applies it to each of the scan electrodes 12. The sustain electrode drive circuit 34 creates the drive voltage waveform shown in FIG. 3 based on the timing signal and applies it to each sustain electrode 13.

図６は、本発明の実施の形態におけるプラズマディスプレイ装置３０の画像信号処理回路３１のブロック図である。画像信号処理回路３１は、第１電力削減部４１、第２電力削減部４２、データ電力算出部４３、仮想電力推定部４４、削減係数設定部４５とを有する。   FIG. 6 is a block diagram of the image signal processing circuit 31 of the plasma display device 30 according to the embodiment of the present invention. The image signal processing circuit 31 includes a first power reduction unit 41, a second power reduction unit 42, a data power calculation unit 43, a virtual power estimation unit 44, and a reduction coefficient setting unit 45.

第１電力削減部４１は、画像信号を、第１電力削減係数Ｋに応じてデータ電極駆動回路３２の消費電力を抑制した第１画像信号に変更する。本実施の形態においては、第１電力削減部４１を、２次元ローパスフィルタ（以下、「ＬＰＦ」と略記する）を用いて実現している。そして第１削減係数Ｋが大きくなるほど２次元ＬＰＦは強くなり、出力される第１画像信号は空間周波数の低い画像となる。   The first power reduction unit 41 changes the image signal to the first image signal in which the power consumption of the data electrode driving circuit 32 is suppressed according to the first power reduction coefficient K. In the present embodiment, the first power reduction unit 41 is realized using a two-dimensional low-pass filter (hereinafter abbreviated as “LPF”). As the first reduction coefficient K increases, the two-dimensional LPF becomes stronger, and the output first image signal is an image having a low spatial frequency.

図７は、本発明の実施の形態におけるプラズマディスプレイ装置３０の第１電力削減部４１の回路ブロック図である。第１電力削減部４１は、垂直遅延器５１、５２と、水平遅延器５３〜５８と、乗算器６０〜６８と、加算器６９とを備えている。   FIG. 7 is a circuit block diagram of first power reduction unit 41 of plasma display device 30 in the exemplary embodiment of the present invention. The first power reduction unit 41 includes vertical delay units 51 and 52, horizontal delay units 53 to 58, multipliers 60 to 68, and an adder 69.

水平遅延器５３からは１画素分遅延した画像信号が出力され、水平遅延器５４からは２画素分遅延した画像信号が出力される。また垂直遅延器５１からは１走査線分遅延した画像信号が出力され、水平遅延器５５からは１走査線分と１画素分遅延した画像信号が出力され、水平遅延器５６からは１走査線分と２画素分遅延した画像信号が出力される。また垂直遅延器５２からは２走査線分遅延した画像信号が出力され、水平遅延器５７からは２走査線分と１画素分遅延した画像信号が出力され、水平遅延器５８からは２走査線分と２画素分遅延した画像信号が出力される。   The horizontal delay unit 53 outputs an image signal delayed by one pixel, and the horizontal delay unit 54 outputs an image signal delayed by two pixels. The vertical delay unit 51 outputs an image signal delayed by one scanning line, the horizontal delay unit 55 outputs an image signal delayed by one scanning line and one pixel, and the horizontal delay unit 56 outputs one scanning line. An image signal delayed by two pixels is output. The vertical delay unit 52 outputs an image signal delayed by two scanning lines, the horizontal delay unit 57 outputs an image signal delayed by two scanning lines and one pixel, and the horizontal delay unit 58 outputs two scanning lines. An image signal delayed by two pixels is output.

乗算器６０は入力した画像信号に第１削減係数Ｋを乗じる。乗算器６２、６６、６８も同様に、入力した画像信号に第１削減係数Ｋを乗じる。乗算器６１は入力した画像信号に第１削減係数Ｋの２倍を乗じる。乗算器６３、６５、６７も同様に、入力した画像信号に第１削減係数Ｋの２倍を乗じる。乗算器６４は入力した画像信号に（１−１２Ｋ）を乗じる。なお（１−１２Ｋ）は「１」から第１削減係数Ｋの１２倍を減じた値である。加算器６９は、乗算器６０〜６８の出力を加算する。   The multiplier 60 multiplies the input image signal by the first reduction coefficient K. Similarly, the multipliers 62, 66, and 68 multiply the input image signal by the first reduction coefficient K. The multiplier 61 multiplies the input image signal by twice the first reduction coefficient K. Similarly, the multipliers 63, 65, and 67 multiply the input image signal by twice the first reduction coefficient K. The multiplier 64 multiplies the input image signal by (1-12K). (1-12K) is a value obtained by subtracting 12 times the first reduction coefficient K from “1”. The adder 69 adds the outputs of the multipliers 60 to 68.

図８は、本発明の実施の形態におけるプラズマディスプレイ装置３０の第１電力削減部４１の動作説明図であり、２次元の加重和係数テーブルを示している。水平遅延器５５から出力される１走査線分と１画素分遅延した画像信号に注目すると、第１削減係数Ｋ＝「０」であれば、第１電力削減部４１は、注目画像信号である１走査線分と１画素分遅延した画像信号をそのまま出力する。   FIG. 8 is an operation explanatory diagram of the first power reduction unit 41 of the plasma display device 30 in the embodiment of the present invention, and shows a two-dimensional weighted sum coefficient table. When attention is paid to the image signal delayed by one scanning line and one pixel output from the horizontal delay unit 55, if the first reduction coefficient K = “0”, the first power reduction unit 41 is the noticed image signal. An image signal delayed by one scanning line and one pixel is output as it is.

また第１削減係数Ｋ＝「１／２５６」であれば、第１電力削減部４１は、（左上の画像信号）×１／２５６＋（上の画像信号）×２／２５６＋（右上の画像信号）×１／２５６＋（左の画像信号）×２／２５６＋（注目画像信号）×２４４／２５６＋（右の画像信号）×２／２５６＋（左下の画像信号）×１／２５６＋（下の画像信号）×２／２５６＋（右下の画像信号）×１／２５６を計算して出力する。   If the first reduction coefficient K = “1/256”, the first power reduction unit 41 ((upper left image signal) × 1/2256 + (upper image signal) × 2/256 + (upper right image signal) × 1/256 + (left image signal) × 2/256 + (target image signal) × 244/256 + (right image signal) × 2/256 + (lower left image signal) × 1/2256 + (lower image signal) × 2/256 + (lower right image signal) × 1/256 is calculated and output.

第１電力削減部４１は、第１削減係数Ｋの値に応じて、（左上の画像信号）×Ｋ＋（上の画像信号）×２Ｋ＋（右上の画像信号）×Ｋ＋（左の画像信号）×２Ｋ＋（注目画像信号）×（１−１２Ｋ）＋（右の画像信号）×２Ｋ＋（左下の画像信号）×Ｋ＋（下の画像信号）×２Ｋ＋（右下の画像信号）×１Ｋを計算して出力する。   According to the value of the first reduction coefficient K, the first power reduction unit 41 (upper left image signal) × K + (upper image signal) × 2K + (upper right image signal) × K + (left image signal) × 2K + (target image signal) × (1-12K) + (right image signal) × 2K + (lower left image signal) × K + (lower image signal) × 2K + (lower right image signal) × 1K Output.

このようにして第１電力削減部４１は、第１削減係数Ｋに応じて、注目画像信号をその周囲の画素の画像信号を用いて平均化した信号に置き換えることによりＬＰＦ処理を施す。   In this way, the first power reduction unit 41 performs LPF processing by replacing the target image signal with the signal averaged using the image signals of the surrounding pixels in accordance with the first reduction coefficient K.

このように本実施の形態では、第１電力削減部４１を、第１削減係数Ｋに基づき画像信号の空間周波数の高い成分を抑制する２次元ローパスフィルタで構成し、第１削減係数Ｋを大きくすることにより画像信号に強いＬＰＦ処理を施して、データ電極駆動回路３２の消費電力を削減する。   As described above, in the present embodiment, the first power reduction unit 41 is configured with a two-dimensional low-pass filter that suppresses a component having a high spatial frequency of the image signal based on the first reduction coefficient K, and the first reduction coefficient K is increased. As a result, a strong LPF process is performed on the image signal, and the power consumption of the data electrode driving circuit 32 is reduced.

第２電力削減部４２は、第１画像信号を、第２電力削減係数Ｃに応じてデータ電極駆動回路３２の消費電力を抑制したサブフィールドコードに変換する。本実施の形態においては、第１画像信号をサブフィールドコードに変換するとともに、使用するサブフィールドコードの数を第２削減係数Ｃに基づいて制限することにより、データ電極駆動回路３２の消費電力が少なくなるサブフィールドコードに変換する。そして第２削減係数Ｃが大きくなるほど使用するサブフィールドコードの数が少なくなり、データ電極駆動回路３２の消費電力を削減する。   The second power reduction unit 42 converts the first image signal into a subfield code in which the power consumption of the data electrode driving circuit 32 is suppressed according to the second power reduction coefficient C. In the present embodiment, the power consumption of the data electrode driving circuit 32 is reduced by converting the first image signal into a subfield code and limiting the number of subfield codes to be used based on the second reduction coefficient C. Convert to fewer subfield codes. As the second reduction coefficient C increases, the number of subfield codes to be used decreases and the power consumption of the data electrode drive circuit 32 is reduced.

図９は、本発明の実施の形態におけるプラズマディスプレイ装置３０の第２電力削減部４２のブロック図である。第２電力削減部４２は、属性検出部７１と、基底コード生成部７２と、ルール生成部７５と、ルール追加部７６と、上下コード生成部７７と、表示コード選択部８０とを有する。   FIG. 9 is a block diagram of second power reduction unit 42 of plasma display device 30 in the exemplary embodiment of the present invention. The second power reduction unit 42 includes an attribute detection unit 71, a base code generation unit 72, a rule generation unit 75, a rule addition unit 76, an upper / lower code generation unit 77, and a display code selection unit 80.

属性検出部７１は、画像信号とそれを表示する画素の位置との関係を特定するとともに、各画素に対応する画像信号の時間微分、空間微分等に基づき、動画領域・静止画領域の検出、明るさが変化する画像の輪郭部の検出等を行う。そしてそれらを各画素に対応する画像信号の属性として出力する。   The attribute detection unit 71 identifies the relationship between the image signal and the position of the pixel that displays the image signal, and detects a moving image region / still image region based on time differentiation, spatial differentiation, and the like of the image signal corresponding to each pixel, Detection of an outline portion of an image whose brightness changes is performed. These are output as attributes of the image signal corresponding to each pixel.

基底コード生成部７２は、入力した画像信号の階調（以下、「入力階調」と呼称する）よりも大きい階調をもつ所定のサブフィールドコードを上階調基底コードとして生成する。本実施の形態においては、所定のサブフィールドコードは、点灯するサブフィールドのうち最も階調重みの大きいサブフィールドの階調重みよりも小さい階調をもつ全てのサブフィールドが点灯するサブフィールドとなる基底コードである。したがって基底コード生成部７２は、入力階調よりも大きくかつ最も近い階調をもつ基底コードを上階調基底コードとして生成し出力する。基底コードはサブフィールドコードの基本となるコードであって、階調重みの小さいサブフィールドから順にひとつずつまたは２つずつ点灯させて生成したコードある。またこのようにして生成したコードセットを基底コードセットと呼ぶ。   The base code generation unit 72 generates a predetermined subfield code having a gradation larger than the gradation of the input image signal (hereinafter referred to as “input gradation”) as the upper gradation base code. In the present embodiment, the predetermined subfield code is a subfield in which all subfields having gradations smaller than the gradation weight of the subfield having the largest gradation weight among the subfields to be lit are lit. This is the base code. Accordingly, the base code generation unit 72 generates and outputs a base code having a gradation larger than the input gradation and closest to the upper gradation base code. The base code is a code that is a base of the subfield code, and is generated by lighting one by one or two in order from the subfield having the smallest gradation weight. The code set generated in this way is called a base code set.

図１０は、本発明の実施の形態におけるプラズマディスプレイ装置３０の基底コードセットの一例を示す図であり、ＮＴＳＣ規格で用いられることが多い基底コードセットの一例である。この基底コードセットは、階調重みの小さいサブフィールドを先頭に、階調重みが順次大きくなるようにサブフィールドを配列する。そして階調重みの小さいサブフィールドから順にひとつずつ点灯させて生成したコードセットである。したがってこの基底コードセットに含まれる基底コードの数は、（１フィールドを構成するサブフィールドの数＋１）である。   FIG. 10 is a diagram illustrating an example of a base code set of the plasma display device 30 according to the embodiment of the present invention, which is an example of a base code set often used in the NTSC standard. In this base code set, subfields are arranged so that gradation weights are sequentially increased starting from a subfield having a small gradation weight. The code set is generated by lighting one by one in order from the sub-field with the smallest gradation weight. Therefore, the number of base codes included in this base code set is (the number of subfields constituting one field + 1).

本実施の形態においては、基底コード生成部７２は、基底コード記憶部７３と基底コード選択部７４とを有する。基底コード記憶部７３は、基底コードセットと各基底コードの表示する階調とを記憶している。基底コード選択部７４は、基底コードのそれぞれの階調と入力階調とを比較して、入力階調を超えかつ最も近い階調の基底コードを選択し、上階調基底コードとして出力する。   In the present embodiment, the base code generation unit 72 includes a base code storage unit 73 and a base code selection unit 74. The base code storage unit 73 stores a base code set and a gradation displayed by each base code. The base code selection unit 74 compares each gradation of the base code with the input gradation, selects the base code having the closest gradation that exceeds the input gradation, and outputs it as the upper gradation base code.

ルール生成部７５は、入力した画像信号に基づき基底コードに非点灯サブフィールドを追加して新たにサブフィールドコードを生成するための第１のルール（以下、単に「ルール」と呼称する）を生成する。   The rule generation unit 75 generates a first rule (hereinafter simply referred to as “rule”) for newly generating a subfield code by adding a non-lighting subfield to the base code based on the input image signal. To do.

本実施の形態においては、選択した上階調基底コードに非点灯サブフィールドを追加して画像表示に用いるコードの数を増やすためのルールを、画像信号および画像信号に付随する属性に基づき生成する。しかし無制限に非点灯サブフィールドを追加することはできない。例えば全てのサブフィールドを非点灯サブフィールドとして生成されたコードの階調は「０」となるが、このようなルールは許されない。また階調重みの大きいサブフィールドに多くの非点灯サブフィールドを追加することはできない。   In the present embodiment, a rule for adding a non-lighting subfield to the selected upper gradation base code to increase the number of codes used for image display is generated based on the image signal and the attributes associated with the image signal. . However, unlimited non-lit subfields cannot be added. For example, the gradation of a code generated with all subfields as non-lighting subfields is “0”, but such a rule is not allowed. In addition, many non-lighting subfields cannot be added to a subfield having a large gradation weight.

ルール生成部７５で生成が許されるルールは、上階調基底コードの階調以下であって、入力階調以下でありかつ最も近い階調の基底コードの階調（下階調基底コード）以上の階調をもつコードを生成するルールである。ルール生成部７５で生成されるルールは、詳細は後述するが、１つめに追加する非点灯サブフィールドに関するルール、２つめに追加する非点灯サブフィールドに関するルール、非点灯を禁止するサブフィールドに関するルールで記述される。   A rule that is allowed to be generated by the rule generation unit 75 is equal to or lower than the gradation of the upper gradation base code, equal to or lower than the input gradation, and equal to or higher than the gradation of the nearest gradation base code (lower gradation base code). This is a rule for generating a code having the following gradations. The rule generated by the rule generation unit 75 will be described in detail later, but the rule regarding the non-lighting subfield to be added first, the rule regarding the non-lighting subfield to be added second, and the rule regarding the subfield prohibiting non-lighting It is described by.

ルール追加部７６は、外部から入力する第２削減係数Ｃに基づき、ルール生成部７５で生成されたルールで生成可能なサブフィールドコードの数の上限を制限するための第２のルールを追加する。第２のルールは、非点灯を禁止するサブフィールドに関するルールとして記述される。そして非点灯を禁止するサブフィールドが多くなるほど画像表示に使用できるサブフィールドコードの数が減少し、データ電極駆動回路３２の消費電力は抑制される。   The rule adding unit 76 adds a second rule for limiting the upper limit of the number of subfield codes that can be generated by the rule generated by the rule generating unit 75 based on the second reduction coefficient C input from the outside. . The second rule is described as a rule relating to a subfield that prohibits non-lighting. As the number of subfields that prohibit non-lighting increases, the number of subfield codes that can be used for image display decreases, and the power consumption of the data electrode driving circuit 32 is suppressed.

図１１は、本発明の実施の形態におけるプラズマディスプレイ装置３０のルール追加部７６の回路ブロック図である。ルール追加部７６は、乱数発生器９１、加算器９２、小数切捨器９３、減算器９４、選択器９５を有する。   FIG. 11 is a circuit block diagram of rule adding unit 76 of plasma display device 30 in the exemplary embodiment of the present invention. The rule adding unit 76 includes a random number generator 91, an adder 92, a decimal truncator 93, a subtracter 94, and a selector 95.

第２削減係数Ｃの逆数の値１／Ｃは、おおむね中間コード生成部７８で生成可能な中間コードの数に等しく、第２削減係数Ｃの値が大きくなるほど中間コード生成部７８で生成可能な中間階調の数は減少する。したがって第２削減係数Ｃの値が小さいと画像表示に用いるサブフィールドコードの数が多くなり、滑らかな階調表示が可能となるが、データ電極駆動回路３２の消費電力は大きくなる。そして第２削減係数Ｃの値が大きくなるにつれて画像表示に用いるサブフィールドコードの数が制限されて表示できる階調も少なくなるが、データ電極駆動回路３２の消費電力の最大値は低く抑えられる。本実施の形態においては、第２削減係数Ｃは「０」より大きく「１」以下の実数である。   The reciprocal value 1 / C of the second reduction coefficient C is approximately equal to the number of intermediate codes that can be generated by the intermediate code generation section 78, and can be generated by the intermediate code generation section 78 as the value of the second reduction coefficient C increases. The number of halftones decreases. Therefore, if the value of the second reduction coefficient C is small, the number of subfield codes used for image display increases and smooth gradation display becomes possible, but the power consumption of the data electrode drive circuit 32 increases. As the value of the second reduction coefficient C increases, the number of subfield codes used for image display is limited and the number of gradations that can be displayed decreases, but the maximum power consumption of the data electrode drive circuit 32 can be kept low. In the present embodiment, the second reduction coefficient C is a real number greater than “0” and less than or equal to “1”.

乱数発生器９１は「０」以上「１」未満の乱数ｒｎｄを発生する。加算器９２は、第２削減係数Ｃの逆数１／Ｃと乱数ｒｎｄとを加算する。小数切捨器９３は、加算器９２から出力される数値の小数部分を切捨てて整数部分を出力する。減算器９４は、基底コードセットにおける上階調基底コードの階調重みの順序Ｎｓから小数切捨器９３の出力を減じ、さらに「１」を減じる。そしてこの値が正であればそのまま出力し、正でなければ「１」を出力する。したがって減算器９４の出力Ｎｐは、
Ｎｐ＝Ｍａｘ（１，Ｎｓ−ＩＮＴ（１／Ｃ＋ｒｎｄ）−１）
であり、正の整数である。ここで基底コードの階調重みの順序Ｎｓとは、注目する基底コードの階調重みが、基底コードセットに含まれる基底コードの中でＮｓ番目に小さいことを示す。例えば図１０に示した基底コードセットの中の基底コード「１１１１１１００」の順序Ｎｓは「７」である。また、Ｍａｘ（ｘ，ｙ）はｘとｙの大きいほうの値を示し、ＩＮＴ（ｚ）はｚの整数部分の値を示す。 The random number generator 91 generates a random number rnd of “0” or more and less than “1”. The adder 92 adds the reciprocal 1 / C of the second reduction coefficient C and the random number rnd. The decimal truncator 93 truncates the decimal part of the numerical value output from the adder 92 and outputs an integer part. The subtracter 94 subtracts the output of the decimal truncator 93 from the gradation weight order Ns of the upper gradation base code in the base code set, and further subtracts “1”. If this value is positive, it is output as it is; otherwise, “1” is output. Therefore, the output Np of the subtractor 94 is
Np = Max (1, Ns−INT (1 / C + rnd) −1)
And is a positive integer. Here, the gradation weight order Ns of the base code indicates that the gradation weight of the target base code is the Nsth smallest among the base codes included in the base code set. For example, the order Ns of the base code “11111100” in the base code set shown in FIG. 10 is “7”. Max (x, y) indicates the larger value of x and y, and INT (z) indicates the value of the integer part of z.

選択器９５は、基底コードセットの中から、階調重みがＮｐ番目に小さい基底コードを選択し中間コード生成部７８に出力する。こうして選択された基底コードの「１」に対応するサブフィールドが非点灯を禁止するサブフィールドである。   The selector 95 selects a base code having the Npth smallest gradation weight from the base code set and outputs the base code to the intermediate code generation unit 78. The subfield corresponding to “1” of the base code selected in this way is a subfield that prohibits non-lighting.

例えば、図１０に示した基底コードセットの場合、Ｎｐ＝３であれば選択される基底コードは「１１００００００」であり、サブフィールドＳＦ１、ＳＦ２が非点灯禁止サブフィールドである。またＮｐ＝６であれば、選択される基底コードは「１１１１１０００」であり、サブフィールドＳＦ１〜ＳＦ５が非点灯禁止サブフィールドである。   For example, in the case of the base code set shown in FIG. 10, if Np = 3, the base code to be selected is “11000000”, and the subfields SF1 and SF2 are non-lighting prohibited subfields. If Np = 6, the selected base code is “11111000”, and the subfields SF1 to SF5 are non-lighting prohibited subfields.

このように本実施の形態においては、ルール追加部７６で追加される第２のルールは、基底コード生成部７２が生成した基底コードよりも小さい階調を持つ基底コードの点灯サブフィールドを全て非点灯禁止サブフィールドとするルールである。   As described above, in the present embodiment, the second rule added by the rule adding unit 76 does not display all the lighting subfields of the base code having a gradation smaller than the base code generated by the base code generating unit 72. This is a rule for making the lighting prohibited subfield.

上下コード生成部７７は、基底コードに第１のルールおよび第２のルールを適用して新たに生成できるサブフィールドコードの中から、入力階調より大きくかつ最も近い階調をもつサブフィールドコードおよび入力階調以下でかつ最も近い階調をもつサブフィールドコードをそれぞれ上階調コードおよび下階調コードとして生成する。   The upper and lower code generation unit 77 applies a subfield code having a gradation larger than the input gradation and closest to the subfield code newly generated by applying the first rule and the second rule to the base code. Sub-field codes having an input gradation below and having the closest gradation are generated as an upper gradation code and a lower gradation code, respectively.

本実施の形態においては、基底コード生成部７２で生成した上階調基底コードにルール生成部７５で生成した第１のルールおよびルール追加部７６で生成した第２のルールを適用して、入力階調より大きくかつ最も近い階調をもつ上階調コード、および入力階調以下でかつ最も近い階調をもつ下階調コードを生成する。   In the present embodiment, the first rule generated by the rule generation unit 75 and the second rule generated by the rule addition unit 76 are applied to the upper tone base code generated by the base code generation unit 72 and input. An upper gradation code having a gradation larger than the gradation and the closest gradation, and a lower gradation code having the closest gradation and less than the input gradation are generated.

本実施の形態においては、上下コード生成部７７は、中間コード生成部７８と、上下コード選択部７９とを有する。   In the present embodiment, the upper / lower code generation unit 77 includes an intermediate code generation unit 78 and an upper / lower code selection unit 79.

中間コード生成部７８は、上階調基底コードに非点灯サブフィールドを追加して画像表示に使用するコードを生成する。こうして生成されたコードを「中間コード」と呼称する。また中間コードにもとの上階調基底コードを加えたテーブルを「中間コードセット」と称する。   The intermediate code generation unit 78 generates a code to be used for image display by adding a non-lighting subfield to the upper gradation base code. The code generated in this way is called an “intermediate code”. A table in which the upper tone base code is added to the intermediate code is referred to as an “intermediate code set”.

図１２Ａ〜図１２Ｃは、本発明の実施の形態におけるプラズマディスプレイ装置３０のルールにより生成される中間コードセットの一例を示す図である。図１２Ａは、１つめに追加する非点灯サブフィールドに関するルール「非点灯サブフィールドを１つ追加する」というルールを基底コード「１１１１１１００」に適用して生成した中間コードセットを示す図である。この例では基底コードに６つの点灯サブフィールドＳＦ１〜ＳＦ６が存在するので、このうちの１つを非点灯サブフィールドに変更することにより６個の中間コードが得られる。ただし中間コード「１１１１１０００」は基底コードに等しく、それ以外の５個のコードが新たに生成された中間コードである。   12A to 12C are diagrams showing an example of the intermediate code set generated by the rules of the plasma display device 30 according to the embodiment of the present invention. FIG. 12A is a diagram illustrating an intermediate code set generated by applying the rule “add one non-lighting subfield” regarding the non-lighting subfield to be added first to the base code “11111100”. In this example, since there are six lighting subfields SF1 to SF6 in the base code, six intermediate codes are obtained by changing one of them to the non-lighting subfield. However, the intermediate code “11111000” is equal to the base code, and the other five codes are newly generated intermediate codes.

図１２Ｂは、１つめに追加する非点灯サブフィールドに関するルール「非点灯サブフィールドを１つ追加する」に加えて、２つめに追加する非点灯サブフィールドに関するルール「新たに生成された中間コードのうちで階調の最も小さいコードのサブフィールドＳＦ２に非点灯サブフィールドを追加する」というルールを、基底コード「１１１１１１００」に適用して生成した中間コードセットを示す図である。この例では６個の中間コードが新たに生成される。   In FIG. 12B, in addition to the rule “add one non-lighting subfield” regarding the non-lighting subfield to be added first, the rule “non-lighting subfield to be added second” It is a figure which shows the intermediate code set produced | generated by applying the rule "it adds a non-lighting subfield to subfield SF2 of the code | cord | chord with the smallest gradation among them" to base code "11111100". In this example, six intermediate codes are newly generated.

図１２Ｃは、１つめに追加する非点灯サブフィールドに関するルール「非点灯サブフィールドを１つ追加する」に加えて、非点灯を禁止するサブフィールドに関するルール、「サブフィールドＳＦ１、ＳＦ２の非点灯を禁止する」というルールを基底コード「１１１１１１００」に適用して生成した中間コードセットを示す図である。この例では３個の中間コードが新たに生成される。   In FIG. 12C, in addition to the rule “add one non-lighting subfield” regarding the non-lighting subfield to be added first, the rule regarding the subfield prohibiting non-lighting, “non-lighting of the subfields SF1 and SF2”. It is a figure which shows the intermediate code set produced | generated by applying the rule of "prohibit" to base code "11111100". In this example, three intermediate codes are newly generated.

このように中間コード生成部７８は、基底コード生成部７２が生成した上階調基底コードにルール生成部７５で生成されたルールを適用して中間コードセットを生成する。   In this way, the intermediate code generation unit 78 applies the rules generated by the rule generation unit 75 to the upper tone base code generated by the base code generation unit 72 to generate an intermediate code set.

次にルール生成部７５で作成されたルールに、ルール追加部７６で作成された第２のルールが追加されて生成された中間コードセットについて、例をあげて説明する。以下では基底コード生成部７２では図１０に示した基底コードセットを適用し、ルール生成部７５で「非点灯サブフィールドを１つ追加する」というルールが作成されたとする。   Next, an example of an intermediate code set generated by adding the second rule created by the rule adding unit 76 to the rule created by the rule generating unit 75 will be described. Hereinafter, it is assumed that the base code generation unit 72 applies the base code set shown in FIG. 10 and the rule generation unit 75 creates a rule “add one non-lighting subfield”.

図１２Ｄ、図１２Ｅは、本発明の実施の形態におけるプラズマディスプレイ装置３０のルール追加部７６で追加された第２のルールにより生成される中間コードセットの一例を示す図である。   12D and 12E are diagrams illustrating an example of the intermediate code set generated by the second rule added by the rule adding unit 76 of the plasma display device 30 according to the exemplary embodiment of the present invention.

図１２Ｄに示す例について説明する。基底コード選択部７４が上階調基底コードとして７番目の基底コード「１１１１１１００」を選択し、このときの第２削減係数Ｃが「０．５」、すなわち第２削減係数Ｃの逆数１／Ｃが「２」であったとする。すると、ルール追加部７６の出力Ｎｐは、
Ｎｐ＝Ｍａｘ（１，Ｎｓ−ＩＮＴ（１／Ｃ＋ｒｎｄ）−１）＝７−２−１＝４
となる。したがって、選択器９５は、基底コードセットのうちの階調重みが４番目に小さい基底コード「１１１０００００」を選択し、サブフィールドＳＦ１〜ＳＦ３を非点灯禁止とする。その結果、中間コード生成部７８で新たに追加される中間コードは、図１２Ｄに示すように、階調「２４」をもつコード「１１１１０１００」と階調「２７」をもつコード「１１１０１１００」との２個である。 The example shown in FIG. 12D will be described. The base code selection unit 74 selects the seventh base code “11111100” as the upper gradation base code, and the second reduction coefficient C at this time is “0.5”, that is, the reciprocal 1 / C of the second reduction coefficient C. Is “2”. Then, the output Np of the rule adding unit 76 is
Np = Max (1, Ns-INT (1 / C + rnd) -1) = 7-2-1 = 4
It becomes. Therefore, the selector 95 selects the base code “11100000” having the fourth lowest gradation weight in the base code set, and prohibits the subfields SF1 to SF3 from being unlit. As a result, as shown in FIG. 12D, the intermediate code newly added by the intermediate code generation unit 78 includes a code “11110100” having a gradation “24” and a code “11101100” having a gradation “27”. Two.

次に図１２Ｅに示す例について説明する。基底コード選択部７４が上階調基底コードとして７番目の基底コード「１１１１１１００」を選択し、このときの第２削減係数Ｃが「１」、すなわち第２削減係数Ｃの逆数１／Ｃが「１」であったとする。すると、ルール追加部７６の出力Ｎｐは、
Ｎｐ＝Ｍａｘ（１，Ｎｓ−ＩＮＴ（１／Ｃ＋ｒｎｄ）−１）＝７−１−１＝５
となる。したがって、選択器９５は、基底コードセットのうちの階調重みが５番目に小さい基底コード「１１１１００００」を選択し、サブフィールドＳＦ１〜ＳＦ４を非点灯禁止とする。その結果、中間コード生成部７８で新たに追加される中間コードは、図１２Ｅに示すように、階調「２４」をもつコード「１１１１０１００」のみの１個である。 Next, an example shown in FIG. 12E will be described. The base code selection unit 74 selects the seventh base code “11111100” as the upper gradation base code, and the second reduction coefficient C at this time is “1”, that is, the reciprocal 1 / C of the second reduction coefficient C is “ 1 ”. Then, the output Np of the rule adding unit 76 is
Np = Max (1, Ns-INT (1 / C + rnd) -1) = 7-1-1 = 5
It becomes. Therefore, the selector 95 selects the base code “11110000” having the fifth smallest gradation weight in the base code set, and prohibits the subfields SF1 to SF4 from being turned off. As a result, the intermediate code newly added by the intermediate code generation unit 78 is only one code “11110100” having gradation “24”, as shown in FIG. 12E.

さらに別の例について説明する。基底コード選択部７４が上階調基底コードとして７番目の基底コード「１１１１１１００」を選択し、このときの第２削減係数Ｃの逆数１／Ｃが「２」と「１」との間の値であったとする。すると、乱数ｒｎｄが加算されるために、ルール追加部７６の出力Ｎｐは所定の確率で「２」または「１」となる。そのため中間コード生成部７８で新たに追加される中間コードは、所定の確率で２個、または１個となる。そして第２削減係数Ｃの逆数１／Ｃが「２」に近いと新たに２個の中間コードが生成される確率が高くなり、第２削減係数Ｃの逆数１／Ｃが「１」に近いと新たに１個の中間コードが生成される確率が高くなる。   Another example will be described. The base code selection unit 74 selects the seventh base code “11111100” as the upper gradation base code, and the reciprocal 1 / C of the second reduction coefficient C at this time is a value between “2” and “1”. Suppose that Then, since the random number rnd is added, the output Np of the rule adding unit 76 becomes “2” or “1” with a predetermined probability. Therefore, the number of intermediate codes newly added by the intermediate code generation unit 78 is two or one with a predetermined probability. If the reciprocal 1 / C of the second reduction coefficient C is close to “2”, the probability that two intermediate codes are newly generated increases, and the reciprocal 1 / C of the second reduction coefficient C is close to “1”. The probability that one intermediate code is newly generated becomes high.

このように本実施の形態においては、乱数ｒｎｄを用いることにより、中間コード生成部７８で生成する中間階調の数の上限値を、第２削減係数Ｃに基づき連続的に制限している。   As described above, in the present embodiment, the upper limit value of the number of intermediate gradations generated by the intermediate code generation unit 78 is continuously limited based on the second reduction coefficient C by using the random number rnd.

上下コード選択部７９は、中間コード生成部７８で生成した中間コードセットに含まれるコードそれぞれの階調と入力階調とを比較して、入力階調より大きくかつ最も近い階調をもつコードを上階調コードとして選択し出力する。また入力階調以下でかつ最も近い階調をもつコードを下階調コードとして選択し出力する。   The upper / lower code selection unit 79 compares the gradation of each code included in the intermediate code set generated by the intermediate code generation unit 78 with the input gradation, and determines the code having the closest gradation larger than the input gradation. Select and output as upper gradation code. In addition, the code having the closest gradation below the input gradation is selected and output as the lower gradation code.

表示コード選択部８０は、ディザ選択部８２と、誤差拡散部８４と、表示コード決定部８６とを有する。ディザ選択部８２は、画像信号およびその属性に基づき、記憶している複数のディザパターンの中から１つのディザパターンを選択する。また対応する画像信号の画素の位置に基づき、選択したディザパターンの対応するディザ要素を選択して出力し、さらに選択したディザ要素に上階調コードの階調と下階調コードの階調との差を乗じてディザ値を求める。誤差拡散部８４は、対応する画素に加算するための誤差を表示コード決定部８６に出力すると共に、表示コード決定部８６から出力される誤差を周辺画素に拡散する。   The display code selection unit 80 includes a dither selection unit 82, an error diffusion unit 84, and a display code determination unit 86. The dither selection unit 82 selects one dither pattern from a plurality of stored dither patterns based on the image signal and its attributes. Further, based on the pixel position of the corresponding image signal, the corresponding dither element of the selected dither pattern is selected and output, and the gradation of the upper gradation code and the gradation of the lower gradation code are further output to the selected dither element. Multiply the difference to find the dither value. The error diffusion unit 84 outputs an error to be added to the corresponding pixel to the display code determination unit 86 and diffuses the error output from the display code determination unit 86 to surrounding pixels.

表示コード決定部８６は、入力階調とディザ値と誤差とを加算して表示すべき階調を算出する。そして上階調コードおよび下階調コードのうち、表示すべき階調に近いほうのコードを表示コードとして選択する。このとき表示すべき階調と選択した表示コードの階調との差を求め、新しく発生した誤差として誤差拡散部８４に出力する。   The display code determination unit 86 calculates the gradation to be displayed by adding the input gradation, the dither value, and the error. Of the upper gradation code and the lower gradation code, the code closer to the gradation to be displayed is selected as the display code. At this time, the difference between the gradation to be displayed and the gradation of the selected display code is obtained and output to the error diffusion unit 84 as a newly generated error.

このようにして本実施の形態における第２電力削減部４２は、論理計算を用いて画像信号をサブフィールドコードに変換するとともに、第２削減係数Ｃに基づき画像表示に用いるサブフィールドコードの数を制限して画像信号をサブフィールドコードに変換する。これにより、データ電極駆動回路３２の消費電力が少なくなるサブフィールドコードに変換している。   In this way, the second power reduction unit 42 according to the present embodiment converts the image signal into a subfield code using logical calculation, and calculates the number of subfield codes used for image display based on the second reduction coefficient C. Limit and convert the image signal to a subfield code. As a result, the data is converted into a subfield code in which the power consumption of the data electrode driving circuit 32 is reduced.

また上述したように、第２削減係数Ｃの逆数の値１／Ｃはおおむね中間コード生成部７８で生成可能な中間コードの数に等しくなる。したがって階調の大きい基底コードであっても階調重みの小さい基底コードであっても、そこから生成される中間階調の数はほぼ同じであり、明るい領域での画像の滑らかさと暗い領域での画像の滑らかさとがほぼ同じである。   As described above, the reciprocal value 1 / C of the second reduction coefficient C is substantially equal to the number of intermediate codes that can be generated by the intermediate code generation unit 78. Therefore, whether the base code has a large gradation or the base code has a small gradation weight, the number of intermediate gradations generated from the base code is almost the same. The smoothness of the image is almost the same.

以上に説明したように、第１電力削減部４１および第２電力削減部４２は、ともにデータ電極駆動回路３２の消費電力を抑制する機能を有する。しかし第１電力削減部４１は画像信号そのものを変更して精細度を下げることにより消費電力を抑制し、第２電力削減部４２は画像信号そのものを変更するのではなく表示可能な階調数を減らすことにより消費電力を抑制する点が異なる。   As described above, both the first power reduction unit 41 and the second power reduction unit 42 have a function of suppressing the power consumption of the data electrode drive circuit 32. However, the first power reduction unit 41 suppresses power consumption by changing the image signal itself to lower the definition, and the second power reduction unit 42 does not change the image signal itself but the number of gradations that can be displayed. The difference is that power consumption is reduced by reducing the power consumption.

データ電力算出部４３は、第２電力削減部４２で変換されたサブフィールドコードに基づきデータ電極駆動回路３２の消費電力を第２電力として算出する。データ電力算出部４３は、実際の画像表示に用いる表示コードに基づき算出するため、データ電極駆動回路３２の実際の消費電力に近い値を求めることができる。そのため、第２電力を、実電力とも呼称する。   The data power calculation unit 43 calculates the power consumption of the data electrode driving circuit 32 as the second power based on the subfield code converted by the second power reduction unit. Since the data power calculation unit 43 calculates based on the display code used for actual image display, a value close to the actual power consumption of the data electrode drive circuit 32 can be obtained. Therefore, the second power is also referred to as actual power.

データ電力算出部４３は、データドライバ３２（１）〜３２（１６）のそれぞれの消費電力を計算し、その最大値を出力する。図１３は本発明の実施の形態におけるプラズマディスプレイ装置３０のデータ電力算出部４３の回路ブロック図である。   The data power calculation unit 43 calculates the power consumption of each of the data drivers 32 (1) to 32 (16) and outputs the maximum value. FIG. 13 is a circuit block diagram of data power calculation unit 43 of plasma display apparatus 30 in the embodiment of the present invention.

データ電力算出部４３は、データドライバ３２（１）〜３２（１６）のそれぞれに対する消費電力を計算するドライバ電力算出部１０１（１）〜１０１（１６）と、ドライバ電力算出部１０１（１）〜１０１（１６）のそれぞれの出力を所定の時間累積するドライバ電力累積部１０２（１）〜１０２（１６）と、ドライバ電力累積部１０２（１）〜１０２（１６）のそれぞれの出力の最大値を選択する最大電力選択部１０４とを備えている。   The data power calculation unit 43 includes driver power calculation units 101 (1) to 101 (16) that calculate power consumption for each of the data drivers 32 (1) to 32 (16), and driver power calculation units 101 (1) to 101 (1). 101 (16), the driver power accumulation units 102 (1) to 102 (16) that accumulate the respective outputs for a predetermined time, and the driver power accumulation units 102 (1) to 102 (16) respectively. And a maximum power selection unit 104 to be selected.

データ電極駆動回路３２の消費電力は、上述したように、データ電極２２のそれぞれに印加する電圧の変化の回数が多くなると大きくなる。加えてデータ電極２２に隣接するデータ電極２２に印加する電圧が逆位相で変化するとさらに大きくなる。このような関係から、例えばサブフィールドのそれぞれに対応する表示コードの各ビットに対して、上下および左右の画素の排他的論理和の総和を計算することにより、データ電極２２を駆動するために必要な電力を算出することができる。本実施の形態におけるドライバ電力算出部１０１（１）〜１０１（１６）はこのような方法でデータドライバ３２（１）〜３２（１６）のそれぞれの電力を算出している。また、ドライバ電力累積部１０２（１）〜１０２（１６）はデータドライバ３２（１）〜３２（１６）の温度上昇との相関をとるために設けられているが省略してもよい。このような構成により、データ電力算出部４３はデータドライバ３２（１）〜３２（１６）それぞれの消費電力を算出し、それらの最大値を出力する。   As described above, the power consumption of the data electrode drive circuit 32 increases as the number of changes in the voltage applied to each of the data electrodes 22 increases. In addition, when the voltage applied to the data electrode 22 adjacent to the data electrode 22 changes in the opposite phase, it further increases. From this relationship, for example, it is necessary to drive the data electrode 22 by calculating the sum of exclusive OR of the upper and lower and left and right pixels for each bit of the display code corresponding to each subfield. Power can be calculated. The driver power calculation units 101 (1) to 101 (16) in the present embodiment calculate the respective powers of the data drivers 32 (1) to 32 (16) by such a method. The driver power accumulation units 102 (1) to 102 (16) are provided to correlate with the temperature rise of the data drivers 32 (1) to 32 (16), but may be omitted. With such a configuration, the data power calculation unit 43 calculates the power consumption of each of the data drivers 32 (1) to 32 (16) and outputs the maximum value thereof.

仮想電力推定部４４は、点灯するサブフィールドのうち最も階調重みの大きいサブフィールドの階調重みよりも小さい階調重みをもつ全てのサブフィールドが点灯するサブフィールドとなるサブフィールドコード、すなわち基底コードのみを用いて、画像信号をサブフィールドコードに変換したと仮定した場合のデータ電極駆動回路３２の消費電力を第１電力として推定する。そのため、第１電力を仮想電力とも呼称する。   The virtual power estimation unit 44 is a subfield code that is a subfield in which all subfields having gradation weights smaller than the gradation weight of the subfield having the largest gradation weight among the subfields to be lit, that is, the base The power consumption of the data electrode driving circuit 32 when it is assumed that the image signal is converted into the subfield code using only the code is estimated as the first power. Therefore, the first power is also referred to as virtual power.

仮想電力の推定方法としては、画像信号を実際に基底コードに変換して、変換された基底コードを用いて、データ電力算出部４３と同様に排他的論理和の総和を用いて推定してもよい。しかし画像信号を基底コードに変換した場合の点灯サブフィールド数に画像信号を変換し、注目画素に隣接する画素の点灯サブフィールド数に基づき注目画素の仮想電力を推定し、その値を全画素にわたって合算することで仮想電力を推定してもよい。なおここでもデータドライバ毎に仮想電力を推定し、その最大値を出力する。   As a method for estimating virtual power, an image signal is actually converted into a base code, and the converted base code is used to estimate using the sum of exclusive ORs as in the data power calculation unit 43. Good. However, the image signal is converted into the number of lighting subfields when the image signal is converted into the base code, the virtual power of the target pixel is estimated based on the number of lighting subfields of the pixels adjacent to the target pixel, and the value is applied to all the pixels. You may estimate virtual electric power by adding up. In this case, the virtual power is estimated for each data driver and the maximum value is output.

削減係数設定部４５は、第１電力と第２電力にもとづき、第１電力削減係数Ｋおよび第２電力削減係数Ｃを設定する。このとき、第２電力が大きいほど第１削減係数Ｋおよび第２削減係数Ｃを大きく設定するとともに、第１電力が大きいときの第２削減係数Ｃに対する第１削減係数Ｋの比率を、第１電力が小さいときの第２削減係数Ｃに対する第１削減係数Ｋの比率よりも大きくなるように第１削減係数Ｃおよび第２削減係数Ｋを設定する。   The reduction coefficient setting unit 45 sets the first power reduction coefficient K and the second power reduction coefficient C based on the first power and the second power. At this time, as the second power is larger, the first reduction coefficient K and the second reduction coefficient C are set larger, and the ratio of the first reduction coefficient K to the second reduction coefficient C when the first power is larger is set to the first The first reduction coefficient C and the second reduction coefficient K are set to be larger than the ratio of the first reduction coefficient K to the second reduction coefficient C when the power is small.

図１４Ａ、図１４Ｂは、本発明の実施の形態におけるプラズマディスプレイ装置３０の削減係数設定部４５の動作を説明する図であり、横軸は実電力を示し、縦軸は第１削減係数Ｋおよび第２削減係数Ｃを示している。このように、データ電力算出部４３で算出された実電力が大きくなるほど、第１削減係数Ｋおよび第２削減係数Ｃも大きくなるように設定する。ただし仮想電力が小さいときは、図１４Ａに示したように、第２電力削減部４２の電力削減を優先させるために第１削減係数Ｋに対して第２削減係数Ｃを大きく設定する。また仮想電力が大きいときは、図１４Ｂに示したように、第１電力削減部４１の電力削減を優先させるために第２削減係数Ｃに対して第１削減係数Ｋを大きく設定する。   14A and 14B are diagrams for explaining the operation of the reduction coefficient setting unit 45 of the plasma display device 30 according to the embodiment of the present invention, where the horizontal axis indicates the actual power, and the vertical axis indicates the first reduction coefficient K and A second reduction coefficient C is shown. In this way, the first reduction coefficient K and the second reduction coefficient C are set to increase as the actual power calculated by the data power calculation unit 43 increases. However, when the virtual power is small, the second reduction coefficient C is set larger than the first reduction coefficient K in order to give priority to the power reduction of the second power reduction unit 42 as shown in FIG. 14A. When the virtual power is large, the first reduction coefficient K is set larger than the second reduction coefficient C in order to give priority to the power reduction of the first power reduction unit 41 as shown in FIG. 14B.

仮想電力は画像表示に使用できるサブフィールドコードの数が最も少ない基底コードセットを用いた場合のデータ電極駆動回路３２の電力を推定している。そのため、仮想電力が大きい場合には、第２電力削減部４２でサブフィールドコードの数を削減しても電力削減効果が少ないと考えられるので、第１電力削減部４１を優先させて効率よく電力を削減させる。また仮想電力が小さい場合には、第２電力削減部４２を優先させて、画像信号そのものを変更することなく画像信号に忠実な画像表示を行っている。以上により、演算回路を用いて画像信号をサブフィールドコードへ変換するとともに、画像表示品質の低下を抑えつつデータ電極駆動回路の電力を抑制することができる。   The virtual power estimates the power of the data electrode driving circuit 32 when a base code set having the smallest number of subfield codes that can be used for image display is used. Therefore, when the virtual power is large, it is considered that the power reduction effect is small even if the number of subfield codes is reduced by the second power reduction unit 42. Therefore, the first power reduction unit 41 is prioritized and the power is efficiently consumed. Reduce. When the virtual power is small, the second power reduction unit 42 is prioritized to display an image faithful to the image signal without changing the image signal itself. As described above, the image signal is converted into the subfield code using the arithmetic circuit, and the power of the data electrode driving circuit can be suppressed while suppressing the deterioration of the image display quality.

なお、本実施の形態に示した各回路ブロックは、上述した各動作を行う電気回路として構成されてもよく、上述した各動作を行うようにプログラムされたプロセッサ等を用いて構成してもよい。   Note that each circuit block shown in the present embodiment may be configured as an electric circuit that performs the above-described operations, or may be configured using a processor or the like that is programmed to perform the above-described operations. .

また、本実施の形態において用いた具体的な各数値は、単に一例を挙げたに過ぎず、画像表示装置の仕様等に合わせて、適宜最適な値に設定することが望ましい。   In addition, the specific numerical values used in the present embodiment are merely examples, and it is desirable to appropriately set the optimal values according to the specifications of the image display apparatus.

本発明は、演算回路を用いて構成した画像信号処理回路を備え、さらに画像表示品質の低下を抑えつつデータ電極駆動回路の電力を抑制する機能を有し、画像表示装置として有用である。   The present invention includes an image signal processing circuit configured using an arithmetic circuit, and further has a function of suppressing the power of the data electrode driving circuit while suppressing a decrease in image display quality, and is useful as an image display device.

１０ パネル
１２ 走査電極
１３ 維持電極
２２ データ電極
３０ プラズマディスプレイ装置
３１ 画像信号処理回路
４１ 第１電力削減部
４２ 第２電力削減部
４３ データ電力算出部
４４ 仮想電力推定部
４５ 削減係数設定部
５１，５２ 垂直遅延器
５３，５４，５５，５６，５７，５８ 基水平遅延器
６０〜６８ 乗算器
６９ 加算器
７２ 基底コード生成部
７３ 基底コード記憶部
７４ 基底コード選択部
７５ ルール生成部
７６ ルール追加部
７７ 上下コード生成部
７８ 中間コード生成部
７９ 上下コード選択部
８０ 表示コード選択部
８２ ディザ選択部
８４ 誤差拡散部
８６ 表示コード決定部
９１ 乱数発生器
９２ 加算器
９３ 少数切捨器
９４ 減算器
９５ 選択器
９０ 拡散巡回部
１０１ ドライバ電力算出部
１０２ ドライバ電力累積部
１０４ 最大電力選択部 DESCRIPTION OF SYMBOLS 10 Panel 12 Scan electrode 13 Sustain electrode 22 Data electrode 30 Plasma display apparatus 31 Image signal processing circuit 41 1st power reduction part 42 2nd power reduction part 43 Data power calculation part 44 Virtual power estimation part 45 Reduction coefficient setting part 51,52 Vertical delay units 53, 54, 55, 56, 57, 58 Basic horizontal delay units 60 to 68 Multipliers 69 Adders 72 Base code generation unit 73 Base code storage unit 74 Base code selection unit 75 Rule generation unit 76 Rule addition unit 77 Upper and lower code generation unit 78 Intermediate code generation unit 79 Upper and lower code selection unit 80 Display code selection unit 82 Dither selection unit 84 Error diffusion unit 86 Display code determination unit 91 Random number generator 92 Adder 93 Decimal cut-off device 94 Subtractor 95 Selector 90 Spreading and traveling unit 101 Driver power calculation unit 102 Driver power accumulation 104 maximum power selector

Claims (3)

階調重みの定められた複数のサブフィールドで１フィールドを構成し、画像信号をサブフィールドそれぞれの点灯または非点灯の組合せを示すサブフィールドコードに変換する画像信号処理回路と、前記サブフィールドコードに基づきそれぞれの画素の点灯または非点灯を制御して画像を表示するデータ電極駆動回路とを備えた画像表示装置であって、
前記画像信号処理回路は、
前記画像信号を、第１電力削減係数に応じて前記データ電極駆動回路の消費電力を抑制した第１画像信号に変更する第１電力削減部と、
前記第１画像信号を、第２電力削減係数に応じて前記データ電極駆動回路の消費電力を抑制したサブフィールドコードに変換する第２電力削減部と、
点灯するサブフィールドのうち最も階調重みの大きいサブフィールドの階調重みよりも小さい階調重みをもつ全てのサブフィールドが点灯するサブフィールドとなるサブフィールドコードのみを用いて、前記画像信号をサブフィールドコードに変換したと仮定した場合の前記データ電極駆動回路の消費電力を第１電力として推定する仮想電力推定部と、
前記第２電力削減部で変換されたサブフィールドコードに基づき前記データ電極駆動回路の消費電力を第２電力として算出するデータ電力算出部と、
前記第１電力と前記第２電力にもとづき、前記第１電力削減係数および前記第２電力削減係数を設定する削減定数設定部とを備え、
前記削減定数設定部は、前記第２電力が大きいほど前記第１削減係数および前記第２削減係数を大きく設定するとともに、前記第１電力が大きいときの前記第２削減係数に対する前記第１削減係数の比率を、前記第１電力が小さいときの前記第２削減係数に対する前記第１削減係数の比率よりも大きくなるように前記第１削減係数および前記第２削減係数を設定することを特徴とする画像表示装置。 A plurality of subfields having gradation weights constitute one field, and an image signal processing circuit that converts an image signal into a subfield code indicating a combination of lighting or non-lighting of each subfield, and the subfield code An image display device including a data electrode driving circuit that displays an image by controlling lighting or non-lighting of each pixel,
The image signal processing circuit includes:
A first power reduction unit that changes the image signal to a first image signal that suppresses power consumption of the data electrode driving circuit according to a first power reduction coefficient;
A second power reduction unit that converts the first image signal into a subfield code that suppresses power consumption of the data electrode driving circuit according to a second power reduction coefficient;
Of the subfields to be lit, all of the subfields having gradation weights smaller than the gradation weight of the subfield having the largest gradation weight are used only for subfield codes that are subfields to be lit. A virtual power estimation unit that estimates the power consumption of the data electrode drive circuit when it is assumed to be converted into a field code as the first power;
A data power calculation unit that calculates power consumption of the data electrode driving circuit as second power based on the subfield code converted by the second power reduction unit;
A reduction constant setting unit for setting the first power reduction coefficient and the second power reduction coefficient based on the first power and the second power;
The reduction constant setting unit sets the first reduction coefficient and the second reduction coefficient to be larger as the second power is larger, and the first reduction coefficient with respect to the second reduction coefficient when the first power is larger. The first reduction factor and the second reduction factor are set such that the ratio of the first reduction factor is larger than the ratio of the first reduction factor to the second reduction factor when the first power is small. Image display device. 前記第１電力削減部は、前記第１削減係数に基づき画像信号の空間周波数の高い成分を抑制する２次元ローパスフィルタであることを特徴とする請求項１に記載の画像表示装置。 The image display apparatus according to claim 1, wherein the first power reduction unit is a two-dimensional low-pass filter that suppresses a component having a high spatial frequency of an image signal based on the first reduction coefficient. 前記第２電力削減部は、前記第２削減係数に基づき画像表示に用いるサブフィールドコードの数を制限して画像信号をサブフィールドコードに変換することを特徴とする請求項１に記載の画像表示装置。 2. The image display according to claim 1, wherein the second power reduction unit converts an image signal into a subfield code by limiting a number of subfield codes used for image display based on the second reduction coefficient. apparatus.

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