JP2013128190A

JP2013128190A - 半導体装置、信号伝送システム及び信号伝送方法

Info

Publication number: JP2013128190A
Application number: JP2011276620A
Authority: JP
Inventors: Yasuhiro Ikeda; 康浩池田; Yutaka Uematsu; 裕植松; Satoshi Muraoka; 諭村岡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2011-12-19
Filing date: 2011-12-19
Publication date: 2013-06-27
Anticipated expiration: 2031-12-19
Also published as: JP5703206B2; US8866282B2; US20130207234A1

Abstract

【課題】
負荷容量が小さい半導体素子と、負荷容量が大きい半導体素子との間で伝送する信号のスルーレートを向上させる。
【解決手段】
本発明では、負荷容量の大きな半導体素子（例えばメモリ素子２００）へ信号を送る際には、プリエンファシスを施し、負荷容量の小さな半導体素子（例えばメモリコントローラ１００）へ信号を送る場合には、プリエンファシスを施さないまたは小さく施すようにする。これによって、メモリ素子に送る場合には、負荷容量による信号立ち上がりのなまりを抑制し、メモリコントローラに送る場合には、信号の反射によるリンギングを抑制し、データ伝送のスルーレートを向上させる。
【選択図】図２

Description

本発明は、半導体素子間で信号を伝送する信号伝送技術に関する。

近年、低コストで高速・大容量の情報処理装置の需要が高まっており、処理速度の高速化や大容量化に伴い、信号転送の高速化が求められている。

信号転送方式により転送される信号波形においては、有損失の信号配線での信号転送過程における誘電損失、表皮効果等に起因する立ち上がり／立ち下がり波形なまりの影響が問題となっている。従来の信号転送システムでは、半導体素子の負荷容量が大きい場合に、データ書き込み時の信号のスルーレートがなまり、データ伝送速度が低下してしまい、データ読み取り時のデータ伝送速度まで律速してしまう問題がある。

そこで、特許文献１（特開２００４−２８１９６０号公報）では信号転送システムにおいては、「中間基板配線とプリント基板配線の間に両配線の特性インピーダンス（Zpcb、Zpkg）の差の値を持つ抵抗Ｒ＝Zpcb−Zpkgを挿入する。このとき、信号転送マスタおよび信号転送スレーブのドライバの出力インピーダンスRoutを中間基板配線インピーダンスZpkgより小さく、レシーバの入力インピーダンスRinを中間基板配線インピーダンスZpkgとほぼ等しくする。」と記載されている。これによって、信号にプリエンファシスを行い、スルーレートの抑制を行っている。

特開2004-281960号公報

しかしながら、引用文献１に記載の発明では、信号を送受信する半導体素子の特性の違いについては、考慮していない。

特許文献１に記載の発明では、双方の半導体素子のデータ読み書き時の負荷容量が異なる場合、負荷容量が大きな半導体素子に信号伝送可能な伝送速度に律速されてしまうことがある。また、負荷容量が小さい半導体素子側に信号伝送する場合には、多重反射によるリンギングが増大してしまうという問題が生じる。

そこで、本発明では、特性の異なる半導体素子間で伝送する信号の品質を向上させる技術を提供することを目的とする。

上記課題を解決するために、本願発明は、負荷容量の大きな半導体素子へ信号を送る際には、プリエンファシスを施し、負荷容量の小さな半導体素子へ信号を送る場合には、プリエンファシスを施さないまたは小さく施すようにする。

本発明によれば、負荷容量の大きな半導体素子に送る場合には、負荷容量による信号立ち上がりのなまりを抑制し、負荷容量の小さな半導体素子に送る場合には、信号の反射によるリンギングを抑制し、負荷容量の異なる半導体素子間で伝送する信号のスルーレートを向上させることができる。

本発明の第１の実施形態に係る信号伝送システムの構成図の例である。本発明の第１の実施形態に係る信号伝送システムの要部の構成図の例である。（ａ）は、比較例に係る解析モデルの説明図であり、（ｂ）は、本発明の第１の実施形態に係る解析モデルの説明図である。（ａ）（ｂ）は、比較例に係る受端波形であり、（ｃ）（ｄ）は、本発明の第１の実施形態に係る受端波形である。リンギングを起した場合の波形を説明する図である。本発明の第２の実施形態に係る信号伝送システムの構成図の例である。本発明の第３の実施形態に係る信号伝送システムの構成図の例である。本発明の第４の実施形態に係る信号伝送システムの構成図の例である。本発明の第５の実施形態に係る信号伝送システムの構成図の例である。本発明の第６の実施形態に係る信号伝送システムの構成図の例である。本発明の第７の実施形態に係る信号伝送システムの構成図の例である。本発明の第８の実施形態に係る信号伝送システムの構成図の例である。本発明の第８の実施形態に係る信号伝送システムの構成図の例である。

以下、本願発明の実施例を、図面を用いて説明する。

図１は、本実施例にかかる記憶装置の構成図である。基板上に、メモリコントローラ１００と、ＤＩＭＭコネクタ３３０が設けられており、ＤＩＭＭコネクタ３３０上には、複数のメモリ素子（フラッシュメモリ）２００が搭載されたＤＩＭＭ基板３４０が挿入されている。メモリコントローラ１００は、外部と入出力を行う信号伝送路（図示せず）と接続されているとともに、基板及びＤＩＭＭ基板３４０上に設けられた配線３２０でＤＩＭＭコネクタ３３０を介して接続されている。配線３２０は、基板上に電極パッド（図示せず）を有し、メモリコントローラ１００とＢＧＡにより接続されている。同様にＤＩＭＭ基板上にも電極パッドを有し、メモリ素子２００とＢＧＡで接続されている。

メモリコントローラ１００とメモリ素子２００との間の信号伝送システムは、ソースシンクロナス伝送であり、メモリ素子に記憶させるデータの他に、クロック/ストローブ信号を伝送している。この信号により、受信した信号のデータを確定させている。これらの信号は、データ信号と同じ、もしくはそれよりも速い周期で伝送されている。

図２は、本実施例にかかる記憶装置の要部の構成図の例である。メモリコントローラ１００は、メモリ素子（フラッシュメモリ）２００と配線で接続されている。メモリコントローラ１００及びメモリ素子２００は、それぞれ入力容量C1、C2を有しているが、メモリ素子２００の入力容量C2はメモリコントローラ１００の入力容量C1よりもはるかに大きくなっている。これらのメモリコントローラ１００、メモリ素子２００、配線が、基板やＤＩＭＭ基板上に設けられている。

配線は、メモリコントローラ１００側から、第１の配線３００、抵抗素子４００、第２の配線３１０が、この順に直列に接続されており、メモリコントローラ１００及びメモリ素子２００とは、配線パッド（図示せず）及びＢＧＡ（図示せず）によって接続されている。メモリコントローラ１００内部のオン抵抗は抵抗Rout1、第１の配線３００はインピーダンスZa、抵抗素子４００は抵抗Ra、第２の配線３１０はインピーダンスZ0を有している。第２の配線３１０は、途中で通るDIMMコネクタ330ではインピーダンスがその他の部分と異なるが、可能な限りインピーダンスを変化させないものとして構成し、以下インピーダンスが略一定なものとして扱う。また、第１の配線の長さはLa、第２の配線の長さはL₀である。

まず、Write時について説明する。Write時には、メモリコントローラ１００から発せられた信号が、第１の配線３００、抵抗素子４００及び第２の配線３１０をこの順で伝わり、メモリ素子２００に到達する。このときに、上記配線の関係は、下記のようになっている。
（数１） Z₀＋Ra＞Za
（数２） La＜1T*v/2
まず、数１の関係により、ZaとRaとの間でインピーダンス不整合により、反射波が起こる。さらに、数２に規定するように、配線３００での往復遅延時間（往復時間とは、送信した信号が配線を通って、配線端で反射して戻ってくるまでの時間をさす。）td1は信号の周期Tよりも短くする。つまりtd1<1Tを満たす必要がある。ここで、LaはLa＝td1*（信号の伝搬速度v）/2なので、配線３００の長さLaは、La＜1T*v/2を満たす必要がある。vは、v=c/√(εｒ)である。cは、真空中の光速、εrは、基板に使用する誘電体の誘電率を指す。

これにより、ZaとRa間でインピーダンス不整合が起こるため生じる反射波により、半導体素子(100)から伝送する信号波形の立上がり/立下がり波形を強調させるプリエンファシスによる波形整形を実施することができる。

メモリ素子２００は、メモリコントローラ１００に比べて入力容量C2が大きい。特に、フラッシュメモリを用いたストレージ装置の場合、フラッシュメモリの入力（負荷）容量が大きく、かつデータ書き込み時に必要な入力電圧幅が広いため、データ書き込み時の信号伝送速度が低下してしまう問題が顕著になる。しかし、本実施例のように送信する信号にプリエンファシスを起すことで、入力容量C2が大きいことによる信号のなまりを抑え、メモリ素子２００に伝送される信号は、スルーレートが改善される。

次に、Read時について説明する。Read時には、メモリ素子２００から発せられた信号が、第２の配線３１０、抵抗素子４００及び第１の配線３００をこの順で伝わり、メモリコントローラ１００に到達する。このときに、上記配線の関係は、下記のようになっている。
（数３） Za+Ra=Z0
（数４） L_０＞1T*v/2
メモリ素子２００からメモリコントローラ（半導体素子）１００へデータを読み出す場合、メモリコントローラ１００の負荷容量は小さく（C1<<C2）、時定数C1・Rout2がデータ書き込み時に比べて小さい。そのため、プリエンファシスを実施しなくても、スルーレートの低下はあまり起こらない。そのため、Za+Ra=Z₀とすることで、第２の配線３１０と抵抗素子４００の間でのインピーダンス整合をとり、反射ノイズを発生させないようにする。なお、配線３００と配線３１０のインピーダンスはZa<Z0である。

対して、メモリ素子２００からメモリコントローラ１００へ送信される信号にプリエンファシスを施してしまうと、スルーレートが高くなり反射が大きくなり、送信端と送信端での多重反射により、波形が振動（リンギング）し、信号品質を劣化させる。特に無終端である場合には、リンギングが大きくなる。

図５に、リンギングを起した場合の波形を示す。リンギングを起した場合には、信号が振動し、劣化していることがわかる。信号４５０は、配線上に抵抗素子がある場合、信号４６０は、配線上に抵抗素子が無い場合である。特に、抵抗が無い場合には、リンギングが大きくなっていることがわかる。

プリエンファシスを起さない場合でも、リンギングを起すことがあるが、本実施例のように抵抗素子４００が挿入されていれば、リンギングをダンピングすることができ、劣化を抑えることができる。

なお、本実施例では、数３のような関係にすることにより、インピーダンス整合させているが、これに限らず、インピーダンスに不整合が合っても小さければ、生じるプリエンファシスも小さく、リンギングも小さい。すなわち、第１の配線３００から抵抗素子４００へ進む時のインピーダンス不整合（数５の左辺）が、第２の配線３００から抵抗素子４００へ進む時のインピーダンス不整合（数５の右辺）よりも大きければよい。
（数５）Z₀＋Ra−Za＞Za＋Ra−Z₀
数５を変形すると、第１の配線３００と第２の配線３１０のインピーダンスの関係Za<Z0が導出される。これに、数２、数４に規定するように、第１の配線３００を短く、第２の配線３１０を長くすることにより、メモリコントローラ１００からメモリ素子２００へ送る信号にはプリエンファシスを施し、メモリ素子２００からメモリコントローラ１００へ送る信号には、プリエンファシスを施さないか反対向きの信号よりもプリエンファシスを小さく抑えて、リンギングを抑え、スルーレートを向上させることができる。

本実施例の効果を確認するための、比較例と本実施例の配線構造における解析モデルを図３に示す。図３（ａ）は、比較例の配線構造モデルであり、図３（ｂ）は、本実施例の配線構造モデルである。比較例の配線構造における解析モデルでは、配線上に抵抗素子を有さず、ほぼ一様なインピーダンスの配線となっており、プリエンファシスを起さないようになっている。

解析により得られる効果を図４に示す。図４の解析結果の条件は、次の通りである。信号の伝送速度は166Mbpsで、半導体素子１００のオン抵抗Rout1は10Ω, 基板配線３００の特性インピーダンスを40Ω,100mm、抵抗素子４００を10Ω、基板配線３１０を50Ω,180mm、さらに、半導体素子１００の負荷容量C1を3pF、メモリ素子２００の負荷容量C2を30pFである。

図４より、本実施例では、パッシブのプリエンファシス波形生成を実現する構造にすることでデータ書き込み時の信号のスルーレート低下を抑制し受信回路での信号の識別が容易になることがわかる。Write時の受端波形である図４の(a)と(c)の比較では、本実施例では、プリエンファシスにより図中にある台形で示された信号の識別可能な時間が長くなっていることがわかる。

また、抵抗素子データ読み込み時のリンギングを抑制することができることがわかる。Read時の受端波形である図４の(b)と(d)の比較で、本実施例では、信号の振れ幅が小さくなっていることがわかる。

以上、本実施例によれば、メモリ素子のような大きな負荷容量の素子と、メモリコントローラのような小さな負荷容量の素子とを配線で接続して信号の送受信を行う場合において、信号劣化を抑えてスルーレートを向上させることができる。

本実施例では、負荷容量が小さいメモリ素子が複数接続され、メモリ素子の集合全体としては負荷容量が大きくなった場合の例を説明する。

図５は、メモリ素子２００が複数接続された信号伝送システムを示す図である。例えばメモリ素子がDRAMのような場合、メモリ素子２００の負荷容量C3は、それほど大きいわけではない、またはC1よりも小さいこともある。しかしながら、複数接続されることにより、メモリコントローラ１００から見た場合、負荷容量が大きく見えることがある。このような場合も、実施例１と同様に配線３００、抵抗素子３１０、配線３１０の関係を規定することにより、同様の効果を奏する。

実施例２の特徴は、メモリ素子を複数接続することでメモリの大容量化を行った場合でも、実施例１の効果を実現できることにある。

本実施例では、実施例１と同様の実装形態において、挿入する抵抗素子を集合抵抗素子で実現した場合の例を説明する。

図６は、半導体素子とメモリ素子の間に挿入する抵抗素子を集合抵抗素子５５０で実現した場合の信号伝送システムである。実施例３の特徴は、半導体素子とメモリ素子の間にある複数の信号線に挿入する抵抗素子を集合抵抗素子で実現することにより、実装面積を節約することができることにある。

本実施例では、実施例１と同様の実装形態において、メモリ素子を複数接続する場合において、バススイッチを用いた場合の例を説明する。

図８は、実施例１で半導体素子とメモリ素子の間に挿入する抵抗４００の代わりに、バススイッチ７００を挿入した場合の信号伝送システムである。実施例４の特徴は、抵抗成分をもつバススイッチ７００を用いることで、実施例1の効果を実現できるとともに、半導体素子１００に接続できるメモリ素子数を増やし、メモリの大容量化を実現できることにある。

本実施例では、半導体素子１００とメモリ素子２００が異なる基板に実装される場合の例を説明する。

例えば、半導体素子１００はメイン基板５００、メモリ素子は、DIMM基板であるような場合である。図９は、半導体素子とメモリ素子が異なる基板上に実装されるため、半導体素子とメモリ素子の間にコネクタ６００を介する場合の信号伝送システムである。実施例５の特徴は、コネクタ６００に抵抗成分をもつため、実施例１で説明した抵抗素子４００が不要であり、実装面積を小さくすることができることにある。

本実施例では、実施例１と同様の実装形態において、挿入する抵抗素子を基板の中に実装する場合の例を説明する。

図１０は、半導体素子１００とメモリ素子２００間に挿入する抵抗素子８００を基板の中に実装した場合の信号伝送システムである。実施例６の特徴は、抵抗素子８００を基板の内部に実装しているため、実装面積を小さくすることができ、実装面積の有効活用ができることにある。

本実施例では、差動信号伝送システムに実施例１の構成を適用した場合の例を説明する。

図１１は、半導体素子１００とメモリ素子２００の間を差動信号が伝送される場合、例えば、ストローブ信号などの信号伝送システムである。実施例７の特徴は、実施例１の効果が差動の信号伝送システムでも同様に得られることにある。

本実施例では、実施例１と同様の実装形態において、終端抵抗を接続した場合の例を説明する。

図１２は、半導体素子200の受信端に抵抗素子による終端をした場合の信号伝送システムである。図１３は、半導体素子2に内蔵終端抵抗をもつ場合の信号伝送システムである。

実施例８の特徴は、実施例１の効果に加えて、終端抵抗による半導体素子２００の受信端での反射を抑制することで信号品質を改善することができることにある。

以上、本発明の実施例について、説明を行った。なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
また、信号配線や各構成の素子は説明上必要と考えられるものを示しており、製品上必ずしも全ての信号配線や各構成の素子を示しているとは限らない。実際には各構成を結ぶ信号配線トポロジーの種類や各構成の素子数が複数になる場合があると考えてもよい。

100 半導体素子
110 IOバッファ回路
120 入力容量C1
200 メモリ素子
210 IOバッファ回路
220 大きな入力容量 C2（C2>>C1）
300 低インピーダンスの基板配線（特性インピーダンスZ_a、配線長L_a）
310 基板配線（特性インピーダンスZ₀、配線長L₀）
320 配線（信号伝送路）
330 DIMMコネクタ
340 DIMM基板
400 抵抗素子Ra
500 基板
550 集合抵抗素子
600 コネクタ（抵抗素子を含む）
700 スイッチング素子
800 基板内蔵抵抗
900 抵抗素子
910 内蔵終端抵抗素子

Claims

第１の半導体素子と、
前記第１の半導体素子よりも大きい負荷容量を有する第２の半導体素子と、
前記第1の半導体素子と前記第２の半導体素子とを接続する信号伝送路とを備えた半導体装置において、
前記信号伝送路は、前記第１の半導体素子側の第１の配線と、前記第２の半導体素子側の第２の配線と、前記第１の配線と第２の配線との間の抵抗とを有し、
前記負荷容量が大きい第２の半導体素子側の第２の配線のインピーダンスは、前記負荷容量が小さい第１の半導体素子側の第１のインピーダンスよりも大きく、前記第２の配線の長さは、前記第１の配線の長さよりも長いことを特徴とする半導体装置。
請求項１において、
前記第１の半導体素子から前記第２の半導体素子に送信する信号には、プリエンファシスが施されることを特徴とする半導体装置。
請求項２において、
前記第２の半導体素子から前記第１の半導体素子に送信する信号には、プリエンファシスが施されない、または小さなプリエンファシスが施されることを特徴とする半導体装置。
請求項１乃至３のいずれかにおいて、
前記第１の配線のインピーダンスは、前記抵抗の抵抗値と前記第２の配線のインピーダンスとの和より小さく、
前記第２の配線のインピーダンスは、前記抵抗の抵抗値と前記第１の配線のインピーダンスとの和と略等しいことを特徴とする半導体装置。
請求項１乃至４のいずれかにおいて、
前記信号伝送路を伝達する信号の伝搬速度をv、当該信号の周期をＴとした場合に、前記第１の配線の長さLa及び前記第２の配線の長さL₀は、下記数２及び数４を満たすことを特徴とする半導体装置。
（数２） La＜1T*v/2
（数４） L_０＞1T*v/2
請求項１乃至５のいずれかにおいて、
前記第２の半導体素子は、メモリ素子であり、
前記第１の半導体素子は、前記メモリを制御するメモリコントローラであることを特徴とする半導体装置。
請求項６において、
前記メモリ素子は、フラッシュメモリであることを特徴とする半導体装置。
請求項１乃至７のいずれかにおいて、
前記抵抗は、抵抗素子または複合抵抗素子であることを特徴とする半導体装置。
請求項１乃至７のいずれかにおいて、
前記抵抗は、スイッチング素子内またはコネクタ内に設けられた抵抗であることを特徴とする半導体装置。
請求項１乃至７のいずれかにおいて、
前記抵抗は、基板内に設けられた抵抗であることを特徴とする半導体装置。
請求項１乃至７のいずれかにおいて、
前記信号伝送路は、複数設けられて差動信号伝送路を形成していることを特徴とする半導体装置。
請求項１乃至７のいずれかにおいて、
前記第２の配線より前記第２の半導体素子側に、終端抵抗を有することを特徴とする半導体装置。
請求項１において、
前記第２の半導体素子は複数であり、前記第２の半導体素子の負荷容量は当該複数の第２の半導体素子の負荷容量の合計であり、
当該負荷容量の合計が前記第１の半導体素子の負荷容量よりも大きいことを特徴とする半導体装置。
メモリコントローラである半導体素子に接続される半導体素子接続部と、
メモリ素子に接続されるメモリ素子接続部と、
前記半導体素子接続部と前記メモリ素子接続部とを接続する信号伝送路とを備えた信号伝送システムにおいて、
前記信号伝送路は、前記半導体素子接続部側の第１の配線と、前記メモリ素子接続部側の第２の配線と、前記第１の配線と第２の配線との間の抵抗とを有し、
前記メモリ素子接続部側の第２の配線のインピーダンスは、前記半導体素子接続部側の第１のインピーダンスよりも大きく、前記第２の配線の長さは、前記第１の配線の長さよりも長いことを特徴とする信号伝送システム。
負荷容量が小さい第１の半導体素子と負荷容量が大きい第２の半導体素子との間で信号を伝送する信号伝送方法において、
前記負荷容量が小さい第１の半導体素子から負荷容量が大きい第２の半導体素子へ、信号を伝送する第１のモードと、
前記負荷容量が大きい第２の半導体素子から負荷容量が小さい第１の半導体素子へ、信号を伝送する第２のモードと、
を有し、
前記第１のモードでは、前記伝送する信号をプリエンファシスさせるとともに、前記第２のモードでは、前記第１のモードよりも小さくプリエンファシスさせるまたはプリエンファシスさせないことを特徴とする信号伝送方法。