JP5197080B2 - 半導体装置及びデータプロセッサ - Google Patents
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Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
実施の形態について更に詳述する。以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明する。なお、発明を実施するための最良の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
図1には本発明の一例としてマザーボード形態の半導体装置のブロックダイヤグラムが示される。半導体装置(MDL)1は配線基板(PCB)2に搭載されたSOC形態のデータ処理デバイスであるデータプロセッサ(DPU)3、DDR形態のメモリデバイスである複数個のDDR2−SDRAM4、及び不揮発性メモリであるフラッシュメモリ(FLSH)5を有する。特に制限されないが、データプロセッサ3がマザーボード等のシステム基板に搭載されて使用されることを想定すれば、データプロセッサ3は樹脂パッケージ等により封止され、マザーボードに実装するための実装端子が露出される。データプロセッサ3は代表的に示されたCPU(Central Processing Unit)6とメモリコントローラ(MCNT)7を有する。フラッシュメモリ5は、特に制限されないが、データプロセッサのプログラムや初期化のためのトリミングデータ等の格納領域に利用され、データプロセッサ3によってアクセス制御される。フラッシュメモリ5はデータプロセッサ3にオンチップされることも可能である。CPU6は、特に制限されないが、パワーオンリセット処理の一環としてフラッシュメモリ5に格納されたトリミングデータを制御レジスタ(CREG)8にロードし、ロードされたトリミングデータがメモリコントローラ等に供給されることによってそれらに対する初期設定が行われる。メモリコントローラ7はCPU6等からのメモリアクセス制御に応答してDDR2−SDRAM4に対するメモリインタフェース制御を行う。特に制限されないが、以下の説明ではDDR2−SDRAM4に対する並列アクセスデータビット数を32ビットとする。
図2及び図3には並列データ入出力ビット数が8ビット(×8ビット)のDDR2−SDRAM4を4個用いたデバイスレイアウトが例示される。図2は配線基板の表面に配置されたDDR2−SDRAM4_1,4_3に着目したときに表面から見たレイアウトを示す。図3は裏面のDDR2−SDRAM4_2,4_4に着目したときの表面から見たレイアウトを示す。各図においてDPU3及びDDR2−SDRAM4_1〜4_4は共に実線で図示されている。
コマンド及びアドレス端子から出力されるコマンド及びアドレス信号とクロック端子から出力されるクロック信号のサイクル開始位相が同等の場合、コマンド及びアドレス配線のディレイとクロック配線のディレイは等しい事が望ましい。コマンド及びアドレス信号はクロック信号に同期されるからである。4個のDDR2−SDRAMを搭載する場合、図14のシミュレーション波形を考慮すると、クロック信号配線を48mm延長することによってコマンド及びアドレスとクロックとの等ディレイ化を図ることができる。しかしながら、クロック配線を倍以上に延長する事によって配線基板2におけるクロック配線の占有面積が大きくなり過ぎてしまう。更にそれによってクロック信号の大幅な遅延によってラウンドトリップタイムが長くなり、規定クロックサイクル内でのメモリリード動作を保証できなくなる虞を生ずる。さらに、クロック信号とデータストローブ信号とのディレイ差がJEDECの規格を満足できなくなる。そこでメモリコントローラ7は、前記コマンド及びアドレス出力端子CCATから出力するコマンド及びアドレス信号に、前記クロック出力端子CCKTから出力するクロック信号のサイクル開始位相と同等又はそれよりも早い出力タイミングが選択可能にされる。
2 配線基板(PCB)
3 データ処理デバイスであるデータプロセッサ(DPU)
4(4_1〜4_4、4_12、4_34) メモリデバイスであるDDR2−SDRAM
5 フラッシュメモリ(FLSH)
6 CPU
7 メモリコントローラ(MCNT)
MDT メモリデータ系端子
MCKT メモリクロック端子
CDT_1〜CDT_4 データ系入出力端子
CCAT コマンド及びアドレス出力端子
CCKT1(CCKT1t、CCKT1b) クロック出力端子
CCKT2(CCKT2t、CCKT2b) クロック出力端子
DW_1〜DW_4 データ系配線
CAW コマンド及びアドレス配線
CW1,CW2 差動クロック配線
11 クロックパルスジェネレータ(CPG)
12 クロックツリー回路の遅延成分
13 クロック出力バッファ13
16 ラッチ回路
15 ロジック回路
17 可変遅延回路(BDLY)
DLY0〜DLY3 ゲート遅延回路
S3〜S0 遅延出力
18 セレクタ
20 可変遅延回路(BDLY)
21 セレクタ
Claims (7)
- 第1面、および前記第1面とは反対側の第2面を有する配線基板と、
複数の第1データ系端子、複数の第2データ系端子、複数の第3データ系端子、複数の第4データ系端子、第1クロック端子、第2クロック端子、およびコマンド・アドレス端子を有し、前記配線基板の前記第1面に搭載されたデータ処理デバイスと、
複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、前記配線基板の前記第1面に搭載され、かつ、平面視において前記データ処理デバイスの隣に配置された第1メモリデバイスと、
複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、前記配線基板の前記第1面に搭載され、かつ、平面視において前記データ処理デバイスの隣に配置された第2メモリデバイスと、
複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、平面視において前記第1メモリデバイスと重なるように前記配線基板の前記第2面に搭載された第3メモリデバイスと、
複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、平面視において前記第2メモリデバイスと重なるように前記配線基板の前記第2面に搭載され、かつ、平面視において前記第3メモリデバイスの隣に配置された第4メモリデバイスと、
を含み、
前記データ処理デバイスの前記複数の第1データ系端子は、前記配線基板の複数の第1データ配線を介して前記第1メモリデバイスの前記複数のデータ系端子と電気的に接続され、
前記データ処理デバイスの前記複数の第2データ系端子は、前記配線基板の複数の第2データ配線を介して前記第2メモリデバイスの前記複数のデータ系端子と電気的に接続され、
前記データ処理デバイスの前記複数の第3データ系端子は、前記配線基板の複数の第3データ配線を介して前記第3メモリデバイスの前記複数のデータ系端子と電気的に接続され、
前記データ処理デバイスの前記複数の第4データ系端子は、前記配線基板の複数の第4データ配線を介して前記第4メモリデバイスの前記複数のデータ系端子と電気的に接続され、
前記データ処理デバイスの前記第1クロック端子は、前記配線基板の第1クロック配線を介して前記第1、第2、第3および第4メモリデバイスのうちの2つのメモリデバイスのそれぞれの前記クロック端子と電気的に接続されており、
前記データ処理デバイスの前記第2クロック端子は、前記配線基板の第2クロック配線を介して前記第1、第2、第3および第4メモリデバイスのうちの他の2つのメモリデバイスのそれぞれの前記クロック端子と電気的に接続されており、
前記データ処理デバイスの前記コマンド・アドレス端子は、前記配線基板のコマンド・アドレス配線を介して前記第1、第2、第3および第4メモリデバイスのそれぞれの前記コマンド・アドレス端子と電気的に接続されており、
前記データ処理デバイスは、前記コマンド・アドレス配線を介して前記第1、第2、第3および第4メモリデバイスにコマンド・アドレス信号を第1の周波数で出力し、
前記データ処理デバイスは、前記第1クロック配線を介して前記第1、第2、第3および第4メモリデバイスのうちの前記2つのメモリデバイスのそれぞれに第1クロック信号を、前記第1の周波数よりも高い第2の周波数で出力し、
前記データ処理デバイスは、前記第2クロック配線を介して前記第1、第2、第3および第4メモリデバイスのうちの前記他の2つのメモリデバイスのそれぞれに第2クロック信号を前記第2の周波数で出力することを特徴とする半導体装置。 - 前記第1クロック配線は、前記データ処理デバイスの前記第1クロック端子と、前記第1、第2、第3および第4メモリデバイスのうちの2つの前記クロック端子との間に位置する第1分岐点において、第1部分と第2部分とに分岐され、
前記第2クロック配線は、前記データ処理デバイスの前記第2クロック端子と、前記第1、第2、第3および第4メモリデバイスのうちの他の2つの前記クロック端子との間に位置する第2分岐点において、第1部分と第2部分とに分岐されていることを特徴とする請求項1記載の半導体装置。 - 前記データ処理デバイスの前記第1クロック端子は、前記第1クロック配線の前記第1部分を介して前記第1メモリデバイスの前記クロック端子と電気的に接続されており、
前記データ処理デバイスの前記第1クロック端子は、前記第1クロック配線の前記第2部分を介して前記第3メモリデバイスの前記クロック端子と電気的に接続されており、
前記データ処理デバイスの前記第2クロック端子は、前記第2クロック配線の前記第1部分を介して前記第2メモリデバイスの前記クロック端子と電気的に接続されており、
前記データ処理デバイスの前記第2クロック端子は、前記第2クロック配線の前記第2部分を介して前記第4メモリデバイスの前記クロック端子と電気的に接続されていることを特徴とする請求項2記載の半導体装置。 - 前記コマンド・アドレス配線は、前記データ処理デバイスの前記コマンド・アドレス端子と、前記第1、第2、第3および第4メモリデバイスの前記コマンド・アドレス端子との間に位置する第1分岐点において、第1部分と第2部分とに分岐され、
前記コマンド・アドレス配線の前記第1部分は、前記第1分岐点と、前記第1、第2、第3および第4メモリデバイスのうちの2つの前記コマンド・アドレス端子との間に位置する第2分岐点において、第3部分と第4部分とに分岐され、
前記コマンド・アドレス配線の前記第2部分は、前記第1分岐点と、前記第1、第2、第3および第4メモリデバイスのうちの他の2つの前記コマンド・アドレス端子との間に位置する第3分岐点において、第5部分と第6部分とに分岐されていることを特徴とする請求項1記載の半導体装置。 - 前記クロック端子から出力されるクロック信号のサイクル開始位相よりも早い出力タイミングで前記コマンド・アドレス端子からコマンド及びアドレス信号を出力することを特徴とする請求項1記載の半導体装置。
- 第1面、および前記第1面とは反対側の第2面を有する配線基板と、
複数の第1データ系端子、複数の第2データ系端子、複数の第3データ系端子、複数の第4データ系端子、第1クロック端子、第2クロック端子、およびコマンド・アドレス端子を有し、前記配線基板の前記第1面に搭載されたデータ処理デバイスと、
複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、前記配線基板の前記第1面に搭載され、かつ、平面視において前記データ処理デバイスの隣に配置された第1メモリデバイスと、
複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、前記配線基板の前記第1面に搭載され、かつ、平面視において前記データ処理デバイスの隣に配置された第2メモリデバイスと、
複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、平面視において前記第1メモリデバイスと重なるように前記配線基板の前記第2面に搭載された第3メモリデバイスと、
複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、平面視において前記第2メモリデバイスと重なるように前記配線基板の前記第2面に搭載され、かつ、平面視において前記第3メモリデバイスの隣に配置された第4メモリデバイスと、
を含み、
前記データ処理デバイスの前記複数の第1データ系端子は、前記配線基板の複数の第1データ配線を介して前記第1メモリデバイスの前記複数のデータ系端子と電気的に接続され、
前記データ処理デバイスの前記複数の第2データ系端子は、前記配線基板の複数の第2データ配線を介して前記第2メモリデバイスの前記複数のデータ系端子と電気的に接続され、
前記データ処理デバイスの前記複数の第3データ系端子は、前記配線基板の複数の第3データ配線を介して前記第3メモリデバイスの前記複数のデータ系端子と電気的に接続され、
前記データ処理デバイスの前記複数の第4データ系端子は、前記配線基板の複数の第4データ配線を介して前記第4メモリデバイスの前記複数のデータ系端子と電気的に接続され、
前記データ処理デバイスの前記第1クロック端子は、前記配線基板の第1クロック配線を介して前記第1、第2、第3および第4メモリデバイスのうちの2つのメモリデバイスのそれぞれの前記クロック端子と電気的に接続されており、
前記データ処理デバイスの前記第2クロック端子は、前記配線基板の第2クロック配線を介して前記第1、第2、第3および第4メモリデバイスのうちの他の2つのメモリデバイスのそれぞれの前記クロック端子と電気的に接続されおり、
前記データ処理デバイスの前記コマンド・アドレス端子は、前記配線基板のコマンド・アドレス配線を介して前記第1、第2、第3および第4メモリデバイスのそれぞれの前記コマンド・アドレス端子と電気的に接続されており、
前記第1および第2クロック配線のそれぞれを流れる信号は、差動信号であり、
前記コマンド・アドレス配線を流れる信号は、シングルエンド信号であることを特徴とする半導体装置。 - 第1面、および前記第1面とは反対側の第2面を有する配線基板と、
複数の第1データ系端子、複数の第2データ系端子、複数の第3データ系端子、複数の第4データ系端子、第1クロック端子、第2クロック端子、およびコマンド・アドレス端子を有し、前記配線基板の前記第1面に搭載されたデータ処理デバイスと、
複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、前記配線基板の前記第1面に搭載され、かつ、平面視において前記データ処理デバイスの隣に配置された第1メモリデバイスと、
複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、前記配線基板の前記第1面に搭載され、かつ、平面視において前記データ処理デバイスの隣に配置された第2メモリデバイスと、
複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、平面視において前記第1メモリデバイスと重なるように前記配線基板の前記第2面に搭載された第3メモリデバイスと、
複数のデータ系端子、クロック端子、およびコマンド・アドレス端子を有し、平面視において前記第2メモリデバイスと重なるように前記配線基板の前記第2面に搭載され、かつ、平面視において前記第3メモリデバイスの隣に配置された第4メモリデバイスと、
を含み、
前記データ処理デバイスの前記複数の第1データ系端子は、前記配線基板の複数の第1データ配線を介して前記第1メモリデバイスの前記複数のデータ系端子と電気的に接続され、
前記データ処理デバイスの前記複数の第2データ系端子は、前記配線基板の複数の第2データ配線を介して前記第2メモリデバイスの前記複数のデータ系端子と電気的に接続され、
前記データ処理デバイスの前記複数の第3データ系端子は、前記配線基板の複数の第3データ配線を介して前記第3メモリデバイスの前記複数のデータ系端子と電気的に接続され、
前記データ処理デバイスの前記複数の第4データ系端子は、前記配線基板の複数の第4データ配線を介して前記第4メモリデバイスの前記複数のデータ系端子と電気的に接続され、
前記データ処理デバイスの前記第1クロック端子は、前記配線基板の第1クロック配線を介して前記第1、第2、第3および第4メモリデバイスのうちの2つのメモリデバイスのそれぞれの前記クロック端子と電気的に接続されており、
前記データ処理デバイスの前記第2クロック端子は、前記配線基板の第2クロック配線を介して前記第1、第2、第3および第4メモリデバイスのうちの他の2つのメモリデバイスのそれぞれの前記クロック端子と電気的に接続されおり、
前記データ処理デバイスの前記コマンド・アドレス端子は、前記配線基板のコマンド・アドレス配線を介して前記第1、第2、第3および第4メモリデバイスのそれぞれの前記コマンド・アドレス端子と電気的に接続されており、
前記第1および第2クロック配線のそれぞれは、2本の配線から成り、
前記コマンド・アドレス配線は、1本の配線から成ることを特徴とする半導体装置。
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