JP7406895B2 - 情報処理装置および情報処理装置の制御方法 - Google Patents

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Description

本発明は、不揮発性メモリから出力される信号波形のスルーレートを適切なスルーレートにすることで最適な信号波形を生成する技術である。
近年、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）に代表される情報処理装置に内蔵されているメインのプリント基板（以下、メイン基板）は、コネクタやケーブルを介して、複数のプリント基板（以下、基板）と接続できるように設計されることが多い。例えば、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）カードスロットやＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）用のコネクタが用意されることがある。これにより、エンドユーザは任意の基板（基板に搭載されたＩＣ）をメイン基板に接続して所望の機能を得ることが可能となる。
このようなケースでは、エンドユーザが任意の基板をメイン基板に接続するため、どのような電気的特性を持ったＩＣがメイン基板に搭載されたＩＣに電気的に接続されるかわからない。
一般的にＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）などの各種規格を満たすように様々なベンダがＩＣを設計、製造しているが、ベンダ毎あるいは製品の種別毎に電気的特性が若干異なる。
つまり、ＩＣの出力信号の駆動能力や配線パターンなどの条件によっては信号波形のスルーレート（ある信号の単位時間当たりの電位変化量）がばらつくおそれがある。
例えば、特許文献１には、アドレス線のスルーレートを調整するために、メモリコントローラ内においてスルーレートを段階的に調整できるレジスタを用意している。これを利用して、アドレス線のトポロジーが異なるいずれのＤＩＭＭに対しても正確に通信できるようにした技術が開示されている。
国際公開第１２／０９５９８０号
しかしながら、特許文献１ではＤＩＭＭのタイプ（ＵＤＩＭＭやＲＤＩＭＭか）を基にアドレス線のスルーレートの調整を行っているが、少なくともＩＣから出力されるデータ信号のスルーレートは調整されない。そのため、ベンダ毎あるいは製品の種別毎に電気的特性が異なることによって、出力される信号波形のスルーレートにばらつきが生じる。
また、ＣＰＵが配されたメイン基板に不揮発性の半導体メモリが配された異なる基板を接続することがある。このような場合に、スルーレートを設定するための駆動能力設定が初期設定の場合には、異なる基板に配される不揮発性の半導体メモリのベンダや製品の種別によって出力される信号波形のスルーレートがバラつくおそれがある。そしてスルーレートのばらつき方によっては、ＣＰＵが配されたメイン基板によって出力される基準クロックによって正確にサンプリングできず正常な通信が行えないおそれがある。
本発明は、異なる基板に配される不揮発性の半導体メモリのデバイスに関する情報に係わらず、不揮発性の半導体メモリから出力される信号波形のスルーレートのばらつきを抑制することを目的とする。
本発明は、第１の基板に配されたプロセッサと、第１の基板に接続可能な第２の基板に配された不揮発性の半導体メモリと、を有する情報処理装置であって、不揮発性の半導体メモリのデバイスに関する第１情報と、不揮発性の半導体メモリの出力信号の駆動能力に関する第２情報と、を不揮発性の半導体メモリから取得する取得手段と、第１情報に対応する不揮発性の半導体メモリの出力信号の駆動能力に関する参照情報と、第２情報を比較する比較手段と、参照情報と第２情報が異なることに応じて、参照情報を不揮発性の半導体メモリに設定する設定手段と、を有することを特徴とする。
本発明によれば、異なる基板に配される不揮発性の半導体メモリのデバイスに関する情報に係わらず、不揮発性の半導体メモリのスルーレートのばらつきを抑制することが可能となる。
複数のプリント基板が接続された構成を示す図 不揮発性メモリの電気的特性の違いによって発生する通信エラーの概念図 画像形成装置のハードウェア構成を示す図 製品名と不揮発性メモリの出力信号の駆動能力設定値の管理情報を示す図 製品名と不揮発性メモリの出力信号の駆動能力設定値の管理情報を示す図 出力信号の駆動能力を設定する際のフローチャートを示す図 不揮発性メモリが出力信号の駆動能力を変更する際のフローチャートを示す図 改善した信号波形と通信エラーを防げることを示す概念図
添付図面を参照して本発明の各実施例を詳しく説明する。以下の実施例は特許請求の範囲に係る発明を限定するものではなく、また各実施例で説明されている特徴の組み合わせすべてが発明の解決手段に必須の構成とは限らない。なお、以下の実施例では、情報処理装置の例として画像処理装置を用いる。
（実施例１）
本実施例では複数の基板が接続可能であり、メイン基板である基板１０と基板１１が接続された構成図を図１に示す。
図１においては、ホストデバイスを含む基板１０とスレーブデバイスを含む基板１１の２枚の基板が、コネクタ２０とコネクタ２１によって嵌合されている。コネクタ２０は基板１０に、コネクタ２１は基板１１にそれぞれ表面実装されており、複数の信号を通すことができる。また基板１０と基板１１は、金属でできたスペーサ２２とビス２３により固定されている。
基板１０と基板１１にはＩＣ３０とＩＣ３１が実装されており、これらが複数の信号線４０により通信している。ここではＩＣ３０がホストデバイス、ＩＣ３１がスレーブデバイスであるとする。
複数の信号線４０はデータ信号のみでなく、クロック信号やコマンド信号も含むものとし、コネクタ２０とコネクタ２１を介して基板１０と基板１１間を結ぶ。また複数の信号線４０の各信号の配線長は基板１０と基板１１上でそれぞれ特定の長さで配線されている。基板１１と基板１０が別体であることから基盤の交換が可能となる。
このような基板構成では、所望の機能を実行することが可能なＩＣを含む基板を接続することによって所望の機能を取得することが出来る。さらに、例えばＩＣ３０が故障した場合に基板１１を取り外し、新しい基板１０（正常なＩＣ３０が実装された基板）に接続することで情報処理装置が再度使用可能となるメリットもある。
ここでＰＣなどの情報処理装置の基板を設計する際には、スレーブデバイスが実装された基板１１の配線長や抵抗値などの回路定数といったパラメータを変更せずに、ＩＣ３１として同じ機能である複数種のＩＣを使用することがある。
それによって例えばＩＣのコストが変動した時に別ベンダのものに実装を切り替えてコスト低減を図ったり、安定したＢＣＰ（Ｂｕｃｉｎｅｓｓ Ｃｏｎｔｉｎｕｉｔｙ Ｐｌａｎｎｉｎｇ）を実現したりするためである。
しかしながら前述のようにＩＣ３１の電気的特性は、ある規格に沿って設計されているものの、ベンダ毎や製品毎にばらつくおそれがある。そして、ＩＣ３１の特性毎に基板１０と基板１１の配線長や回路定数を変更せずに、複数種のＩＣを用いた結果、デバイス（ＩＣ３１）依存の電気的特性差分によって、信号波形が変わり、通信エラーが発生するケースがある。
課題の詳細を図２に示す不揮発性メモリの電気的特性の違いによって発生するスルーレートのバラつき及びバラつきによって生じる通信エラーの概念を用いて説明する。
図２ではＩＣ３１として３種類のデバイス（デバイスＡ、デバイスＢ、デバイスＣ）が使用され、ＩＣ３１からＩＣ３０に０ｂ０１１のビット列を送信することを想定している。
またＩＣ３１は出力信号の駆動能力（つまりスルーレート）として初期設定が設定されているものとする。なお、ここでＩＣ３１であるデバイスとは、例えば後述する不揮発性の半導体メモリであるｅＭＭＣであり、ＩＣ３０は、ＣＰＵである。
実際、図２のように同一の駆動能力であっても、例えばデバイスＣは、デバイスＡ、デバイスＢに比べてスルーレートが小さい構成である。図２に示す基準クロックはＩＣ３０がＩＣ３１に対して出力しているクロックである。
時刻Ｔ０において、デバイスＡ、デバイスＢ、デバイスＣは、Ｌｏｗレベルを維持する。時刻Ｔ１において、デバイスＡおよびデバイスＢを用いた場合に、ホストであるＩＣ３０が、このビット列をサンプリングする際にデバイスＡ信号およびデバイスＢ信号がＬｏｗレベルからＨｉｇｈレベルになる。しかしながら、デバイスＣは、ホストであるＩＣ３０が、このビット列をサンプリングする際にデバイスＣの信号がＬｏｗレベルのまま保持される。時刻Ｔ３において、デバイスＡ、デバイスＢ、デバイスＣは、Ｈｉｇｈレベルを維持する。
図２の結果、ホストであるＩＣ３０は、デバイスＡおよびデバイスＢが用いられた場合に０ｂ０１１と正確に解釈するが、デバイスＣが用いられた場合に０ｂ００１と間違って解釈してしまう。
これは、図２に示すように、ホストであるＩＣ３０がこのビット列をサンプリングする際の時刻Ｔ２において、デバイスＣの信号がＬｏｗレベルからＨｉｇｈレベルに遷移する遷移時であり、閾値よりも低い値としてサンプリングされてしまったからである。そのため、時刻Ｔ２において、本来「１」と解釈すべきところを「０」と解釈されてしまい、ホストは０ｂ００１と解釈してしまう。つまり、デバイスの信号の遷移時の波形（Ｌ→Ｈ、Ｈ→Ｌ）の傾きが小さいことによって、ホストに信号を間違って解釈される可能性が高くなる。
特にＩＣ３０とＩＣ３１が数百ＭＨｚ～数ＧＨｚで通信している場合では、ｐｓ（ピコ秒）オーダで、クロック信号とのタイミングが要求されるため、スルーレートの傾きの違いで通信エラーが発生してしまうおそれがある。
次に図３を用いて本実施例におけるハードウェア構成図を説明する。
画像形成装置１００は不揮発性メモリ１０１、ＣＰＵ１０２、揮発性メモリ１０３、ネットワーク通信制御部１０４、画像処理部１０５、揮発性メモリ１０６、画像読取部１０７、画像作像部１０８を有する。ここで、図１におけるＩＣ３０がＣＰＵ１０２で、ＩＣ３１が不揮発性メモリ１０１であり、画像形成装置１００も２枚の基板が図１の構成で接続されているものとする。
不揮発性メモリ１０１は、供給している電源を切断してもデータを保持できる特性を持っている。本実施例では不揮発性メモリ１０１はｅＭＭＣ（ｅｍｂｅｄｄｅｄ Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ）とする。不揮発性メモリ１０１は画像形成装置の各種情報処理を実行するＣＰＵ１０２と接続されており、大きく分けて４つのバスで接続されている。１つ目はホスト（ＣＰＵ１０２）から不揮発性メモリ１０１に出力されるクロック信号１である。
ｅＭＭＣは規格上、複数のクロック周波数での通信がサポート可能であり、通常はこのクロック信号１が通信時の基準クロックとして使用される。但し、ＨＳ４００という通信モードをサポートしているｅＭＭＣの場合は、ホストがデータをサンプルするための基準クロックをｅＭＭＣからホストに対して出力する必要がある。この時使用されるのがクロック信号２である。ｅＭＭＣの規格上、双方向のコマンド信号とデータ信号が用意されている。コマンド信号はホストからデバイスにそのような要求を行うかを指定したり、またその要求を受理できたかどうかをデバイスからホストに返答したりするために用いられ、そのあとにデータ信号に所定のデータが出力される。
次にｅＭＭＣの設定について詳細を説明する。ｅＭＭＣは、ＣＩＤレジスタと呼ばれる領域と、ＣＳＤレジスタと呼ばれる領域とＥＸＴ＿ＣＳＤレジスタと呼ばれる領域を有する。
ＣＩＤ（Ｃａｒｄ ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）レジスタには、Ｍａｎｕｆａｃｔ
ｕｒｅｒ ＩＤ（以下、製造ＩＤ）やＰｒｏｄｕｃｔ Ｎａｍｅ（以下、製品名）など基
本的な情報が格納されている。
ＣＳＤ（Ｃａｒｄ Ｓｐｅｃｉｆｉｃ Ｄａｔａ）レジスタには、不揮発性メモリ１０１がサポートしているクロックの最大周波数や最大ブロックリード長などの情報（ＣＳＤ情報）が格納されている。
ＥＸＴ＿ＣＳＤレジスタには、例えば、ＤＥＶＩＣＥ＿ＴＹＰＥフィールドと呼ばれるレジスタフィールドや８ビットのＨＳ＿ＴＩＭＩＮＧフィールドと呼ばれるレジスタフィールドが存在する。これらのレジスタフィールドで選択できる各転送モードの名称において数値は、転送の周波数を示し、アルファベットは、サンプリングタイミングを示す名前である。例えばＤＤＲ５０モードではＤｕａｌ Ｄａｔａ Ｒａｔｅ（クロックの立ち上がりと立ち下がりの両エッジでサンプリングする）モードで動作し、クロック周波数は５０ＭＨｚで動作する。但し、クロック周波数はＪＥＤＥＣで規定されている周波数範囲であればよい。
ＨＳ＿ＴＩＭＩＮＧフィールドは、上位４ビットのＤｒｉｖｅｒ Ｓｔｒｅｎｇｔｈという領域と、下位４ビットのＴｉｍｉｎｇ Ｉｎｔｅｒｆａｃｅという領域を有する。
Ｔｉｍｉｎｇ Ｉｎｔｅｒｆａｃｅは、現在設定されている転送モードを示す情報が格納されている。そして、Ｄｒｉｖｅｒ Ｓｔｒｅｎｇｔｈは、現在の出力信号の駆動能力設定値の情報が格納されている。駆動能力設定値とは、具体的には、不揮発性メモリからみた出力インピータンスを設定するための情報である。この設定値によって、出力信号の駆動能力を変更できる。
ｅＭＭＣは、ホストから所定のコマンド信号とデータ信号を受け付けると、対象のレジスタにアクセスし、受けつけたデータ信号を設定する。
図４を用いてｅＭＭＣの出力信号の駆動能力を設定する原理を説明する。図４は不揮発性メモリ１０１の内部を簡易的に示した図である。
不揮発性メモリ１０１はＮＡＮＤ Ｆｌａｓｈ２００を有する。ホストとなるＣＰＵ１０２からリードの要求が来た場合、メモリコントローラ２０１はＮＡＮＤ Ｆｌａｓｈ２００からデータを読み出し、メモリコントローラ２０１内部にある不図示のキャッシュメモリに保持する。メモリコントローラ２０１はキャッシュメモリに保持されたデータをＰＨＹ２０２へ順次送信する。
ＰＨＹ２０２には、Ｈｉｇｈ ＳｉｄｅのＦＥＴ２０３とＬｏｗ ＳｉｄｅのＦＥＴ２０４、インピーダンス群２０５が存在する。Ｈｉｇｈ ＳｉｄｅのＦＥＴ２０３がオンするとＰＨＹの電源電圧から電流が出力信号に流れ込み、出力信号がＬｏｗからＨｉｇｈに遷移する。また、Ｌｏｗ ＳｉｄｅのＦＥＴ２０４がオンすると出力信号から電流がＧＮＤに流れ込み、出力信号がＨｉｇｈからＬｏｗに遷移する。
インピーダンス群２０５はそれぞれ異なるインピーダンス値を持つインピーダンスＺ１、Ｚ２、Ｚ３から成り、前述のレジスタの設定によりどれか一つが選択される。ここではインピーダンス値をＺ１＞Ｚ２＞Ｚ３とする。
インピーダンスをＺ１に設定した場合は、Ｚ２やＺ３よりもインピーダンスが大きいため、ＰＨＹの電源電圧から流れ込む電流量とＧＮＤに引き込む電流量が小さくなる。つまり出力信号に現れるエネルギー量が少なくなるため、スルーレートは小さくなる。
一方でインピーダンスをＺ３に設定した場合は、Ｚ１やＺ２よりもインピーダンスが小さいため、ＰＨＹの電源電圧から流れ込む電流量とＧＮＤに引き込む電流量が大きくなる。つまり出力信号に現れるエネルギー量が大きくなるため、スルーレートは大きくなる。
なお、レジスタ設定による駆動能力の変更の対象となるのがクロック信号２（転送モードによる周波数設定）とコマンド信号、データ信号である。コマンド信号とデータ信号は双方向のバスであるが、ホストからｅＭＭＣに出力される信号の駆動能力は変更されない。
また不揮発性メモリ１０１には画像形成装置１００を制御するためのＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）などのプログラムデータが格納されている。
さらに不揮発性メモリ１０１は、図５に示すＰｒｏｄｕｃｔ Ｎａｍｅ（製品名）と出力信号の駆動能力設定値とを対応付けた管理情報を記憶している。対応付けられる出力信号の駆動能力設定値は、ベンダ毎あるいは製品の種別毎に電気的特性が異なることによって生じるｅＭＭＣの出力波形の差異を小さくするために製品名に応じた駆動能力設定値となる。
この管理情報は、サービスマン等によって更新可能である。なお、ここでは製品名と駆動能力設定値を対応付けているが、デバイスを識別できる情報と駆動能力設定値を対応付ければよい。
ＣＰＵ１０２は、不揮発性メモリ１０１内のプログラムデータを揮発性メモリ１０３に展開し、ＣＰＵ１０２が有する不図示のプログラムカウンタの動作に従って、順次処理を実行する。前述のプログラムデータには不揮発性メモリ１０１を制御するためのドライバソフトウェアが含まれる。ここではこのドライバソフトウェアをｅＭＭＣドライバと呼ぶ。ｅＭＭＣドライバは、不揮発性メモリ１０１とＣＰＵ１０２間のバスの初期化を行ったり、不揮発性メモリ１０１に対するＲｅａｄやＷｒｉｔｅのコマンドの発行及びデータを送信したりする。
また本実施例においては、このｅＭＭＣドライバは、不揮発性メモリ１０１のＰｒｏｄｕｎｔ Ｎａｍｅ（製品名）をバスの初期化時に読みだす。そして製品名を基に、図５の管理情報を参照してその製品名と対応付けた駆動能力設定値を不揮発性メモリ１０１内のレジスタに対して設定する機能を有する。詳細は図６で説明する。
またＣＰＵ１０２はｅＭＭＣの制御以外にも、画像形成装置１００の電源制御、ネットワーク通信制御部１０４から受信したＰＤＬ（Ｐａｇｅ Ｄｉｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）データを画像処理部１０５に送信するなどの機能も有する。
揮発性メモリ１０３はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であり、不揮発性メモリ１０１内に格納されているプログラムデータをＣＰＵ１０２によってロードされ、ワークメモリとして使用される。
ネットワーク通信制御部１０４は、不図示の外部機器とＴＣＰ／ＩＰのプロトコルで通信し、ＰＤＬデータなどを受信する。本実施例においてはＥｔｈｅｒｎｅｔケーブルにより、画像形成装置１００と外部機器が接続されることを想定している。
画像処理部１０５は画像読取部１０７から受信した画像データに対して、パケット化や圧縮、回転などの画像処理を施す。画像処理部１０５の内部には不図示のサブＣＰＵを有し、揮発性メモリ１０６をワークメモリとして画像処理時に使用する。画像処理されたデータは画像作像部１０８に送信され、画像形成装置１００が有する感光体やトナーを使用して紙媒体に所望の画像を形成する。
次に図６を用いて、ＣＰＵ１０２が不揮発性メモリ１０１の出力信号の駆動能力を変更するフローを説明する。図６のフローチャートは、ＣＰＵ１０２が実行する。
以降、ＣＭＤｘやＲｘという表現を記載するが、これはＪＥＤＥＣで規定されているｅＭＭＣの通信プロトコルに使用されるものである。ＣＭＤｘはコマンドを示し、ＣＰＵ１０２から不揮発性メモリ１０１に対して出力され、Ｒｘはレスポンスを示し、不揮発性メモリ１０１からＣＰＵ１０２に出力される。ＣＭＤｘとＲｘはコマンド信号を介して通信される。Ｒｘは受信するＣＭＤｘによって一意に決定される単なるレスポンスであるため説明は省略する。またＣＭＤｘやＲｘが送受信された後にデータ信号に必要なデータが出力される。
画像形成装置１００を起動するとフローチャートを開始する。まずステップＳ１０００にて、ＣＰＵ１０２が不揮発性メモリ１０１に出力しているクロック信号１を４００ｋＨｚ以下に設定し、バスの初期化フローを開始する。ステップＳ１００１に移行し、ＣＭＤ１を送信する。ＣＭＤ１によりＣＰＵ１０２は不揮発性メモリ１０１の規格の情報を要求する。具体的には、不揮発性メモリ１０１が動作可能な電源電圧範囲を確認、また不揮発性メモリ１０１がＢｕｓｙ状態か否かを確認するための情報を要求する。
ＣＭＤ１を投げた後は不揮発性メモリ１０１からＣＭＤ１に対応するレスポンスとしてＲ３を受信するのを待つ（ステップＳ１００２）。
Ｒ３を受信したらステップＳ１００３に移行し、不揮発性メモリ１０１からデータを受信する。受信したデータの中にある、ＯＣＲ（Ｏｐｅｒａｔｉｏｎ Ｃｏｎｄｉｔｉｏｎｓ Ｒｅｇｉｓｔｅｒ） Ｂｕｓｙ ビット（以下、ＯＣＲビット）が０かどうかを確認する。ＯＣＲビットとは、不揮発性メモリ１０１がＢｕｓｙ状態か否かを示す値であり、「１」がＢｕｓｙ状態を示し、「０」がＩｄｌｅ状態を示す。
ＯＣＲビットが０でない場合（１である場合）は不揮発性メモリ１０１が処理中（Ｂｕｓｙ状態）であり次の処理に進めないため、ステップＳ１００２に戻る。そして、Ｒ３を受信し、ＯＣＲビットが０になるまで待つ。ＯＣＲビットが０になったのを確認したらステップＳ１００４に移行する。
ステップＳ１００４では、ＣＭＤ１によって得たデータから、ＣＰＵ１０２が通信可能なデバイスが不揮発性メモリ１０１に使用されているかを判断する。具体的には、ＣＰＵ１０２がサポートしている電源電圧値を不揮発性メモリ１０１がサポートしているか否か等を判断する。
仮に通信できないような設定値が不揮発性メモリ１０１から返ってきた場合はステップＳ１００６に移行し、バス（ＰＨＹ）の電源を落とし、エラー処理を行う。通信可能であると判断した場合はステップＳ１００５に移行する。
ステップＳ１００５では、ＣＭＤ２を送信する。ＣＭＤ２によりＣＰＵ１０２は、不揮発性メモリ１０１からＣＩＤ（Ｃａｒｄ ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）情報を取得し、不揮発性メモリ１０１の製造ＩＤや製品名などの基本的な情報を取得する。
ＣＭＤ２を送信したら、不揮発性メモリ１０１からＣＭＤ２に対応するレスポンスであるＲ２を受信する。そして不揮発性メモリ１０１からＣＩＤ情報をすべて受信するのを待つ（ステップＳ１００７）。受信が完了したらステップＳ１００８に移行する。
ステップＳ１００８では受信したＣＩＤ情報から製品名を抽出する。製品名は、例えばＣＩＤレジスタの中のビット番号１０３～５６に格納されており、この値が駆動能力設定管理情報内のデバイスＡ、デバイスＢ、デバイスＣのどれかと一致することになる。
ステップＳ１００９ではＣＭＤ３を送信し、相対カードアドレスの設定を実施し、不揮発性メモリ１０１をＳｔａｎｄｂｙ状態に遷移させる。相対カードアドレスの設定とは、ＣＰＵ１０２が、不揮発性メモリ１０１内のアドレス番地の使い方の設定をすることである。
ステップＳ１０１０でＣＭＤ９を送信し、不揮発性メモリ１０１のＣＳＤ情報を取得し、不揮発性メモリ１０１がサポートしているクロックの最大周波数や最大ブロックリード長などの情報を取得する。ステップＳ１０１１でＣＭＤ２に対するレスポンスであるＲ２とＣＳＤ情報をすべて受信したらステップＳ１０１２に移行する。
ステップＳ１０１２ではＣＭＤ７を送信する。ＣＭＤ７によりＣＰＵ１０２は、ステップＳ１００９でＳｔａｎｄｂｙ状態にした不揮発性メモリ１０１をＴｒａｎｓｆｅｒ状態（データ転送可能な状態）に移行させる。
その後ステップＳ１０１３で、ＣＭＤ８を送信する。ＣＭＤ８によりＣＰＵ１０２は、ＥＸＴ＿ＣＳＤレジスタの情報を取得する。取得したＥＸＴ＿ＣＳＤレジスタの情報の中から、ＤＥＶＩＣＥ＿ＴＹＰＥフィールド（サポートする転送モード情報を格納）の情報と、ＨＳ＿ＴＩＭＩＮＧフィールド（現在の転送モード情報と駆動能力設定値を格納）の情報を抽出する。そしてステップＳ１０１４に移行する。
ステップＳ１０１４ではＣＭＤ６を送信する。ＣＭＤ６によりＣＰＵ１０２は、ＥＸＴ＿ＣＳＤレジスタのＨＳ＿ＴＩＭＩＮＧフィールド内のＴｉｍｉｎｇ Ｉｎｔｅｒｆａｃｅに０ｘ１を設定する。それによって、Ｈｉｇｈ Ｓｐｅｅｄモード（５２ＭＨｚ以下のクロック周波数）に変更する。
なお、このとき上位４ビットのＤｒｉｖｅｒ Ｓｔｒｅｎｇｔｈには、駆動能力設定値のデフォルト値が格納される。駆動能力設定値のデフォルト値は、例えば０ｘ０であり、不揮発性メモリ１０１のベンダ毎、製品ごとに同じ設定を有するが、同じ設定を用いたとしても性能にばらつきを生じる。
次にステップＳ１０１５でＣＭＤ１９とＣＭＤ１４を送信する。ＣＭＤ１９とＣＭＤ１４によりＣＰＵ１０２は、データ信号のバス幅を設定するテストシーケンスを実行する。データ信号のバス幅は最大８ビットまで増やすことができる。ここまででｅＭＭＣのバスの初期化は終了する。
バス幅の設定が完了したらステップＳ１０１６に移行する。ここではＣＭＤ１６を送信し、Ｒｅａｄ及びＷｒｉｔｅを実行する際のデータ単位であるＢｌｏｃｋのデータサイズを決定する。例えばデータサイズは５１２Ｂｙｔｅなどである。このデータサイズは管理情報で必要なデータサイズ以上となるように設定する。ＣＭＤ１６を送信したら不揮発性メモリ１０１からＲ１が返信されるのを待つ。
ステップＳ１０１８では、図５に示す管理情報をＲｅａｄするためにＣＭＤ１７を用いる。この時指定するアドレスは管理情報が格納されているメモリ領域の先頭アドレスである。読み出した管理情報は、揮発性メモリ１０３に保持させる。ＣＭＤ１７を発行した後はステップＳ１０１９に移行し、Ｒ１及び管理情報を受信したかどうかを判定する。受信が完了したらステップＳ１０２０に移行する。
ステップ１０２０において、ＣＰＵ１０２は、ステップＳ１００８で抽出した製品名とステップ１０１３で抽出した出力信号の駆動能力設定値をステップＳ１０１９で揮発性メモリ１０３に保持させた管理情報と比較する。
ステップＳ１０２０において、比較の結果が図５に示す管理情報と同じ結果であれば、ステップＳ１０２１に移行し、異なる結果であればステップＳ１０２２に移行する。
ステップＳ１０２１では、出力信号の駆動能力設定値は変更する必要がない。そのため前述のようにＨＳ＿ＴＩＭＩＮＧフィールドの下位４ビットに、不揮発性メモリ１０１がサポートしている転送モードで最もパフォーマンスが高い転送モードを設定するだけである。
まずステップＳ１０２１に移行する例について詳細を説明する。本実施例では、例えば、ステップＳ１００８で抽出した製品名がデバイスＡを示す場合に、管理情報の駆動能力設定値と実デバイスの駆動能力設定値が同じになる。具体的には、不揮発性メモリ１０１のデフォルトの設定が０ｘ０であるためステップ１０１３で抽出した出力信号の駆動能力設定値は、０ｘ０となる。そして、図５に示す出力信号の駆動能力設定値（参照情報）は０ｘ０である。そのため、ステップＳ１０２０の比較では、同じと判断され、ステップＳ１０２１に移行する。
ステップＳ１０２２では、ＣＭＤ６を送信する。ＣＭＤ６によりＣＰＵ１０２は、ＨＳ＿ＴＩＭＩＮＧフィールドの上位４ビットに参照情報を設定（上書き）する（ダンピング抵抗値を５０Ωから３３Ωに変更する）。
またステップＳ１０１３で抽出したデバイスタイプから不揮発性メモリ１０１がサポートしている最もパフォーマンスが高い転送モードがわかる。そのため、ＨＳ＿ＴＩＭＩＮＧフィールドの下位４ビットにその転送モードを設定可能である。例えばＨＳ２００という転送モードをサポートしている場合は０ｘ２を設定する。
次にステップＳ１０２２に移行する例について詳細を説明する。本実施例では、例えば、ステップＳ１００８で抽出した製品名がデバイスＣを示す場合に、管理情報の駆動能力設定値と実デバイスの駆動能力設定値が異なる。具体的には、不揮発性メモリ１０１のデフォルトの設定が０ｘ０であるためステップ１０１３で抽出した出力信号の駆動能力設定値は、０ｘ０となる。一方、図５に示す出力信号の駆動能力設定値（参照情報）は０ｘ１である。そのため、ステップＳ１０２０の比較では、異なると判断され、ステップＳ１０２２に移行し、デフォルトの設定である０ｘ０に、参照情報である０ｘ１を上書きする。
次に、管理情報とデフォルト値が異なる理由と管理情報を参照する理由を説明する。上述したように不揮発性メモリ１０１のデフォルト設定は同一のものとなる。そのためデバイスＣのＤｒｉｖｅｒ Ｓｔｒｅｎｇｔｈのデフォルト値は、デバイスＡ、デバイスＢと同じである。同一の設定においては、前述のようにベンダ毎および製品ごとに波形のばらつきが生じる。例えば、図２に示すようにデバイスＣは、デフォルトの設定値を用いると、デバイスＡ、デバイスＢと比べてスルーレートが小さくなる。このようなデバイス毎の差異は、設計段階から予め把握される。そのため、図５の管理情報では、デバイスＣに対して前述のダンピング抵抗値を一段階小さくして信号のスルーレートを大きくするために、Ｄｒｉｖｅｒ Ｓｔｒｅｎｇｔｈの領域に０ｘ１を設定する。そして、不揮発性メモリ１０１内のレジスタに格納された駆動能力設定値を図５の管理情報を参照してその製品名と対応付いた駆動能力設定値に変更することで所望の駆動能力設定値を設定することができる。
具体的な信号波形の改善の効果について図８の概念図を用いて説明する。
図８（ａ）は、図２のデバイスＣと同じ図である。図２で説明したように、デバイスＣは、ビット列０ｂ０１１を０ｂ００１と誤認識してしまう。
一方、図８（ｂ）に示す本実施例の構成のデバイスＣは、図５の管理情報を参照してその製品名と対応付いた駆動能力設定値を不揮発性メモリ１０１内のレジスタに対して設定している。それによって不揮発性メモリ１０１（デバイスＣ）が出力する信号波形のスルーレートが大きくなり、基準クロックの立ち上がりタイミングで閾値を超えることが出来る。そして、ビット列０ｂ０１１を正しく認識することが可能となる。
なお、デバイスがサポートしている駆動能力の最大値を設定して対応する（スルーレートを常に最大にする）と、通信エラーが減少するがオーバーシュート、アンダーシュートと呼ばれる現象が生じ、ＣＰＵ１０２の定格を超えて素子を破壊するおそれがある。
また、駆動能力を大きくしたことで画像形成装置１００から放射されるノイズ量が大きくなる問題も発生するおそれがある。つまり、製品名に応じた駆動能力設定値を設定することが求められている。
フローを終えると、不揮発性メモリ１０１の通常起動が完了し、画像処理装置を通常起動を行う。
次に不揮発性メモリ１０１の処理を示すフローチャートを図７にて説明する。図７のフローチャートは、不揮発性メモリ１０１が実行する。詳細には、不揮発性メモリ１０１の内部に含まれるメモリＣＰＵが実行する。
不揮発性メモリ１０１はスレーブデバイスであるため、基本的には図６で示したＣＰＵ１０２からのコマンドに応じてレスポンスと所望のデータを送信することになる。
まずステップＳ２０００にてＣＰＵ１０２からのＣＭＤ１の受信を待機する。受信した場合はステップＳ２００１に移行し、ＣＭＤ１を受け取ったことのレスポンスとしてＲ３を送信する。そして、ステップＳ２００２において、自らがサポートしている電源電圧範囲などの情報が格納されたＯＣＲ値をＣＰＵ１０２に送信し、ＯＣＲ値の送信が完了しているかを判定する。
ＯＣＲ値の送信が完了していない場合はステップＳ２００３にてＯＣＲビットを１にセットし、送信を継続する。送信が完了したらステップＳ２００４に移行し、ＯＣＲビットを０にクリアし、ＣＰＵ１０２に送信の完了を伝える。
次にステップＳ２００５にてＣＭＤ２の受信を待つ。ＣＭＤ２を受信したらステップＳ２００６に移行し、ＣＰＵ１０２にレスポンスとしてＲ２を送信し、ＣＩＤ情報を送信する。送信が完了したらステップＳ２００７に移行する。
ステップＳ２００７ではＣＭＤ３の受信を待つ。ＣＭＤ３を受け取った場合はステップＳ２００８に移行し、自らの動作状態をＳｔａｎｄｂｙ状態に遷移させる。その後ステップＳ２００９に移行する。
ステップＳ２００９ではＣＭＤ９の受信を待つ。ＣＭＤ９を受信したらステップＳ２０１０に移行し、ＣＳＤ情報を送信する。
ステップＳ２０１１では、ＣＭＤ７の受信を待つ。ＣＭＤ７を受信したらステップＳ２０１２に移行し、自らの動作状態をＴｒａｎｓｆｅｒ状態に遷移させる。
その後ステップＳ２０１３にてＣＭＤ８の受信を待つ。ＣＭＤ８を受信するとステップＳ２０１４に移行し、ＥＸＴ＿ＣＳＤ情報を送信する。
ステップＳ２０１５において、ＣＭＤ６を受け取り、かつＣＭＤ６に続くデータでＨＳ＿ＴＩＭＩＮＧフィールドの設定値が指定されているかを確認する。ここで前述同様、クロック周波数が５２ＭＨｚ以下に設定される。
その後、ステップＳ２０１６でＣＭＤ１９及びＣＭＤ１４の受信を待つ。ＣＭＤ１９とＣＭＤ１４を受け取るとステップＳ２０１７に移行する。ステップＳ２０１７において、ｅＭＭＣの規格に沿ったシーケンスでデータバス幅を設定するトレーニングを実行する。ステップＳ２０１７を終えるとステップＳ２０１８に移行する。
ステップＳ２０１８においてＣＰＵ１０２からＣＭＤ１６を受信し、１Ｂｌｏｃｋ当たりのデータサイズを決定する。受信が完了したらステップＳ２０１９に移行し、Ｒ１を送信する。
ステップＳ２０２０ではＣＭＤ１７を受信するのを待つ。ＣＭＤ１７を受信したらステップＳ２０２１に移行し、ＣＭＤ１７により指定されたアドレスを先頭とし、ＣＭＤ１６によって決められた１Ｂｌｏｃｋのデータサイズ分だけＣＰＵ１０２に送信する。この送信するデータが管理情報である。
本実施例は図６のＳ１０１６～Ｓ１０２２の各ステップによって不揮発性メモリ１０１の出力信号の駆動能力設定値及び転送モードを設定するフェーズがあるため、ステップＳ２０１８でＣＭＤ６の受信を待つ。ＣＭＤ６を受信すると、後続のデータに基づいて、駆動能力設定値と転送モードを変更し、フローを終了する。
以上の図６、図７のフローにより、ＣＰＵ１０２と不揮発性メモリ１０１間のバスの初期化及び、不揮発性メモリ１０１のＰｒｏｄｕｃｔ Ｎａｍｅに応じた出力信号の駆動能力の設定変更を実施することができる。
具体的には、図６、図７が初期化処理である。そして、図６のフローのうちＳ１０１６～１０２２、図７のフローのうちＳ２０２２が、不揮発性メモリ１０１の製品名に応じた出力信号の駆動能力の変更である。
このような構成によれば、複数の基板が接続される構成において、ＣＰＵに電気的に接続された不揮発性メモリの電気的特性に応じた最適なスルーレートの信号波形を生成でき、通信の安定性を担保できる。
（その他の実施形態）
以上、本発明の様々な例と実施形態を示して説明したが、本発明の趣旨と範囲は、本明細書内の特定の説明に限定されるものではない。
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
１０ 基板
１１ 基板
１０１ 不揮発性メモリ
１０２ ＣＰＵ

Claims (16)

  1. 第１の基板に配されたプロセッサと、前記第１の基板に接続可能な第２の基板に配された不揮発性の半導体メモリと、を有する情報処理装置であって、
    前記不揮発性の半導体メモリのデバイスに関する第１情報と、前記不揮発性の半導体メモリの出力信号の駆動能力に関する第２情報と、を前記不揮発性の半導体メモリから取得する取得手段と、
    前記第１情報に対応する前記不揮発性の半導体メモリの出力信号の駆動能力に関する参照情報と、前記第２情報を比較する比較手段と、
    前記参照情報と前記第２情報が異なることに応じて、前記参照情報を前記不揮発性の半導体メモリに設定する設定手段と、を有することを特徴とする情報処理装置。
  2. 前記設定手段は、前記参照情報と前記第２情報が同一である場合に、前記参照情報を前記不揮発性の半導体メモリに設定しないことを特徴とする請求項１に記載の情報処理装置。
  3. 前記不揮発性の半導体メモリは、複数の不揮発性の半導体メモリのデバイスに関する情報と前記複数の不揮発性の半導体メモリの各々に対応する出力信号の駆動能力に関する情報を対応付けた管理情報を記憶し、前記参照情報は前記管理情報に含まれることを特徴とする請求項１または２に記載の情報処理装置。
  4. 揮発性の半導体メモリを有し、
    前記不揮発性の半導体メモリから前記管理情報を読み出して、前記揮発性の半導体メモリに保持させる読み出し手段を有し、
    前記比較手段は、前記揮発性の半導体メモリが保持した前記参照情報を用いることを特徴とする請求項３に記載の情報処理装置。
  5. 前記管理情報は、更新可能であることを特徴とする請求項３または４に記載の情報処理装置。
  6. 前記比較手段は、前記情報処理装置の起動に基づいて、前記参照情報と前記第２情報を比較することを特徴とする請求項１乃至５のいずれか１項に記載の情報処理装置。
  7. 前記不揮発性の半導体メモリの出力信号の駆動能力に関する情報とは、前記第１の基板および前記第２の基板の間のインピータンスの設定を行うための情報であることを特徴とする請求項１乃至６のいずれか１項に記載の情報処理装置。
  8. 前記不揮発性の半導体メモリのデバイスに関する情報とは、前記不揮発性の半導体メモリのＰｒｏｄｕｃｔ Ｎａｍｅであることを特徴とする請求項１乃至７のいずれか１項に記載の情報処理装置。
  9. 前記不揮発性の半導体メモリのデバイスに関する情報とは、前記不揮発性の半導体メモリのＭａｎｕｆａｃｔｕｒｅｒ ＩＤであることを特徴とする請求項１乃至８のいずれか１項に記載の情報処理装置。
  10. 前記不揮発性の半導体メモリは、周波数の異なる複数の転送モードを設定可能であり、
    前記設定手段は、前記複数の転送モードのうち、周波数の最も高い転送モードに設定することを特徴とする請求項１乃至９のいずれか１項に記載の情報処理装置。
  11. 前記情報処理装置は、前記設定手段による前記不揮発性の半導体メモリへの設定が完了することに応じて、前記情報処理装置を起動することを特徴とする請求項１乃至１０のいずれか１項に記載の情報処理装置。
  12. 前記設定手段は、前記参照情報を、前記不揮発性の半導体メモリの前記第２情報に上書きすることを特徴とする請求項１乃至１１のいずれか１項に記載の情報処理装置。
  13. 前記第２の基板は、前記第１の基板に対して不揮発性の半導体メモリを有する異なる基板に取り換えることが可能であることを特徴とする請求項１乃至１２のいずれか１項に記載の情報処理装置。
  14. 第１の基板に配されたプロセッサと、前記第１の基板に接続可能な第２の基板に配された不揮発性の半導体メモリと、を有する情報処理装置の制御方法であって、
    前記プロセッサが、前記不揮発性の半導体メモリのデバイスに関する第１情報と前記不揮発性の半導体メモリの出力信号の駆動能力に関する第２情報と、を前記不揮発性の半導体メモリから取得する取得工程と、
    前記プロセッサが、前記第１情報に対応する前記不揮発性の半導体メモリの出力信号の駆動能力に関する参照情報と前記第２情報を比較する比較工程と、
    前記プロセッサが、前記参照情報と前記第２情報が異なることに応じて、前記参照情報を前記不揮発性の半導体メモリに設定する設定工程と、を有することを特徴とする情報処理装置の制御方法。
  15. 請求項１４に記載の制御方法を、コンピュータに実行させるためのプログラム。
  16. 請求項１５に記載のプログラムを格納したコンピュータで読み取り可能な記憶媒体。
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