JP2013118577A - 歪補償器 - Google Patents

Abstract

【課題】パワーアンプの歪補償精度の向上を図る。
【解決手段】アッテネータ１７を介して入力したパワーアンプ１の出力信号であるフィードバック信号と疑似ランダムデータとを用いたＬＭＳアルゴリズムによって、パワーアンプ１への入力信号の遅延量とフィードバック信号の遅延量とを算出する。このとき、入力信号の遅延量がインテジャーディレイのみとなるように、入力信号およびフィードバック信号の遅延量を算出する。算出した遅延量に基づきパワーアンプ１への入力信号を調整するとともにアナログ遅延段４１によりフィードバック信号の遅延量を調整する。入力信号の遅延量をインテジャーディレイのみとすることによって、入力信号の遅延量の調整をより精度よく行うことで、入力信号とフィードバック信号とのタイミングをより高精度に一致させ、ＤＰＤ方式による歪補償精度の向上を図る。
【選択図】 図１

Description

本発明は、歪補償器、ＤＰＤシステムおよびＤＰＤシステムの制御方法に関する。

従来、パワーアンプの歪みを補償する方法として様々な方法が提案されており、例えばＤＰＤ（Digital Pre-distortion）方式を用いてパワーアンプの歪みを補償するＤＰＤシステムが提案されている。
図１０は、ＤＰＤシステム２００の一例を示す構成図である。この図１０を用いてＤＰＤ方式の歪み補償の動作原理を説明する。

図１０において、１０１は入力信号が入力される入力端、１０２は歪み補償後の信号の出力端、１０３は乗算器、１０４はＤＡコンバータ（ＤＡＣ）、１０５はローパスフィルタ（ＬＰＦ）などで構成されるイメージ除去フィルタ、１０６は変調部（ＭＯＤ）、１０７は歪補償対象のパワーアンプ（ＰＡ）、１０８はキャリア信号発生器、１０９はアッテネータ（ＡＴＴ）、１１０はルックアップテ―ブル（ＬＵＴ：Lookup Table）、１１１は前置歪補償演算部、１１２はＡＤコンバータ（ＡＤＣ）、１１３はローパスフィルタ（ＬＰＦ）などで構成される折り返し防止フィルタ、１１４は復調部（ＤＥＭＯＤ）、１１５は遅延調整部、である。

前置歪補償演算部１１１において、パワーアンプ１０７で生じる非線形性歪みとは逆の歪み特性を算出し、算出した逆歪特性のデータを、逆歪特性の記憶部としてのルックアップテーブル１１０に格納する。
ＤＰＤ方式は、ルックアップテーブル１１０に格納されたＬＵＴデータ（逆歪特性のデータ）と入力端１０１に入力される入力信号ｕ（ｎ）とを乗算器１０３にて乗算し逆歪特性を有する入力信号ｕ（ｎ）′を生成し、この入力信号ｕ（ｎ）′に対して所定の処理を実行した後、パワーアンプ１０７に入力することで、パワーアンプ１０７の歪みを打ち消す方法である。

なお、図１０に示すＤＰＤ方式は、入力信号ｕ（ｎ）として連続的に増加するランピング信号を用いてパワーアンプ１０７の逆歪特性を得る手法である。
ここで、図１０中の各波形は、各部における出力信号の波形を表す。
このようなＤＰＤシステム２００において、良好なパワーアンプ１０７の歪補正を実施するには、精度の高いパワーアンプ１０７の逆歪特性を得ることが重要である。

そのためには、入力信号ｕ（ｎ）とフィードバック信号とのタイミングを一致させることが必要である。ここで、フィードバック信号とは、パワーアンプ１０７の出力をアッテネータ１０９により、増幅される前の信号レベルと等しくなるように減衰し、復調部１１４でベースバンド帯域にダウンコンバートした後、折り返し防止フィルタ１１３を通し、ＡＤコンバータ１１２で、ＡＤ変換された後の信号を意味する。

従来、携帯電話の基地局などでは、ＤＳＰ（Digital Signal Processor）を用いて行列演算などの複雑な演算処理を行うことで、フィードバック信号の遅延量や逆歪補償データを算出している（例えば、非特許文献１を参照）。

Dennis R.Morgan,Zhengxiang Ma,Jaehyeong Kim,Mishael G.Zierdt,and John Pastalan、"A Generalized Memory Polynomial Model for Digital Predistortion of RF Power Amplifiers"、IEEE TRANSACTIONS ON SIGNAL PROSESSING,VOL.54,NO.10, OCTOBER 2006

ところで、携帯端末などの移動体通信分野では低消費電力・省面積化が要求される。
このため、携帯端末の送信信号の歪み補償を行う場合、ＤＳＰなどの大規模演算回路をＲＦ−ＩＣ（Radio Frequency-Integrated Circuit）に内蔵することは困難である。
また、歪み補償対象のパワーアンプを備えたシステムに依存するフィードバック信号の遅延量をあらかじめ推定し、この遅延量に相当する遅延段を設けるような手法では、ＤＰＤ方式による十分な効果を得ることは難しい。

そこで、本発明は、上記した点を鑑みてなされたものであり、入力信号とフィードバック信号とのタイミングをより高精度に一致させ、歪補償精度をより向上させることの可能な歪補償器を提供することを目的としている。

本発明の請求項１にかかる歪補償器は、パワーアンプの非線形性歪を補償する歪補償器において、入力信号の遅延量を調整する遅延回路と、パワーアンプからの非線形性歪を含んだフィードバック信号の遅延量を調整するアナログ遅延段と、前記アナログ遅延段により調整した後のフィードバック信号と入力信号とのタイミングが一致するように、前記入力信号の遅延量および前記フィードバック信号の遅延量を設定する遅延量設定部と、を備え、前記遅延量設定部は、前記入力信号の遅延量および前記フィードバック信号の遅延量を、疑似ランダムデータと前記アナログ遅延段により調整した後のフィードバック信号とに基づき、ＬＭＳ（Least Mean Square）アルゴリズムを利用して設定することを特徴としている。

請求項２にかかる歪補償器は、請求項１にかかる歪補償器において、前記疑似ランダムデータを発生する疑似ランダムデータ発生器を備えることを特徴としている。
請求項３にかかる歪補償器は、請求項１または請求項２にかかる歪補償器において、前記遅延量設定部は、前記入力信号の遅延量がインテジャーディレイのみとなるように前記入力信号の遅延量および前記フィードバック信号の遅延量を設定することを特徴としている。

請求項４にかかる歪補償器は、請求項１から請求項３のいずれか１項にかかる歪補償器において、前記遅延量設定部は、前記入力信号の遅延量を表すＬＭＳ出力信号を生成する信号生成部を有し、当該信号生成部を除く前記遅延量設定部を構成する回路は、前記ＬＭＳアルゴリズムを利用した他のシステムを構成する回路と当該回路を兼用し、前記入力信号の遅延量および前記フィードバック信号の遅延量を設定する時を除いて、前記他のシステムを構成する回路として動作することを特徴としている。

請求項５にかかる歪補償器は、請求項１から請求項４のいずれか１項にかかる歪補償器において、前記遅延量設定部で設定された遅延量に基づき前記パワーアンプの非線形性歪と逆の歪特性を算出する前置歪補償演算部と、当該前置歪補償演算部で算出した逆歪特性を特定するデータを格納する記憶部と、当該記憶部に格納されたデータと入力信号とから前記逆歪特性をもつ入力信号を生成し、生成した信号を前記歪補償後の入力信号として前記パワーアンプに出力する演算部と、を備えることを特徴としている。

また、本発明の請求項６にかかるＤＰＤ（Digital Pre-distortion）システムは、請求項１から請求項５の何れか１項に記載の歪補償器と、前記パワーアンプと、を備えることを特徴としている。
さらに、本発明の請求項７にかかるＤＰＤシステムの制御方法は、パワーアンプの歪みを補償するＤＰＤ（Digital Pre-distortion）システムの制御方法において、疑似ランダムデータを用いたＬＭＳアルゴリズムによって、前記パワーアンプへの入力信号と前記パワーアンプからのフィードバック信号とのタイミングを一致させるように、前記入力信号の遅延量を設定するとともに、前記入力信号の遅延量がインテジャーディレイのみとなるように前記フィードバック信号の遅延量を設定し、設定された遅延量に応じて調整した後の前記入力信号および前記フィードバック信号に基づいて入力信号を補正することにより前記パワーアンプの歪を補償することを特徴としている。

本発明によれば、疑似ランダムデータとパワーアンプの出力信号であるフィードバック信号とに基づき、ＬＭＳアルゴリズムを利用してパワーアンプへの入力信号の遅延量を算出し、これに応じて入力信号の遅延量を調整するとともに、入力信号の遅延量がインテジャーディレイとなるように、例えばアナログ遅延段などによりフィードバック信号の遅延量を調整するため、入力信号に対する遅延量の調整として、フラクショナルディレイの調整を行う必要はない。したがって、入力信号に対する遅延量の調整をより精度よく行うことができる。また、入力信号の遅延量はインテジャーディレイであるため、例えば、入力信号の遅延量を調整する回路をフリップフロップなどの遅延素子によって構成することができる。そのため、インテジャーディレイを容易に付加することが可能となり、入力信号とフィードバック信号とをより高精度に遅延調整することができ、結果的に、歪補償精度を向上させることができる。

本発明の一実施形態におけるＤＰＤシステムの基本構成を示す構成図である。 疑似ランダムデータ発生器の一例を示す構成図である。 ＬＭＳアルゴリズムの概念を示す説明図である。 遅延調整部の一例を示す構成図である。 本発明の動作説明に供する説明図である。 （ａ）はフィルタ係数値の一例である。（ｂ）はＰＮ信号とフィルタ係数値との対応の一例である。 遅延調整部での動作説明に供する説明図である。 本発明の一実施形態におけるＤＰＤシステムを示す構成図である。 本発明の動作説明に供する説明図である。 従来のＤＰＤシステムの一例を示す構成図である。

以下、図面を参照して本発明の実施の形態を説明する。
まず、本発明の一実施形態における、ＤＰＤ（Digital Pre-distortion）システム１００の基本構成を、図１を伴って説明する。
このＤＰＤシステム１００は、パワーアンプ（ＰＡ）１と、疑似ランダムデータを用いたＬＭＳ(Least Mean Square)アルゴリズムによる遅延調整機能を有する歪補償器１０とを備える。

歪補償器１０は、疑似ランダムデータ発生器（ＰＮ Ｇｅｎ）１１と、乗算器１２と、ＤＡコンバータ（ＤＡＣ）１３と、ローパスフィルタ（ＬＰＦ）などで構成されるイメージ除去フィルタ１４と、変調部（ＭＯＤ）１５と、キャリア信号発生器１６と、アッテネータ（ＡＴＴ）１７と、ルックアップテーブル（ＬＵＴ）１８と、前置歪補償演算部１９と、ＡＤコンバータ（ＡＤＣ）２０と、ローパスフィルタ（ＬＰＦ）などで構成される折り返し防止フィルタ２１と、復調部（ＤＥＭＯＤ）２２と、遅延調整部（ＬＭＳ）２３とを、備える。

疑似ランダムデータ発生器１１は、パワーアンプ１による増幅対象の信号を入力するための入力端２８にスイッチ回路などにより選択的に接続される。なお、２９はパワーアンプ１による増幅信号の出力端である。
この歪補償器１０は、疑似ランダムデータを用いたＬＭＳアルゴリズムを用いて、歪補償器１０への入力信号ｕ（ｎ）に対して遅延調整を行い、入力信号ｕ（ｎ）とフラクショナルディレイを含むフィードバック信号（ＡＤコンバータ２０の出力信号）のタイミングとを一致させることで、ＤＰＤ方式の歪補償精度を向上させるようになっている。なお、フラクショナルディレイとは、整数倍遅延で補正することのできない余り分である小数遅延のことをいう。

図２は、疑似ランダムデータ発生器１１の一例を示す構成図である。
ここで、疑似ランダムデータ発生器１１は前述のように、選択的にＤＰＤシステム１００の入力端２８に接続される。具体的には、歪補償器１０を構成する遅延調整部（ＬＭＳ）２３の調整を行う際に、疑似ランダムデータ発生器１１を入力端２８に接続し、この疑似ランダムデータ発生器１１で発生された疑似ランダムデータを用いて、遅延調整部２３の調整を行う。

前記疑似ランダムデータは、小規模回路で実現できるＰＮ（Pseud random Noise：疑似ランダム雑音）生成多項式を用いて発生させることが可能である。ＰＮ系列のうち、例えばＰＮ９段の信号を発生する回路は、図２に示すように、９つの遅延素子からなるシフトレジスタと１つのＸＯＲ演算器とで構成される。
具体的には、１段目の遅延素子の出力と６段目の遅延素子の出力とがＸＯＲ演算器に入力され、これらのＸＯＲ演算結果が２段目の遅延素子に出力されるとともに、疑似ランダムデータとして出力される。この疑似ランダムデータ発生器１１の生成多項式ＰＮ９（Ｘ）は、ＰＮ９（Ｘ）＝Ｘ⁹＋Ｘ⁵＋１で表される。

疑似ランダムデータ発生器１１で発生される信号は、「２」の９乗ビット毎に繰り返される信号となるが、疑似的にランダムデータとして扱うことができる。
図３は、ＬＭＳ(Least Mean Square)アルゴリズムの概念を示す図である。遅延調整部２３ではこのＬＭＳアルゴリズムを用いて遅延調整を行う。
ＬＭＳアルゴリズムは、図３に示すように、未知のシステム（Unknown System）２３ａの出力（ｄ（ｎ）：希望信号）とＦＩＲ（Finite Impulse Response：有限インパルス応答）フィルタで構成されるシステム（Estimation System）２３ｂの出力（ｙ（ｎ）：フィルタ出力信号）との誤差成分（ｅ（ｎ）：エラー信号）を加算器２３ｃで演算し、この加算器２３ｃで演算した誤差成分ｅ（ｎ）を、ＦＩＲフィルタのフィルタ係数にフィードバックさせる。これによって、誤差成分ｅ（ｎ）が「０」に収束することで、未知のシステム２３ａを同定することができるアルゴリズムである。

ここで、ＬＭＳアルゴリズムの等式は下記（１）式で表すことができる。
ｗ（ｎ）＝ｗ（ｎ−１）＋μｅ（ｎ）ｕ^H（ｎ）
ｅ（ｎ）＝ｄ（ｎ）−ｙ（ｎ）
ｙ（ｎ）＝ｗ（ｎ−１）ｕ（ｎ） ……（１）
なお、式（１）において、ｗ（ｎ）：フィルタ係数、ｅ（ｎ）：エラー信号、ｄ（ｎ）：希望信号、ｙ（ｎ）：フィルタ出力信号、ｕ（ｎ）：入力信号、μ：ステップサイズ、Ｈ：複素共役である。

図４は、遅延調整部２３の一例を示す構成図であり、前記ＬＭＳアルゴリズムをデジタル回路で構成した場合の構成図である。図４では、説明を簡易にするために３つのフィルタ係数を有する回路で構成した場合を表しているが、任意数のフィルタ係数を有する回路で構成した場合も同様である。
遅延調整部（ＬＭＳ）２３は、図４に示すように、ＦＩＲフィルタ３０ａと、当該ＦＩＲフィルタ３０ａのフィルタ係数ｈ０〜ｈ２を設定するフィルタ係数設定回路３０ｂとを備えている。

ＦＩＲフィルタ３０ａは、入力信号（ｕ（ｎ）：Input Signal）を遅延させるための２つの遅延素子３１と３つの乗算器３２と加算器（３ｔｏ１加算器）３３とを備える。乗算器３２は、入力信号ｕ（ｎ）とフィルタ係数ｈ０、遅延素子３１により１回遅延された入力信号ｕ（ｎ）とフィルタ係数ｈ１、２つの遅延素子３１により遅延された入力信号ｕ（ｎ）とフィルタ係数ｈ２、のそれぞれについて乗算する。

加算器３３は、これら各乗算器３２での乗算結果を加算する。この加算器３３の加算結果が、ＦＩＲフィルタ出力（ｙ（ｎ）：LMS Output）、すなわち遅延調整部２３のＬＭＳ出力となる。
フィルタ係数設定回路３０ｂは、減算器３４と、ステップサイズ調整用増幅器３５と、３つの乗算器３６と、３つの加算器（２ｔｏ１加算器）３７と、３つの遅延器３８と、３つの複素共役演算器３９とを備える。

減算器３４は、ＦＩＲフィルタ出力（ｙ（ｎ）：LMS Output）と希望信号（ｄ（ｎ）：Ref Signal）との誤差成分（ｅ（ｎ）：Error Signal）を演算する。ステップサイズ調整用増幅器３５は、減算器３４で演算された誤差成分ｅ（ｎ）を、あるステップサイズ（μ：Step Size）で増幅する。
複素共役演算器３９はそれぞれ、入力信号ｕ（ｎ）、ＦＩＲフィルタ３０ａで遅延処理が行われた１回遅延処理後の入力信号ｕ（ｎ）および２回遅延処理後の入力信号ｕ（ｎ）の複素共役となる信号を演算し、乗算器３６はそれぞれ、ステップサイズ調整用増幅器３５で増幅した誤差成分ｅ（ｎ）と複素共役演算器３９で演算した入力信号ｕ（ｎ）の複素共役となる信号とを乗算する。

加算器３７はそれぞれ乗算器３６の出力信号とこの出力信号を遅延器３８で遅延した信号とを加算し、加算結果を遅延器３８に出力する。遅延器３８の出力がそれぞれフィルタ係数ｈ０〜ｈ２となる。
このような構成とすることにより、遅延調整部２３は、誤差成分ｅ（ｎ）をフィルタ係数ｈ０〜ｈ２にフィードバックさせることによって、誤差成分ｅ（ｎ）が「０」となるように動作する。

なお、アッテネータ１７は、パワーアンプ１の出力信号を入力し、当該出力信号を、パワーアンプ１で増幅される前の信号レベルと等しくなるように減衰する
そして、乗算器１２の出力信号が、ＤＡコンバータ１３でデジタル信号に変換され、イメージ除去フィルタ１４によりイメージ成分が除去された後、変調部１５において、キャリア信号発生器１６で発生されたキャリア信号を用いて高周波帯域信号にアップコンバートされて、パワーアンプ１に入力される。パワーアンプ１の出力は、アッテネータ１７で、パワーアンプ１で増幅される前の信号レベルと等しくなるように減衰された後、復調部２２で、キャリア信号発生器１６で発生されたキャリア信号を用いてダウンコンバートされ、折り返し防止フィルタ２１でフィルタ処理された後、ＡＤコンバータ２０でアナログ信号に変換される。

なお、図１のＤＰＤシステム１００において、パワーアンプ１、乗算器１２、ルックアップテーブル１８、前置歪補償演算部１９は、上記図１０に示す従来のＤＰＤシステム２００の対応する各部と同一の機能構成を有する。
ここで、図４の遅延調整部２３を構成するデジタル回路は、ＤＳＰなどの大規模演算回路を必要とすることはない。したがって、例えばＤＰＤシステム１００を携帯端末に適用する場合でも十分実現可能な回路面積となる。

また、ＤＰＤシステム１００を携帯電話機に適用した場合、一般的に送信部のチャネルフィルタ等で使用されるデジタルフィルタがＦＩＲ型の場合には、遅延調整部２３を構成するＦＩＲフィルタ３０ａと、携帯電話機のチャネルフィルタとは、ＦＩＲ部の回路を兼用できる。したがって、省面積化に有効である。
次に、ＤＰＤシステム１００による、疑似ランダムデータを用いたＬＭＳアルゴリズムによる遅延調整法を説明する。

遅延調整を行う場合には、図５に示すように、疑似ランダムデータ発生器１１を入力端２８に接続する。
また、疑似ランダムデータ発生器１１で生成した疑似ランダムデータを、乗算器１２を介さずにＤＡコンバータ１３に入力し、イメージ除去フィルタ１４によって、イメージ成分を除去した後、変調部１５で、キャリア信号発生器１６で発生したキャリア信号を用いて高周波帯域の信号にアップコンバートした後、パワーアンプ１に入力する。例えば、図示しないスイッチ回路などを設けることによって、入力端２８に入力される信号を、乗算器１２を介してＤＡコンバータ１３に供給する経路と、乗算器１２を介さずに直接ＤＡコンバータ１３に供給する経路とで切り替え可能に構成し、この図示しないスイッチ回路を操作することにより、疑似ランダムデータを直接ＤＡコンバータ１３に供給する経路を形成する。

このとき、ルックアップテーブル１８および前置歪補償演算部１９は動作させない。例えば、これらルックアップテーブル１８および前置歪補償演算部１９への信号入力側に、図示しないスイッチ回路などを設けておき、このスイッチ回路を操作することにより、これらルックアップテーブル１８および前置歪補償演算部１９を動作させるか否かを切り替えるようにすればよい。前記経路の切り替えのためのスイッチ回路やルックアップテーブル１８および前置歪補償演算部１９を動作させるか否かを切り替えるためのスイッチ回路は、例えば図示しない制御装置により制御するようにすればよい。

これによって、図５に示すように、疑似ランダムデータ発生器１１からの疑似ランダムデータがＤＡコンバータ１３、イメージ除去フィルタ１４、変調部１５を経由してパワーアンプ１に入力され、パワーアンプ１の出力がアッテネータ１７、復調部２２、折り返し防止フィルタ２１、ＡＤコンバータ２０を経由してフィードバック信号として遅延調整部２３に入力されるとともに、疑似ランダムデータが遅延調整部２３に入力される回路が形成される。

このような回路が形成された状態で、図４に示す遅延調整部２３において、疑似ランダムデータを入力信号ｕ（ｎ）、フィードバック信号（すなわちＡＤコンバータ２０の出力信号）をリファレンス信号ｄ（ｎ）としてＬＭＳアルゴリズムを用いて、遅延調整を行う。
図６は、遅延調整部２３のフィルタ係数がｈ０〜ｈ７であり、フィードバックディレイ、すなわち図５において遅延調整部（ＬＭＳ）２３に入力される入力信号ＩＮとＡＤコンバータ２０の出力信号であるリファレンス信号ＲＥＦとのずれが「３.６cycles」分であった場合の、フィルタ係数を示す図（図６（ａ））および入力信号とフィルタ係数値との関係を示す図（図６（ｂ））の一例である。

例えば、フィードバックディレイが「３.６cycles」分であった場合、図６（ｂ）のように入力信号ＩＮ（ｕ（ｎ））として疑似ランダムデータ（ＰＮ信号）が遅延調整部（ＬＭＳ）２３に入力されると、時間の経過と共に遅延調整部（ＬＭＳ）２３のフィルタ係数値が変化する。
そして、入力信号ＩＮに「３.６cycles」分の遅延が付加されて、遅延調整部（ＬＭＳ）２３からＬＭＳ出力として出力される。

つまり、入力信号ＩＮにフィードバックディレイ相当の「３.６cycles」分の遅延が加算されこれがＬＭＳ出力となるため、ＬＭＳ出力とリファレンス信号であるフィードバック信号とのタイミングが一致する。
図６（ａ）は、例えば、フィルタ係数「ｈ３」のフィルタ係数値が「０.４」、「ｈ４」が「０.６」となることで、「３.６cycles」分のディレイを表している。この時、フィルタ係数「ｈ３」、「ｈ４」以外のその他のフィルタ係数のフィルタ係数値は全て「０」である。ナイキスト周波数までの全周波数帯成分を持つ疑似ランダムデータを用いることで、遅延調整部（ＬＭＳ）２３のフィルタ係数が拡散せず、図６（ａ）に示すように、フィードバックディレイがフィルタ係数によって表現される。

このように、フィルタ係数「ｈ３」が「０.４」、「ｈ４」が「０.６」となることで、例えば、図７（ａ）に示すような「０→１０→２０→…」と変化するようなランピング信号を入力信号ｕ（ｎ）とした場合、遅延調整部（ＬＭＳ）２３の出力は「０→０→０→０→４→１４→２４→…」と変化し、「０．６」のフラクショナルディレイ分も含めて「３.６cycles」分のフィードバックディレイを調整することができる。

なお、図７（ａ）において、特性線Ｌ１は、遅延調整部（ＬＭＳ）２３に入力されるランピング信号を表し、特性線Ｌ２は、遅延調整部（ＬＭＳ）２３から出力される遅延調整後の信号を表す。また、遅延調整部（ＬＭＳ）２３の最小単位１ＬＳＢは１ｃｏｄｅ、ランピング信号のステップは１０ｃｏｄｅとする。
このように、ＤＰＤシステム１００でパワーアンプ１の逆歪特性を得るためには、まず、前述のように疑似ランダムデータを用いて遅延調整部（ＬＭＳ）２３でフィードバックディレイを算出し、フィードバックディレイを表す遅延調整部（ＬＭＳ）２３のフィルタ係数の値を固定する。その上で、前述のようなランピング信号を入力する。

前記フィルタ係数の固定は、例えば加算器３７の信号入力側に図示しないスイッチ回路などを設けておき、このスイッチ回路を操作することにより、加算器３７に乗算器３６からのデータではなく、「０」を含む決定された値のデータを入力することなどによって行ってもよいし、フィルタ係数値を記憶した記憶部からそのデータを入力することによって行ってもよい。

つまり、図１に示すように、図示しないスイッチ等により、疑似ランダムデータ発生器１１と乗算器１２との接続を解除し、入力信号ｕ（ｎ）が乗算器１２を介してＤＡコンバータ１３に入力されるように経路を切り替える。さらに、入力端２８をルックアップテーブル１８に接続し、ルックアップテーブル１８と前置歪補償演算部１９とを動作させる。 この状態で、入力端２８に、パワーアンプ１による増幅対象のランピング信号を入力することで、ランピング信号に対して遅延調整部（ＬＭＳ）２３で遅延が付加される。この遅延が付加されたランピング信号は、パワーアンプ１の出力信号に応じたＡＤコンバータ２０の出力信号であるフィードバック信号とタイミングが一致する。そして、フィードバック信号に基づきパワーアンプ１で生じる非線形性歪みとは逆の歪み特性を、前置歪補償演算部１９で算出し、その逆歪特性のデータをルックアップテーブル（ＬＵＴ）１８に格納する。

このルックアップテーブル（ＬＵＴ）１８に格納されたＬＵＴデータと、入力信号ｕ（ｎ）、すなわちパワーアンプ１による増幅対象のランピング信号とを乗算器１２にて乗算した後、ＤＡコンバータ１３に供給する。これにより、増幅対象のランピング信号がパワーアンプ１に入力される前に、パワーアンプ１の歪特性とは逆の歪特性をもつ信号を生成し、これをパワーアンプ１への入力信号とすることで、パワーアンプ１の歪みを打ち消すことができる。

ところで、図１に示すＤＰＤシステム１００は、入力信号ｕ（ｎ）としてのランピング信号のステップが、遅延調整部２３での最小単位１ＬＳＢと同じ場合には、図７（ｂ）に示すように、遅延調整部２３の出力において切り捨てが生じ、フラクショナルディレイを表現することができない。
なお、図７（ｂ）において、特性線Ｌ３は遅延調整部２３に入力されるランピング信号、特性線Ｌ４は遅延調整部２３から出力される遅延調整後の信号である。また、ランピング信号のステップは１ｃｏｄｅとし、遅延調整部２３の最小単位１ＬＳＢは１ｃｏｄｅとする。

上述のように、フラクショナルディレイを表現することができない場合があるため、本願発明は、図８に示すように、図１に示すＤＰＤシステム１００の基本構成において、アナログ遅延段４１をさらに備えた、ＤＰＤシステム１５０を用いる。
このＤＰＤシステム１５０における歪補償器１０ａでは、疑似ランダムデータを用いたＬＭＳアルゴリズムによって、前述の通りフラクショナルディレイを含めたフィードバック信号の遅延量を遅延調整部２３にて算出した後、アナログ遅延段４１でフィードバック信号にフラクショナルディレイを加え、フィードバック信号の遅延をインテジャーディレイに変換する。これによって、フラクショナルディレイを表現することのできない最小単位１ＬＳＢ刻みで変化する入力信号に対して、フィードバック信号の遅延自体がインテジャーディレイとなることで、入力信号ｕ（ｎ）は、フリップフロップなどの遅延素子によって簡単にインテジャーディレイを付加することが可能となる。その結果、入力信号ｕ（ｎ）とフィードバック信号とを高精度に遅延調整することが可能となる。これにより、ＤＰＤ方式の歪補償精度をさらに向上させることができる。

つまり、本実施形態では、疑似ランダムデータを用いたＬＭＳアルゴリズムとアナログ遅延段４１とによるフラクショナルディレイ補正を備えた歪補償器１０ａによって、入力信号ｕ（ｎ）とフィードバック信号との高精度な遅延調整を実現する。
以下、図８に示すＤＰＤシステム１５０を詳細に説明する。
なお、上記図１のＤＰＤシステム１５０と同一部には同一符号を付与しその詳細な説明は省略する。

前記アナログ遅延段４１は、折り返し防止フィルタ２１とＡＤコンバータ（ＡＤＣ）２０との間に介挿される。
このアナログ遅延段４１は、複数段のバッファＢＵＦと複数のスイッチＳＷとを備える。
前記折り返し防止フィルタ２１は、スイッチＳＷ０を介してＡＤコンバータ２０に接続される。このスイッチＳＷ０の両端に、直列に接続された１段目のＢＵＦ１およびスイッチＳＷ１が接続される。また、１段目のＳＷ１の両端に、直列に接続された２段目のバッファＢＵＦ２およびスイッチＳＷ２が接続される。以後、同様にＮ段目のスイッチＳＷ（ｎ）の両端に、直列に接続されたＮ＋１段目のバッファＢＵＦ（ｎ＋１）およびスイッチＳＷ（ｎ＋１）が接続される。

その結果、スイッチＳＷ０のみをオン（導通状態）とし、他のスイッチをオフ（非導通状態）とすることにより、折り返し防止フィルタ２１の出力を、バッファを介さずにＡＤコンバータ２０に供給する経路が形成される。また、スイッチＳＷ１のみをオンとすることにより、折り返し防止フィルタ２１の出力を１段目のバッファＢＵＦ１のみを介してＡＤコンバータ２０に供給する経路が形成される。スイッチＳＷ１およびＳＷ２のみをオンとすることにより、折り返し防止フィルタ２１の出力を１段目のバッファＢＵＦ１および２段目のバッファＢＵＦ２のみを介してＡＤコンバータ２０に供給する経路が形成される。すなわち、オン状態としたスイッチＳＷに対応するバッファＢＵＦを経由する経路を形成することができ、オン状態とするスイッチＳＷを適宜選択することにより、遅延量を調整することができるようになっている。なお、各バッファＢＵＦそれぞれの遅延量は同一であってもよく、また異なる値に設定してもよい。

アナログ遅延段４１の各スイッチＳＷは、フィルタ係数制御部４２により制御される。フィルタ係数制御部４２は、遅延調整部（ＬＭＳ）２３で設定されるフィルタ係数値に基づきスイッチＳＷをオンオフ制御する。
次に、ＬＭＳアルゴリズムおよびアナログ遅延段４１によるフィードバックディレイ補正方法を説明する。

まず、図９に示すように、疑似ランダムデータ発生器１１を入力端２８に接続する。また、疑似ランダムデータ発生器１１で生成した疑似ランダムデータを、乗算器１２を介さずに、ＤＡコンバータ１３に入力する経路を形成する。
例えば、図示しないスイッチ回路などを設けることによって、入力端２８に入力される信号を、乗算器１２を介してＤＡコンバータ１３に供給する経路と、乗算器１２を介さずに直接ＤＡコンバータ１３に供給する経路とで切り替え可能に構成し、この図示しないスイッチ回路を操作することにより、疑似ランダムデータを直接ＤＡコンバータ１３に供給する経路を形成する。このとき、図１のＤＰＤシステム１００と同様に、ルックアップテーブル１８および前置歪補償演算部１９は動作させない。

これによって、図９に示すように、疑似ランダムデータ発生器１１からの疑似ランダムデータがＤＡコンバータ１３、イメージ除去フィルタ１４、変調部１５を経由してパワーアンプ１に入力され、パワーアンプ１の出力がアッテネータ１７、復調部２２、折り返し防止フィルタ２１、アナログ遅延段４１、ＡＤコンバータ２０を経由してフィードバック信号として遅延調整部２３に入力されるとともに、疑似ランダムデータが遅延調整部２３に入力される回路が形成される。なお、アナログ遅延段４１は、初期状態では、折り返し防止フィルタ２１とＡＤコンバータ２０との間へのバッファの接続に関与しないスイッチＳＷ０のみがオン状態に制御される。

このような回路が形成された状態で、遅延調整部２３において、疑似ランダムデータを入力信号ｕ（ｎ）、フィードバック信号（すなわちＡＤコンバータ２０の出力信号）をリファレンス信号ｄ（ｎ）としてＬＭＳアルゴリズムを用いて、上記ＤＰＤシステム１００と同様に遅延調整を行う。
例えば、フィードバックディレイが「３.６ｃｙｃｌｅｓ」分であった場合、図６（ｂ）に示すように、入力信号ｕ（ｎ）として疑似ランダムデータ（ＰＮ信号）が遅延調整部（ＬＭＳ）２３に入力されると、時間と共に遅延調整部（ＬＭＳ）２３のフィルタ係数値がフィードバックディレイを表すように変化し、図６（ａ）のようにフィルタ係数「ｈ３」のフィルタ係数値が「０．４」、「ｈ４」のフィルタ係数値が「０．６」となることで、「３．６ｃｙｃｌｅｓ」のディレイは表される。

次に、遅延調整部（ＬＭＳ）２３を動作させた状態で、遅延調整部（ＬＭＳ）２３のＦＩＲフィルタ３０ａのフィルタ係数「ｈ０〜ｈ７」をフィルタ係数制御部４２でモニタし、フィルタ係数が「０.４」、「０.６」と変化した「ｈ３」、「ｈ４」のうち「ｈ４」が「１.０」となるように、アナログ遅延段４１のスイッチのオンオフを切り替える。例えば、バッファＢＵＦの段数を１段、２段と順番に増加させることにより、フィードバック信号にフラクショナルディレイを加算していく。フラクショナルディレイを加算する場合、フィードバック信号の遅延量は増加するのみであるため、より大きな遅延量を示すフィルタ係数、この場合「ｈ４」が「１.０」に近づくことになる。その結果、フィルタ係数値「ｈ４」は「１.０」に、「ｈ３」は「０」に収束し、最終的には「ｈ４」が「１.０」となり、その他のフィルタ係数値はすべて「０」となる。これは、フィードバック信号の遅延がフラクショナルディレイからインテジャーディレイに変換されたことを意味する。

この時、アナログ遅延段４１を構成するバッファＢＵＦは、その遅延によってフラクショナルディレイを調整できるように、バッファ１段あたりの遅延がシステムクロックの１ｃｙｃｌｅより十分小さな遅延である必要がある。例えば、バッファ１段あたりの遅延がシステムクロック１ｃｙｃｌｅの１／１０の時間の場合、インテジャーディレイの１／１０でフラクショナルディレイを調整することが可能となる。

フィードバック信号の遅延をインテジャーディレイに変換した場合、入力信号ｕ（ｎ）にインテジャーディレイを付加する方法として、フリップフロップなどの遅延素子によって簡単、かつ高精度に入力信号にインテジャーディレイを付加する方法を採用することができる。そのため、フィードバック信号の遅延を高精度で一致させることができる。
図８の歪補償器１０ａを用いて、ＤＰＤ方式でパワーアンプ１の逆歪特性を得るためには、前述のように疑似ランダムデータを用いて遅延調整部（ＬＭＳ）２３でフィードバック信号の遅延を算出した後、アナログ遅延段４１でフラクショナルディレイの補正を行い、フィードバック信号の遅延をフラクショナルディレイからインテジャーディレイに変換する。そして、遅延調整部（ＬＭＳ）２３のフィルタ係数値およびアナログ遅延段４１での各スイッチのオンオフ状態を固定する。

次に、疑似ランダムデータ発生器１１を入力端２８から切り離し、入力信号ｕ（ｎ）として前述のようなランピング信号を入力する。
例えば、図示しないスイッチ等により、疑似ランダムデータ発生器１１の接続をやめ、図８に示すように、入力信号ｕ（ｎ）が乗算器１２、ＤＡコンバータ１３、イメージ除去フィルタ１４、変調部１５を介してパワーアンプ１に入力されるように、経路を切り替える。さらに、入力端２８をルックアップテーブル（ＬＵＴ）１８に接続することでルックアップテーブル（ＬＵＴ）１８と前置歪補償演算部１９とを動作させる。

この状態で、入力信号ｕ（ｎ）としてランピング信号を入力することで、遅延調整部（ＬＭＳ）２３に入力されるランピング信号が遅延調整部（ＬＭＳ）２３で遅延を付加され、アッテネータ１７によってパワーアンプ１で増幅される前の信号レベルと等しくなるように減衰されかつアナログ遅延段４１で遅延をフラクショナルディレイが付加されたフィードバック信号と入力信号ｕ（ｎ）とのタイミングが一致する。

そして、パワーアンプ１で生じる非線形性歪みとは逆の歪み特性を、前置歪補償演算部１９で算出し、その逆歪特性のデータをルックアップテーブル（ＬＵＴ）１８に格納する。そのＬＵＴデータと入力信号（ランピング信号）ｕ（ｎ）とを乗算器１２にて乗算し、パワーアンプ１に入力される前に逆歪特性をもつ信号を生成することでパワーアンプ１の歪みを打ち消すことができる。

このように、入力信号ｕ（ｎ）とフィードバック信号とを高精度に一致させることができるため、パワーアンプ１で生じる歪特性とは逆の歪特性を有する、高精度な逆歪特性を得ることができ、この高精度な逆歪特性に応じて歪補償を行うことによって、歪補償精度をより向上させることができる。
また、前述のように、パワーアンプ１の出力信号にアナログ遅延段４１によりフラクショナルディレイを付加しているため、ＡＤコンバータ２０の出力信号であるフィードバック信号の遅延は、インテジャーディレイである。

そのため、フィードバック信号と入力信号ｕ（ｎ）とのタイミングを一致させるのに、前述のように遅延調整部（ＬＭＳ）２３を用いて入力信号ｕ（ｎ）に遅延を付加せずとも、遅延調整部（ＬＭＳ）２３とは別のフリップフロップなどの遅延素子（図示せず）を用いて入力信号ｕ（ｎ）を遅延させることができる。そのため、遅延調整部（ＬＭＳ）２３により、アナログ遅延段４１でのフラクショナルディレイ補正を行って、フィードバック信号の遅延をインテジャーディレイに変換した後、インテジャーディレイをフリップフロップなどの遅延素子を用いて調整を行うことによって、以後は遅延調整部（ＬＭＳ）２３を必要とせずとも、遅延調整を行うことができる。したがって、フィードバック信号の遅延をインテジャーディレイに変換後、遅延調整部（ＬＭＳ）２３を、フィードバック信号の遅延調整以外の目的で利用することが可能となる。

例えば、入力端２８から変調波信号を入力し、パワーアンプ１の出力をフィードバックさせ、遅延調整部（ＬＭＳ）２３のＬＭＳアルゴリズムを用いてパワーアンプ１の逆歪特性を直接演算することで、即座に逆歪補正をかけるようなアダプティブなＤＰＤシステムに利用できる可能性がある。前記遅延調整方法では、フィードバック信号（すなわちＡＤコンバータ２０の出力信号）をリファレンス信号ｄ（ｎ）としてＬＭＳアルゴリズムを用いたが、パワーアンプ１の逆歪特性を得るためには、フィードバック信号を入力信号ｕ（ｎ）とし、入力端２８からの変調波信号をリファレンス信号ｄ（ｎ）としてＬＭＳアルゴリズムを用いる。そうすることでＬＭＳのフィルタ係数がパワーアンプ１の逆歪特性を示す。その逆歪特性のデータをルックアップテーブル（ＬＵＴ）１８に格納し、ルックアップテーブル（ＬＵＴ）１８と入力端２８からの入力信号を乗算器１２にて乗算することで、アダプティブなＤＰＤを実施する。アダプティブなＤＰＤシステムでは、パワーアンプ１の温度変化に起因するメモリ効果にも対応できる可能性がある。

以上のように、ＤＰＤシステム１５０では、疑似ランダムデータを用いたＬＭＳアルゴリズムとアナログ遅延段４１によるフラクショナルディレイ補正によって、携帯端末など低消費電力・省面積化が要求されるアプリケーションにおいても実現可能な演算処理で、入力信号ｕ（ｎ）とフィードバック信号との高精度な遅延調整を実現することができる。
したがって、本遅延調整手法を用いることで、フィードバック信号の遅延量をインテジャーディレイだけでなく、フラクショナルディレイも含めて調整することができる。

さらに、フラクショナルディレイを表現することができない最小単位１ＬＳＢ刻みで変化する入力信号ｕ（ｎ）に対しても、フィードバック信号の遅延自体がインテジャーディレイとなることで、入力信号ｕ（ｎ）はフリップフロップなどの遅延素子によって簡単にインテジャーディレイを付加することができ、前記入力信号ｕ（ｎ）と前記フィードバック信号とを高精度に遅延調整することが可能となる。

また、インテジャーディレイは遅延調整部（ＬＭＳ）２３を用いずともフリップフロップなどの遅延素子で簡単に表現できるため、ＬＭＳアルゴリズムとアナログ遅延段４１によってフラクショナルディレイ補正を実施した後、入力信号の遅延は遅延調整部（ＬＭＳ）とは別のフリップフロップなどの遅延素子で調整し、遅延調整に用いていたＬＭＳ回路は、ＬＭＳアルゴリズムを用いる他のシステムと回路を兼用することができる。

なお、上記実施形態においては、疑似ランダムデータ発生器１１をスイッチ回路などにより選択的に入力端２８に接続する構成としたが、これに限るものではない。
前述のように疑似ランダムデータ発生器１１は、遅延調整部２３のＦＩＲフィルタ３０ａのフィルタ係数を調整とアナログ遅延段４１の調整とに用いるものであり、調整後フィルタ係数およびアナログ遅延段４１を固定しているため、疑似ランダムデータ発生器１１は、フィルタ係数およびアナログ遅延段４１を調整するとき以外は必要としない。

したがって、歪補償器１０ａとして疑似ランダムデータ発生器１１を必ずしも備えている必要はなく、例えば、ＦＩＲフィルタ３０ａのフィルタ係数およびアナログ遅延段４１の調整を行うときに疑似ランダムデータ発生器１１を入力端２８に接続するようにしてもよい。
また、遅延調整部２３では、フィルタ係数調整後、フィルタ係数を固定しているため、ランピング信号を入力信号ｕ（ｎ）として使用する通常状態では、ＦＩＲフィルタ３０ａのみを備えていればよく、フィルタ係数設定回路３０ｂを必ずしも備えている必要はない。

したがって、遅延調整部２３を構成するフィルタ係数設定回路３０ｂについても、歪補償器１０ａとして必ずしも備えている必要はなく、ＦＩＲフィルタ３０ａのフィルタ係数の調整を行うときにフィルタ係数設定回路３０ｂを接続する構成としてもよい。
また、上記実施の形態においては、アナログ遅延段４１として、バッファの数を増減することで遅延量を調整する回路を用いた場合について説明したが、これに限るものではない。要はフィードバック信号の遅延量を、ＦＩＲフィルタ３０ａで調整可能な遅延量の最小単位よりも小さいステップでフィードバック信号の遅延量を調整することのできる回路であれば適用することができる。

１ パワーアンプ
１０、１０ａ 歪補償器
１１ 疑似ランダムデータ発生器（ＰＮ Ｇｅｎ）
１２ 乗算器
１７ アッテネータ
１８ ルックアップテーブル（ＬＵＴ）
１９ 前置歪補償演算部
２３ 遅延調整部（ＬＭＳ）
３０ａ ＦＩＲフィルタ
３０ｂ フィルタ係数設定回路
３１ 遅延器
３２ 乗算器
３３ 加算器
３４ 乗算器
３５ ステップサイズ調整用増幅器
３６ 乗算器
３７ 加算器
３８ 遅延器
３９ 複素共役演算器
４１ アナログ遅延段
４２ フィルタ係数制御部
１００、１５０ ＤＰＤシステム

Claims (7)

1. パワーアンプの非線形性歪を補償する歪補償器において、
   入力信号の遅延量を調整する遅延回路と、
   パワーアンプからの非線形性歪を含んだフィードバック信号の遅延量を調整するアナログ遅延段と、
   前記アナログ遅延段により調整した後のフィードバック信号と入力信号とのタイミングが一致するように、前記入力信号の遅延量および前記フィードバック信号の遅延量を設定する遅延量設定部と、を備え、
   前記遅延量設定部は、前記入力信号の遅延量および前記フィードバック信号の遅延量を、疑似ランダムデータと前記アナログ遅延段により調整した後のフィードバック信号とに基づき、ＬＭＳ（Least Mean Square）アルゴリズムを利用して設定することを特徴とする歪補償器。
2. 前記疑似ランダムデータを発生する疑似ランダムデータ発生器を備えることを特徴とする請求項１記載の歪補償器。
3. 前記遅延量設定部は、前記入力信号の遅延量がインテジャーディレイのみとなるように前記入力信号の遅延量および前記フィードバック信号の遅延量を設定することを特徴とする請求項１または請求項２に記載の歪補償器。
4. 前記遅延量設定部は、前記入力信号の遅延量を表すＬＭＳ出力信号を生成する信号生成部を有し、
   当該信号生成部を除く前記遅延量設定部を構成する回路は、前記ＬＭＳアルゴリズムを利用した他のシステムを構成する回路と当該回路を兼用し、前記入力信号の遅延量および前記フィードバック信号の遅延量を設定する時を除いて、前記他のシステムを構成する回路として動作することを特徴とする請求項１から請求項４のいずれか１項に記載の歪補償器。
5. 前記遅延量設定部で設定された遅延量に基づき前記パワーアンプの非線形性歪と逆の歪特性を算出する前置歪補償演算部と、
   当該前置歪補償演算部で算出した逆歪特性を特定するデータを格納する記憶部と、
   当該記憶部に格納されたデータと入力信号とから前記逆歪特性をもつ入力信号を生成し、生成した信号を前記歪補償後の入力信号として前記パワーアンプに出力する演算部と、
   を備えることを特徴とする請求項１から請求項４の何れか１項に記載の歪補償器。
6. 請求項１から請求項５の何れか１項に記載の歪補償器と、
   前記パワーアンプと、
   を備えることを特徴とするＤＰＤ（Digital Pre-distortion）システム。
7. パワーアンプの歪みを補償するＤＰＤ（Digital Pre-distortion）システムの制御方法において、
   疑似ランダムデータを用いたＬＭＳアルゴリズムによって、前記パワーアンプへの入力信号と前記パワーアンプからのフィードバック信号とのタイミングを一致させるように、前記入力信号の遅延量を設定するとともに、前記入力信号の遅延量がインテジャーディレイのみとなるように前記フィードバック信号の遅延量を設定し、設定された遅延量に応じて調整した後の前記入力信号および前記フィードバック信号に基づいて入力信号を補正することにより前記パワーアンプの歪を補償することを特徴とするＤＰＤシステムの制御方法。

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