JP2013074280A - 化合物半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】第１の極性を有する第１の化合物半導体層と共にこれと逆極性（第２の極性）の第２の化合物半導体層を用い、化合物半導体層の再成長をすることなく、第２の極性に対応した導電型の含有量が実効的に、容易且つ確実に所期に制御された、複雑な動作を可能とする信頼性の高い高耐圧の化合物半導体装置を得る。
【解決手段】第１の極性を有する電子走行層２ｂと、電子走行層２ｂの上方に形成された第２の極性を有するｐ型キャップ層２ｅと、ｐ型キャップ層２ｅ上に形成された第１の極性を有するｎ型キャップ層２ｆとを有しており、ｎ型キャップ層２ｆは、厚みの異なる部位２ｆａ，２ｆｂを有する。
【選択図】図３
【解決手段】第１の極性を有する電子走行層２ｂと、電子走行層２ｂの上方に形成された第２の極性を有するｐ型キャップ層２ｅと、ｐ型キャップ層２ｅ上に形成された第１の極性を有するｎ型キャップ層２ｆとを有しており、ｎ型キャップ層２ｆは、厚みの異なる部位２ｆａ，２ｆｂを有する。
【選択図】図３
Description
本発明は、化合物半導体装置及びその製造方法に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
窒化物半導体を用いたデバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
窒化物半導体デバイスでは、２ＤＥＧの発生量を局所的に制御する技術が要求されている。例えばＨＥＭＴの場合には、いわゆるフェイルセーフの観点から、電圧のオフ時には電流が流れない、所謂ノーマリオフ動作が望まれる。そのためには、電圧のオフ時においてゲート電極の下方における２ＤＥＧの発生量を抑える工夫が必要である。
ノーマリオフ動作のＧａＮ・ＨＥＭＴを実現するための手法の一つとして、ｐ型ＧａＮ層を電子供給層上に形成し、バンド変調効果により２ＤＥＧの濃度を制御する手法が提案されている。
ノーマリオフ動作のＧａＮ・ＨＥＭＴを実現するための手法の一つとして、ｐ型ＧａＮ層を電子供給層上に形成し、バンド変調効果により２ＤＥＧの濃度を制御する手法が提案されている。
しかしながら、ＧａＮは、技術的な歴史の長いＳｉと比較して製造技術が未熟な材料であるため、ｐ型ＧａＮの構造を最適化することが困難である。例えば、Ｓｉでは高度なイオン打ち込み技術を用いて、縦方向に長くｐ型イオン打ち込み層があるスーパージャンクション構造を作製することが可能であるが、ＧａＮではイオン打ち込み技術自体が未完成である。
その一方で、ＲＦ分野ではＧａＮ−ＨＥＭＴは既に実用化されており、イオン打ち込み技術等の製造技術が成熟し、Ｓｉのデバイス構造を使用できるのを待つことなく、上記の問題を解決する半導体市場からの強い要請がある。
その一方で、ＲＦ分野ではＧａＮ−ＨＥＭＴは既に実用化されており、イオン打ち込み技術等の製造技術が成熟し、Ｓｉのデバイス構造を使用できるのを待つことなく、上記の問題を解決する半導体市場からの強い要請がある。
本発明は、上記の課題に鑑みてなされたものであり、第１の極性を有する第１の化合物半導体層と共にこれと逆極性（第２の極性）の第２の化合物半導体層を用い、化合物半導体層の再成長をすることなく、第２の極性に対応した導電型の含有量が実効的に、容易且つ確実に所期に制御された、複雑な動作を可能とする信頼性の高い高耐圧の化合物半導体装置及びその製造方法を提供することを目的とする。
化合物半導体装置の一態様は、第１の極性を有する第１の化合物半導体層と、前記第１の半導体層の上方に形成された第２の極性を有する第２の化合物半導体層と、前記第２の半導体層の上方に形成された第１の極性を有する第３の化合物半導体層とを含み、前記第３の化合物半導体層は、厚みの異なる部位を有する。
化合物半導体装置の製造方法の一態様は、第１の極性を有する第１の化合物半導体層を形成する工程と、前記第１の半導体層の上方に、第２の極性を有する第２の化合物半導体層を形成する工程と、前記第２の半導体層の上方に、第２の極性を有する第３の化合物半導体層を形成する工程と、前記第３の化合物半導体層に、厚みの異なる部位を形成する工程とを含む。
上記の各態様によれば、第１の極性を有する第１の化合物半導体層と共にこれと逆導電型（第２の極性）の第２の化合物半導体層を用い、化合物半導体層の再成長をすることなく、第２の極性に対応した導電型の含有量が実効的に、容易且つ確実に所期に制御された、複雑な動作を可能とする信頼性の高い高耐圧の化合物半導体装置が実現する。
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
（第１の実施形態）
本実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
本実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、Ｓｉ基板の代わりに、サファイア基板、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層（スペーサ層）２ｃ、電子供給層２ｄ、ｐ型キャップ層２ｅ、及びｎ型キャップ層２ｆを有して構成される。ここで、電子走行層２ｂは、後述するように中間層２ｃとの界面に２次元電子ガスが発生する負の極性を有しており、同様にｎ型キャップ層２ｆも導電型がｎ型であるため負の極性を有する。これに対して、ｐ型キャップ層２ｅは、導電型がｎ型と逆のｐ型であるため、正の極性を有する。
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
Ｓｉ基板１上に、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、ｐ型キャップ層２ｅ、及びｎ型キャップ層２ｆとなる各化合物半導体を順次成長する。バッファ層２ａは、Ｓｉ基板１上に、ＡｌＮを０．１μｍ程度の厚みに成長することで形成される。電子走行層２ｂは、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度〜３μｍ程度の厚みに成長することで形成される。中間層２ｃは、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに成長することで形成される。電子供給層２ｄは、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに成長することで形成される。中間層２ｃは形成しない場合もある。電子供給層は、ｉ−ＡｌＧａＮを形成するようにしても良い。
Ｓｉ基板１上に、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、ｐ型キャップ層２ｅ、及びｎ型キャップ層２ｆとなる各化合物半導体を順次成長する。バッファ層２ａは、Ｓｉ基板１上に、ＡｌＮを０．１μｍ程度の厚みに成長することで形成される。電子走行層２ｂは、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度〜３μｍ程度の厚みに成長することで形成される。中間層２ｃは、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに成長することで形成される。電子供給層２ｄは、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに成長することで形成される。中間層２ｃは形成しない場合もある。電子供給層は、ｉ−ＡｌＧａＮを形成するようにしても良い。
ｐ型キャップ層２ｅは、ｐ−ＧａＮを、例えば１０ｎｍ程度〜１０００ｎｍ程度に成長することで形成される。１０ｎｍよりも薄いと、所期のノーマリオフ動作が得られなくなる。１０００ｎｍよりも厚いと、ゲート電極からチャネルであるＡｌＧａＮ／ＧａＮへテロ界面までの距離が長くなって応答速度が低下し、チャネルにおけるゲート電極からの電界が不十分になり、ピンチオフ不良等の劣化が惹起される。従って、ｐ型キャップ層２ｅを１０ｎｍ程度〜１０００ｎｍ程度に形成することにより、十分なノーマリオフ動作を得るも、高速の応答速度を確保し、ピンチオフ不良等のデバイス特性の劣化を抑止することができる。本実施形態では、ｐ型キャップ層２ｅのｐ−ＧａＮは２００ｎｍ程度の厚みに形成される。
ｎ型キャップ層２ｆは、ｐ型キャップ層２ｅとの関係で、ｎ−ＧａＮを例えば５ｎｍ程度〜５００ｎｍ程度、ここでは１００ｎｍ程度の厚みに成長することで形成される。
ｎ型キャップ層２ｆは、ｐ型キャップ層２ｅとの関係で、ｎ−ＧａＮを例えば５ｎｍ程度〜５００ｎｍ程度、ここでは１００ｎｍ程度の厚みに成長することで形成される。
ＧａＮの成長には、原料ガスとしてＧａ源であるトリメチルガリウム（ＴＭＧａ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＡｌＧａＮの成長には、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、ＴＭＡｌガス、ＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｓｃｃｍ〜１０ｓｌｍ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
ＡｌＧａＮ、ＧａＮをｎ型として成長する際、即ち電子供給層２ｄ（ｎ−ＡｌＧａＮ）、ｎ型キャップ層２ｆ（ｎ−ＧａＮ）の形成には、ｎ型不純物をＡｌＧａＮ、ＧａＮの原料ガスに添加する。ここでは、例えばＳｉを含む例えばシラン（ＳｉＨ4）ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮ、ＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば２×１０18／ｃｍ3程度とする。
ＧａＮをｐ型として成長する際、即ちｐ型キャップ層２ｅ（ｐ−ＧａＮ）の形成には、ｐ型不純物、例えばＭｇ，Ｃから選ばれたものをＧａＮの原料ガスに添加する。本実施形態では、ｐ型不純物としてＭｇを用いる。Ｍｇを所定の流量で原料ガスに添加し、ＧａＮにＭｇをドーピングする。Ｍｇのドーピング濃度は、例えば１×１０16／ｃｍ3程度〜１×１０21／ｃｍ3程度とする。ドーピング濃度が１×１０16／ｃｍ3程度よりも低いと、十分なｐ型とならず、ノーマリオンとなる。１×１０21／ｃｍ3程度よりも高いと、結晶性が崩れ、十分な特性が得られなくなる。従って、Ｍｇのドーピング濃度を１×１０16／ｃｍ3程度〜１×１０21／ｃｍ3程度とすることにより、十分にノーマリオフ特性の得られるｐ型半導体となる。本実施形態では、ｐ型キャップ層２ｅのＭｇのドーピング濃度を１×１０19／ｃｍ3程度とする。
形成された化合物半導体積層構造２では、負の極性を有する電子走行層２ｂの電子供給層２ｄとの界面（正確には、中間層２ｃとの界面。以下、ＧａＮ／ＡｌＧａＮ界面と記す。）には、ＧａＮの格子定数とＡｌＧａＮの格子定数との差に起因した歪みによるピエゾ分極が生じる。このピエゾ分極の効果と、電子走行層２ｂ及び電子供給層２ｄの自発分極の効果とが相俟って、ＧａＮ／ＡｌＧａＮ界面に高い電子濃度の２次元電子ガス（２ＤＥＧ）が発生する。
化合物半導体積層構造２を形成した後に、ｐ型キャップ層２ｅを、７００℃程度で３０分間程度、アニール処理する。
図１（ｂ）に示すように、素子分離構造３を形成する。図１（ｃ）以降では、素子分離構造３の図示を省略する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法等既知の他の方法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法等既知の他の方法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
続いて、図１（ｃ）〜図３（ａ）に示すように、ｎ型キャップ層２ｆを所期形状にエッチング加工する。
詳細には、先ず、図１（ｃ）に示すように、ｎ型キャップ層２ｆ上にレジストを塗布し、リソグラフィーにより加工する。これにより、ｎ型キャップ層２ｆの表面のゲート電極の形成予定位置を露出させる開口１０Ａａを有するレジストマスク１０Ａが形成される。
詳細には、先ず、図１（ｃ）に示すように、ｎ型キャップ層２ｆ上にレジストを塗布し、リソグラフィーにより加工する。これにより、ｎ型キャップ層２ｆの表面のゲート電極の形成予定位置を露出させる開口１０Ａａを有するレジストマスク１０Ａが形成される。
次に、図２（ａ）に示すように、レジストマスク１０Ａを用い、Ｃｌ2ガスをエッチングガスとして用いて、反応性イオンエッチング（ＲＩＥ）によりｎ型キャップ層２ｆをエッチング加工する。これにより、ｎ型キャップ層２ｆに、ｐ型キャップ層２ｅの表面のゲート電極の形成予定位置を露出させる開口２ｆａが形成される。開口２ｆａは、ドレイン電極の形成予定位置よりも、ソース電極の形成予定位置に偏倚した所定部位に形成される。
レジストマスク１０Ａは、アッシング処理又は所定の薬液を用いたウェット処理により、除去される。
レジストマスク１０Ａは、アッシング処理又は所定の薬液を用いたウェット処理により、除去される。
ｎ型キャップ層２ｆに開口２ｆａが形成された化合物半導体積層構造２においては、開口２ｆａではｎ型キャップ層２ｆのｎ−ＧａＮが存在しない。そのため、ｐ型キャップ層２ｅのｐ−ＧａＮにより、ＧａＮ／ＡｌＧａＮ界面の開口２ｆａの下方に相当する部位では、２ＤＥＧが殆ど消失する。図示の例では、２ＤＥＧが消失した場合を示す。
次に、図２（ｂ）に示すように、開口２ｆａを埋め込むようにｎ型キャップ層２ｆ上にレジストを塗布し、リソグラフィーにより加工する。これにより、ｎ型キャップ層２ｆの表面のフィールドプレート電極の形成予定位置を露出させる開口１０Ｂａを有するレジストマスク１０Ｂが形成される。
次に、図２（ｃ）に示すように、レジストマスク１０Ｂを用い、Ｃｌ2ガスをエッチングガスとして用いて、ＲＩＥによりｎ型キャップ層２ｆをエッチング加工する。これにより、ｎ型キャップ層２ｆのフィールドプレート電極の形成予定位置が、所期の厚みに薄化される。薄化部分２ｆｂは、開口２ｆａとドレイン電極の形成予定位置との間で、ソース電極の形成予定位置よりもドレイン電極の形成予定位置に偏倚した所定部位に形成される。この薄化部分２ｆｂは、フィールドプレート電極による２ＤＥＧ量の所期の制御を考慮して、ｎ型キャップ層２ｆの厚みの半分程度、例えば５０ｎｍ程度の厚みとされる。なお、例えばダイオードとしてのみ用いる場合には、このｎ型キャップ層２ｆの薄化工程は不要であることがある。
ｎ型キャップ層２ｆに薄化部分２ｆｂが形成された化合物半導体積層構造２において、薄化部分２ｆｂではｎ型キャップ層２ｆのその他の部分（開口２ｆａは除く）よりもｎ−ＧａＮが薄い。そのため、ｐ型キャップ層２ｅのｐ−ＧａＮにより、ＧａＮ／ＡｌＧａＮ界面の薄化部分２ｆｂの下方に相当する部位では、図示のように、薄化部分２ｆｂの薄化に相当する分だけ２ＤＥＧが減少する。
そして、図３（ａ）に示すように、レジストマスク１０Ｂを、アッシング処理又は所定の薬液を用いたウェット処理により除去する。以上により、ｎ型キャップ層２ｆは、開口２ｆａ及び薄化部分２ｆｂが形成された状態で露出する。
続いて、図３（ｂ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に電極用リセス２Ａ，２Ｂを形成する。
化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
詳細には、先ず、化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に電極用リセス２Ａ，２Ｂを形成する。
化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電子供給層２ｄの表面が露出するまで、ｎ型キャップ層２ｆ及びｐ型キャップ層２ｅの電極形成予定位置をドライエッチングして除去する。これにより、電子供給層２ｄの表面の電極形成予定位置を露出する電極用リセス２Ａ，２Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２Ａ，２Ｂは、例えば電子供給層２ｄ以降までエッチングして形成しても良い。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス２Ａ，２Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極用リセス２Ａ，２Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃の温度、例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２Ａ，２Ｂを電極材料の一部で埋め込むソース電極４及びドレイン電極５が形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極用リセス２Ａ，２Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃の温度、例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２Ａ，２Ｂを電極材料の一部で埋め込むソース電極４及びドレイン電極５が形成される。
続いて、図３（ｃ）に示すように、ゲート電極６及びフィールドプレート電極７を形成する。
詳細には、先ず、ゲート電極及びフィールドプレート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、開口２ｆａ及び薄化部分２ｆｂを露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
詳細には、先ず、ゲート電極及びフィールドプレート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、開口２ｆａ及び薄化部分２ｆｂを露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ｎ型キャップ層２ｆの開口２ｆａ及び薄化部分２ｆｂを露出させる各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ｎ型キャップ層２ｆの開口２ｆａ内を電極材料の一部で埋め込むゲート電極６と、ｎ型キャップ層２ｆの薄化部分２ｆｂ上の窪みを電極材料の一部で埋め込むフィールドプレート電極７がそれぞれ形成される。
フィールドプレート電極７は、ゲート電極６とドレイン電極５との間に、ソース電極４よりもドレイン電極５に向かって偏倚した位置に形成される。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ソース電極及びゲート電極に比してドレイン電極に大きな電圧が印加される場合があるが、この構成を採ることにより、大きな電圧印加で発生する電界をフィールドプレート電極７で緩和することができる。
しかる後、ソース電極４、ドレイン電極５、ゲート電極６の電気的接続、ソース電極４、ドレイン電極５、ゲート電極６の各パッドの形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを平面視した様子を図４に示す。
図４の破線Ｉ−Ｉ'に沿った断面が図３（ｃ）に相当する。このように、ソース電極４とドレイン電極５とが櫛歯状に互いに平行に形成されており、ソース電極４とドレイン電極５との間に櫛歯状のゲート電極６がこれらと平行に配されている。
図４の破線Ｉ−Ｉ'に沿った断面が図３（ｃ）に相当する。このように、ソース電極４とドレイン電極５とが櫛歯状に互いに平行に形成されており、ソース電極４とドレイン電極５との間に櫛歯状のゲート電極６がこれらと平行に配されている。
なお本実施形態では、ゲート電極が化合物半導体と直接的に接触するショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴに例示したが、ゲート電極が化合物半導体との間でゲート絶縁膜を介するＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにも適用できる。ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを作製する場合には、図２（ａ）の工程の後に開口２ｆａの側壁面を覆うようにｎ型キャップ層２ｆ上にゲート絶縁膜を形成し、図２（ｃ）の工程でゲート絶縁膜を貫通すると共に薄化部分２ｆｂを形成する。そして、図３（ｃ）の工程でゲート電極及びフィールドプレート電極を形成すれば良い。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、２ＤＥＧの濃度を制御するために、ｐ−ＧａＮのキャップ層をエッチングしたり、ｐ−ＧａＮを再成長することなく、ｐ型キャップ層２ｅはそのままでその上のｎ型キャップ層２ｆを適宜エッチング加工する。これにより、ｎ型キャップ層２ｆの厚みでｐ型キャップ層２ｅのｐ型不純物（ここではＭｇ）の量を実効的にコントロールし、容易且つ確実に、フィールドプレート電極７で２ＤＥＧの濃度を制御しつつ、所期のノーマリオフ動作が実現する。即ち、ゲート電圧のオフ時にはチャネルには２ＤＥＧがなくノーマリオフとなり、ゲート電圧のオン時にはチャネルに所期の２ＤＥＧが生成されて駆動する。
フィールドプレート電極７の下方では、ｐ型キャップ層２ｅのｐ−ＧａＮと電子供給層２ｄのｎ−ＡｌＧａＮとがｐｎ接合している。ｐ型キャップ層２ｅがｎ型キャップ層２ｆとの関係で空乏化し、空乏層が伸びて拡大する。これにより、耐圧が大幅に向上すると共に、寄生容量Ｃｄｓ，Ｃｇｄが大幅に低減し、デバイス動作の高速化が実現する。
更に本実施形態では、フィールドプレート電極７の下方におけるｐ型キャップ層２ｅと電子供給層２ｄとのｐｎ接合により、フィールドプレート電極７がアノード、ドレイン電極５がカソードとなる保護ダイオードの機能が付与される。この保護ダイオードの整流作用により、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにサージ電圧が生じても、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの破壊が抑止される。このように、アバランシェ耐量が十分に確保され、デバイス動作の安定化に寄与する。
ここで、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの諸特性について調べた諸実験について説明する。本実施形態の比較例として、ｎ−ＧａＮのｎ型キャップ層上にｐ−ＧａＮを成長し、ｐ−ＧａＮの不要部分をエッチング除去した後、Ｍｇ濃度の異なるｐ−ＧａＮを再成長し、一括熱アニール処理を行なって作製したＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示する。
実験１では、ドレイン−ソース間電圧Ｖｄｓとドレイン電流Ｉｄとの関係について調べた。実験結果を図５に示す。本実施形態では、比較例とは異なり、動作時において非動作時と殆ど変わらない波形を示している。この結果から、本実施形態では、比較例に比して動作時の電流低減を抑止する大幅な改善が確認された。
実験２では、ドレイン−ソース間電圧Ｖｄｓを印加し続け、破壊が起こるまでの時間（オフストレス試験）について調べた。ここでは、温度２００℃でＶｄｓを６００Ｖ、ゲート−ソース間電圧Ｖｇｓを０Ｖとした。実験結果を図６に示す。この結果から、本実施形態では、比較例に比して破壊までの時間が増加し、デバイスの信頼性が向上することが確認された。
実験３では、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、非動作時における２ＤＥＧの濃度について調べた。実験結果を図７に示す。本実施形態において、ゲート電極の下方に相当する部位では、２ＤＥＧの濃度が十分小さい値となっており、ノーマリオフが実現している。フィールドプレート電極の下方に相当する部位では、２ＤＥＧの濃度が所期の値に変調されていることが判る。
以上説明したように、本実施形態によれば、ｎ型キャップ層２ｆと共にｐ型キャップ層２ｅを用い、動作時におけるオン抵抗の増加を抑え、また作製時にｐ−ＧａＮの再成長をすることなく、実効的にｐ型不純物のドーピング量が容易且つ確実に所期に制御された、複雑な動作を可能とする信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、いわゆるディスクリートパッケージに適用される。
このディスクリートパッケージでは、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップが搭載される。以下、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップ（以下、ＨＥＭＴチップと言う）のディスクリートパッケージについて例示する。
このディスクリートパッケージでは、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップが搭載される。以下、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップ（以下、ＨＥＭＴチップと言う）のディスクリートパッケージについて例示する。
ＨＥＭＴチップの概略構成（図４に対応する）を図８に示す。
ＨＥＭＴチップ１００では、その表面に、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴのトランジスタ領域１０１と、ドレイン電極が接続されたドレインパッド１０２と、ゲート電極が接続されたゲートパッド１０３と、ソース電極が接続されたソースパッド１０４とが設けられている。
ＨＥＭＴチップ１００では、その表面に、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴのトランジスタ領域１０１と、ドレイン電極が接続されたドレインパッド１０２と、ゲート電極が接続されたゲートパッド１０３と、ソース電極が接続されたソースパッド１０４とが設けられている。
図９は、ディスクリートパッケージを示す概略平面図である。
ディスクリートパッケージを作製するには、先ず、ＨＥＭＴチップ１００を、ハンダ等のダイアタッチ剤１１１を用いてリードフレーム１１２に固定する。リードフレーム１１２にはドレインリード１１２ａが一体形成されており、ゲートリード１１２ｂ及びソースリード１１２ｃがリードフレーム１１２と別体として離間して配置される。
ディスクリートパッケージを作製するには、先ず、ＨＥＭＴチップ１００を、ハンダ等のダイアタッチ剤１１１を用いてリードフレーム１１２に固定する。リードフレーム１１２にはドレインリード１１２ａが一体形成されており、ゲートリード１１２ｂ及びソースリード１１２ｃがリードフレーム１１２と別体として離間して配置される。
続いて、Ａｌワイヤ１１３を用いたボンディングにより、ドレインパッド１０２とドレインリード１１２ａ、ゲートパッド１０３とゲートリード１１２ｂ、ソースパッド１０４とソースリード１１２ｃをそれぞれ電気的に接続する。
その後、モールド樹脂１１４を用いて、トランスファーモールド法によりＨＥＭＴチップ１００を樹脂封止し、リードフレーム１１２を切り離す。以上により、ディスクリートパッケージが形成される。
その後、モールド樹脂１１４を用いて、トランスファーモールド法によりＨＥＭＴチップ１００を樹脂封止し、リードフレーム１１２を切り離す。以上により、ディスクリートパッケージが形成される。
（第２の実施形態）
本実施形態では、化合物半導体装置として、ＡｌＧａＮ／ＧａＮの高電子移動度ダイオード（以下、単にＡｌＧａＮ／ＧａＮ・ダイオードと記す。）を開示する。
図１０〜図１２は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ダイオードの製造方法を工程順に示す概略断面図である。
本実施形態では、化合物半導体装置として、ＡｌＧａＮ／ＧａＮの高電子移動度ダイオード（以下、単にＡｌＧａＮ／ＧａＮ・ダイオードと記す。）を開示する。
図１０〜図１２は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ダイオードの製造方法を工程順に示す概略断面図である。
先ず、図１０（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２１を形成する。成長用基板としては、Ｓｉ基板の代わりに、サファイア基板、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２１は、バッファ層２１ａ、電子走行層２１ｂ、中間層（スペーサ層）２１ｃ、電子供給層２１ｄ、ｐ型キャップ層２１ｅ、及びｎ型キャップ層２１ｆを有して構成される。
化合物半導体積層構造２１は、バッファ層２１ａ、電子走行層２１ｂ、中間層（スペーサ層）２１ｃ、電子供給層２１ｄ、ｐ型キャップ層２１ｅ、及びｎ型キャップ層２１ｆを有して構成される。
詳細には、Ｓｉ基板１上に、例えばＭＯＶＰＥ法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
ＳｉＣ基板２１上に、バッファ層２１ａ、電子走行層２１ｂ、中間層２１ｃ、電子供給層２１ｄ、ｐ型キャップ層２１ｅ、及びｎ型キャップ層２１ｆとなる各化合物半導体を順次成長する。バッファ層２１ａは、Ｓｉ基板１上に、ＡｌＮを０．１μｍ程度の厚みに成長することで形成される。電子走行層２１ｂは、ｉ−ＧａＮを１μｍ程度〜３μｍ程度の厚みに成長することで形成される。中間層２１ｃは、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに成長することで形成される。電子供給層２１ｄは、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに成長することで形成される。中間層２１ｃは形成しない場合もある。電子供給層は、ｉ−ＡｌＧａＮを形成するようにしても良い。
ＳｉＣ基板２１上に、バッファ層２１ａ、電子走行層２１ｂ、中間層２１ｃ、電子供給層２１ｄ、ｐ型キャップ層２１ｅ、及びｎ型キャップ層２１ｆとなる各化合物半導体を順次成長する。バッファ層２１ａは、Ｓｉ基板１上に、ＡｌＮを０．１μｍ程度の厚みに成長することで形成される。電子走行層２１ｂは、ｉ−ＧａＮを１μｍ程度〜３μｍ程度の厚みに成長することで形成される。中間層２１ｃは、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに成長することで形成される。電子供給層２１ｄは、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに成長することで形成される。中間層２１ｃは形成しない場合もある。電子供給層は、ｉ−ＡｌＧａＮを形成するようにしても良い。
ｐ型キャップ層２１ｅは、ｐ−ＧａＮを、例えば１０ｎｍ程度〜１０００ｎｍ程度に成長することで形成される。１０ｎｍよりも薄いと、所期の２ＤＥＧの減少効果が得られなくなる。１０００ｎｍよりも厚いと、２ＤＥＧが減少しすぎて、オン抵抗が上昇してしまう。従って、ｐ型キャップ層２１ｅを１０ｎｍ程度〜１０００ｎｍ程度に形成することにより、十分な２ＤＥＧの減少効果を得るも、オン抵抗の減少を抑制することができる。本実施形態では、ｐ型キャップ層２１ｅのｐ−ＧａＮは２００ｎｍ程度の厚みに形成される。
ｎ型キャップ層２１ｆは、ｐ型キャップ層２１ｅとの関係で、ｎ−ＧａＮを例えば５ｎｍ程度〜５００ｎｍ程度、ここでは１００ｎｍ程度の厚みに成長することで形成される。
ｎ型キャップ層２１ｆは、ｐ型キャップ層２１ｅとの関係で、ｎ−ＧａＮを例えば５ｎｍ程度〜５００ｎｍ程度、ここでは１００ｎｍ程度の厚みに成長することで形成される。
ＧａＮの成長には、原料ガスとしてＧａ源であるトリメチルガリウム（ＴＭＧａ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＡｌＧａＮの成長には、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、ＴＭＡｌガス、ＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｓｃｃｍ〜１０ｓｌｍ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
ＡｌＧａＮ、ＧａＮをｎ型として成長する際、即ち電子供給層２１ｄ（ｎ−ＡｌＧａＮ）、ｎ型キャップ層２１ｆ（ｎ−ＧａＮ）の形成には、ｎ型不純物をＡｌＧａＮ、ＧａＮの原料ガスに添加する。ここでは、例えばＳｉを含む例えばシラン（ＳｉＨ4）ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮ、ＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば２×１０18／ｃｍ3程度とする。
ＧａＮをｐ型として成長する際、即ちｐ型キャップ層２１ｅ（ｐ−ＧａＮ）の形成には、ｐ型不純物、例えばＭｇ，Ｃから選ばれたものをＧａＮの原料ガスに添加する。本実施形態では、ｐ型不純物としてＭｇを用いる。Ｍｇを所定の流量で原料ガスに添加し、ＧａＮにＭｇをドーピングする。Ｍｇのドーピング濃度は、例えば１×１０16／ｃｍ3程度〜１×１０21／ｃｍ3程度とする。ドーピング濃度が１×１０16／ｃｍ3程度よりも低いと、十分なｐ型とならない。１×１０21／ｃｍ3程度よりも高いと、結晶性が崩れ、十分な特性が得られなくなる。従って、Ｍｇのドーピング濃度を１×１０16／ｃｍ3程度〜１×１０21／ｃｍ3程度とすることにより、十分な特性の得られるｐ型半導体となる。
形成された化合物半導体積層構造２１では、電子走行層２１ｂの電子供給層２１ｄとの界面（正確には、中間層２１ｃとの界面。以下、ＧａＮ／ＡｌＧａＮ界面と記す。）には、ＧａＮの格子定数とＡｌＧａＮの格子定数との差に起因した歪みによるピエゾ分極が生じる。このピエゾ分極の効果と、電子走行層２１ｂ及び電子供給層２１ｄの自発分極の効果とが相俟って、ＧａＮ／ＡｌＧａＮ界面に高い電子濃度の２次元電子ガス（２ＤＥＧ）が発生する。
化合物半導体積層構造２１を形成した後に、ｐ型キャップ層２１ｅを、７００℃程度で３０分間程度、アニール処理する。
続いて、図１０（ｂ）〜図１１（ｃ）に示すように、ｎ型キャップ層２ｆを所期形状にエッチング加工する。
詳細には、先ず、図１０（ｂ）に示すように、ｎ型キャップ層２ｆ上にレジストを塗布し、リソグラフィーにより加工する。これにより、ｎ型キャップ層２ｆの表面のアノード電極の形成予定位置よりもカソード電極の形成予定位置に偏倚した所定部位を露出させる開口２０Ａａを有するレジストマスク２０Ａが形成される。
詳細には、先ず、図１０（ｂ）に示すように、ｎ型キャップ層２ｆ上にレジストを塗布し、リソグラフィーにより加工する。これにより、ｎ型キャップ層２ｆの表面のアノード電極の形成予定位置よりもカソード電極の形成予定位置に偏倚した所定部位を露出させる開口２０Ａａを有するレジストマスク２０Ａが形成される。
次に、図１０（ｃ）に示すように、レジストマスク２０Ａを用い、Ｃｌ2ガスをエッチングガスとして用いて、ＲＩＥによりｎ型キャップ層２１ｆをエッチング加工する。これにより、ｎ型キャップ層２１ｆに、ｐ型キャップ層２１ｅの表面の所定部位を露出させる開口２１ｆａが形成される。
レジストマスク２０Ａは、アッシング処理又は所定の薬液を用いたウェット処理により、除去される。
レジストマスク２０Ａは、アッシング処理又は所定の薬液を用いたウェット処理により、除去される。
ｎ型キャップ層２１ｆに開口２１ｆａが形成された化合物半導体積層構造２１において、開口２１ｆａではｎ型キャップ層２１ｆのｎ−ＧａＮが存在しない。そのため、ｐ型キャップ層２ｅのｐ−ＧａＮにより、ＧａＮ／ＡｌＧａＮ界面の開口２ｆａの下方に相当する部位では、図示のように２ＤＥＧが殆ど消失し、例えば所定の少量だけ存在する。
次に、図１１（ａ）に示すように、開口２１ｆａを埋め込むようにｎ型キャップ層２１ｆ上にレジストを塗布し、リソグラフィーにより加工する。これにより、ｎ型キャップ層２１ｆの表面の開口２１ｆａに隣接するアノード電極の形成予定位置側の所定部位を露出させる開口２０Ｂａを有するレジストマスク２０Ｂが形成される。
次に、図１１（ｂ）に示すように、レジストマスク２０Ｂを用い、Ｃｌ2ガスをエッチングガスとして用いて、ＲＩＥによりｎ型キャップ層２１ｆをエッチング加工する。これにより、ｎ型キャップ層２１ｆの所定部位が、所期の厚みに薄化される。この薄化部分２１ｆｂは、ＡｌＧａＮ／ＧａＮ・ダイオードにおける２ＤＥＧ量の所期の制御を考慮して、ｎ型キャップ層２１ｆの厚みの半分程度、例えば５０ｎｍ程度の厚みとされる。
ｎ型キャップ層２１ｆに薄化部分２１ｆｂが形成された化合物半導体積層構造２１において、薄化部分２１ｆｂではｎ型キャップ層２１ｆのその他の部分（開口２１ｆａは除く）よりもｎ−ＧａＮが薄い。そのため、ｐ型キャップ層２１ｅのｐ−ＧａＮにより、ＧａＮ／ＡｌＧａＮ界面の薄化部分２１ｆｂの下方に相当する部位では、図示のように、薄化部分２１ｆｂの薄化に相当する分だけ２ＤＥＧが減少する。
レジストマスク２０Ｂは、アッシング処理又は所定の薬液を用いたウェット処理により、除去される。
レジストマスク２０Ｂは、アッシング処理又は所定の薬液を用いたウェット処理により、除去される。
次に、図１１（ｃ）に示すように、化合物半導体積層構造２１の表面におけるカソード電極及びアノード電極の形成予定位置に電極用リセス２１Ａ，２１Ｂを形成する。
このレジストマスクを用いて、電子供給層２１ｄの表面が露出するまで、ｎ型キャップ層２１ｆ及びｐ型キャップ層２１ｅの各電極形成予定位置をドライエッチングして除去する。これにより、電子供給層２１ｄの表面の各電極形成予定位置を露出する電極用リセス２１Ａ，２１Ｂが形成される。このとき、ｎ型キャップ層２１ｆは、ｎ型キャップ層２１ｆ上に階段形状に残存する。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２Ａ，２Ｂは、例えば電子供給層２ｄ以降までエッチングして形成しても良い。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
このレジストマスクを用いて、電子供給層２１ｄの表面が露出するまで、ｎ型キャップ層２１ｆ及びｐ型キャップ層２１ｅの各電極形成予定位置をドライエッチングして除去する。これにより、電子供給層２１ｄの表面の各電極形成予定位置を露出する電極用リセス２１Ａ，２１Ｂが形成される。このとき、ｎ型キャップ層２１ｆは、ｎ型キャップ層２１ｆ上に階段形状に残存する。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２Ａ，２Ｂは、例えば電子供給層２ｄ以降までエッチングして形成しても良い。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
以上により、ｎ型キャップ層２１ｆは、ｐ型キャップ層２１ｅ上で階段形状に残存する。ｐ型キャップ層２１ｅにおいて、２ＤＥＧは、ｎ型キャップ層２１ｆの厚みに対応して変調されている。即ち、ｐ型キャップ層２１ｅの電極用リセス２Ａ側の端部から電極用リセス２Ｂ側の端部へ向かうについて、２ＤＥＧの濃度が段階的に増加している。このように、カソード電極側では２ＤＥＧの濃度を低く、アノード電極側では２ＤＥＧの濃度を高く分布させる（カソード電極側からアノード電極側へ２ＤＥＧの濃度を徐々に高く分布させる）ことにより、所期の高耐圧のＡｌＧａＮ／ＧａＮ・ダイオードが実現する。
続いて、図１２（ａ）に示すように、カソード電極２３を形成する。
詳細には、先ず、カソード電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス２１Ａを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極用リセス２Ａを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。以上により、電極用リセス２１Ａを電極材料の一部で埋め込むカソード電極２３が形成される。
詳細には、先ず、カソード電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス２１Ａを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極用リセス２Ａを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。以上により、電極用リセス２１Ａを電極材料の一部で埋め込むカソード電極２３が形成される。
続いて、図１２（ｂ）に示すように、アノード電極２４を形成する。
詳細には、先ず、アノード電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス２１Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉを、例えば蒸着法により、電極用リセス２Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉを除去する。以上により、電極用リセス２１Ｂを電極材料の一部で埋め込むアノード電極２４が形成される。
詳細には、先ず、アノード電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス２１Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉを、例えば蒸着法により、電極用リセス２Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉを除去する。以上により、電極用リセス２１Ｂを電極材料の一部で埋め込むアノード電極２４が形成される。
しかる後、カソード電極２３、アノード電極２４の電気的接続、カソード電極２３、アノード電極２４の各パッドの形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ダイオードが形成される。
本実施形態によるＡｌＧａＮ／ＧａＮ・ダイオードでは、２ＤＥＧの濃度を制御するために、ｐ−ＧａＮのキャップ層をエッチングしたり、ｐ−ＧａＮを再成長することなく、ｐ型キャップ層２１ｅはそのままでその上のｎ型キャップ層２１ｆを適宜エッチング加工する。これにより、ｎ型キャップ層２１ｆの厚みでｐ型キャップ層２１ｅのｐ型不純物（ここではＭｇ）の量を実効的にコントロールし、容易且つ確実に、２ＤＥＧの濃度を制御しつつ、所期の高耐圧が実現する。
ここで、本実施形態によるＡｌＧａＮ／ＧａＮ・ダイオードの諸特性について調べた諸実験について説明する。本実施形態の比較例として、ｎ−ＧａＮのｎ型キャップ層上にｐ−ＧａＮを成長し、ｐ−ＧａＮの不要部分をエッチング除去した後、Ｍｇ濃度の異なるｐ−ＧａＮを再成長し、一括熱アニール処理を行なって作製したＡｌＧａＮ／ＧａＮ・ダイオードを例示する。
実験１では、アノード−カソード間順電圧Ｖａｃとアノード電流Ｉａとの関係について調べた。実験結果を図１３に示す。本実施形態では、比較例とは異なり、動作時において非動作時と殆ど変わらない波形を示している。この結果から、本実施形態では、比較例に比して動作時の電流低減を抑止する大幅な改善が確認された。
実験２では、アノード−カソード間に逆電圧を印加し続け、破壊が起こるまでの時間について調べた。ここでは、温度２００℃でＶａｃを６００Ｖとした。実験結果を図１４に示す。この結果から、本実施形態では、比較例に比して破壊までの時間が増加し、デバイスの信頼性が向上することが確認された。
以上説明したように、本実施形態によれば、ｎ型キャップ層２ｆと共にｐ型キャップ層２ｅを用い、動作時におけるオン抵抗の増加を抑え、また作製時にｐ−ＧａＮの再成長をすることなく、実効的にｐ型不純物のドーピング量が容易且つ確実に所期に制御された、複雑な動作を可能とする信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ダイオードが実現する。
本実施形態によるＡｌＧａＮ／ＧａＮ・ダイオードは、いわゆるディスクリートパッケージに適用される。
このディスクリートパッケージでは、本実施形態によるＡｌＧａＮ／ＧａＮ・ダイオードのチップが搭載される。以下、本実施形態によるＡｌＧａＮ／ＧａＮ・のダイオードチップ（以下、ダイオードチップと言う）のディスクリートパッケージについて例示する。
このディスクリートパッケージでは、本実施形態によるＡｌＧａＮ／ＧａＮ・ダイオードのチップが搭載される。以下、本実施形態によるＡｌＧａＮ／ＧａＮ・のダイオードチップ（以下、ダイオードチップと言う）のディスクリートパッケージについて例示する。
ダイオードチップの概略構成を図１５に示す。
ダイオードチップ２００では、その表面に、上述したＡｌＧａＮ／ＧａＮ・ダイオードのダイオード領域２０１と、カソード電極が接続されたカソードパッド２０２と、アノード電極が接続されたアノードパッド２０３とが設けられている。
ダイオードチップ２００では、その表面に、上述したＡｌＧａＮ／ＧａＮ・ダイオードのダイオード領域２０１と、カソード電極が接続されたカソードパッド２０２と、アノード電極が接続されたアノードパッド２０３とが設けられている。
図１６は、ディスクリートパッケージを示す概略平面図である。
ディスクリートパッケージを作製するには、先ず、ダイオードチップ２００を、ハンダ等のダイアタッチ剤２１１を用いてリードフレーム２１２に固定する。リードフレーム２１２と別体として、カソードリード２１２ａ及びアノードリード２１２ｂがリードフレーム２１２から離間して配置される。
ディスクリートパッケージを作製するには、先ず、ダイオードチップ２００を、ハンダ等のダイアタッチ剤２１１を用いてリードフレーム２１２に固定する。リードフレーム２１２と別体として、カソードリード２１２ａ及びアノードリード２１２ｂがリードフレーム２１２から離間して配置される。
続いて、Ａｌワイヤ２１３を用いたボンディングにより、カソードパッド２０２とカソードリード２１２ａ、アノードパッド２０３とアノードリード２１２ｂをそれぞれ電気的に接続する。
その後、モールド樹脂２１４を用いて、トランスファーモールド法によりダイオードチップ２００を樹脂封止し、リードフレーム２１２を切り離す。以上により、ディスクリートパッケージが形成される。
その後、モールド樹脂２１４を用いて、トランスファーモールド法によりダイオードチップ２００を樹脂封止し、リードフレーム２１２を切り離す。以上により、ディスクリートパッケージが形成される。
（第３の実施形態）
本実施形態では、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴ又は第２の実施形態によるＡｌＧａＮ／ＧａＮ・ダイオード、或いは双方を備えたＰＦＣ（Power Factor Correction）回路を開示する。
図１７は、ＰＦＣ回路を示す結線図である。
本実施形態では、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴ又は第２の実施形態によるＡｌＧａＮ／ＧａＮ・ダイオード、或いは双方を備えたＰＦＣ（Power Factor Correction）回路を開示する。
図１７は、ＰＦＣ回路を示す結線図である。
ＰＦＣ回路３０は、スイッチ素子（トランジスタ）３１と、ダイオード３２と、チョークコイル３３と、コンデンサ３４，３５と、ダイオードブリッジ３６と、交流電源（ＡＣ）３７とを備えて構成される。スイッチ素子３１に、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが適用される。又は、ダイオード３２に、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ダイオードが適用される。或いは、スイッチ素子３１に第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが、ダイオード３２に第２の実施形態によるＡｌＧａＮ／ＧａＮ・ダイオードがそれぞれ適用される。また、ダイオードブリッジ３６にも第２の実施形態によるＡｌＧａＮ／ＧａＮ・ダイオードを適用しても良い。
ＰＦＣ回路３０では、スイッチ素子３１のドレイン電極と、ダイオード３２のアノード端子及びチョークコイル３３の一端子とが接続される。スイッチ素子３１のソース電極と、コンデンサ３４の一端子及びコンデンサ３５の一端子とが接続される。コンデンサ３４の他端子とチョークコイル３３の他端子とが接続される。コンデンサ３５の他端子とダイオード３２のカソード端子とが接続される。コンデンサ３４の両端子間には、ダイオードブリッジ３６を介してＡＣ３７が接続される。コンデンサ３５の両端子間には、直流電源（ＤＣ）が接続される。なお、スイッチ素子３１には不図示のＰＦＣコントローラが接続される。
本実施形態では、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及び第２の実施形態によるＡｌＧａＮ／ＧａＮ・ダイオードの一方又は双方をＰＦＣ回路３０に適用する。これにより、信頼性の高いＰＦＣ回路３０が実現する。
（第４の実施形態）
本実施形態では、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴ、更には第２の実施形態によるＡｌＧａＮ／ＧａＮ・ダイオードを備えた電源装置を開示する。
図１８は、第４の実施形態による電源装置の概略構成を示す結線図である。
本実施形態では、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴ、更には第２の実施形態によるＡｌＧａＮ／ＧａＮ・ダイオードを備えた電源装置を開示する。
図１８は、第４の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路４１及び低圧の二次側回路４２と、一次側回路４１と二次側回路４２との間に配設されるトランス４３とを備えて構成される。
一次側回路４１は、第３の実施形態によるＰＦＣ回路３０と、ＰＦＣ回路３０のコンデンサ３５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路４０とを有している。フルブリッジインバータ回路４０は、複数（ここでは４つ）のスイッチ素子４４ａ，４４ｂ，４４ｃ，４４ｄを備えて構成される。
二次側回路４２は、複数（ここでは３つ）のスイッチ素子４５ａ，４５ｂ，４５ｃを備えて構成される。
一次側回路４１は、第３の実施形態によるＰＦＣ回路３０と、ＰＦＣ回路３０のコンデンサ３５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路４０とを有している。フルブリッジインバータ回路４０は、複数（ここでは４つ）のスイッチ素子４４ａ，４４ｂ，４４ｃ，４４ｄを備えて構成される。
二次側回路４２は、複数（ここでは３つ）のスイッチ素子４５ａ，４５ｂ，４５ｃを備えて構成される。
本実施形態では、一次側回路４１を構成するＰＦＣ回路が第３の実施形態によるＰＦＣ回路３０であると共に、フルブリッジインバータ回路４０のスイッチ素子４４ａ，４４ｂ，４４ｃ，４４ｄが、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路４２のスイッチ素子４５ａ，４５ｂ，４５ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
第１の実施形態及びその諸変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、第１の実施形態で説明したように、フィールドプレート電極の下方でｐｎ接合が形成される。これにより、フィールドプレート電極がアノード、ドレイン電極がカソードとなる保護ダイオードの機能が付与される。本実施形態では、このＡｌＧａＮ／ＧａＮ・ＨＥＭＴをＰＦＣ回路３０のスイッチ素子３１及びフルブリッジインバータ回路４０のスイッチ素子４４ａ，４４ｂ，４４ｃ，４４ｄに適用している。そのため、一次側回路４１において、スイッチ素子３１，４４ａ，４４ｂ，４４ｃ，４４ｄにサージ電圧が生じても、保護ダイオードの整流作用により、スイッチ素子３１，４４ａ，４４ｂ，４４ｃ，４４ｄの破壊が抑止される。このように、大きなアバランシェ耐量が確保され、デバイス動作の安定化に寄与する。
本実施形態では、第３の実施形態によるＰＦＣ回路３０と、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴ、更には第２の実施形態によるＡｌＧａＮ／ＧａＮ・ダイオードとを、高圧回路である一次側回路４１に適用する。これにより、信頼性の高い大電力の電源装置が実現する。
（第５の実施形態）
本実施形態では、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図１９は、第５の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態では、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図１９は、第５の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路５１と、ミキサー５２ａ，５２ｂと、パワーアンプ５３とを備えて構成される。
ディジタル・プレディストーション回路５１は、入力信号の非線形歪みを補償するものである。ミキサー５２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ５３は、交流信号とミキシングされた入力信号を増幅するものであり、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１９では、例えばスイッチの切り替えにより、出力側の信号をミキサー５２ｂで交流信号とミキシングしてディジタル・プレディストーション回路５１に送出できる構成とされている。
ディジタル・プレディストーション回路５１は、入力信号の非線形歪みを補償するものである。ミキサー５２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ５３は、交流信号とミキシングされた入力信号を増幅するものであり、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１９では、例えばスイッチの切り替えにより、出力側の信号をミキサー５２ｂで交流信号とミキシングしてディジタル・プレディストーション回路５１に送出できる構成とされている。
本実施形態では、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
（他の実施形態）
第１の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
また、第２の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ダイオードを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ダイオード以外にも、以下のような高電子移動度ダイオードに適用できる。
第１の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
また、第２の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ダイオードを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ダイオード以外にも、以下のような高電子移動度ダイオードに適用できる。
・その他の装置例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴ、ＩｎＡｌＮ／ＧａＮ・ダイオードを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１及び第２の実施形態では、電子走行層がｉ−ＧａＮ、中間層がＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、ｐ型キャップ層がｐ−ＧａＮ、ｎ型キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴ、ＩｎＡｌＮ／ＧａＮ・ダイオードを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１及び第２の実施形態では、電子走行層がｉ−ＧａＮ、中間層がＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、ｐ型キャップ層がｐ−ＧａＮ、ｎ型キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴ、ＡｌＧａＮ／ＧａＮ・ダイオードと同様に、ｎ型化合物半導体層と共にｐ型化合物半導体層を用い、化合物半導体層の再成長をすることなく、実効的に第２導電型のドーピング量が容易且つ確実に所期に制御された、複雑な動作を可能とする信頼性の高い高耐圧のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴ、ＩｎＡｌＮ／ＧａＮ・ダイオードが実現する。
・その他の装置例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴ、ＩｎＡｌＧａＮ／ＧａＮ・ダイオードを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１及び第２の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、ｐ型キャップ層がｐ−ＧａＮ、ｎ型キャップ層がｎ−ＧａＮで形成される。
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴ、ＩｎＡｌＧａＮ／ＧａＮ・ダイオードを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１及び第２の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、ｐ型キャップ層がｐ−ＧａＮ、ｎ型キャップ層がｎ−ＧａＮで形成される。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴ、ＡｌＧａＮ／ＧａＮ・ダイオードと同様に、ｎ型化合物半導体層と共にｐ型化合物半導体層を用い、化合物半導体層の再成長をすることなく、実効的に第２導電型のドーピング量が容易且つ確実に所期に制御された、複雑な動作を可能とする信頼性の高い高耐圧のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴ、ＩｎＡｌＧａＮ／ＧａＮ・ダイオードが実現する。
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
（付記１）第１の極性を有する第１の化合物半導体層と、
前記第１の半導体層の上方に形成された第２の極性を有する第２の化合物半導体層と、
前記第２の半導体層の上方に形成された第１の極性を有する第３の化合物半導体層と
を含み、
前記第３の化合物半導体層は、厚みの異なる部位を有することを特徴とする化合物半導体装置。
前記第１の半導体層の上方に形成された第２の極性を有する第２の化合物半導体層と、
前記第２の半導体層の上方に形成された第１の極性を有する第３の化合物半導体層と
を含み、
前記第３の化合物半導体層は、厚みの異なる部位を有することを特徴とする化合物半導体装置。
（付記２）前記第１の極性は、負の極性であることを特徴とする付記１に記載の化合物半導体装置。
（付記３）前記第３の化合物半導体層は、貫通口が形成されており、
前記貫通口を埋め込むゲート電極を更に含むことを特徴とする付記１又は２に記載の化合物半導体装置。
前記貫通口を埋め込むゲート電極を更に含むことを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）前記第３の化合物半導体層上に形成されたフィールドプレート電極を更に含むことを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
（付記５）前記フィールドプレート電極は、前記第３の化合物半導体層の薄い部位に形成されていることを特徴とする付記４に記載の化合物半導体装置。
（付記６）前記第１の化合物半導体層の上方で前記第３の化合物半導体層の両側に形成された一対の電極を更に含み、
前記第３の化合物半導体層は、一方の前記電極側が薄く、他方の前記電極側が一方の前記電極側よりも厚く形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
前記第３の化合物半導体層は、一方の前記電極側が薄く、他方の前記電極側が一方の前記電極側よりも厚く形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
（付記７）第１の極性を有する第１の化合物半導体層を形成する工程と、
前記第１の半導体層の上方に、第２の極性を有する第２の化合物半導体層を形成する工程と、
前記第２の半導体層の上方に、第２の極性を有する第３の化合物半導体層を形成する工程と、
前記第３の化合物半導体層に、厚みの異なる部位を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
前記第１の半導体層の上方に、第２の極性を有する第２の化合物半導体層を形成する工程と、
前記第２の半導体層の上方に、第２の極性を有する第３の化合物半導体層を形成する工程と、
前記第３の化合物半導体層に、厚みの異なる部位を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
（付記８）前記第１の極性は、負の極性であることを特徴とする付記７に記載の化合物半導体装置の製造方法。
（付記９）前記第３の化合物半導体層に貫通口を形成し、
前記貫通口を埋め込むゲート電極を形成する工程を更に含むことを特徴とする付記７又は８に記載の化合物半導体装置の製造方法。
前記貫通口を埋め込むゲート電極を形成する工程を更に含むことを特徴とする付記７又は８に記載の化合物半導体装置の製造方法。
（付記１０）前記第３の化合物半導体層上にフィールドプレート電極を形成する工程を更に含むことを特徴とする付記７〜９のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１１）前記フィールドプレート電極を、前記第３の化合物半導体層の薄い部位に形成することを特徴とする付記１０に記載の化合物半導体装置の製造方法。
（付記１２）前記第１の化合物半導体層の上方で前記第３の化合物半導体層の両側に一対の電極を形成する工程を更に含み、
前記第３の化合物半導体層を、一方の前記電極側が薄く、他方の前記電極側が一方の前記電極側よりも厚く形成することを特徴とする付記７又は８に記載の化合物半導体装置の製造方法。
前記第３の化合物半導体層を、一方の前記電極側が薄く、他方の前記電極側が一方の前記電極側よりも厚く形成することを特徴とする付記７又は８に記載の化合物半導体装置の製造方法。
（付記１３）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源装置であって、
前記高圧回路はトランジスタ及びダイオードを有しており、
前記トランジスタ及び前記ダイオードの少なくも一方は、
第１の極性を有する第１の化合物半導体層と、
前記第１の半導体層の上方に形成された第２の極性を有する第２の化合物半導体層と、
前記第２の半導体層の上方に形成された第１の極性を有する第３の化合物半導体層と
を含み、
前記第３の化合物半導体層は、厚みの異なる部位を有することを特徴とする電源装置。
前記高圧回路はトランジスタ及びダイオードを有しており、
前記トランジスタ及び前記ダイオードの少なくも一方は、
第１の極性を有する第１の化合物半導体層と、
前記第１の半導体層の上方に形成された第２の極性を有する第２の化合物半導体層と、
前記第２の半導体層の上方に形成された第１の極性を有する第３の化合物半導体層と
を含み、
前記第３の化合物半導体層は、厚みの異なる部位を有することを特徴とする電源装置。
（付記１４）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
第１の極性を有する第１の化合物半導体層と、
前記第１の半導体層の上方に形成された第２の極性を有する第２の化合物半導体層と、
前記第２の半導体層の上方に形成された第１の極性を有する第３の化合物半導体層と
を含み、
前記第３の化合物半導体層は、厚みの異なる部位を有することを特徴とする高周波増幅器。
トランジスタを有しており、
前記トランジスタは、
第１の極性を有する第１の化合物半導体層と、
前記第１の半導体層の上方に形成された第２の極性を有する第２の化合物半導体層と、
前記第２の半導体層の上方に形成された第１の極性を有する第３の化合物半導体層と
を含み、
前記第３の化合物半導体層は、厚みの異なる部位を有することを特徴とする高周波増幅器。
１ Ｓｉ基板
２，２１ 化合物半導体積層構造
２ａ，２１ａ バッファ層
２ｂ，２１ｂ 電子走行層
２ｃ，２１ｃ 中間層
２ｄ，２１ｄ 電子供給層
２ｅ，２１ｅ ｐ型キャップ層
２ｆ，２１ｆ ｎ型キャップ層
２ｆａ，２１ｆａ 開口
２ｆｂ，２１ｆｂ 薄化部分
２Ａ，２Ｂ，２１Ａ，２１Ｂ 電極用リセス
３ 素子分離構造
４ ソース電極
５ ドレイン電極
６ ゲート電極
７ フィールドプレート電極
１０Ａ，１０Ｂ，２０Ａ，２０Ｂ レジストマスク
１０Ａａ，１０Ｂａ，２０Ａａ，２０Ｂａ 開口
２３ カソード電極
２４ アノード電極
３０ ＰＦＣ回路
３１，４４ａ，４４ｂ，４４ｃ，４４ｄ，４５ａ，４５ｂ，４５ｃ スイッチ素子
３２ ダイオード
３３ チョークコイル
３４，３５ コンデンサ
３６ ダイオードブリッジ
４０ フルブリッジインバータ回路
４１ 一次側回路
４２ 二次側回路
４３ トランス
５１ ディジタル・プレディストーション回路
５２ａ，５２ｂ ミキサー
５３ パワーアンプ
１００ ＨＥＭＴチップ
１０１ トランジスタ領域
１０２ ドレインパッド
１０３ ゲートパッド
１０４ ソースパッド
１１１，２１１ ダイアタッチ剤
１１２，２１２ リードフレーム
１１２ａ ドレインリード
１１２ｂ ゲートリード
１１２ｃ ソースリード
１１３，２１３ Ａｌワイヤ
１１４，２１４ モールド樹脂
２００ ダイオードチップ
２０１ ダイオード領域
２０２ カソードパッド
２０３ アノードパッド
２１２ａ カソードリード
２１２ｂ アノードリード
２，２１ 化合物半導体積層構造
２ａ，２１ａ バッファ層
２ｂ，２１ｂ 電子走行層
２ｃ，２１ｃ 中間層
２ｄ，２１ｄ 電子供給層
２ｅ，２１ｅ ｐ型キャップ層
２ｆ，２１ｆ ｎ型キャップ層
２ｆａ，２１ｆａ 開口
２ｆｂ，２１ｆｂ 薄化部分
２Ａ，２Ｂ，２１Ａ，２１Ｂ 電極用リセス
３ 素子分離構造
４ ソース電極
５ ドレイン電極
６ ゲート電極
７ フィールドプレート電極
１０Ａ，１０Ｂ，２０Ａ，２０Ｂ レジストマスク
１０Ａａ，１０Ｂａ，２０Ａａ，２０Ｂａ 開口
２３ カソード電極
２４ アノード電極
３０ ＰＦＣ回路
３１，４４ａ，４４ｂ，４４ｃ，４４ｄ，４５ａ，４５ｂ，４５ｃ スイッチ素子
３２ ダイオード
３３ チョークコイル
３４，３５ コンデンサ
３６ ダイオードブリッジ
４０ フルブリッジインバータ回路
４１ 一次側回路
４２ 二次側回路
４３ トランス
５１ ディジタル・プレディストーション回路
５２ａ，５２ｂ ミキサー
５３ パワーアンプ
１００ ＨＥＭＴチップ
１０１ トランジスタ領域
１０２ ドレインパッド
１０３ ゲートパッド
１０４ ソースパッド
１１１，２１１ ダイアタッチ剤
１１２，２１２ リードフレーム
１１２ａ ドレインリード
１１２ｂ ゲートリード
１１２ｃ ソースリード
１１３，２１３ Ａｌワイヤ
１１４，２１４ モールド樹脂
２００ ダイオードチップ
２０１ ダイオード領域
２０２ カソードパッド
２０３ アノードパッド
２１２ａ カソードリード
２１２ｂ アノードリード
Claims (10)
- 第１の極性を有する第１の化合物半導体層と、
前記第１の半導体層の上方に形成された第２の極性を有する第２の化合物半導体層と、
前記第２の半導体層の上方に形成された第１の極性を有する第３の化合物半導体層と
を含み、
前記第３の化合物半導体層は、厚みの異なる部位を有することを特徴とする化合物半導体装置。 - 前記第１の極性は、負の極性であることを特徴とする請求項１に記載の化合物半導体装置。
- 前記第３の化合物半導体層は、貫通口が形成されており、
前記貫通口を埋め込むゲート電極を更に含むことを特徴とする請求項１又は２に記載の化合物半導体装置。 - 前記第３の化合物半導体層上に形成されたフィールドプレート電極を更に含み、
前記フィールドプレート電極は、前記第３の化合物半導体層の薄い部位に形成されていることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。 - 前記第１の化合物半導体層の上方で前記第３の化合物半導体層の両側に形成された一対の電極を更に含み、
前記第３の化合物半導体層は、一方の前記電極側が薄く、他方の前記電極側が一方の前記電極側よりも厚く形成されていることを特徴とする請求項１又は２に記載の化合物半導体装置。 - 第１の極性を有する第１の化合物半導体層を形成する工程と、
前記第１の半導体層の上方に、第２の極性を有する第２の化合物半導体層を形成する工程と、
前記第２の半導体層の上方に、第２の極性を有する第３の化合物半導体層を形成する工程と、
前記第３の化合物半導体層に、厚みの異なる部位を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。 - 前記第１の極性は、負の極性であることを特徴とする請求項６に記載の化合物半導体装置の製造方法。
- 前記第３の化合物半導体層に貫通口を形成し、
前記貫通口を埋め込むゲート電極を形成する工程を更に含むことを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。 - 前記第３の化合物半導体層上にフィールドプレート電極を形成する工程を更に含み、
前記フィールドプレート電極を、前記第３の化合物半導体層の薄い部位に形成することを特徴とする請求項６〜８のいずれか１項に記載の化合物半導体装置の製造方法。 - 前記第１の化合物半導体層の上方で前記第３の化合物半導体層の両側に一対の電極を形成する工程を更に含み、
前記第３の化合物半導体層を、一方の前記電極側が薄く、他方の前記電極側が一方の前記電極側よりも厚く形成することを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
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