CN103035700B - 化合物半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供化合物半导体器件及其制造方法。所述化合物半导体器件包括：具有第一极性的电子传输层、形成在电子传输层上方并且具有第二极性的p型盖层以及形成在p型盖层上的并且具有第一极性的n型盖层。n型盖层包括具有不同厚度的部分。

Description

化合物半导体器件及其制造方法
技术领域
本实施方案涉及化合物半导体器件及其制造方法。
背景技术
氮化物半导体具有高的饱和电子速度和宽的带隙。利用这些及其他特征，已经研究了氮化物半导体在高耐压和高输出的半导体器件中的应用。例如，作为氮化物半导体的GaN具有大于Si的带隙(1.1eV)和GaAs的带隙(1.4eV)的3.4eV带隙，并且具有较高的击穿场强。为此，GaN具有作为提供高电压操作和高输出的电源半导体器件的材料的巨大潜力。
对于基于氮化物半导体的器件，已经对基于氮化物半导体的场效应晶体管、特别是高电子迁移率晶体管(HEMT)进行了许多报道。例如，对基于GaN的HEMT(GaN-HEMT)的报道着重于使用GaN用于电子传输层并且使用AlGaN用于电子供给层的AlGaN/GaNHEMT。在AlGaN/GaNHEMT中，GaN与AlGaN之间的光栅常数的差引起AlGaN中的应力。由应力引起的压电极化和AlGaN的自发极化提供了高浓度的二维电子气(2DEG)，这使得AlGaN/GaNHEMT有望用用于电动车辆的作为高效开关元件和高耐压功率器件。
专利文件1：日本公开特许公报号2007-220895
存在对局部控制在氮化物半导体器件中产生的2DEG的量的技术存在需求。例如，就失效安全(fail-safe)而言，在HEMT中期望所谓常断操作，即在没有电压的情况下没有电流流动。为了实现这点，需要在没有电压的情况下使栅电极下方的2DEG量最小化的方案。
已经提出了一种实施常断型GaNHEMT的方法，其中在电子供给层上形成p型GaN层以通过能带调节效应(bandmodulationeffect)来控制2DEG的浓度。
然而，GaN的制造技术不及具有长技术历史的Si的制造技术发达。因此，难以使p型GaN结构最优化。例如，在Si的情况中，可以使用复杂的离子注入技术来制造包括垂直的长p型离子注入层的超级结(superjunction)结构，而对于GaN，用于GaN的离子注入技术本身是不成熟的。
另一方面，在RF领域中，GaN-HEMT已经投入实际应用。因此，在没有等到制造技术(例如离子注入)达到成熟并且Si器件结构变得可用的情况下，半导体市场对解决上述问题存在强烈需求。
发明内容
鉴于上述问题，做出本发明的实施方案并且本发明的实施方案的一个目的是提供一种可靠的、高耐压化合物半导体器件及用于制造该化合物半导体器件的方法，在所述化合物半导体器件中，第一化合物半导体层具有第一极性并且第二化合物半导体层具有与第一极性相反的极性(第二极性)，并且，与第二极性对应的导电型掺杂剂的剂量实际上被容易并且可靠地控制到期望值，以便能够在不重新生长化合物半导体的情况下进行复杂的操作。
一种化合物半导体器件的一种模式包括：具有第一极性的化合物半导体层；形成在第一化合物半导体层上方并且具有第二极性的第二化合物半导体层；以及形成在第二化合物半导体层上方的第三化合物半导体层，第三化合物半导体层具有第一极性。第三化合物半导体层包括具有不同厚度的部分。
用于制造化合物半导体器件的方法的一种模式包括：形成具有第一极性的第一化合物半导体层；在第一化合物半导体层上方形成具有第二极性的第二化合物半导体层；以及在第二化合物半导体层上方形成第三化合物半导体层，第三化合物半导体层具有第二极性，并且在第三化合物半导体层中形成具有不同厚度的部分。
附图说明
图1是逐步示出用于制造根据第一实施方案的AlGaN/GaNHEMT的方法的示意性横截面图；
图2是接着图1的示意性横截面图，其逐步示出用于制造根据第一实施方案的AlGaN/GaNHEMT的方法；
图3是接着图2的示意性横截面图，其逐步示出用于制造根据第一实施方案的AlGaN/GaNHEMT的方法；
图4是示出根据第一实施方案的AlGaN/GaNHEMT的构造的示意性俯视图；
图5是示出在第一实施方案中的漏极-源极电压Vds和漏电流Id之间的关系的研究结果的特性图；
图6是示出在源极和漏极之间连续施加电压Vds后、在击穿前所经过的时间的研究结果的特性图；
图7是示出在非动作期间2DEG的浓度的研究结果的特性图；
图8是利用根据第一实施方案的AlGaN/GaNHEMT的HEMT芯片的示意性俯视图；
图9是使用根据第一实施方案的AlGaN/GaNHEMT的分立封装件的示意性俯视图；
图10是示出用于制造根据第二实施方案的AlGaN/GaN二极管的方法的原理步骤的示意性横截面图；
图11是接着图10的示意性横截面图，其示出用于制造根据第二实施方案的AlGaN/GaN二极管的方法的原理步骤；
图12是接着图11的示意性横截面图，其示出用于制造根据第二实施方案的AlGaN/GaN二极管的方法的原理步骤；
图13是示出在第二实施方案中在阳极-阴极电压Vac和阳极电流Ia之间的关系的研究结果的特性图；
图14是示出在阳极和阴极之间连续施加反向电压后、在击穿前所经过的时间的研究结果的特性图；
图15是使用根据第二实施方案的AlGaN/GaN二极管的二极管芯片的示意性俯视图；
图16是使用根据第二实施方案的AlGaN/GaN二极管的分立封装件的示意性俯视图；
图17是根据第三实施方案的PFC电路的连接图；
图18是示意性地示出根据第四实施方案的电源装置的构造的连接图；以及
图19是示意性地示出根据第四实施方案的高频放大器的构造的连接图。
具体实施方式
下面将参考附图对实施方案进行详细描述。在以下实施方案中，将结合用于制造的器件方法来描述化合物半导体器件的构造。
应当注意，为了便于说明，并没有按尺寸描绘附图中某些部件的尺寸和厚度。
(第一实施方案)
在第一实施方案中，公开作为化合物半导体器件的AlGaN/GaNHEMT。
图1和图3是逐步示出用于制造根据第一实施方案的AlGaN/GaNHEMT的方法的示意性横截面图。
如图1A所示，首先在生长衬底(例如Si衬底1)上形成化合物半导体多层结构2。生长衬底还可以为其他材料如蓝宝石衬底、GaAs衬底、SiC衬底或GaN衬底来代替Si衬底。衬底可以是半绝缘衬底或导电衬底。
化合物半导体多层结构2包括缓冲层2a、电子传输层2b、中间层(间隔层)2c、电子供给层2d、p型盖层2e和n型盖层2f。在此，如下文将要描述的，电子传输层2b具有负极性，使得在与中间层2c的界面处产生二维电子气。类似地，n型盖层2f也具有负极性，使得n型盖层的导电型2f为n型。另一方面，因为p型盖层2e的导电类型与n型相反，所以p型盖层2e具有正极性。
具体地，通过例如金属有机气相外延(MOVPE)在Si衬底1上生长以下化合物半导体。可以使用其他的方法(例如分子束外延(MBE))来代替MOVPE。
在Si衬底1上依次生长将用作缓冲层2a、电子传输层2b、中间层2c、电子供给层2d、p型盖层2e和n型盖层2f的化合物半导体。通过在Si衬底1上生长AlN至约0.1μm的厚度来形成缓冲层2a。通过生长i(有意掺杂)-GaN至约1μm至约3μm范围的厚度来形成电子传输层2b。通过生长i-AlGaN至约5nm的厚度来形成中间层2c。通过生长n-AlGaN至约30nm的厚度来形成电子供给层2d。可以省略中间层2c。电子供给层可以由i-AlGaN形成。
通过生长p-GaN至例如约10nm至约1000nm范围内的厚度来形成p型盖层2e。如果p型盖层2e薄于10nm，则可能不能实现期望的常断操作；如果p型盖层2e厚于1000nm，则从栅电极到AlGaN/GaN异质界面(用作沟道)的距离长，使得响应速度降低并且沟道中来自栅电极的电场不足，因此导致例如夹断不良的缺陷。因此，p型盖层2e形成为约10nm至约1000nm范围内的厚度以在实现恰当常断操作的同时确保高的响应速度和防止器件特性劣化(例如夹断不良)。在本实施方案中，p型盖层2e的p-GaN形成至约200nm的厚度。
考虑到p型盖层2e的厚度，通过将n-GaN生长至约5nm至约500nm的范围内的厚度，例如至约100nm的厚度来形成n型盖层2f。
为了生长GaN，使用作为镓源的三甲基镓(TMGa)气体和氨(NH3)气体的混合气体作为原料气体。为了生长AlGaN，使用TMAl气体、TMGa气体和NH3气体的混合气体作为原料气体。供给和停止供给TMAl和TMGa气体以及TMAl和TMGa气体的流量根据待生长的化合物半导体层来合适地设定。作为各层共用原料的NH3气体的流量设定为在约100sccm至约10slm范围内的值。生长压力设定为在约50托至300托范围内的值并且生长温度设定为在约1000℃至约1200℃范围内的值。
在AlGaN和GaN生长为n型时，也就是说，当形成电子供给层2d(n-AlGaN)和n型盖层2f(n-GaN)时，添加n型杂质到AlGaN和GaN的原料气体。在此，以预定的流量添加例如包含Si的硅烷(SiH4)气体到原料气体以利用Si来掺杂AlGaN和GaN。Si的掺杂浓度设定为约1×1018/cm3至约1×1020/cm3的范围内的值，例如约2×1018/cm3。
在GaN生长为p型时，也就是说，当形成p型盖层2e(p-GaN)时，添加p型杂质(例如选自Mg和C的杂质)到GaN的原料气体。在本实施方案中，使用Mg作为p型杂质。以预定流量添加Mg到原料气体以利用Mg来掺杂GaN。Mg的掺杂浓度在例如约1×1016/cm3至约1×1021/cm3的范围内。如果掺杂浓度小于约1×1016/cm3，则GaN不能充分的掺杂为p型并且p型盖层2e将正常导通；如果掺杂浓度大于约1×1021/cm3，则可能导致有缺陷的结晶并且不能提供良好的特性。通过在约1×1016/cm3至约1×1021/cm3的范围内选择Mg掺杂浓度，可以产生提供足够好的常断特性的p型半导体。在本实施方案中，在p型盖层2e中的Mg掺杂浓度为约1×1019/cm3。
在由此形成的化合物半导体多层结构2中，由于GaN和AlGaN之间的晶格常数差引起的畸变，在具有负极性的电子传输层2b和电子供给层2d的界面(确切的说，是与中间层2c的界面，在下文中简称为GaN/AlGaN界面)处产生压电极化。压电极化效应与在电子传输层2b和电子供给层2d中的自发极化效应的组合在GaN/AlGaN界面处产生具有高电子浓度的二维电子气(2DEG)。
在已经形成化合物半导体多层结构2之后，使p型盖层2e在约700℃退火约30分钟。
如图1B所示，形成元件隔离结构3。在图1C和随后的图中省略了元件隔离结构3。
具体地，将例如氩气(Ar)注入化合物半导体多层结构2的元件隔离区域中。结果，元件隔离结构3形成在化合物半导体多层结构2和Si衬底1的表面部分中。元件隔离结构3在化合物半导体多层结构2上限定有源区域。
应当注意，可以通过其他已知的方法，例如诸如浅沟槽隔离(STI)代替上述注入法来进行元件隔离。在此，使用例如含氯的蚀刻气体对化合物半导体多层结构2进行干法蚀刻。
然后，如图1C至3A所示，将n型盖层2f蚀刻成期望的形状。
具体的，如图1C所示，首先在n型盖层2f上施加光刻胶，并且使用光刻来处理n型盖层2f。这形成具有开口10Aa的光刻胶掩模10A，所述开口露出n型盖层2f上待形成栅电极的区域。
然后，如图2A所示，使用Cl2作为蚀刻气体，通过反应性离子蚀刻(RIE)使用光刻胶掩模10A来蚀刻n型盖层2f。结果，在n型盖层2f中形成露出p型盖层2e表面上待形成栅电极的开口2fa的区域。开口2fa形成在与待形成漏电极的位置相比更接近待形成源电极的位置的预定位置。
然后通过灰化或使用预定化学品的湿法处理来移除光刻胶掩模10A。
在其中在n型盖层2f中形成开口2fa的化合物半导体多层结构2中，在开口2fa中不存在n型盖层2f的n-GaN。相应地，在位于开口2fa下方的GaN/AlGaN界面处的区域中的2DEG几乎被p型盖层2e的p-GaN耗尽。所述实例显示2DEG已经耗尽。
然后，如图2B所示，将光刻胶施加到n型盖层2f上，使得光刻胶填充开口2fa，然后通过光刻法进行处理。这形成具有开口10Ba的光刻胶掩模10B，所述开口10Ba露出n型盖层2f表面的待形成场板电极的区域。
然后，如图2C所示，使用Cl2气体作为蚀刻气体，通过RIE使用光刻胶掩模10B来蚀刻n型盖层2f。以此方式，将在n型盖层2f中待形成场板电极的区域减薄至期望厚度。减薄部分2fb形成在位于开口2fa和位于待形成漏电极的位置之间的预定区域中，并且与待形成源电极的位置相比更接近待形成漏电极的位置。考虑到场板电极对场板电极2DEG的量的期望控制，减薄部分2fb的厚度约为n型盖层2f的厚度的一半，例如约50nm。应当注意，如果化合物半导体器件仅用作例如二极管，则可以省略n型盖层2f的减薄。
在其中在n型盖层2f中形成减薄部分2fb的化合物半导体多层结构2中，减薄部分2fb的n-GaN比n型盖层2f的其余部分(不包括开口2fa)薄。相应地，p型盖层2e的p-GaN减少了在GaN/AlGaN界面的位于减薄部分2fb下方的部分中的2DEG，所减少的量对应于所述减薄部分2fb的薄度，如图中示出的。
如图3A所示，然后通过灰化或使用预定化学品的湿法处理来移除光刻胶掩模10B。结果，利用形成的开口2fa和2fb露出n型盖层2f。
然后，如图3B所示形成源电极4和漏电极5。
具体地，在化合物半导体多层结构2的表面的待形成源电极和漏电极的区域(电极形成区域)中形成用于电极的第一凹部2A和凹部2B。
在化合物半导体多层结构2的表面上施加光刻胶。通过光刻法处理使光刻胶以形成露出化合物半导体多层结构2表面的电极形成区域的开口。以此方式，形成具有开口的光刻胶掩模。
使用光刻胶掩模来干法蚀刻n型盖层2f和p型盖层2e的电极形成区域以将n型盖层2f和p型盖层2e从电极形成区域移除，直至露出电子供给层2d的表面。结果，形成了露出电子供给层2d的电极形成区域的表面的电极凹部2A和2B。使用惰性气体如Ar和氯基气体如Cl2作为蚀刻气体进行蚀刻。例如，以30sccm的流量和2Pa的压力及20W的RF输入功率注入Cl2。通过蚀刻到电子供给层2d中以及更深处来形成电极凹部2A和2B。
然后通过灰化或使用预定化学品的湿法处理移除光刻胶掩模。
形成用于形成源电极和漏电极的光刻胶掩模。在此，使用例如适合用于气相沉积和剥离的悬垂双层光刻胶(overhangingdoublelayerresist)。在化合物半导体多层结构2上施加光刻胶，并且形成露出电极凹部2A和2B的开口。以该方式，形成了具有开口的光刻胶掩模。
在包括露出凹部2A和2B的开口的内部区域的光刻胶掩模上，通过例如气相沉积来沉积电极材料如Ta/Al。沉积Ta至约20nm的厚度；沉积Al至约200nm的厚度。通过剥离移除沉积在光刻胶掩模上的光刻胶掩模和Ta/Al。之后，在例如氮气氛中，在400℃至1000℃的范围内的温度(例如约600℃)下对Si衬底1进行热处理以使剩余的Ta/Al与电子供给层2d欧姆接触。如果Ta/Al与电子供给层2d之间可以在没有热处理的情况下形成欧姆接触，则可以省略热处理。以该方式，使用部分电极材料来填充电极凹部2A和2B以形成源电极4和漏电极5。
然后，如图3C所示，形成栅电极6和场板电极7。
具体地，首先形成用于形成栅电极和场电极的光刻胶掩模。在此，使用例如适于气相沉积和剥离的悬垂双层光刻胶。在化合物半导体多层结构2上施加光刻胶，并且形成露出开口2fa的开口和减薄部分2fb。以此方式，形成了具有开口的光刻胶掩模。
在包括露出n型盖层2f的开口2fa和减薄部分2fb的开口内部区域的光刻胶掩模上沉积电极材料如Ni/Au。沉积Ni至约30nm的厚度；沉积Au至约400nm的厚度。通过剥离移除沉积在光刻胶掩模上的光刻胶掩模和Ni/Au。以此方式，使用部分电极材料填充n型盖层2f的开口2fa以形成栅电极6，并且使用部分电极材料填充在n型盖层2f的减薄部分2fb上的凹部以形成场板电极7。
在栅电极6和漏电极5之间的与源电极4相比更接近漏电极5的位置形成场板电极7。在AlGaN/GaNHEMT中，在某些情况下，向漏电极施加比向源电极和栅电极施加的电压更高的电压。在本构造中，可以通过场板电极7来降低由高电压的施加所产生的电场。
之后，执行步骤如电连接源电极4、漏电极5和栅电极6以及形成用于源电极4、漏电极5和栅电极6的焊垫的步骤以完成根据本实施方案的AlGaN/GaNHEMT。
图4是根据本实施方案的AlGaN/GaNHEMT的俯视图。
沿着虚线I-I′截取的横截面是图3C的横截面图。以此方式，形成彼此平行的梳齿状的源电极4和漏电极5，并且在源电极4和漏电极5之间且与源电极4和漏电极5平行地设置梳齿状的栅电极6。
虽然已经作为本实施方案的一个实例描述了其中栅电极与化合物半导体直接接触的肖特基型的AlGaN/GaNHEMT，但是本实施方案也可以应用至其中在栅电极和化合物半导体之间提供栅极绝缘膜的MIS型AlGaN/GaNHEMT。为了制造MIS型AlGaN/GaNHEMT，在n型盖层2f上以如下方式形成栅极绝缘膜：栅极绝缘膜覆盖在图2(a)步骤之后的开口2fa的侧壁，对栅极绝缘膜钻孔并且在图2C的步骤中形成减薄部分2fb。然后在图3C的步骤中形成栅电极和场板电极。
在根据本实施方案的AlGaN/GaNHEMT中，适当地蚀刻在p型盖层2e上的n型盖层2f以控制2DEG的浓度，且同时在不蚀刻p-GaN的盖层或再生长p-GaN的情况下使p型盖层2e保持完整。以此方式，调节n型盖层2f的厚度以有效地控制p型盖层2e的p型杂质(在此为Mg)的浓度，由此在实现期望的常断操作的同时使场板电极7能够容易且可靠地控制2DEG的浓度。也就是说，当栅电极电压断开时，在沟道中没有2DEG，并且因此实现常断型状态；当栅电极电压接通时，在沟道中产生用于驱动的期望的2DEG。
在场板电极7下方，p型盖层2e的p-GaN和电子供给层2d的n-AlGaN形成p-n结。p型盖层2e相对于n型盖层2f处于耗尽状态，并且因此延伸了耗尽层。这显著地改善了耐压以及显著地降低了寄生电容Cds和Cgd，以提高器件的运行速度。
此外，在本实施方案中，在场板电极7下方的p型盖层2e和电子供给层2d的p-n结形成提供保护二极管的功能的p-n结，其中场板电极7用作阳极并且漏电极5用作阴极。保护二极管的整流作用在AlGaN/GaNHEMT中产生浪涌电压的情况下防止AlGaN/GaNHEMT击穿。以该方式，确保了有助于器件运行稳定化的足够抗崩塌性(avalancheresistance)。
下面将描述进行为用于研究根据本实施方案的AlGaN/GaNHEMT的特性的实验。作为对比实施例，给出如下制造的AlGaN/GaNHEMT：在n-GaN的n型盖层上生长p-GaN，蚀刻掉p-GaN的不必要的部分，然后再生长具有不同Mg浓度的p-GaN，以及执行整体热退火。
在实验1中，研究了源极-漏极电压Vds和漏极电流Id之间的关系。图5给出了实验的结果。与对比实施例相比，该实验显示，在动作期间的波形与在未动作期间的波形没有太大差别。结果表明，与对比实施例相比，本实施方案在防止在运行期间电流的降低方面实现了重大的改进。
在实验2中，连续施加漏极-源极电压Vds以确定在击穿(断开-应力测试)前经过的时间。在此，在200℃的温度下，施加600V的Vds并且将栅极-源极电压设置为0V。图6给出实验的结果。结果表明，与对比实施例相比，在该实验中，发生击穿的时间增加并且器件的可靠性改善。
在实验3中，研究了未动作期间根据本实施方案的AlGaN/GaNHEMT中的2DEG的浓度。图7给出了实验结果。在该实验中，在栅电极下方的区域中的2DEG的浓度足够低并且实现了常断操作。可以看出，在场板电极下方的区域中的2DEG的浓度被调整至期望的值。
如上所述，本实施方案实现了可靠的高耐压AlGaN/GaNHEMT，其中使用p型盖层2e与n型盖层2f以使动作期间的导通状态电阻的增加最小化并且在制造期间不再生长p-GaN，以及实际上容易且可靠地控制p型杂质的掺杂剂量至预定值以能够进行复杂的操作。
根据本实施方案的AlGaN/GaNHEMT可应用于所谓的分立封装件。
根据本实施方案的AlGaN/GaNHEMT芯片安装在分立封装件上。下面将描述根据本实施方案的AlGaN/GaNHEMT芯片(下文中简称为HEMT芯片)的分立封装件。
图8示意性地示出HEMT芯片的构造(与图4相对应)。
在HEMT芯片100的表面上提供：上文描述的AlGaN/GaNHEMT的晶体管区域101、连接至漏电极的漏极焊垫102、连接至栅电极的栅极焊垫103和连接至源电极的源极焊垫104。
图9是分立封装件的示意性俯视图。
为了制造分立封装件，首先用管芯粘合膏(dieattachpaste)例如钎料将HEMT100固定到引线框112。与引线框112整体地形成漏极引线112a，并且将栅极引线112b和源极引线112c与引线框112分开设置并与其隔开。
然后，利用Al导线11进行接合以电连接：漏极焊垫102和漏极引线112a；栅极焊垫103和栅极引线112b；以及源极焊垫104和源极引线112c。
之后，使用模制树脂114，通过传递模制利用树脂包封HEMT芯片10，并且切除引线框112。由此，完成分立的封装件。
(第二实施方案)
在第二实施方案中，将作为化合物半导体器件公开AlGaN/GaN高电子迁移率二极管(下文中，简称为AlGaN/GaN二极管)。
图10到图12是逐步示出用于制造根据第二实施方案的AlGaN/GaN二极管的方法的示意性横截面图。
如图10A所示，首先，在生长衬底(例如Si衬底1)上形成化合物半导体多层结构21。生长衬底可以为其他材料如蓝宝石衬底、GaAs衬底、SiC衬底或GaN衬底。衬底可以是半绝缘衬底或导电衬底。
化合物半导体多层结构21包括缓冲层21a、电子传输层21b、中间层(间隔层)21c、电子供给层21d、p型盖层21e和n型盖层21f。
具体地，通过例如MOVPE在Si衬底1上生长以下化合物半导体。可以使用其他方法(例如分子束外延(MBE))来代替MOVPE。
在Si衬底1上依次生长用作缓冲层21a、电子传输层21b、中间层21c、电子供给层21d、p型盖层21e和n型盖层21f的化合物半导体。通过在Si衬底1上生长AlN至约0.1μm的厚度来形成缓冲层21a。通过生长i-GaN至约1μm至约3μm范围内的厚度来形成电子传输层21b。通过生长i-AlGaN至约5nm的厚度来形成中间层21c。通过生长n-AlGaN至约30nm厚度来形成供给层21d。可以省略中间层21c。电子供给层可以由i-AlGaN形成。
通过生长p-GaN至例如在约10nm至约1000nm范围的厚度来形成p型盖层21e。如果p型盖层21e薄于10nm，则不能实现期望的常断操作；如果p型盖层21e厚于1000nm，则2DEG降低过多，使得接通状态电阻增加。因此，p型盖层21e形成为在约10nm至约1000nm范围内的厚度，以实现适当的2DEG降低效应且同时使接通状态电阻的增加最小化。在本实施方案中，p-GaN的p型盖层21e形成为约200nm的厚度。
考虑p型盖层21e的厚度，通过将n-GaN生长至约5nm至约500nm范围内的厚度，例如此处约100nm的厚度来形成n型盖层21f。
为了生长GaN，使用作为镓源的三甲基镓(TMGa)气体和氨(NH3)气体的混合气体作为原料气体。为了生长AlGaN，使用TMAl气体、TMGa气体和NH3气体的混合气体作为原料气体。供给和停止供给TMAl和TMGa气体以及TMAl和TMGa气体的流量根据待生长的化合物半导体层来恰当地设定。作为各层共用原料的NH3气体的流量设定为在约100sccm至约10slm范围内的值。生长压力设定为在约50托至300托范围内的值并且生长温度设定为在约1000℃至约1200℃范围内的值。
在AlGaN和GaN生长为n型时，也就是说，在形成电子供给层21d(n-AlGaN)和n型盖层21f(n-GaN)时，添加n型杂质到AlGaN和GaN的原料气体中。在此，例如以预定的流量添加例如包含Si的硅烷(SiH4)气体到原料气体以利用Si掺杂AlGaN和GaN。Si的掺杂浓度设定为约1×1018/cm3至约1×1020/cm3范围内的值，例如约2×1018/cm3。
在GaN生长为p型，也就是说，在形成p型盖层21e(p-GaN)时，添加p型杂质(例如选自Mg和C的杂质)到GaN原料气体中。在本实施方案中，使用Mg作为p型杂质。以预定流量添加Mg到原料气体以利用Mg掺杂GaN。Mg的掺杂浓度例如在约1×1016/cm3至约1×1021/cm3范围内。如果掺杂浓度小于约1×1016/cm3，则GaN不被充分地掺杂为p型；如果掺杂浓度大于约1×1021/cm3，则可能导致有缺陷的结晶并且不能提供足够好的特性。通过在约1×1016/cm3至约1×1021/cm3的范围内选择Mg掺杂浓度，可以产生提供良好常断特性的p型半导体。
在这样形成的化合物半导体多层结构21中，由于在GaN和AlGaN之间的晶格常数差引起的畸变，在电子传输层21b和电子供给层21d的界面(确切的说，与中间层21c的界面，在下文中简称为GaN/AlGaN界面)处产生压电极化。压电极化效应与在电子传输层21b和电子供给层21d中的自发极化效应的组合在GaN/AlGaN界面处产生具有高电子浓度的二维电子气(2DEG)。
在已经形成化合物半导体多层结构21之后，使p型盖层21e在约700℃下退火约30分钟。
然后，如图10B至11C所示，将n型盖层21f蚀刻成期望的形状。
具体地，如图10B所示，首先在n型盖层21f上施加光刻胶，并且使用光刻法来处理n型盖层21f。结果是具有开口20Aa的光刻胶掩模20A，所述开口20Aa露出n型盖层21f的表面的预定区域，其位于与待形成阳极的位置相比更接近待形成阴极的位置处。
然后，如图10C所示，使用Cl2作为蚀刻气体，通过RIE使用光刻胶掩模20A来蚀刻n型盖层21f。结果，在n型盖层21f中形成露出p型盖层21e的表面的预定区域的开口21fa。
然后通过灰化或使用预定化学品的湿法处理移除光刻胶掩模20A。
在其中在n型盖层21f中形成开口21fa的化合物半导体多层结构21中，在开口21fa中不存在n型盖层21f的n-GaN。因此，在位于开口21fa下方的GaN/AlGaN界面的区域中的2DEG几乎被p型盖层21e的p-GaN耗尽，如图中示出的。例如，仅存在给定的少量2DEG。
然后，如图11A所示，将光刻胶施加在n型盖层21f上，使得光刻胶填充开口21fa，然后通过光刻法进行处理。结果，靠近n型盖层21f的表面中的开口21fa形成具有开口20Ba的光刻胶掩模20B，所述开口20Ba露出更接近待形成阳极的区域的预定区域。
然后，如图11B所示，使用Cl2气体作为蚀刻气体，通过RIE使用光刻胶掩模10B蚀刻n型盖层21f。结果，将n型盖层21f的预定部分减薄至期望厚度。考虑到对AlGaN/GaN二极管中的2DEG的量的期望控制，减薄部分21fb的厚度约为n型盖层21f的厚度的一半，例如约50nm。
在其中在n型盖层21f中形成减薄部分21fb的化合物半导体多层结构21中，减薄部分21fb的n-GaN比n型盖层21f的其余部分(不包括开口21fa)薄。相应地，p型盖层21e的p-GaN减少了在GaN/AlGaN界面的位于减薄部分21fb下方的部分中的2DEG，所减少的量对应于所述减薄部分21fb的薄度，如图所示的。
然后通过灰化或使用预定化学品的湿法处理移除光刻胶掩模20B。
然后，如图11C所示，在化合物半导体多层结构21表面的待形成阴极和阳极的区域中形成电极的凹部21A和21B。
使用光刻胶掩模干法蚀刻n型盖层21f和p型盖层21e的电极形成区域以将n型盖层21f和p型盖层21e从电极形成区域移除，直至露出电子供给层21d的表面。结果，形成露出电子供给层21d的电极形成区域的表面的电极凹部21A和21B。此时，n型盖层21f以阶梯形状留在p型盖层21e上。使用不活泼气体例如Ar和氯基气体例如Cl2作为蚀刻气体进行蚀刻。例如，利用20W的RF输入功率，以30sccm的流量和2Pa的压力注入Cl2。通过蚀刻到电子供给层21d中以及更深处来形成电极凹部21A和21B。
然后通过灰化或使用预定化学品的湿法处理来移除光刻胶掩模。
因此，n型盖层21f以阶梯形状留在p型盖层21e上。在p型盖层21e中，根据n型盖层21f的厚度调整2DEG。也就是说，2DEG的浓度从在电极凹部21A侧上的p型盖层21e的端部朝电极凹部21B侧上的端部逐步增加。以此方式，2DEG被分布成使得2DEG的浓度在阴极侧的浓度较低并且在阳极侧的浓度较高(2DEG被分布成使得2DEG的浓度从阴极侧到阳极侧逐渐增加)，由此实现了具有期望的高耐压的AlGaN/GaN二极管。
然后，如图12A所示，形成阴极。
具体地，首先形成用于形成阴极的光刻胶掩模。在此，使用例如适于气相沉积和剥离的悬垂双层光刻胶。在化合物半导体多层结构21上施加光刻胶，并且形成露出电极凹部21A的开口。以此方式，形成具有开口的光刻胶掩模。
在包括露出凹部21A的开口内的区域的光刻胶掩模上，通过例如气相沉积来沉积电极材料如Ta/Al。沉积Ta至约20nm的厚度；沉积Al至约200nm的厚度。通过剥离移除光刻胶掩模以及沉积在光刻胶掩模上的Ta/Al。以此方式，使用部分电极材料填充电极凹部21A以形成阴极23。
然后，如图12B所示形成阳极24。
具体地，首先形成用于形成阳极的光刻胶掩模。在此，例如，使用适于气相沉积和剥离的悬垂双层光刻胶。在化合物半导体多层结构21上施加光刻胶，并且形成露出电极凹部21B的开口。以此方式，形成了具有开口的光刻胶掩模。
在包括露出凹部21B的开口内的区域的光刻胶掩模上，通过例如气相沉积来沉积电极材料如Ni。沉积Ni至约30nm的厚度。通过剥离移除光刻胶掩模和沉积在光刻胶掩模上的Ni。以此方式，使用部分电极材料填充电极凹部21B以形成阳极24。
之后，执行步骤如电连接阴极23和阳极24以及形成阴极23和阳极24的焊垫的步骤来完成根据本实施方案的AlGaN/GaN二极管。
在根据本实施方案的AlGaN/GaN二极管中，适当地蚀刻在p型盖层21e上的n型盖层21f以控制2DEG的浓度，且同时在不蚀刻p-GaN的盖层或再生长p-GaN的情况下使p型盖层21e保持完整。以此方式，调整n型盖层21f的厚度以有效地控制p型盖层21e的p型杂质(在此为Mg)的浓度，由此在实现期望的高耐压的同时容易且可靠地控制2DEG的浓度。
以下将描述进行研究根据本实施方案的AlGaN/GaN二极管的特性的实验。作为对比实施例，给出通过以下方式制造的AlGaN/GaN二极管：在n-GaN的n型盖层上生长p-GaN，蚀刻掉p-GaN的不必要的部分，然后再生长具有不同Mg浓度的p-GaN，以及执行整体热退火。
在实验1中，研究了阳极-阴极正向电压Vac与阳极电流Ia之间的关系。图13给出了实验结果。与对比实施例相比，本实施方案显示，在动作期间的波形与在未动作期间的波形没有太大差别。结果表明，与对比实施例相比，本实施方案在防止动作期间的电流降低方面实现了重大的改进。
在实验2中，在阳极和阴极之间连续地施加反向电压以确定在击穿前经过的时间。在此，在200℃温度下施加600V的Vac。图14给出了实验结果。结果表明，与对比实施例相比，在本实施方案中发生击穿的时间增加并且器件的可靠性得到改善。
由上所述，本实施方案实现了可靠的、高耐压AlGaN/GaN二极管，其中，使用p型盖层21e与n型盖层21f以使动作期间的接通状态电阻的增加最小化并且在制造期间不再生长p-GaN，以及实际上容易且可靠地将p型杂质的掺杂剂量控制到预定值以能够进行复杂操作。
根据本实施方案的AlGaN/GaN二极管可以应用于所谓的分立封装件。
根据本实施方案的AlGaN/GaN二极管芯片安装在分立封装件上。下面将描述根据本实施方案的AlGaN/GaN二极管芯片(下文简称为HEMT芯片)的分立封装件。
图15示意性地示出二极管芯片的构造。
在二极管芯片200的表面上提供：上文描述的AlGaN/GaN二极管的二极管区域201、连接至阴极的阴极焊垫202和连接至阳极的阳极焊垫203。
图16是分立封装件的示意性俯视图。
为了制造分立封装件，首先用管芯粘合膏211例如钎料将二极管200固定到引线框212。阴极引线212a与阳极引线212b与引线框212分开设置并与其隔开。
然后，用Al导线213进行接合以电连接阴极焊垫202和阴极引线212a以及阳极203和阳极引线212b。
之后，使用模制树脂214，通过传递模制利用树脂来包封二极管芯片200并且切除引线框212。因此，完成分立封装件。
(第三实施方案)
在第三实施方案中，将公开包括根据第一实施方案的AlGaN/GaNHEMT和/或根据第二实施方案的AlGaN/GaN的功率因子校正(PFC)电路。
图17是PFC电路的连接图。
PFC电路30包括开关元件(晶体管)31、二极管32、扼流线圈33、电容器34、35，二级管电桥36、交流电源(AC)37。根据第一实施方案的AlGaN/GaNHEMT应用于开关元件31。或者，根据第二实施方案的AlGaN/GaN二极管应用于二极管32。或者，根据第一实施方案的AlGaN/GaNHEMT应用于开关元件31以及根据第二实施方案的AlGaN/GaN二极管应用于二极管32。根据第二实施方案的AlGaN/GaN二极管也可以应用于二极管电桥36。
在PFC电路30中，开关元件31的漏电极、二极管32的阳极端子和扼流线圈33的一个端子连接到一起。开关元件31的源电极、电容器34的一个端子以及电容器35的一个端子连接到一起。电容器34的另一个端子和扼流线圈33的另一个端子连接到一起。电容器35的另一个端子和二极管32的阴极端子连接到一起。AC37通过二极管电桥36连接在电容器34的两个端子之间。直流电源(DC)连接在电容器35的两个端子之间。PFC控制器(未示出)与开关元件31连接。
在本实施方案中，根据第一实施方案的AlGaN/GaNHEMT和/或根据第二实施方案的AlGaN/GaN二极管应用于PFC电路30。这实现了高度可靠的PFC电路30。
(第四实施方案)
在第四实施方案中，将公开包括根据第一实施方案的AlGaN/GaNHEMT和根据第二实施方案的AlGaN/GaN二极管的电源装置。
图18是示意性地示出根据第四实施方案的电源装置的构造的连接图。
根据本实施方案的电源装置包括高压一次电路41、低压二次电路42以及设置在一次电路41和二次电路42之间的变压器43。
一次电路41包括根据第三实施方案的PFC电路30、连接在PFC电路30的电容器35的两个端子之间的逆变电路如全桥逆变电路40。全桥逆变电路40包括多个(在该实例中为四个)开关元件44a、44b、44c和44d。
二次电路42包括多个(在该实例中为三个)开关元件45a、45b和45c。
在本实施方案中，一次电路41的PFC电路是根据第三实施方案的PFC电路并且全桥逆变电路40的开关元件44a、44b、44c和44d是根据第一实施方案的AlGaN/GaNHEMT。另一方面，二次电路42的开关元件45a、45b和45c是传统的硅基MISFET。
在根据选自第一实施方案及其变化方案之一的AlGaN/GaNHEMT中，如关于第一实施方案所描述的，在场板电极下形成p-n结。这提供了保护二极管的功能，其中场板电极用作阳极并且漏电极用作阴极。在本实施方案中，AlGaN/GaNHEMT应用于PFC电路30的开关元件31和全桥逆变电路的开关元件44a、44b、44c和44d。因此，如果在开关元件31、44a、44b、44c和44d中产生浪涌电压，则保护二极管的整流效应防止一次电路41中的开关元件31、44a、44b、44c和44d击穿。以此方式，确保了有助于器件运行稳定化的高抗崩塌性。
在本实施方案中，根据第三实施方案的PFC电路30、根据第一实施方案的AlGaN/GaNHEMT以及根据第二实施方案的AlGaN/GaN二极管应用于作为高压电路的一次电路41。实现了可靠的高功率电源装置。
(第五实施方案)
在第五实施方案中，将公开包括根据第一实施方案的AlGaN/GaNHEMT的高频放大器。
图19是示意性地示出根据第五实施方案的高频放大器的构造的连接图。
根据本实施方案的高频放大器包括数字预失真电路51、混频器52a和52b以及功率放大器53。
数字预失真电路51补偿输入信号的非线性失真。混频器52a对AC信号与已补偿了非线性失真的输入信号进行混合。功率放大器53将与AC混频的输入信号放大并且包括根据第一实施方案的AlGaN/GaNHEMT。应当注意，在图19中，例如开关的开关动作，能够在混频器52b处将输入信号与AC信号进行混合，并且将输入信号送回给数字预失真电路51。
在本实施方案中，根据第一和第二实施方案的AlGaN/GaNHEMT应用于高频放大器。实现了具有高耐压的高度可靠的高频放大器。
(替代实施方案)
在第一实施方案中，通过采用AlGaN/GaNHEMT作为实例描述了化合物半导体器件。化合物半导体器件也可以应用于例如下面所述的除AlGaN/GaNHEMT之外的其他HEMT。
化合物半导体器件即AlGaN/GaN二极管已经在第二实施方案中示出。化合物半导体器件也可以应用于下方所述的除AlGaN/GaN二极管之外的其他二极管。
替代的示例性器件1
在该示例中，将公开作为化合物半导体器件的InAlN/GaNHEMT和InAlN/GaN二极管。
InAlN和GaN是通过调整他们的组成比率能使得其具有彼此接近的晶格常数的化合物半导体。在这种情况下，在第一和第二实施方案中，所述的电子传输层由i-GaN制成，中间层由AlN制成，电子供给层由n-InAlN制成，p型盖层由p-GaN制成，以及n型盖层由n-GaN制成。此外在这种情况下，几乎没有发生压电极化，因此主要通过InAlN的自发极化生成二维电子气。
该示例实现了高度可靠的高耐压的InAlN/GaNHEMT和InAlN/GaN二极管，其中类似如上所述的InAlN/GaNHEMT和InAlN/GaN二极管，n型化合物半导体层与p型化合物半导体层被一起使用，并且在不重新生长化合物半导体层的情况下，实际上，很容易地并且可靠地将p型掺杂剂的剂量控制到预定的值以能够进行复杂的操作。
替代的示例性器件2
在该示例中，将公开作为化合物半导体器件的InAlGaN/GaNHEMT和InAlGaN/GaN二极管。
GaN和InAlGaN是化合物半导体，并且可以通过调节组成比率来使得InAlGaN的晶格常数小于GaN的晶格常数。在这种情况下，在第一和第二实施方案中，所述电子传输层由i-GaN制成，中间层由i-InAlGaN制成，电子供给层由n-InAlGaN制成，p型盖层由p-GaN制成，以及n型盖层由n-GaN制成。
该实施例实现了高度可靠的高耐压的InAlGaN/GaNHEMT和InAlGaN/GaN二极管，其中类似如上所述的InAlGaN/GaNHEMT和InAlGaN/GaN二极管，n型化合物半导体层与p型化合物半导体层被一起使用，并且在不重新生长化合物半导体层的情况下，实际上很容易地并且可靠地将p型掺杂剂的剂量实控制到预定的值以能够进行复杂的操作。
上面描述的模式实现了可靠的高耐压化合物半导体器件以及用于制造这种化合物半导体器件的方法，其中，具有第一极性的第一化合物半导体层和具有与第一极性相反的极性(第二极性)的化合物半导体层被一起使用，并且在不重新生长化合物半导体层的情况，实际上，很容易地并且可靠地将根据第二极性的导电型掺杂剂的剂量控制到期望值以能够进行复杂的操作。

Claims (8)

1.一种化合物半导体器件，包括：
第一化合物半导体层，所述第一化合物半导体层具有第一极性；
第二化合物半导体层，所述第二化合物半导体层形成在所述第一化合物半导体层上方，所述第二化合物半导体层包括第二极性；和
第三化合物半导体层，所述第三化合物半导体层形成在所述第二化合物半导体层上方，所述第三化合物半导体层包括所述第一极性；
其中所述第三化合物半导体层包括具有不同厚度的部分；
在所述第三化合物半导体层中形成有通孔；以及
所述化合物半导体器件还包括填充所述通孔的栅电极。
2.根据权利要求1所述的化合物半导体器件，其中所述第一极性是负的。
3.根据权利要求1或2所述的化合物半导体器件，还包括形成在所述第三化合物半导体层上的场板电极。
4.根据权利要求3所述的化合物半导体器件，其中所述场板电极形成在所述第三化合物半导体层的薄的部分上。
5.根据权利要求1或2所述的化合物半导体器件，还包括形成在所述第一化合物半导体层上方的一对电极，所述一对电极在所述第三化合物半导体层的两侧上；
其中，所述第三化合物半导体层的更接近所述电极之一的部分形成为比所述第三化合物半导体层的更靠近另一个电极的部分薄。
6.一种用于制造化合物半导体器件的方法，所述方法包括：
形成包括第一极性的第一化合物半导体层；
在所述第一化合物半导体层上方形成第二化合物半导体层，所述第二化合物半导体层包括第二极性；
在所述第二化合物半导体层上方形成第三化合物半导体层，所述第三化合物半导体层包括所述第一极性；
在所述第三化合物半导体层中形成具有不同厚度的部分；
在所述第三化合物半导体层中形成通孔；以及
形成填充所述通孔的栅电极。
7.根据权利要求6所述的用于制造化合物半导体器件的方法，其中所述第一极性是负的。
8.根据权利要求6或7所述的用于制造化合物半导体器件的方法，还包括在所述第一化合物半导体层上方形成一对电极，所述一对电极在所述第三化合物半导体层的两侧上；
其中，所述第三化合物半导体层的更靠近所述电极之一的部分形成为比所述第三化合物半导体层的更靠近另一个电极的部分薄。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7501669B2 (en) 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US9773877B2 (en) 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
US11791385B2 (en) 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
EP2800139A1 (en) * 2013-04-30 2014-11-05 Azzurro Semiconductors AG Layer sequence for an electronic device
US9847411B2 (en) * 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
US9679981B2 (en) 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
US9755059B2 (en) 2013-06-09 2017-09-05 Cree, Inc. Cascode structures with GaN cap layers
US9978844B2 (en) 2013-08-01 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. HEMT-compatible lateral rectifier structure
US9806158B2 (en) * 2013-08-01 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. HEMT-compatible lateral rectifier structure
JP2015173151A (ja) 2014-03-11 2015-10-01 株式会社東芝 半導体装置
JP6478395B2 (ja) * 2015-03-06 2019-03-06 住友電工デバイス・イノベーション株式会社 半導体装置
TWI706566B (zh) * 2016-08-01 2020-10-01 晶元光電股份有限公司 一種高功率半導體元件
US10854718B2 (en) * 2017-02-21 2020-12-01 Semiconductor Components Industries, Llc Method of forming a semiconductor device
WO2020215322A1 (zh) * 2019-04-26 2020-10-29 苏州晶湛半导体有限公司 一种半导体结构及其制备方法
FR3110770B1 (fr) * 2020-05-19 2022-04-29 Commissariat Energie Atomique Composant électronique à hétérojonction comprenant une plaque de champ et une région flottante dopée p
US20220223429A1 (en) * 2020-06-18 2022-07-14 The Regents Of The University Of California N-polar iii-n semiconductor device structures
JP2022053102A (ja) * 2020-09-24 2022-04-05 株式会社東芝 半導体装置
CN114551591A (zh) 2020-11-26 2022-05-27 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
KR102546323B1 (ko) * 2021-07-02 2023-06-21 삼성전자주식회사 전계 효과 게이트를 가지는 질화물 반도체 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1577896A (zh) * 1999-12-21 2005-02-09 住友电气工业株式会社 横向结型场效应晶体管
CN1596477A (zh) * 2001-05-11 2005-03-16 美商克立股份有限公司 设有阻挡/间隔层的iii族氮化物基高电子迁移率晶体管

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861828B2 (en) * 2000-02-08 2005-03-01 The Furukawa Electric Co., Ltd. Apparatus and circuit for power supply, and apparatus for controlling large current load
US7573078B2 (en) * 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
JP4744109B2 (ja) * 2004-07-20 2011-08-10 トヨタ自動車株式会社 半導体装置とその製造方法
US11791385B2 (en) * 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
JP4751150B2 (ja) * 2005-08-31 2011-08-17 株式会社東芝 窒化物系半導体装置
JP2007227884A (ja) * 2006-01-30 2007-09-06 Matsushita Electric Ind Co Ltd 電界効果トランジスタ
US8421119B2 (en) * 2006-09-13 2013-04-16 Rohm Co., Ltd. GaN related compound semiconductor element and process for producing the same and device having the same
JP5388839B2 (ja) * 2007-02-28 2014-01-15 ルネサスエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体電界効果トランジスタ
US8212290B2 (en) * 2007-03-23 2012-07-03 Cree, Inc. High temperature performance capable gallium nitride transistor
US7915643B2 (en) * 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
JP2009231508A (ja) * 2008-03-21 2009-10-08 Panasonic Corp 半導体装置
JP4729067B2 (ja) * 2008-03-31 2011-07-20 古河電気工業株式会社 電界効果トランジスタ
CN101604704B (zh) * 2008-06-13 2012-09-05 西安能讯微电子有限公司 Hemt器件及其制造方法
KR20110026798A (ko) * 2009-09-08 2011-03-16 삼성전기주식회사 반도체 소자 및 그 제조 방법
KR20120027987A (ko) * 2010-09-14 2012-03-22 삼성엘이디 주식회사 질화갈륨계 반도체소자 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1577896A (zh) * 1999-12-21 2005-02-09 住友电气工业株式会社 横向结型场效应晶体管
CN1596477A (zh) * 2001-05-11 2005-03-16 美商克立股份有限公司 设有阻挡/间隔层的iii族氮化物基高电子迁移率晶体管

Also Published As

Publication number Publication date
KR20130035174A (ko) 2013-04-08
KR101304746B1 (ko) 2013-09-05
JP2013074280A (ja) 2013-04-22
TWI543366B (zh) 2016-07-21
CN103035700A (zh) 2013-04-10
TW201314896A (zh) 2013-04-01
JP5908692B2 (ja) 2016-04-26
US20130083567A1 (en) 2013-04-04

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