TW202025635A - 電晶體開關電路 - Google Patents

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Abstract

一種電晶體電路，其包括並聯設置之第一電晶體以及串接電晶體組。透過串接晶體組的設置，切斷第一電晶體之寄生本體二極體之導通路徑，進而消除基體效應，從而避免電晶體於關閉時仍由其寄生本體二極體之導通路徑輸出訊號。

Description

電晶體開關電路
本發明關於一種電晶體開關電路，特別是，一種透過電晶體的基體端互相連接以降低基體效應之電晶體開關電路。
一般而言，電晶體具有基體效應(body effect)而導致漏電流或漏電壓的產生，並使電晶體在關閉時仍輸出電壓，解決方法通常為利用兩個電晶體背對背(back to back)串接的方式來消除基體效應，雖然利用此種方式成功地去除各電晶體的基體效應，但卻造成整個電路的導通電阻數值上升，如何在降低導通電阻和去除基體效應之間取得平衡，遂成為待解決的問題。
美國公告號US7760007B2之專利透過偏壓電路連接於兩個電晶體之間，消除基體效應及漏電流，但卻需額外的偏壓電流電路提供電流以驅動偏壓電路運作，造成整個電路的尺寸增加。
綜觀前述，本發明之發明者思索並設計一種電晶體開關電路，以期針對習知技術之缺失加以改善，進而增進產業上之實施利用。
有鑑於上述習知之問題，本發明的目的在於提供一種電晶體開關電路，用以解決習知技術中所面臨之問題。
基於上述目的，本發明提供一種電晶體開關電路，其包括第一電晶體以及串接電晶體組。第一電晶體耦接於輸入端和輸出端之間，以控制輸入端與輸出端間訊號之傳輸與切斷；串接電晶體組與第一電晶體並聯而耦接於輸入端和輸出端之間，串接電晶體組包括背對背串接之複數個電晶體，且各電晶體之一基體端係與第一電晶體之第一基體端耦接，以切斷第一電晶體之寄生本體二極體之導通路徑而消除其基體效應，從而避免電晶體於關閉時仍由其寄生本體二極體之導通路徑輸出訊號，且降低本發明之導通電阻。
較佳地，複數個電晶體包括第二電晶體及以背對背的方式連接於第二電晶體的第三電晶體，第二電晶體及第三電晶體之串接節點、第二電晶體的第二基體端以及第三電晶體的第三基體端，係與第一基體端互相耦接。
較佳地，第二電晶體具有第二源極及第二汲極，第三電晶體具有第三源極及第三汲極，第二源極係連接於第三源極，第二汲極係與輸入端連接，第三汲極係與輸出端連接。
較佳地，複數個電晶體進一步包括第四電晶體以及第五電晶體。第四電晶體係以背對背的方式連接於第二電晶體相對於第三電晶體之一端，且第四電晶體具有第四基體端、第四源極及第四汲極，第四基體端係連接於第四源極及第四汲極二者之中未與第二電晶體耦接之一端；第五電晶體係以背對背的方式連接於第三電晶體相對於第二電晶體之一端，且第五電晶體具有第五基體端、第五源極及第五汲極，第五基體端係連接於第五源極及第五汲極二者之中未與第三電晶體耦接之一端。
基於上述目的，本發明提供一種電晶體開關電路，其包括第一電晶體以及串接電晶體組。第一電晶體耦接於輸入端和輸出端之間，以控制輸入端與輸出端間訊號之傳輸與切斷；串接電晶體組與第一電晶體並聯而耦接於輸入端和輸出端之間，串接電晶體組包括背對背串接之複數個電晶體，其中第一電晶體之第一基體端係耦接於複數個電晶體之第一串接節點，以切斷第一電晶體之寄生本體二極體之導通路徑而消除其基體效應，從而避免電晶體於關閉時仍由其寄生本體二極體之導通路徑輸出訊號及降低本發明之導通電阻
較佳地，複數個電晶體包括第二電晶體以及第三電晶體，第三電晶體係以背對背的方式連接於第二電晶體，且第一基體端係耦接於第二電晶體與第三電晶體間之第一串接節點。
較佳地，複數個電晶體進一步包括第四電晶體以及第五電晶體，第四電晶體係以背對背的方式連接於第二電晶體相對於第三電晶體之一端，且第四電晶體具有第四基體端，第四基體端係耦接於第二電晶體之第二基體端，且亦耦接於第二電晶體及第四電晶體之第二串接節點；第五電晶體係以背對背的方式連接於第三電晶體相對於第二電晶體之一端，且第五電晶體具有第五基體端，第五基體端係耦接於第三電晶體之第三基體端，且亦耦接於第三電晶體及第五電晶體之第三串接節點。
較佳地，第四電晶體具有第四源極及第四汲極，第五電晶體具有第五源極及第五汲極，而第四源極與第四汲極二者之中未與第二電晶體連接之一端係耦接於輸入端，第五源極與第五汲極二者之中未與第三電晶體連接之一端係耦接於輸出端。
較佳地，第一電晶體之尺寸係大於串接電晶體組中的各電晶體之尺寸。
較佳地，第一電晶體之導通電阻係小於串接電晶體組中各電晶體之導通電阻。
承上所述，本發明之電晶體開關電路，透過第一電晶體的基體端連接各電晶體的基體端，切斷第一電晶體之寄生本體二極體之導通路徑而消除其基體效應，從而避免電晶體於關閉時仍由其寄生本體二極體之導通路徑輸出訊號及降低本發明之導通電阻。
本發明之優點、特徵以及達到之技術方法將參照例示性實施例及所附圖式進行更詳細地描述而更容易理解，且本發明可以不同形式來實現，故不應被理解僅限於此處所陳述的實施例，相反地，對所屬技術領域具有通常知識者而言，所提供的實施例將使本揭露更加透澈與全面且完整地傳達本發明的範疇。
請參閱第1圖，其為本發明之電晶體開關電路之第一實施例的電路圖。如第1圖所示，本發明之電晶體開關電路，其包括第一電晶體10以及串接電晶體組。第一電晶體10耦接於輸入端IN和輸出端OUT之間，以控制輸入端IN與輸出端OUT間訊號之傳輸與切斷，且第一電晶體10具有第一源極S1、第一汲極D1以及第一閘極G1；串接電晶體組與第一電晶體10並聯而耦接於輸入端IN和輸出端OUT之間，串接電晶體組包括複數個電晶體，複數個電晶體包括背對背串接之第二電晶體20和第三電晶體30，且第二電晶體20及第三電晶體30之串接節點C、第二電晶體20的第二基體端B2以及第三電晶體30的第三基體端B3係與第一基體端B1互相耦接，以切斷第一電晶體10之寄生本體二極體之導通路徑而消除其基體效應，從而使第一電晶體10關閉時避免訊號由輸入端IN流至輸出端OUT。
其中，由於輸入端IN流至輸出端OUT之訊號主要係透過第一電晶體10傳輸，而第二電晶體20和第三電晶體30僅需負責阻擋較小的漏電流，因此在實施時，第一電晶體10之尺寸可大於第二電晶體20和第三電晶體30之尺寸，而第一電晶體10之導通電阻可小於第二電晶體20和第三電晶體30之導通電阻。此外，第二電晶體20具有第二源極S2、第二汲極D2以及第二閘極G2，第三電晶體30具有第三源極S3、第三汲極D3以及第三閘極G3，第二源極S2係連接於第三源極S3，第二汲極D2係與輸入端IN連接，第三汲極D3係與輸出端OUT連接。
請參閱第2圖，其為習知源極對源極之電路圖。如第2圖所示，習知源極對源極之電路為利用電晶體T1和T2的源極串接及基體端互相連接，以消除電晶體T1和電晶體T2的基體效應，使電晶體T1和電晶體T2於關閉時，避免訊號由輸入端IN流至輸出端OUT。
請參閱第3圖，其為本發明之電晶體開關電路之第一實施例的電壓波形圖。如第3圖所示，施加相等的輸入電壓VIN於第1圖和第2圖的輸入端IN，並利用控制電壓VGATE控制第二電晶體20和第三電晶體30的導通，同樣地，也利用控制電壓VGATE控制電晶體T1和T2的導通，控制電壓VGATE於10 ms時的數值為零，輸出電壓VOUT和輸出電壓VOUT1的數值為零，證實本發明之電晶體開關電路消除第一電晶體10的基體效應。
需說明的是，假設本發明之電晶體開關電路和習知源極對源極之電路佔用相同或類似的面積，由於可選用較大尺寸的第一電晶體10並聯串接的較小尺寸的第二電晶體20及第三電晶體30，因輸入端IN與輸出端OUT之間之訊號傳輸主要係透過第一電晶體10，而電晶體的導通電阻又與尺寸成反比，可以在相同或類似面積的條件下，使本發明之電晶體開關電路的導通電阻比習知源極對源極之電路小。舉例來說，假設第2圖中的電晶體T1和T2分別以86個單位面積(m=86)去設計(總面積172個單位面積)，而其導通電阻分別為1歐姆，則其輸入端IN與輸出端OUT之間之總導通電阻相當於兩個1歐姆的電阻串聯，而為2歐姆。相較之下，於第1圖的實施例中，第一電晶體10可選用148個單位面積(m=148)之尺寸來實施，而第二電晶體20和第三電晶體30分別以8個單位面積(m=8)之尺寸來實施(總面積164個單位面積)，則第一電晶體10的導通電阻，以第2圖的電晶體T1的導通電阻以面積成反比的方式去估算，則約為0.58歐姆(1Ω*86÷148≈0.58Ω)，而第二電晶體20和第三電晶體30分別約為10.75歐姆(1Ω*86÷8≈10.75Ω)。在以電阻的串聯、並聯公式計算，其輸入端IN與輸出端OUT之間之總導通電阻約為0.56歐姆。也就是說，在此實施例中，本發明可在總面積稍小於習知技術之條件下(164個單位面積相較於172個單位面積)，總導通電阻仍能縮小為28% (0.56/2)，即縮小了將近4倍。
請參閱第4圖，其為本發明之電晶體開關電路之第二實施例的電路圖。如第4圖所示，複數個電晶體進一步包括第四電晶體40以及第五電晶體50。第四電晶體40係以背對背的方式連接於第二電晶體20相對於第三電晶體30之一端，且第四電晶體40具有第四基體端B4、第四源極S4、第四汲極D4以及第四閘極G4，第四基體端B4係連接於第四源極S4，第四閘極G4連接於第二閘極G2；第五電晶體50係以背對背的方式連接於第三電晶體30相對於第二電晶體20之一端，且第五電晶體50具有第五基體端B5、第五源極S5、第五汲極D5以及第五閘極G5，第五基體端B5係連接於第五源極S5，第五閘極G5連接第三閘極G3。當然也能根據電路設計所需，第四基體端B4也可連接於第四汲極D4，第五基體端B5也可連接於第五汲極D5，而並未侷限於本發明所陳述的範圍。由於電晶體的數量增多，因此能增大輸出電壓VOUT能調整的範圍，同樣能消除第一電晶體10的基體效應。
請參閱第5圖，其為本發明之電晶體開關電路之第三實施例的電路圖。如第5圖所示，本發明之第三實施例雖與第一實施例同樣包括第一電晶體10、第二電晶體20以及第三電晶體30，但第三實施例與第一實施例的連接方式實為相異，敘明如下：第一基體端B1連接第二電晶體20和第三電晶體30之間的第一串接節點C1，第二基體端B2連接第二源極S2，第三基體端B3連接第三源極S3，此種配置同樣地消除第一電晶體10的基體效應，避免訊號由輸入端IN流至輸出端OUT。
請參閱第6圖，其為本發明之電晶體開關電路之第四實施例的電路圖。如第6圖所示，本發明之第四實施例雖與第二實施例同樣包括第四電晶體40以及第五電晶體50，同樣地，第四電晶體40係以背對背的方式連接於第二電晶體20相對於第三電晶體30之一端，第五電晶體50係以背對背的方式連接於第三電晶體30相對於第二電晶體20之一端，第四閘極G4連接於第二閘極G2，第五閘極G5連接於第三閘極G3，但第四實施例與第二實施例的連接方式實為相異，敘明如下：第四基體端B4係耦接於第二電晶體20之第二基體端B2，且亦耦接於第二電晶體20及第四電晶體40之第二串接節點C2，第四源極S4連接第二源極S2，第四汲極D4耦接輸入端IN；第五基體端B5係耦接於第三電晶體30之第三基體端B3，且亦耦接於第三電晶體30及第五電晶體50之第三串接節點C3，第五源極S5連接第三源極S3，第五汲極D5耦接輸出端OUT。由於電晶體的數量增多，因此能增大輸出電壓VOUT能調整的範圍，同樣能消除第一電晶體10的基體效應。
請參閱第7圖，為本發明之電晶體開關電路之第五實施例的電路圖。如第7圖所示，本發明之第五實施例與第一實施例同樣包括第一電晶體10、第二電晶體20以及第三電晶體30，且更包括比較器60和反相器70；其中，比較器60的一側接收輸入電壓VIN和輸出電壓VOUT，比較器60的另一側連接反相器70及第三電晶體30的第三閘極G3，反相器70連接第二電晶體20的第二閘極G2，輸入端IN接收輸入電壓VIN，輸出端OUT輸出輸出電壓VOUT，其餘元件的配線乃跟第一實施例相同。由於本發明之第五實施例和第一實施例的配線不同，本發明之第五實施例和第一實施例的作動機制乃為相異，並敘明如下：(1)當控制電壓VGATE為零前的輸出電壓VOUT大於輸入電壓VIN時，比較器60輸出低電壓(low)，導致第三電晶體30關閉，反相器70輸出高電壓(high)，第二電晶體20導通，再將控制電壓VGATE變為零，由於從輸出端OUT看進輸入端IN，第二電晶體20的寄生電晶體為逆偏，因此，輸入電壓VIN和輸出電壓VOUT皆為零。(2)當控制電壓VGATE為零前的輸出電壓VOUT小於輸入電壓VIN時，比較器60輸出高電壓，導致第三電晶體30導通，反相器70輸出低電壓，第二電晶體20關閉，再將控制電壓VGATE變為零，由於從輸入端IN看進輸出端OUT，第三電晶體30的寄生電晶體為逆偏，因此，輸入電壓VIN和輸出電壓VOUT皆為零。總括而言，此種配置同樣消除基體效應，避免輸出端OUT於控制電壓VGATE為零時輸出輸出電壓VOUT。
需說明的是，當本發明之第五實施例應用於高壓時，僅需第一電晶體10為高壓元件，第二電晶體20和第三電晶體30並不需為高壓元件，使第二電晶體20和第三電晶體30的選擇增加，從而降低本發明之製造成本；高電壓和低電壓乃為相對而非絕對，舉例來說，高電壓可為5V，低電壓可為3V或比其更小的數值，因此，高電壓的數值相對於低電壓的數值來得較高。
綜觀前述，本發明之電晶體開關電路，透過第一基體端B1連接第二基體端B2以及第三基體端B3，切斷第一電晶體10之寄生本體二極體之導通路徑而消除其基體效應，從而避免第一電晶體10於關閉時仍由其寄生本體二極體之導通路徑輸出訊號，並藉由第一電晶體10的尺寸大於第二電晶體20及第三電晶體30的設置方式而達到低導通電阻之特性，也能根據電路設計所需應用本發明之其他實施例，同樣也消除電晶體的基體效應。總括而言，本發明之電晶體開關電路，具有如上述的優點，達成消除電晶體的基體效應之目的。
以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。
10:第一電晶體20:第二電晶體30:第三電晶體40:第四電晶體50:第五電晶體60:比較器70:反相器B1:第一基體端B2:第二基體端B3:第三基體端B4:第四基體端B5:第五基體端D1:第一汲極D2:第二汲極D3:第三汲極D4:第四汲極D5:第五汲極G1:第一閘極G2:第二閘極G3:第三閘極G4:第四閘極G5:第五閘極IN:輸入端OUT:輸出端S1:第一源極S2:第二源極S3:第三源極S4:第四源極S5:第五源極T1、T2:電晶體VGATE:控制電壓VIN:輸入電壓VOUT、VOUT1:輸出電壓
第1圖為本發明之電晶體開關電路之第一實施例的電路圖。
第2圖為習知源極對源極之電路圖。
第3圖為本發明之電晶體開關電路之第一實施例的電壓波形圖。
第4圖為本發明之電晶體開關電路之第二實施例的電路圖。
第5圖為本發明之電晶體開關電路之第三實施例的電路圖。
第6圖為本發明之電晶體開關電路之第四實施例的電路圖。
第7圖為本發明之電晶體開關電路之第五實施例的電路圖。
10:第一電晶體
20:第二電晶體
30:第三電晶體
B1:第一基體端
B2:第二基體端
B3:第三基體端
D1:第一汲極
D2:第二汲極
D3:第三汲極
G1:第一閘極
G2:第二閘極
G3:第三閘極
IN:輸入端
OUT:輸出端
S1:第一源極
S2:第二源極
S3:第三閘極
VOUT:輸入電壓

Claims (10)

  1. 一種電晶體開關電路，其包括： 一第一電晶體，耦接於一輸入端和一輸出端之間，以控制該輸入端與該輸出端間訊號之傳輸與切斷；以及 一串接電晶體組，與該第一電晶體並聯而耦接於該輸入端和輸出端之間，該串接電晶體組包括背對背串接之複數個電晶體，且各該複數個電晶體之一基體端係與該第一電晶體之一第一基體端耦接。
  2. 如申請專利範圍第1項所述之電晶體開關電路，其中該複數個電晶體包括： 一第二電晶體；以及 一第三電晶體，係以背對背的方式連接於該第二電晶體； 其中，該第二電晶體及該第三電晶體之一串接節點、該第二電晶體的一第二基體端以及該第三電晶體的一第三基體端，係與該第一基體端互相耦接。
  3. 如申請專利範圍第2項所述之電晶體開關電路，其中該第二電晶體具有一第二源極及一第二汲極，該第三電晶體具有一第三源極及一第三汲極，該第二源極係連接於該第三源極，該第二汲極係與該輸入端連接，該第三汲極係與該輸出端連接。
  4. 如申請專利範圍第2項所述之電晶體開關電路，其中該複數個電晶體進一步包括： 一第四電晶體，係以背對背的方式連接於該第二電晶體相對於該第三電晶體之一端，且該第四電晶體具有一第四基體端、一第四源極及一第四汲極，該第四基體端係連接於該第四源極及該第四汲極二者之中未與該第二電晶體耦接之一端；以及 一第五電晶體，係以背對背的方式連接於該第三電晶體相對於該第二電晶體之一端，且該第五電晶體具有一第五基體端、一第五源極及一第五汲極，該第五基體端係連接於該第五源極及該第五汲極二者之中未與該第三電晶體耦接之一端。
  5. 一種電晶體開關電路，其包括： 一第一電晶體，耦接於一輸入端和一輸出端之間，以控制該輸入端與該輸出端間訊號之傳輸與切斷；以及 一串接電晶體組，與該第一電晶體並聯而耦接於該輸入端和該輸出端之間，該串接電晶體組包括背對背串接之複數個電晶體，其中該第一電晶體之一第一基體端係耦接於該複數個電晶體之一第一串接節點。
  6. 如申請專利範圍第5項所述之電晶體開關電路，其中該複數個電晶體包括： 一第二電晶體；以及 一第三電晶體，係以背對背的方式連接於該第二電晶體； 其中，該第一基體端係耦接於該第二電晶體與該第三電晶體間之一第一串接節點。
  7. 如申請專利範圍第6項所述之電晶體開關電路，其中該複數個電晶體進一步包括： 一第四電晶體，係以背對背的方式連接於該第二電晶體相對於該第三電晶體之一端，且該第四電晶體具有一第四基體端，該第四基體端係耦接於該第二電晶體之一第二基體端，且亦耦接於該第二電晶體及該第四電晶體之一第二串接節點；以及 一第五電晶體，係以背對背的方式連接於該第三電晶體相對於該第二電晶體之一端，且該第五電晶體具有一第五基體端，該第五基體端係耦接於該第三電晶體之一第三基體端，且亦耦接於該第三電晶體及該第五電晶體之一第三串接節點。
  8. 如申請專利範圍第7項所述之電晶體開關電路，其中，該第四電晶體具有一第四源極及一第四汲極，該第五電晶體具有一第五源極及一第五汲極，而該第四源極與該第四汲極二者之中未與該第二電晶體連接之一端係耦接於該輸入端，該第五源極與該第五汲極二者之中未與該第三電晶體連接之一端係耦接於該輸出端。
  9. 如申請專利範圍第1~8項任一項所述之電晶體開關電路，其中該第一電晶體之尺寸係大於該串接電晶體組中，各該複數個電晶體之尺寸。
  10. 如申請專利範圍第1~8項任一項所述之電晶體開關電路，其中該第一電晶體之導通電阻係小於該串接電晶體組中，各該複數個電晶體之導通電阻。
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