JP2013048170A - Memory system and method for manufacturing memory system - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a ferroelectric memory operating at low voltage and high in polarizability.SOLUTION: A memory system includes: a lower electrode formed on a substrate; a ferroelectric film formed on the lower electrode; and an upper electrode formed on the ferroelectric film. The ferroelectric film has a first ferroelectric film and a second ferroelectric film, the first ferroelectric film is formed of a material including lead zirconate titanate, and the second ferroelectric film is formed of a material including lead zirconate titanate and doped with Ru. In the second ferroelectric film, the Ru is substituted with any one of Pb, Zr and Ti in the second ferroelectric film.

Description

本発明は、記憶装置及び記憶装置の製造方法に関するものである。   The present invention relates to a storage device and a method for manufacturing the storage device.

電源を切断しても情報の記憶が維持される不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ：Insulated-Gate Field-Effect Transistor）のゲート絶縁膜中に埋め込まれたフローティングゲートを有しており、フローティングゲートに記憶情報を表わす電荷を蓄積して情報を記憶する。このため、フラッシュメモリでは、情報の書き込み及び消去において、絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。   Flash memories and ferroelectric memories are known as non-volatile memories that maintain information storage even when the power is turned off. A flash memory has a floating gate embedded in a gate insulating film of an insulated gate field effect transistor (IGFET) and accumulates charges representing stored information in the floating gate. Store information. For this reason, in the flash memory, in writing and erasing information, it is necessary to pass a tunnel current passing through the insulating film, and a relatively high voltage is required.

一方、強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶するものであり、強誘電体膜を一対の電極により挟んだ構造のものである。このように電極により挟まれた強誘電体膜を有する強誘電体キャパシタにおいては、電極間に印加される電圧に応じて分極が生じ、分極が生じた後には、電圧の印加がされていなくとも自発分極が生じている。強誘電体メモリにおいては、この自発分極を検出することにより、情報を読み出すことができ、印加電圧の極性を反転することにより、自発分極の極性を反転させることができる。   On the other hand, the ferroelectric memory stores information using the hysteresis characteristics of the ferroelectric, and has a structure in which a ferroelectric film is sandwiched between a pair of electrodes. In a ferroelectric capacitor having a ferroelectric film sandwiched between electrodes in this way, polarization occurs according to the voltage applied between the electrodes, and after the polarization has occurred, no voltage is applied. Spontaneous polarization has occurred. In a ferroelectric memory, information can be read by detecting this spontaneous polarization, and the polarity of the spontaneous polarization can be inverted by inverting the polarity of the applied voltage.

このような強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みができるといった特徴を有しており、更なる高集積化・省電力化のために、低電圧で大きな分極値を有するものが求められている。ＰＺＴ（ＰｂＺｒＴｉＯ_３：チタン酸ジルコン酸鉛）は、比較的低電圧で大きな分極値が得られることから、このような強誘電体メモリに用いられる強誘電体材料として、多く用いられている（例えば、特許文献１、２）。 Such a ferroelectric memory has a feature that it operates at a lower voltage than a flash memory, and can be written at high speed with low power consumption. What has a large polarization value in voltage is calculated | required. PZT (PbZrTiO ₃ : lead zirconate titanate) is widely used as a ferroelectric material used in such a ferroelectric memory because a large polarization value can be obtained at a relatively low voltage (for example, Patent Documents 1 and 2).

特開２０００−２２３６６７号公報JP 2000-223667 A 国際公開第０４／０５３９９１号パンフレットInternational Publication No. 04/053991 Pamphlet

ところで、このＰＺＴ膜を強誘電体メモリに用いた場合、ＰＺＴ膜を薄くすることにより、強誘電体メモリをより低電圧で動作させることが可能である。しかしながら、ＰＺＴ膜を薄くすると、分極値が減少し、また、リーク電流が増加してしまい、不揮発性メモリとして十分な特性を得ることができなくなる場合がある。   When this PZT film is used for a ferroelectric memory, the ferroelectric memory can be operated at a lower voltage by making the PZT film thinner. However, when the PZT film is thinned, the polarization value decreases and the leakage current increases, which may make it impossible to obtain sufficient characteristics as a nonvolatile memory.

このため、低電圧であっても大きな分極値が得られる強誘電体メモリである記憶装置及び記憶装置の製造方法が求められている。   Therefore, there is a demand for a storage device that is a ferroelectric memory capable of obtaining a large polarization value even at a low voltage, and a method for manufacturing the storage device.

本実施の形態の一観点によれば、基板の上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を有し、前記強誘電体膜は、第１の強誘電体膜と第２の強誘電体膜とを有しており、前記第１の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、前記第２の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にＲｕがドープされているものにより形成されており、前記第２の強誘電体膜において、前記Ｒｕは前記第２の強誘電体膜におけるＰｂ、Ｚｒ、Ｔｉのいずれかと置換しているものであることを特徴とする。   According to one aspect of the present embodiment, a lower electrode formed on a substrate, a ferroelectric film formed on the lower electrode, an upper electrode formed on the ferroelectric film, The ferroelectric film has a first ferroelectric film and a second ferroelectric film, and the first ferroelectric film contains lead zirconate titanate. The second ferroelectric film is formed of a material containing lead zirconate titanate and doped with Ru. In the second ferroelectric film, the second ferroelectric film includes: Ru is characterized in that it replaces any of Pb, Zr, and Ti in the second ferroelectric film.

また、本実施の形態の他の一観点によれば、基板の上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を有し、前記強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にＲｕがドープされており、前記Ｒｕは、前記強誘電体膜におけるＰｂ、Ｚｒ、Ｔｉのいずれかと置換しているものであって、前記強誘電体膜をＰｂ（Ｚｒ_１−ＹＴｉ_Ｙ−ＸＲｕ_Ｘ）Ｏ_３とした場合、０＜Ｘ≦０．１であることを特徴とする。 According to another aspect of the present embodiment, a lower electrode formed on a substrate, a ferroelectric film formed on the lower electrode, and formed on the ferroelectric film An upper electrode; and the ferroelectric film is doped with Ru in a material containing lead zirconate titanate, and the Ru is replaced with any of Pb, Zr, and Ti in the ferroelectric film. When the ferroelectric film is Pb (Zr _1-Y Ti _Y—X Ru _X ) O ₃ , 0 <X ≦ 0.1.

また、本実施の形態の他の一観点によれば、基板の上に、下部電極を形成する工程と、前記下部電極上に、強誘電体膜を形成する工程と、前記強誘電体膜を形成した後、前記強誘電体膜を結晶化させる熱処理を行なう工程と、前記熱処理の行なわれた前記強誘電体膜上に、上部電極を形成する工程と、を有し、前記強誘電体膜は、第１の強誘電体膜と第２の強誘電体膜とが積層されたものであって、前記第１の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、前記第２の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にＲｕがドープされているものにより形成されているものであることを特徴とする。   According to another aspect of the present embodiment, a step of forming a lower electrode on a substrate, a step of forming a ferroelectric film on the lower electrode, and the ferroelectric film And a step of performing a heat treatment for crystallizing the ferroelectric film after forming, and a step of forming an upper electrode on the ferroelectric film subjected to the heat treatment. Is formed by laminating a first ferroelectric film and a second ferroelectric film, and the first ferroelectric film is formed of a material containing lead zirconate titanate. The second ferroelectric film is formed of a material containing lead zirconate titanate doped with Ru.

開示の記憶装置及び記憶装置の製造方法によれば、低電圧であっても大きな分極値を得ることができるため、低電圧で動作可能な不揮発性メモリである記憶装置を提供することができる。   According to the disclosed storage device and the manufacturing method of the storage device, a large polarization value can be obtained even at a low voltage, and thus a storage device that is a nonvolatile memory that can operate at a low voltage can be provided.

第１の実施の形態における記憶装置の製造方法の工程図（１）Process drawing (1) of the manufacturing method of the memory | storage device in 1st Embodiment 第１の実施の形態における記憶装置の製造方法の工程図（２）Process drawing (2) of the manufacturing method of the memory | storage device in 1st Embodiment 第１の実施の形態における記憶装置の製造方法の工程図（３）Process drawing (3) of the manufacturing method of the memory | storage device in 1st Embodiment 第１の実施の形態における記憶装置の強誘電体キャパシタの拡大図The enlarged view of the ferroelectric capacitor of the memory | storage device in 1st Embodiment ＰＺＴ及びＲｕドープされたＰＺＴにおける回折ピークのシミュレーション結果Simulation results of diffraction peaks in PZT and Ru-doped PZT ＲｕドープされたＰＺＴにおける異常分散測定の結果Results of anomalous dispersion measurements in Ru-doped PZT 第２の実施の形態における記憶装置の製造方法の工程図（１）Process drawing (1) of the manufacturing method of the memory | storage device in 2nd Embodiment 第２の実施の形態における記憶装置の製造方法の工程図（２）Process drawing (2) of the manufacturing method of the memory | storage device in 2nd Embodiment 第２の実施の形態における記憶装置の製造方法の工程図（３）Process drawing (3) of the manufacturing method of the memory | storage device in 2nd Embodiment 第２の実施の形態における記憶装置の強誘電体キャパシタの拡大図The enlarged view of the ferroelectric capacitor of the memory | storage device in 2nd Embodiment 第３の実施の形態における記憶装置の構造図Structure diagram of storage device according to third embodiment 第３の実施の形態における記憶装置の強誘電体キャパシタの拡大図The enlarged view of the ferroelectric capacitor of the memory | storage device in 3rd Embodiment 第４の実施の形態における記憶装置の構造図Structure diagram of storage device according to fourth embodiment 第４の実施の形態における記憶装置の強誘電体キャパシタの拡大図The enlarged view of the ferroelectric capacitor of the memory | storage device in 4th Embodiment

実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。   The form for implementing is demonstrated below. In addition, about the same member etc., the same code | symbol is attached | subjected and description is abbreviate | omitted.

〔第１の実施の形態〕
（記憶装置）
第１の実施の形態における記憶装置である強誘電体メモリの製造方法について、図１から図３に基づき説明する。 [First Embodiment]
(Storage device)
A method for manufacturing a ferroelectric memory, which is a storage device according to the first embodiment, will be described with reference to FIGS.

最初に、図１（ａ）に示すように、基板となるシリコン基板等の半導体基板１０の表面にＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ２０を作製し、更に、Ｗプラグ３０を形成する。具体的には、シリコン基板等の半導体基板１０の表面に、ＳＴＩ（Shallow Trench Isolation）により素子分離領域１１を形成し、素子分離領域１１に区画された素子活性領域において、半導体基板１０の表面にウェル１２を形成する。次に、ゲート絶縁膜１３、ゲート電極１４、シリサイド層１５、低濃度拡散層１６、サイドウォール１７及び高濃度拡散層１８をウェル１２の表面に形成することにより、ＭＯＳトランジスタ２０を形成する。次に、ＭＯＳトランジスタ２０を覆うように全面にシリコン酸窒化膜２１を形成し、更に、全面にシリコン酸化膜２２を例えば、有機ＣＶＤ（Chemical Vapor Deposition）により形成する。シリコン酸窒化膜２１は、シリコン酸化膜２２を形成する際のゲート絶縁膜１３等の水素劣化を防ぐために形成されている。この後、各々の高濃度拡散層１８に到達するコンタクトホールとなる開口部をシリコン酸化膜２２及びシリコン酸窒化膜２１を除去することにより形成する。次に、コンタクトホール内に５０ｎｍのＴｉＮ膜と３０ｎｍのＴｉ膜により形成されるグルー膜３１を形成し、更に、ＣＶＤ法によりＷ膜を埋め込み、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）を行なうことにより平坦化し、Ｗプラグ３０を形成する。   First, as shown in FIG. 1A, a MOS (Metal-Oxide-Semiconductor) transistor 20 is formed on the surface of a semiconductor substrate 10 such as a silicon substrate to be a substrate, and a W plug 30 is further formed. Specifically, an element isolation region 11 is formed on the surface of a semiconductor substrate 10 such as a silicon substrate by STI (Shallow Trench Isolation), and the element active region partitioned by the element isolation region 11 is formed on the surface of the semiconductor substrate 10. Well 12 is formed. Next, the MOS transistor 20 is formed by forming the gate insulating film 13, the gate electrode 14, the silicide layer 15, the low concentration diffusion layer 16, the sidewall 17 and the high concentration diffusion layer 18 on the surface of the well 12. Next, a silicon oxynitride film 21 is formed on the entire surface so as to cover the MOS transistor 20, and a silicon oxide film 22 is further formed on the entire surface by, for example, organic CVD (Chemical Vapor Deposition). The silicon oxynitride film 21 is formed in order to prevent hydrogen degradation of the gate insulating film 13 and the like when the silicon oxide film 22 is formed. Thereafter, an opening serving as a contact hole reaching each high concentration diffusion layer 18 is formed by removing the silicon oxide film 22 and the silicon oxynitride film 21. Next, a glue film 31 formed of a 50 nm TiN film and a 30 nm Ti film is formed in the contact hole, and further a W film is embedded by a CVD method, and CMP (Chemical Mechanical Polishing) is performed. To form a W plug 30.

次に、図１（ｂ）に示すように、強誘電体キャパシタを形成する。具体的には、シリコン酸化膜２２及びＷプラグ３０等の表面に、密着層４０を形成し、更に、下部電極５０、強誘電体膜６０、上部電極７０の順に積層形成する。   Next, as shown in FIG. 1B, a ferroelectric capacitor is formed. Specifically, the adhesion layer 40 is formed on the surface of the silicon oxide film 22 and the W plug 30, and the lower electrode 50, the ferroelectric film 60, and the upper electrode 70 are stacked in this order.

密着層４０は、ＴｉＮ／ＴｉＡｌＮ膜により形成されている。例えば、ＴｉＮ膜は、スパッタリングによりＴｉ膜を２０ｎｍの厚さ成膜した後、窒素（Ｎ_２）雰囲気中において、高速アニール（ＲＴＡ：Rapid Thermal Annealing）によって、６５０℃に加熱することにより形成する。また、ＴｉＡｌＮ膜は、ＴｉＮ膜の上に、スパッタリングにより１００ｎｍの厚さ成膜することにより形成する。 The adhesion layer 40 is formed of a TiN / TiAlN film. For example, the TiN film is formed by forming a Ti film with a thickness of 20 nm by sputtering and then heating to 650 ° C. by rapid thermal annealing (RTA) in a nitrogen (N ₂ ) atmosphere. The TiAlN film is formed by forming a 100 nm thick film on the TiN film by sputtering.

下部電極５０は、スパッタリングにより、表１に示される成膜条件で、Ｉｒ膜を約２００ｎｍ成膜することにより形成する。   The lower electrode 50 is formed by forming an Ir film with a thickness of about 200 nm by sputtering under the film forming conditions shown in Table 1.

強誘電体膜６０は、スパッタリングにより、表２に示される成膜条件で、ＲｕがドープされたＰＺＴ（ＰｂＺｒＴｉＯ_３：チタン酸ジルコン酸鉛）膜を約８０ｎｍ成膜することにより形成する。尚、本願においては、ＲｕがドープされたＰＺＴをＲｕドープＰＺＴと記載する場合がある。また、強誘電体膜６０は、ＰＺＴ膜に、Ｌａ、Ｃａ、Ｓｒ等がドープされているものに、更にＲｕがドープされているもの、即ち、ＲｕがドープされているＰＬＺＴ（ＰｂＬａＺｒＴｉＯ_３）膜等であってもよい。また、本願において、ＰＺＴと記載する場合には、ＰＺＴにＬａ、Ｃａ、Ｓｒ等がドープされているものも含むものを意味する場合がある。 The ferroelectric film 60 is formed by depositing a Ru-doped PZT (PbZrTiO ₃ : lead zirconate titanate) film with a thickness of about 80 nm by sputtering under the deposition conditions shown in Table 2. In this application, PZT doped with Ru may be referred to as Ru-doped PZT. The ferroelectric film 60 is a PZT film doped with La, Ca, Sr or the like and further doped with Ru, that is, a PLZT (PbLaZrTiO ₃ ) film doped with Ru. Etc. Moreover, in this application, when describing as PZT, it may mean what includes what doped La, Ca, Sr, etc. to PZT.

強誘電体膜６０を成膜した後、ＡｒとＯ_２との混合雰囲気中（Ｏ_２：濃度２．５％）において、６００℃の温度で９０秒の急速熱処理を行なう。尚、昇温温度は、１２５℃／ｓｅｃである。このように、急速熱処理を行なうことにより、ＰＺＴ膜が結晶化するとともに、ドープされているＲｕをＰｂ、Ｚｒ、Ｔｉのいずれかのサイトに置換して入れることができる。尚、急速熱処理の温度は、５５０℃以上、８００℃以下が好ましい。５５０℃未満では、強誘電体膜６０を所望の結晶化状態にすることができず、また、８００℃を超える温度では、強誘電体膜６０における酸素成分が抜けて組成ずれ等が生じる場合があるからである。本実施の形態では、スパッタリングにより、ＲｕがドープされたＰＺＴ膜を常温で成膜した後、急速熱処理を行なう方法について説明したが、ＲｕをＰｂ、Ｚｒ、Ｔｉのサイトに置換して入れることができる方法であれば、他の方法であってもよい。尚、強誘電体膜６０の詳細については後述する。 After the ferroelectric film 60 is formed, rapid heat treatment is performed at a temperature of 600 ° C. for 90 seconds in a mixed atmosphere of Ar and O ₂ (O ₂ : concentration 2.5%). The temperature rise temperature is 125 ° C./sec. As described above, by performing the rapid heat treatment, the PZT film is crystallized, and doped Ru can be substituted for any one of Pb, Zr, and Ti. Note that the temperature of the rapid heat treatment is preferably 550 ° C. or higher and 800 ° C. or lower. If the temperature is lower than 550 ° C., the ferroelectric film 60 cannot be brought into a desired crystallized state, and if the temperature exceeds 800 ° C., the oxygen component in the ferroelectric film 60 may be lost, resulting in a composition shift or the like. Because there is. In the present embodiment, the method of performing the rapid heat treatment after forming the Ru-doped PZT film at room temperature by sputtering has been described. However, it is possible to replace Ru with Pb, Zr, and Ti sites. Other methods may be used as long as they can be performed. Details of the ferroelectric film 60 will be described later.

上部電極７０は、急速熱処理の行なわれた強誘電体膜６０上に、スパッタリングにより、表３に示される成膜条件で、ＩｒＯ_２膜を約２００ｎｍ成膜することにより形成する。 The upper electrode 70 is formed by depositing an IrO ₂ film of about 200 nm on the ferroelectric film 60 subjected to the rapid heat treatment by sputtering under the film forming conditions shown in Table 3.

尚、上部電極７０として、Ｐｔ膜等ではなくＩｒＯ_２膜を用いているのは、強誘電体膜６０の水素劣化耐性を向上させるためである。Ｐｔ膜の場合、水素分子に対して触媒作用があるため、水素ラジカルが発生し、強誘電体膜６０であるＰＺＴ膜を還元し劣化させやすい。これに対して、ＩｒＯ_２膜は触媒作用を有していないため、水素ラジカルが発生しにくく、強誘電体膜６０の水素劣化耐性が格段に向上する。この後、上部電極７０の成膜による強誘電体膜６０へのダメージを回復するために、回復アニールを施す。本実施の形態では、例えば、ファーネスで６５０℃、Ｏ_２雰囲気、６０分の条件で行なう。 The reason why the IrO ₂ film is used as the upper electrode 70 instead of the Pt film or the like is to improve the hydrogen deterioration resistance of the ferroelectric film 60. In the case of the Pt film, since it has a catalytic action on hydrogen molecules, hydrogen radicals are generated, and the PZT film, which is the ferroelectric film 60, is easily reduced and deteriorated. On the other hand, since the IrO ₂ film does not have a catalytic action, hydrogen radicals are not easily generated, and the hydrogen deterioration resistance of the ferroelectric film 60 is remarkably improved. Thereafter, recovery annealing is performed in order to recover damage to the ferroelectric film 60 due to the formation of the upper electrode 70. In the present embodiment, for example, it is performed under conditions of 650 ° C. in furnace, O ₂ atmosphere, and 60 minutes.

次に、図１（ｃ）に示すように、パターンニング、エッチング技術を用いて、スタック構造の強誘電体キャパシタを形成する。本実施の形態では、プラズマＴＥＯＳ／ＴｉＮをハードマスクとして、上部電極７０、強誘電体膜６０、下部電極５０、密着層４０を一括でエッチングする。これにより、所定のＷプラグ３０の上の領域に、下部電極５０、強誘電体膜６０、上部電極７０によりスタック構造の強誘電体キャパシタを形成することができる。このスタック構造の強誘電体キャパシタの拡大図を図４に示す。   Next, as shown in FIG. 1C, a ferroelectric capacitor having a stack structure is formed by using patterning and etching techniques. In the present embodiment, the upper electrode 70, the ferroelectric film 60, the lower electrode 50, and the adhesion layer 40 are collectively etched using plasma TEOS / TiN as a hard mask. Thereby, a ferroelectric capacitor having a stack structure can be formed by the lower electrode 50, the ferroelectric film 60, and the upper electrode 70 in the region above the predetermined W plug 30. An enlarged view of this stacked ferroelectric capacitor is shown in FIG.

次に、図２（ａ）に示すように、保護膜８０を形成した後、ファーネスで６５０℃、Ｏ_２雰囲気、６０分の条件でアニールを行なう。この保護膜８０は、プロセスにおけるダメージより強誘電体キャパシタを保護するためのものであり、本実施の形態においては、保護膜８０は、膜厚５０ｎｍの酸化アルミニウム（Ａｌ_２Ｏ_３）膜により形成されている。 Next, as shown in FIG. 2A, after forming the protective film 80, annealing is performed in a furnace at 650 ° C. in an O ₂ atmosphere for 60 minutes. This protective film 80 is for protecting the ferroelectric capacitor from damage in the process. In this embodiment, the protective film 80 is formed of an aluminum oxide (Al ₂ O ₃ ) film having a thickness of 50 nm. Has been.

次に、図２（ｂ）に示すように、層間絶縁膜９０を形成した後、ＣＭＰにより平坦化を行なう。具体的には、層間絶縁膜９０は、ＨＤＰ（High Density Plasma）装置により形成された酸化膜であり、ＣＭＰは強誘電体キャパシタの上部電極７０上において、層間絶縁膜９０の膜厚が３００ｎｍになるまで行なう。   Next, as shown in FIG. 2B, after an interlayer insulating film 90 is formed, planarization is performed by CMP. Specifically, the interlayer insulating film 90 is an oxide film formed by an HDP (High Density Plasma) apparatus, and CMP is performed on the upper electrode 70 of the ferroelectric capacitor so that the film thickness of the interlayer insulating film 90 is 300 nm. Do until it becomes.

次に、図２（ｃ）に示すように、上部に強誘電体キャパシタが形成されていないＷプラグ３０と接続されるＷプラグ１００を形成する。具体的には、パターンニング、エッチング技術を用いて、上部に強誘電体キャパシタが形成されていないＷプラグ３０と接続するためのコンタクトホールを形成し、この後、グルー膜１０１、Ｗ膜を成膜した後に、Ｗ−ＣＭＰを行い、Ｗプラグ１００を形成する。本実施の形態では、グルー膜１０１は、膜厚が５０ｎｍのＴｉＮ膜により形成されている。また、Ｗ−ＣＭＰを行なった後には、Ｎ_２プラズマ、３５０℃、１２０秒を施す。このＷプラグ１００と、前述したＷプラグ３０の２つにより、via-to-viaコンタクトが形成され、後述するメタル配線１１０から基板１０までのコンタクトを形成することができる。通常のメモリに比べて、強誘電体メモリの場合では、強誘電体キャパシタが形成される分だけ段差を有しているため、メタル配線１１０から基板１０へのコンタクトのアスペクト比が大きくなる。このため、従来のように、コンタクトを形成するための開口部を一括のエッチングにより形成しようとしても、このようなエッチング自体が困難であり、また、このような開口部を形成することができたとしても、グルー膜の埋め込み形成することも困難である。よって、この場合には、歩留りの低下を招き、また、製造コストの上昇を招く。しかしながら、本実施の形態においては、via-to-viaコンタクトを形成することにより、強誘電体メモリの歩留りを向上させることができ、製造コストを低減することが可能となる。 Next, as shown in FIG. 2C, a W plug 100 connected to the W plug 30 on which no ferroelectric capacitor is formed is formed. Specifically, a contact hole for connecting to the W plug 30 on which the ferroelectric capacitor is not formed is formed by using patterning and etching techniques, and thereafter, the glue film 101 and the W film are formed. After film formation, W-CMP is performed to form a W plug 100. In the present embodiment, the glue film 101 is formed of a TiN film having a thickness of 50 nm. Further, after performing the W-CMP is, _{N 2} plasma, 350 ° C., subjected to 120 seconds. A via-to-via contact is formed by the W plug 100 and the W plug 30 described above, and a contact from the metal wiring 110 to the substrate 10 described later can be formed. Compared to a normal memory, a ferroelectric memory has a level difference corresponding to the formation of a ferroelectric capacitor, so that the aspect ratio of the contact from the metal wiring 110 to the substrate 10 is increased. Therefore, even if an opening for forming a contact is to be formed by batch etching as in the prior art, such etching itself is difficult, and such an opening can be formed. However, it is also difficult to embed the glue film. Therefore, in this case, the yield is reduced and the manufacturing cost is increased. However, in the present embodiment, by forming via-to-via contacts, the yield of the ferroelectric memory can be improved, and the manufacturing cost can be reduced.

次に、図３に示すように、不図示のＷ酸化防止膜を成膜した後、強誘電体キャパシタの上部電極７０と接続するためのコンタクトホールを形成し、この後、コンタクトホールが形成された領域にメタル配線１１０を形成する。Ｗ酸化防止膜は、膜厚が１００ｎｍのＳｉＯＮにより形成されており、Ｗ酸化防止膜を成膜した後、パターンニング、エッチングにより、強誘電体キャパシタの上部電極７０と接続するためのコンタクトホールを形成する。次に、ファーネスで５５０℃、Ｏ_２雰囲気、６０分の条件で回復アニールを行ない、その後、Ｗ酸化防止膜をエッチバックにより除去する。この後、メタル配線１１０を形成する。 Next, as shown in FIG. 3, after forming a W antioxidant film (not shown), a contact hole for connecting to the upper electrode 70 of the ferroelectric capacitor is formed, and then the contact hole is formed. Metal wiring 110 is formed in the region. The W antioxidant film is made of SiON having a thickness of 100 nm. After the W antioxidant film is formed, a contact hole for connecting to the upper electrode 70 of the ferroelectric capacitor is formed by patterning and etching. Form. Next, recovery annealing is performed in a furnace at 550 ° C. in an O ₂ atmosphere for 60 minutes, and then the W antioxidant film is removed by etch back. Thereafter, metal wiring 110 is formed.

本実施の形態では、メタル配線１１０は、約７０ｎｍのＴｉＮ膜、約５ｎｍのＴｉ膜、約４００ｎｍのＡｌ−Ｃｕ膜、約３０ｎｍのＴｉＮ膜、約６０ｎｍのＴｉ膜の積層膜により形成されている。メタル配線１１０の形成方法は、メタル配線１１０を形成するための上述した積層膜を成膜した後、この積層膜上に誘電体膜を形成し、誘電体膜上にメタル配線１１０の形状に対応したレジストパターンを形成する。この後、エッチングによりレジストパターンの形成されていない領域の誘電体膜及び積層膜を除去することにより形成する。誘電体膜としては、約３０ｎｍのＳｉＯＮ膜が用いられる。尚、本実施の形態においては、図３に示されるように、形成されるメタル配線１１０は、下層グルー膜１１１、配線材料膜１１２及び上層グルー膜１１３が積層されたものである。よって、本実施の形態では、約７０ｎｍのＴｉＮ膜及び約５ｎｍのＴｉ膜により下層グルー膜１１１が形成され、約４００ｎｍのＡｌ−Ｃｕ膜により配線材料膜１１２が形成され、約３０ｎｍのＴｉＮ膜及び約６０ｎｍのＴｉ膜により上層グルー膜１１３が形成される。   In the present embodiment, the metal wiring 110 is formed by a laminated film of a TiN film of about 70 nm, a Ti film of about 5 nm, an Al—Cu film of about 400 nm, a TiN film of about 30 nm, and a Ti film of about 60 nm. . The metal wiring 110 is formed by forming the above-described laminated film for forming the metal wiring 110, forming a dielectric film on the laminated film, and corresponding to the shape of the metal wiring 110 on the dielectric film. A resist pattern is formed. Thereafter, the dielectric film and the laminated film in the region where the resist pattern is not formed are removed by etching. As the dielectric film, a SiON film of about 30 nm is used. In the present embodiment, as shown in FIG. 3, the formed metal wiring 110 is formed by laminating a lower layer glue film 111, a wiring material film 112, and an upper layer glue film 113. Therefore, in this embodiment, the lower glue film 111 is formed of the TiN film of about 70 nm and the Ti film of about 5 nm, the wiring material film 112 is formed of the Al—Cu film of about 400 nm, and the TiN film of about 30 nm and An upper glue film 113 is formed by a Ti film of about 60 nm.

この後、図示しないが、同様の工程を所望の回数行なうことにより、更に２層以降の層間絶縁膜、コンタクトプラグ及びメタル配線を形成して、所望の層の多層配線構造を形成し、最後に、ＴＥＯＳとＳｉＮにより形成されるカバー膜を形成する。これにより、本実施の形態における記憶装置である強誘電体キャパシタを有する強誘電体メモリを作製することができる。   Thereafter, although not shown, the same process is repeated as many times as desired to form two or more layers of interlayer insulating films, contact plugs, and metal wirings to form a multilayer wiring structure of desired layers. A cover film made of TEOS and SiN is formed. Thereby, a ferroelectric memory having a ferroelectric capacitor which is a memory device in the present embodiment can be manufactured.

このような方法により、強誘電体膜６０におけるＲｕの組成の異なる強誘電体キャパシタを複数作製し、１．０Ｖで電気的特性の測定を行なった。尚、測定のために作製された強誘電体膜６０は、（Ｐｂ_０．９Ｌａ_０．１）（Ｚｒ_０．４Ｔｉ_{０．６−Ｘ}Ｒｕ_Ｘ）Ｏ_３（以下、ＲｕドープＰＬＺＴと記載する）膜である。 By such a method, a plurality of ferroelectric capacitors having different Ru compositions in the ferroelectric film 60 were produced, and the electrical characteristics were measured at 1.0V. In addition, the ferroelectric film 60 produced for the measurement is (Pb _0.9 La _0.1 ) (Zr _0.4 Ti _0.6-X Ru _X ) O ₃ (hereinafter referred to as Ru-doped PLZT). It is a film.

強誘電体膜にＲｕドープされていないＸ＝０のＰＬＺＴ膜、即ち、（Ｐｂ_０．９Ｌａ_０．１）（Ｚｒ_０．４Ｔｉ_０．６）Ｏ_３膜を用いた場合では、分極量は７．０μＣ／ｃｍ^２であった。一方、強誘電体膜６０にＸ＝０．０５のＲｕドープＰＬＺＴ膜、即ち、（Ｐｂ_０．９Ｌａ_０．１）（Ｚｒ_０．４Ｔｉ_０．５５Ｒｕ_０．０５）Ｏ_３膜を用いた場合では、分極量は１５．２μＣ／ｃｍ^２であった。また、強誘電体膜６０にＸ＝０．１のＲｕドープＰＬＺＴ膜、即ち、（Ｐｂ_０．９Ｌａ_０．１）（Ｚｒ_０．４Ｔｉ_０．５Ｒｕ_０．１）Ｏ_３膜を用いた場合では、分極量は９．２μＣ／ｃｍ^２であった。 In the case where a PLZT film of X = 0 that is not Ru-doped, that is, a (Pb _0.9 La _0.1 ) (Zr _0.4 Ti _0.6 ) O ₃ film, is used for the ferroelectric film. Was 7.0 μC / cm ² . On the other hand, an X = 0.05 Ru-doped PLZT film, that is, a (Pb _0.9 La _0.1 ) (Zr _0.4 Ti _0.55 Ru _0.05 ) O ₃ film is used for the ferroelectric film 60. In this case, the amount of polarization was 15.2 μC / cm ² . Further, a Ru-doped PLZT film of X = 0.1, that is, a (Pb _0.9 La _0.1 ) (Zr _0.4 Ti _0.5 Ru _0.1 ) O ₃ film is used for the ferroelectric film 60. In that case, the amount of polarization was 9.2 μC / cm ² .

このように、ＰＬＺＴにＲｕをドープすることにより、分極量が増加することが確認された。このように作製されたこれらの強誘電体メモリのリーク電流は、いずれも１０^−１０Ａ程度であり、顕著な違いは見られなかった。尚、ＰＺＴやＰＬＺＴにおいてＲｕを過剰にドープした場合、分極が生じなくなることから、ＰＺＴまたはＰＬＺＴにドープされるＲｕの量は、分極量が増加する０＜Ｘ≦０．１が好ましい。即ち、ＲｕドープされたＰＺＴをＰｂ（Ｚｒ_１−ＹＴｉ_Ｙ−ＸＲｕ_Ｘ）Ｏ_３と記載する場合には、０＜Ｘ≦０．１が好ましく、ＲｕドープされたＰＬＺＴを（Ｐｂ_１−ＺＬａ_Ｚ）（Ｚｒ_１−ＹＴｉ_Ｙ−ＸＲｕ_Ｘ）Ｏ_３と記載する場合には、０＜Ｘ≦０．１が好ましい。 Thus, it was confirmed that the amount of polarization increases by doping Ru into PLZT. The leakage currents of these ferroelectric memories manufactured in this way were all about 10 ⁻¹⁰ A, and no significant difference was observed. When Ru is excessively doped in PZT or PLZT, polarization does not occur. Therefore, the amount of Ru doped in PZT or PLZT is preferably 0 <X ≦ 0.1 in which the polarization amount increases. That is, when describing Ru-doped PZT as Pb (Zr _1-Y Ti _Y-X Ru _X ) O ₃ , 0 <X ≦ 0.1 is preferable, and Ru-doped PLZT is represented by (Pb _1- when given a _{Z La Z) (Zr 1-} Y Ti Y-X Ru X) O 3 is, 0 <X ≦ 0.1 is preferred.

（強誘電体膜６０）
本実施の形態においては、強誘電体膜６０は、強誘電体膜６０にドープされるＲｕが、ＰＺＴの粒界ではなく、ＰＺＴ結晶格子中に存在していること、即ち、ＰＺＴ結晶におけるＰｂ、Ｚｒ、Ｔｉのいずれかと置換していることが重要である。また、強誘電体膜６０がＰＬＺＴの場合には、強誘電体膜６０にドープされているＲｕはＰＬＺＴの粒界ではなく、ＰＬＺＴ結晶格子中に存在していること、即ち、ＰＬＺＴ結晶におけるＰｂ、Ｌａ、Ｚｒ、Ｔｉのいずれかと置換していることが重要である。 (Ferroelectric film 60)
In the present embodiment, the ferroelectric film 60 is such that Ru doped in the ferroelectric film 60 exists in the PZT crystal lattice, not in the PZT grain boundary, that is, Pb in the PZT crystal. It is important to substitute one of Zr, Zr and Ti. When the ferroelectric film 60 is PLZT, the Ru doped in the ferroelectric film 60 is present not in the PLZT grain boundary but in the PLZT crystal lattice, that is, Pb in the PLZT crystal. It is important to substitute one of La, Zr and Ti.

このように、ＲｕがＰＺＴ結晶格子中に存在しているか否かは、Ｘ線異常分散回折法を用いて確認することができる。具体的には、Ｒｕの吸収端近傍のエネルギーのＸ線を用いて、ＰＺＴの回折ピーク強度のエネルギー依存性を測定することにより、ＰＺＴ結晶格子中にＲｕがドープされているか否かを判別することが可能である。   In this way, whether or not Ru is present in the PZT crystal lattice can be confirmed using the X-ray anomalous dispersion diffraction method. Specifically, it is determined whether or not Ru is doped in the PZT crystal lattice by measuring the energy dependence of the diffraction peak intensity of PZT using X-rays of energy near the absorption edge of Ru. It is possible.

次に、ＰＺＴ結晶格子中にＲｕがドープされているか否かの判別方法について説明する。最初に、ＰＺＴ結晶格子中にＲｕが存在しているか否かにより、Ｘ線回折の強度にどのような変化が生じるか、シミュレーションを行なった。異常分散の効果が現れる吸収端近傍のエネルギーでは、回折ピークの強度は、数１に示す式により表わされる。尚、（ｈ ｋ ｌ）は回折ピークの指数、（ｘ ｙ ｚ）は原子位置である。また、原子散乱因子ｆは、ｆ＝ｆ_０＋Δｆ'＋ｉΔｆ''で表され、ｆ_０は非異常分散項、Δｆ'は異常分散項の実部、Δｆ''は異常分散項の虚部を意味する。 Next, a method for determining whether or not Ru is doped in the PZT crystal lattice will be described. First, a simulation was performed to see what change in X-ray diffraction intensity occurs depending on whether or not Ru is present in the PZT crystal lattice. For the energy near the absorption edge where the effect of anomalous dispersion appears, the intensity of the diffraction peak is expressed by the equation shown in Equation 1. Note that (h k l) is the index of the diffraction peak, and (x y z) is the atomic position. The atomic scattering factor f is expressed by f = f ₀ + Δf ′ + iΔf ″, where f ₀ is the non-anomalous dispersion term, Δf ′ is the real part of the anomalous dispersion term, and Δf ″ is the imaginary part of the anomalous dispersion term. means.

上記の数１に示される式を用いて、ＰＺＴ回折強度におけるＲｕ吸収端近傍のエネルギー依存性を求めた。ＰＺＴの格子定数は、ａ＝ｂ＝４．０１５Å（０．４０１５ｎｍ）、ｃ＝４．０３４Å（０．４０３４ｎｍ）、α＝β＝γ＝９０°とした。原子位置は、Ｐｂは（０ ０ ０）、Ｚｒ及びＴｉは（０．５ ０．５ ０．５２）、酸素は、（０．５ ０．５ ０）と（０．５ ０ ０．５）と（０ ０．５ ０．５）とした。組成は、Ｒｕがドープされていない場合については、Ｐｂ（Ｚｒ_０．４Ｔｉ_０．６）Ｏ_３であり、Ｒｕがドープされている場合については、ＲｕはいわゆるＢサイトの約５％に置換しているＰｂ（Ｚｒ_０．４Ｔｉ_０．５５Ｒｕ_０．０５）Ｏ_３とした。原子散乱因子は、ＮＩＳＴ（National Institute of Standards and Technology）のホームページ等に記載されている公知な値を用いている。尚、本実施の形態では、ＰＺＴにおいて、Ｐｂの位置をＡサイト、Ｚｒ又はＴｉの位置をＢサイトとして記載する。 Using the equation shown in Equation 1, the energy dependence in the vicinity of the Ru absorption edge in the PZT diffraction intensity was obtained. The lattice constants of PZT were a = b = 4.015 Å (0.4015 nm), c = 4.034 Å (0.4034 nm), and α = β = γ = 90 °. The atomic positions are Pb (0 0 0), Zr and Ti (0.5 0.5 0.52), and oxygen (0.5 0.5 0) and (0.5 0 0.5). And (0 0.5 0.5). The composition is Pb (Zr _0.4 Ti _0.6 ) O ₃ in the case where Ru is not doped, and in the case where Ru is doped, Ru is replaced by about 5% of the so-called B site. It was in that _{Pb (Zr 0.4 Ti 0.55 Ru 0.05} ) O 3 which was. As the atomic scattering factor, a known value described in a homepage of NIST (National Institute of Standards and Technology) or the like is used. In this embodiment, in PZT, the position of Pb is described as the A site, and the position of Zr or Ti is described as the B site.

これらの条件を用いて、ＰＺＴ（１００）とＰＺＴ（１１０）の２種類の回折ピークについて計算を行なった。尚、本実施の形態においては、ＰＺＴ（１００）とは、ＰＺＴの（１００）、（０１０）、（００１）のすべて含む総称であり、ＰＺＴ（１１０）とは、ＰＺＴの（１１０）、（１０１）、（０１１）のすべて含む総称であるものとする。   Using these conditions, calculations were performed for two types of diffraction peaks, PZT (100) and PZT (110). In the present embodiment, PZT (100) is a generic name including all of (100), (010), (001) of PZT, and PZT (110) is (110), ( 101) and (011).

このシミュレーションの結果を図５に示す。図５は、１５４００ｅＶの強度の回折ピークにより規格化したものである。図５（ａ）は、Ｒｕがドープされていないものの結果であり、図５（ｂ）は、ＲｕがＸ＝０．０５ドープされているものの結果である。図５（ｂ）に示されるように、Ｒｕをドープすることにより、Ｒｕの吸収端のエネルギーにおいて、ＰＺＴ（１００）は上に凸のピークを示し、ＰＺＴ（１１０）は下に凸のピークを示す。尚、図５（ａ）においては、ＰＺＴ（１００）とＰＺＴ（１１０）とが重なっている。   The result of this simulation is shown in FIG. FIG. 5 is normalized by a diffraction peak with an intensity of 15400 eV. FIG. 5 (a) shows the result when Ru is not doped, and FIG. 5 (b) shows the result when Ru is doped with X = 0.05. As shown in FIG. 5 (b), by doping Ru, PZT (100) shows an upward convex peak and PZT (110) shows a downward convex peak at the energy of the Ru absorption edge. Show. In FIG. 5A, PZT (100) and PZT (110) overlap.

図６は、ＲｕがドープされているＰＺＴにおいて、Ｒｕ吸収端近傍の異常分散測定を行った結果を示すものである。図６（ａ）は、ＰＺＴ（１００）における結果であり、図６（ｂ）はＰＺＴ（１１０）における結果である。Ｒｕの吸収端のエネルギーにおいて、破線で示される直線に対して、ＰＺＴ（１００）は上に凸のピークを示し、ＰＺＴ（１１０）は下に凸のピークを示していることが確認されている。図６に示される結果は、図５（ｂ）に示されるシミュレーションによる計算結果とよく一致しており、このようにして、ＰＺＴ結晶格子中にＲｕがドープされていることを確認することができる。   FIG. 6 shows the result of anomalous dispersion measurement in the vicinity of the Ru absorption edge in PZT doped with Ru. FIG. 6A shows the result in PZT (100), and FIG. 6B shows the result in PZT (110). With respect to the energy at the Ru absorption edge, it is confirmed that PZT (100) shows an upward convex peak and PZT (110) shows a downward convex peak with respect to the straight line indicated by the broken line. . The result shown in FIG. 6 is in good agreement with the calculation result by the simulation shown in FIG. 5B, and in this way, it can be confirmed that Ru is doped in the PZT crystal lattice. .

〔第２の実施の形態〕
（記憶装置）
第２の実施の形態における記憶装置である強誘電体メモリの製造方法について、図７から図９に基づき説明する。 [Second Embodiment]
(Storage device)
A method of manufacturing a ferroelectric memory that is a storage device according to the second embodiment will be described with reference to FIGS.

最初に、図７（ａ）に示すように、基板となるシリコン基板等の半導体基板１０の表面にＭＯＳトランジスタ２０を作製し、更に、Ｗプラグ３０を形成する。具体的には、シリコン基板等の半導体基板１０の表面に、ＳＴＩにより素子分離領域１１を形成し、素子分離領域１１に区画された素子活性領域において、半導体基板１０の表面にウェル１２を形成する。次に、ゲート絶縁膜１３、ゲート電極１４、シリサイド層１５、低濃度拡散層１６、サイドウォール１７及び高濃度拡散層１８をウェル１２の表面に形成することにより、ＭＯＳトランジスタ２０を形成する。次に、ＭＯＳトランジスタ２０を覆うように全面にシリコン酸窒化膜２１を形成し、更に、全面にシリコン酸化膜２２を例えば、有機ＣＶＤにより形成する。シリコン酸窒化膜２１は、シリコン酸化膜２２を形成する際のゲート絶縁膜１３等の水素劣化を防ぐために形成されている。この後、各々の高濃度拡散層１８に到達するコンタクトホールとなる開口部をシリコン酸化膜２２及びシリコン酸窒化膜２１を除去することにより形成する。次に、コンタクトホール内に５０ｎｍのＴｉＮ膜と３０ｎｍのＴｉ膜により形成されるグルー膜３１を形成し、更に、ＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行なうことにより平坦化し、Ｗプラグ３０を形成する。   First, as shown in FIG. 7A, a MOS transistor 20 is formed on the surface of a semiconductor substrate 10 such as a silicon substrate to be a substrate, and a W plug 30 is further formed. Specifically, the element isolation region 11 is formed by STI on the surface of the semiconductor substrate 10 such as a silicon substrate, and the well 12 is formed on the surface of the semiconductor substrate 10 in the element active region partitioned by the element isolation region 11. . Next, the MOS transistor 20 is formed by forming the gate insulating film 13, the gate electrode 14, the silicide layer 15, the low concentration diffusion layer 16, the sidewall 17 and the high concentration diffusion layer 18 on the surface of the well 12. Next, a silicon oxynitride film 21 is formed on the entire surface so as to cover the MOS transistor 20, and a silicon oxide film 22 is further formed on the entire surface by, for example, organic CVD. The silicon oxynitride film 21 is formed in order to prevent hydrogen degradation of the gate insulating film 13 and the like when the silicon oxide film 22 is formed. Thereafter, an opening serving as a contact hole reaching each high concentration diffusion layer 18 is formed by removing the silicon oxide film 22 and the silicon oxynitride film 21. Next, a glue film 31 formed of a 50 nm TiN film and a 30 nm Ti film is formed in the contact hole. Further, a W film is embedded by CVD, and planarized by CMP to form a W plug 30. To do.

次に、図７（ｂ）に示すように、強誘電体キャパシタを形成する。具体的には、シリコン酸化膜２２及びＷプラグ３０等の表面に、密着層４０を形成し、更に、下部電極５０、強誘電体膜１６０、上部電極７０の順に積層形成する。   Next, as shown in FIG. 7B, a ferroelectric capacitor is formed. Specifically, the adhesion layer 40 is formed on the surface of the silicon oxide film 22 and the W plug 30, and the lower electrode 50, the ferroelectric film 160, and the upper electrode 70 are stacked in this order.

密着層４０は、ＴｉＮ／ＴｉＡｌＮ膜により形成されている。例えば、ＴｉＮ膜は、スパッタリングによりＴｉ膜を２０ｎｍの厚さ成膜した後、窒素（Ｎ_２）雰囲気中において、高速アニール）によって、６５０℃に加熱することにより形成する。また、ＴｉＡｌＮ膜は、ＴｉＮ膜の上に、スパッタリングにより１００ｎｍの厚さ成膜することにより形成する。 The adhesion layer 40 is formed of a TiN / TiAlN film. For example, the TiN film is formed by forming a Ti film with a thickness of 20 nm by sputtering and then heating to 650 ° C. by high-speed annealing in a nitrogen (N ₂ ) atmosphere. The TiAlN film is formed by forming a 100 nm thick film on the TiN film by sputtering.

下部電極５０は、スパッタリングにより、前述した表１に示される成膜条件で、Ｉｒ膜を約２００ｎｍ成膜することにより形成する。   The lower electrode 50 is formed by forming an Ir film with a thickness of about 200 nm by sputtering under the film forming conditions shown in Table 1 described above.

強誘電体膜１６０は、第１の強誘電体膜１６１と第２の強誘電体膜１６２により形成されており、第１の強誘電体膜１６１は、Ｒｕがドープされていない約７０ｎｍのＰＺＴ膜であり、第２の強誘電体膜１６２は、Ｒｕがドープされた約１０ｎｍのＰＺＴ膜である。第１の強誘電体膜１６１及び第２の強誘電体膜１６２は、スパッタリングにより、前述した表２に示される成膜条件と同様の成膜条件で成膜することにより形成する。尚、第１の強誘電体膜１６１は、ＰＺＴ膜に、Ｌａ、Ｃａ、Ｓｒ等がドープされているもの、即ち、ＰＬＺＴ膜等であってもよい。また、第２の強誘電体膜１６２は、ＰＺＴ膜に、Ｌａ、Ｃａ、Ｓｒ等がドープされているものに、更にＲｕがドープされているもの、即ち、ＲｕがドープされているＰＬＺＴ膜等であってもよい。   The ferroelectric film 160 is formed of a first ferroelectric film 161 and a second ferroelectric film 162, and the first ferroelectric film 161 has a PZT of about 70 nm which is not doped with Ru. The second ferroelectric film 162 is an approximately 10 nm PZT film doped with Ru. The first ferroelectric film 161 and the second ferroelectric film 162 are formed by sputtering under the same film formation conditions as shown in Table 2 described above. The first ferroelectric film 161 may be a PZT film doped with La, Ca, Sr or the like, that is, a PLZT film or the like. The second ferroelectric film 162 is a PZT film doped with La, Ca, Sr or the like, further doped with Ru, that is, a PLZT film doped with Ru, or the like. It may be.

強誘電体膜１６０を形成する第１の強誘電体膜１６１及び第２の強誘電体膜１６２を成膜した後、ＡｒとＯ_２との混合雰囲気中（Ｏ_２：濃度２．５％）において、６００℃の温度で９０秒の急速熱処理を行なう。尚、昇温温度は、１２５℃／ｓｅｃである。このように、急速熱処理を行なうことにより、ＰＺＴ膜が結晶化すると共に、ドープされているＲｕをＰｂ、Ｚｒ、Ｔｉのいずれかのサイトに置換して入れることができる。尚、急速熱処理の温度は、５５０℃以上、８００℃以下が好ましい。５５０℃未満では、強誘電体膜１６０を所望の結晶化状態にすることができず、また、８００℃を超える温度では、強誘電体膜１６０における酸素成分が抜けて組成ずれ等が生じる場合があるからである。本実施の形態では、スパッタリングにより、ＲｕがドープされたＰＺＴ膜を常温で成膜した後、急速熱処理を行なう方法について説明したが、ＲｕをＰｂ、Ｚｒ、Ｔｉのサイトに置換して入れることができる方法であれば、他の方法であってもよい。 After the first ferroelectric film 161 and the second ferroelectric film 162 for forming the ferroelectric film 160 are formed, in a mixed atmosphere of Ar and O ₂ (O ₂ : concentration 2.5%) , Rapid heat treatment is performed at a temperature of 600 ° C. for 90 seconds. The temperature rise temperature is 125 ° C./sec. As described above, by performing the rapid heat treatment, the PZT film is crystallized, and the doped Ru can be substituted for any one of Pb, Zr, and Ti. Note that the temperature of the rapid heat treatment is preferably 550 ° C. or higher and 800 ° C. or lower. If the temperature is lower than 550 ° C., the ferroelectric film 160 cannot be brought into a desired crystallized state, and if the temperature exceeds 800 ° C., the oxygen component in the ferroelectric film 160 may be lost to cause a composition shift or the like. Because there is. In the present embodiment, the method of performing the rapid heat treatment after forming the Ru-doped PZT film at room temperature by sputtering has been described. However, it is possible to replace Ru with Pb, Zr, and Ti sites. Other methods may be used as long as they can be performed.

上部電極７０は、急速熱処理の行なわれた強誘電体膜１６０上に、スパッタリングにより、前述した表３に示される成膜条件で、ＩｒＯ_２膜を約２００ｎｍ成膜することにより形成する。 The upper electrode 70 is formed by forming an IrO ₂ film with a thickness of about 200 nm on the ferroelectric film 160 subjected to the rapid thermal processing by sputtering under the film formation conditions shown in Table 3 described above.

尚、上部電極７０として、Ｐｔ膜等ではなくＩｒＯ_２膜を用いているのは、強誘電体膜１６０の水素劣化耐性を向上させるためである。Ｐｔ膜の場合、水素分子に対して触媒作用があるため、水素ラジカルが発生し、強誘電体膜１６０であるＰＺＴ膜を還元し劣化させやすい。これに対して、ＩｒＯ_２膜は触媒作用を有していないため、水素ラジカルが発生しにくく、強誘電体膜１６０の水素劣化耐性が格段に向上する。この後、上部電極７０の成膜による強誘電体膜１６０へのダメージを回復するために、回復アニールを施す。本実施の形態では、例えば、ファーネスで６５０℃、Ｏ_２雰囲気、６０分の条件で行なう。 The reason why the IrO ₂ film is used as the upper electrode 70 instead of the Pt film or the like is to improve the hydrogen deterioration resistance of the ferroelectric film 160. In the case of a Pt film, since it has a catalytic action on hydrogen molecules, hydrogen radicals are generated, and the PZT film, which is the ferroelectric film 160, is likely to be reduced and deteriorated. On the other hand, since the IrO ₂ film has no catalytic action, it is difficult for hydrogen radicals to be generated, and the hydrogen deterioration resistance of the ferroelectric film 160 is significantly improved. Thereafter, recovery annealing is performed to recover damage to the ferroelectric film 160 due to the formation of the upper electrode 70. In the present embodiment, for example, it is performed under conditions of 650 ° C. in furnace, O ₂ atmosphere, and 60 minutes.

次に、図７（ｃ）に示すように、パターンニング、エッチング技術を用いて、スタック構造の強誘電体キャパシタを形成する。本実施の形態では、プラズマＴＥＯＳ／ＴｉＮをハードマスクとして、上部電極７０、第２の強誘電体膜１６２、第１の強誘電体膜１６１、下部電極５０、密着層４０を一括でエッチングする。これにより、所定のＷプラグ３０の上の領域に、下部電極５０、第２の強誘電体膜１６２、第１の強誘電体膜１６１、上部電極７０によりスタック構造の強誘電体キャパシタを形成することができる。このスタック構造の強誘電体キャパシタの拡大図を図１０に示す。このように、強誘電体膜１６０における第２の強誘電体膜１６２は、上部電極７０と接して形成される。   Next, as shown in FIG. 7C, a ferroelectric capacitor having a stack structure is formed using patterning and etching techniques. In the present embodiment, the upper electrode 70, the second ferroelectric film 162, the first ferroelectric film 161, the lower electrode 50, and the adhesion layer 40 are collectively etched using plasma TEOS / TiN as a hard mask. Thus, a ferroelectric capacitor having a stack structure is formed in the region above the predetermined W plug 30 by the lower electrode 50, the second ferroelectric film 162, the first ferroelectric film 161 and the upper electrode 70. be able to. An enlarged view of this stacked structure ferroelectric capacitor is shown in FIG. Thus, the second ferroelectric film 162 in the ferroelectric film 160 is formed in contact with the upper electrode 70.

次に、図８（ａ）に示すように、保護膜８０を形成した後、ファーネスで６５０℃、Ｏ_２雰囲気、６０分の条件でアニールを行なう。この保護膜８０は、プロセスにおけるダメージより強誘電体キャパシタを保護するためのものであり、本実施の形態においては、保護膜８０は、膜厚５０ｎｍの酸化アルミニウム（Ａｌ_２Ｏ_３）膜により形成されている。 Next, as shown in FIG. 8A, after forming the protective film 80, annealing is performed in a furnace at 650 ° C. in an O ₂ atmosphere for 60 minutes. This protective film 80 is for protecting the ferroelectric capacitor from damage in the process. In this embodiment, the protective film 80 is formed of an aluminum oxide (Al ₂ O ₃ ) film having a thickness of 50 nm. Has been.

次に、図８（ｂ）に示すように、層間絶縁膜９０を形成した後、ＣＭＰにより平坦化を行なう。具体的には、層間絶縁膜９０は、ＨＤＰ装置により形成された酸化膜であり、ＣＭＰは強誘電体キャパシタの上部電極７０上において、層間絶縁膜９０の膜厚が３００ｎｍになるまで行なう。   Next, as shown in FIG. 8B, after an interlayer insulating film 90 is formed, planarization is performed by CMP. Specifically, the interlayer insulating film 90 is an oxide film formed by an HDP device, and CMP is performed on the upper electrode 70 of the ferroelectric capacitor until the thickness of the interlayer insulating film 90 reaches 300 nm.

次に、図８（ｃ）に示すように、上部に強誘電体キャパシタが形成されていないＷプラグ３０と接続されるＷプラグ１００を形成する。具体的には、パターンニング、エッチング技術を用いて、上部に強誘電体キャパシタが形成されていないＷプラグ３０と接続するためのコンタクトホールを形成し、この後、グルー膜１０１、Ｗ膜を成膜した後に、Ｗ−ＣＭＰを行い、Ｗプラグ１００を形成する。本実施の形態では、グルー膜１０１は、膜厚が５０ｎｍのＴｉＮ膜により形成されている。また、Ｗ−ＣＭＰを行なった後には、Ｎ_２プラズマ、３５０℃、１２０秒を施す。このＷプラグ１００と、前述したＷプラグ３０の２つにより、via-to-viaコンタクトが形成され、後述するメタル配線１１０から基板１０までのコンタクトを形成することができる。通常のメモリに比べて、強誘電体メモリの場合では、強誘電体キャパシタが形成される分だけ段差を有しているため、メタル配線１１０から基板１０へのコンタクトのアスペクト比が大きくなる。このため、従来のように、コンタクトを形成するための開口部を一括のエッチングにより形成しようとしても、このようなエッチング自体が困難であり、また、このような開口部を形成することができたとしても、グルー膜の埋め込み形成することも困難である。よって、この場合には、歩留りの低下を招き、また、製造コストの上昇を招く。しかしながら、本実施の形態においては、via-to-viaコンタクトを形成することにより、強誘電体メモリの歩留りを向上させることができ、製造コストを低減することが可能となる。 Next, as shown in FIG. 8C, a W plug 100 connected to the W plug 30 on which no ferroelectric capacitor is formed is formed. Specifically, a contact hole for connecting to the W plug 30 on which the ferroelectric capacitor is not formed is formed by using patterning and etching techniques, and thereafter, the glue film 101 and the W film are formed. After film formation, W-CMP is performed to form a W plug 100. In the present embodiment, the glue film 101 is formed of a TiN film having a thickness of 50 nm. Further, after performing the W-CMP is, _{N 2} plasma, 350 ° C., subjected to 120 seconds. A via-to-via contact is formed by the W plug 100 and the W plug 30 described above, and a contact from the metal wiring 110 to the substrate 10 described later can be formed. Compared to a normal memory, a ferroelectric memory has a level difference corresponding to the formation of a ferroelectric capacitor, so that the aspect ratio of the contact from the metal wiring 110 to the substrate 10 is increased. Therefore, even if an opening for forming a contact is to be formed by batch etching as in the prior art, such etching itself is difficult, and such an opening can be formed. However, it is also difficult to embed the glue film. Therefore, in this case, the yield is reduced and the manufacturing cost is increased. However, in the present embodiment, by forming via-to-via contacts, the yield of the ferroelectric memory can be improved, and the manufacturing cost can be reduced.

次に、図９に示すように、不図示のＷ酸化防止膜を成膜した後、強誘電体キャパシタの上部電極７０と接続するためのコンタクトホールを形成し、この後、コンタクトホールが形成された領域にメタル配線１１０を形成する。Ｗ酸化防止膜は、膜厚が１００ｎｍのＳｉＯＮにより形成されており、Ｗ酸化防止膜を成膜した後、パターンニング、エッチングにより、強誘電体キャパシタの上部電極７０と接続するためのコンタクトホールを形成する。次に、ファーネスで５５０℃、Ｏ_２雰囲気、６０分の条件で回復アニールを行ない、その後、Ｗ酸化防止膜をエッチバックにより除去する。この後、メタル配線１１０を形成する。 Next, as shown in FIG. 9, after forming a W antioxidant film (not shown), a contact hole for connecting to the upper electrode 70 of the ferroelectric capacitor is formed, and then the contact hole is formed. Metal wiring 110 is formed in the region. The W antioxidant film is made of SiON having a thickness of 100 nm. After the W antioxidant film is formed, a contact hole for connecting to the upper electrode 70 of the ferroelectric capacitor is formed by patterning and etching. Form. Next, recovery annealing is performed in a furnace at 550 ° C. in an O ₂ atmosphere for 60 minutes, and then the W antioxidant film is removed by etch back. Thereafter, metal wiring 110 is formed.

本実施の形態では、メタル配線１１０は、約７０ｎｍのＴｉＮ膜、約５ｎｍのＴｉ膜、約４００ｎｍのＡｌ−Ｃｕ膜、約３０ｎｍのＴｉＮ膜、約６０ｎｍのＴｉ膜の積層膜により形成されている。具体的には、メタル配線１１０の形成方法は、メタル配線１１０を形成するための上述した積層膜を成膜した後、この積層膜上に誘電体膜を形成し、誘電体膜上にメタル配線１１０の形状に対応したレジストパターンを形成する。この後、エッチングによりレジストパターンの形成されていない領域の誘電体膜及び積層膜を除去することにより形成する。誘電体膜としては、約３０ｎｍのＳｉＯＮ膜が用いられる。尚、本実施の形態においては、図９に示されるように、形成されるメタル配線１１０は、下層グルー膜１１１、配線材料膜１１２及び上層グルー膜１１３が積層されたものである。よって、本実施の形態では、約７０ｎｍのＴｉＮ膜及び約５ｎｍのＴｉ膜により下層グルー膜１１１が形成され、約４００ｎｍのＡｌ−Ｃｕ膜により配線材料膜１１２が形成され、約３０ｎｍのＴｉＮ膜及び約６０ｎｍのＴｉ膜により上層グルー膜１１３が形成される。   In the present embodiment, the metal wiring 110 is formed by a laminated film of a TiN film of about 70 nm, a Ti film of about 5 nm, an Al—Cu film of about 400 nm, a TiN film of about 30 nm, and a Ti film of about 60 nm. . Specifically, the metal wiring 110 is formed by forming the above-described laminated film for forming the metal wiring 110, forming a dielectric film on the laminated film, and then forming the metal wiring on the dielectric film. A resist pattern corresponding to the shape 110 is formed. Thereafter, the dielectric film and the laminated film in the region where the resist pattern is not formed are removed by etching. As the dielectric film, a SiON film of about 30 nm is used. In the present embodiment, as shown in FIG. 9, the formed metal wiring 110 is formed by laminating a lower layer glue film 111, a wiring material film 112 and an upper layer glue film 113. Therefore, in this embodiment, the lower glue film 111 is formed of the TiN film of about 70 nm and the Ti film of about 5 nm, the wiring material film 112 is formed of the Al—Cu film of about 400 nm, and the TiN film of about 30 nm and An upper glue film 113 is formed by a Ti film of about 60 nm.

この後、図示しないが、同様の工程を所望の回数行なうことにより、更に２層以降の層間絶縁膜、コンタクトプラグ及びメタル配線を形成して所望の層の多層配線構造を形成し、最後に、ＴＥＯＳとＳｉＮにより形成されるカバー膜を形成する。これにより、本実施の形態における記憶装置である強誘電体キャパシタを有する強誘電体メモリを作製することができる。   Thereafter, although not shown in the figure, the same process is performed as many times as desired to further form interlayer insulating films, contact plugs, and metal wirings after the second layer to form a multilayer wiring structure of a desired layer. A cover film made of TEOS and SiN is formed. Thereby, a ferroelectric memory having a ferroelectric capacitor which is a memory device in the present embodiment can be manufactured.

このような方法により、第２の強誘電体膜１６２におけるＲｕの組成の異なる強誘電体キャパシタを複数作製し、１．０Ｖで電気的特性の測定を行なった。尚、測定のために作製された第２の強誘電体膜１６２は、ＲｕドープＰＬＺＴ膜であり、第１の強誘電体膜１６１は、ＲｕドープされていないＰＬＺＴ膜である。   By such a method, a plurality of ferroelectric capacitors having different Ru compositions in the second ferroelectric film 162 were produced, and the electrical characteristics were measured at 1.0V. Note that the second ferroelectric film 162 manufactured for measurement is a Ru-doped PLZT film, and the first ferroelectric film 161 is an undoped PLZT film.

第１の強誘電体膜及び第２の強誘電体膜に相当する強誘電体膜をともに、ＲｕドープされていないＰＬＺＴ膜、即ち、（Ｐｂ_０．９Ｌａ_０．１）（Ｚｒ_０．４Ｔｉ_０．６）Ｏ_３膜により形成した場合では、分極量は７．０μＣ／ｃｍ^２であった。一方、第２の強誘電体膜１６２にＸ＝０．０５のＲｕドープＰＬＺＴ膜、即ち、（Ｐｂ_０．９Ｌａ_０．１）（Ｚｒ_０．４Ｔｉ_０．５５Ｒｕ_０．０５）Ｏ_３膜を用いた場合では、分極量は１８．３μＣ／ｃｍ^２であった。 Both of the ferroelectric films corresponding to the first ferroelectric film and the second ferroelectric film are undoped RuZT films, that is, (Pb _0.9 La _0.1 ) (Zr _0.4 In the case of being formed of a Ti _0.6 ) O ₃ film, the amount of polarization was 7.0 μC / cm ² . On the other hand, a Ru-doped PLZT film of X = 0.05, that is, (Pb _0.9 La _0.1 ) (Zr _0.4 Ti _0.55 Ru _0.05 ) O _{3 is applied to} the second ferroelectric film 162. When the membrane was used, the polarization amount was 18.3 μC / cm ² .

第１の強誘電体膜１６１をＲｕドープされていないＰＬＺＴ膜により形成し、第２の強誘電体膜１６２をＲｕドープＰＬＺＴ膜により形成することにより、より一層分極量が増加することが確認された。このように作製されたこれらの強誘電体メモリのリーク電流は、いずれも１０^−１０Ａ程度であり、顕著な違いは見られなかった。 It has been confirmed that the amount of polarization is further increased by forming the first ferroelectric film 161 with a non-Ru-doped PLZT film and the second ferroelectric film 162 with a Ru-doped PLZT film. It was. The leakage currents of these ferroelectric memories manufactured in this way were all about 10 ⁻¹⁰ A, and no significant difference was observed.

尚、上記以外の内容については、第１の実施の形態と同様である。   The contents other than the above are the same as in the first embodiment.

〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、図１１及び図１２に示すように、強誘電体膜２６０は、第１の強誘電体膜２６１と第２の強誘電体膜２６２を有しており、ＲｕドープＰＬＺＴ膜である第２の強誘電体膜２６２が下部電極５０と接して形成されている。尚、図１２は、本実施の形態における強誘電体メモリにおけるスタック構造の強誘電体キャパシタの拡大図を示す。 [Third Embodiment]
Next, a third embodiment will be described. In the present embodiment, as shown in FIGS. 11 and 12, the ferroelectric film 260 includes a first ferroelectric film 261 and a second ferroelectric film 262, and a Ru-doped PLZT film. The second ferroelectric film 262 is formed in contact with the lower electrode 50. FIG. 12 is an enlarged view of a ferroelectric capacitor having a stack structure in the ferroelectric memory according to the present embodiment.

具体的には、本実施の形態においては、下部電極５０上に第２の強誘電体膜２６２、第１の強誘電体膜２６１がこの順で積層形成されており、第１の強誘電体膜２６１上に上部電極７０が形成されている。第１の強誘電体膜２６１は、Ｒｕがドープされていない約７０ｎｍのＰＺＴ膜であり、第２の強誘電体膜２６２は、Ｒｕがドープされた約１０ｎｍのＰＺＴ膜である。尚、第１の強誘電体膜２６１及び第２の強誘電体膜２６２は、第２の実施の形態と同様の成膜方法及び成膜条件により形成することができる。また、本実施の形態における記憶装置である強誘電体メモリの製造方法は、強誘電体膜２６０を除き、第２の実施の形態と同様である。   Specifically, in the present embodiment, the second ferroelectric film 262 and the first ferroelectric film 261 are laminated on the lower electrode 50 in this order, and the first ferroelectric film An upper electrode 70 is formed on the film 261. The first ferroelectric film 261 is a PZT film of about 70 nm that is not doped with Ru, and the second ferroelectric film 262 is a PZT film of about 10 nm that is doped with Ru. The first ferroelectric film 261 and the second ferroelectric film 262 can be formed by the same film forming method and film forming conditions as those in the second embodiment. The manufacturing method of the ferroelectric memory that is the memory device in the present embodiment is the same as that in the second embodiment except for the ferroelectric film 260.

本実施の形態における記憶装置における強誘電体キャパシタとして、第２の強誘電体膜２６２におけるＲｕの組成の異なる強誘電体キャパシタを作製し、１．０Ｖで電気的特性の測定を行なった。尚、測定のために作製された第２の強誘電体膜２６２は、ＲｕドープＰＬＺＴ膜であり、第１の強誘電体膜２６１は、ＲｕドープされていないＰＬＺＴ膜である。   As the ferroelectric capacitor in the memory device in this embodiment, a ferroelectric capacitor having a different Ru composition in the second ferroelectric film 262 was manufactured, and the electrical characteristics were measured at 1.0V. Note that the second ferroelectric film 262 manufactured for measurement is a Ru-doped PLZT film, and the first ferroelectric film 261 is an undoped PLZT film.

第１の強誘電体膜及び第２の強誘電体膜に相当する強誘電体膜をともに、ＲｕドープされていないＰＬＺＴ膜、即ち、（Ｐｂ_０．９Ｌａ_０．１）（Ｚｒ_０．４Ｔｉ_０．６）Ｏ_３膜により形成した場合では、分極量は７．０μＣ／ｃｍ^２であった。一方、第２の強誘電体膜２６２にＸ＝０．０５のＲｕドープＰＬＺＴ膜、即ち、（Ｐｂ_０．９Ｌａ_０．１）（Ｚｒ_０．４Ｔｉ_０．５５Ｒｕ_０．０５）Ｏ_３膜を用いた場合では、分極量は１６．３μＣ／ｃｍ^２であった。 Both of the ferroelectric films corresponding to the first ferroelectric film and the second ferroelectric film are undoped RuZT films, that is, (Pb _0.9 La _0.1 ) (Zr _0.4 In the case of being formed of a Ti _0.6 ) O ₃ film, the amount of polarization was 7.0 μC / cm ² . On the other hand, an X = 0.05 Ru-doped PLZT film, that is, (Pb _0.9 La _0.1 ) (Zr _0.4 Ti _0.55 Ru _0.05 ) O _{3 is applied to} the second ferroelectric film 262. When the film was used, the polarization amount was 16.3 μC / cm ² .

第１の強誘電体膜２６１をＲｕドープされていないＰＬＺＴ膜により形成し、第２の強誘電体膜２６２をＲｕドープＰＬＺＴ膜により形成することにより、より一層分極量が増加することが確認された。このように作製されたこれらの強誘電体メモリのリーク電流は、いずれも１０^−１０Ａ程度であり、顕著な違いは見られなかった。 It is confirmed that the amount of polarization is further increased by forming the first ferroelectric film 261 with an undoped RuZT film and forming the second ferroelectric film 262 with an Ru-doped PLZT film. It was. The leakage currents of these ferroelectric memories manufactured in this way were all about 10 ⁻¹⁰ A, and no significant difference was observed.

尚、本実施の形態においては、下部電極５０上にＲｕドープＰＺＴ膜等が形成されているものであるため、下部電極５０上のＰＺＴ結晶の配位方向のばらつきについて、第１及び第２の実施の形態と比較を行った。この結果、本実施の形態における（１１１）回折ピークにおけるロッキングカーブの半値幅は、３．８°であったのに対し、第１の実施の形態及び第２の実施の形態における（１１１）回折ピークにおけるロッキングカーブの半値幅は、４．５°であった。ＰＺＴ結晶の配位方向のばらつきの減少は、分極量のばらつきが減少することを意味している。つまり、強誘電体キャパシタのサイズが小さくなり、１つのキャパシタあたりの結晶粒の数が少なくなったときに、分極量がキャパシタ毎に一様になる効果が期待できる。よって、本実施の形態における記憶装置である強誘電体メモリは、より一層均一性を高め、歩留りを向上させることができる。   In the present embodiment, since a Ru-doped PZT film or the like is formed on the lower electrode 50, the first and second variations in the coordination direction of the PZT crystal on the lower electrode 50 will be described. Comparison was made with the embodiment. As a result, the full width at half maximum of the rocking curve at the (111) diffraction peak in the present embodiment was 3.8 °, whereas the (111) diffraction in the first embodiment and the second embodiment was performed. The full width at half maximum of the rocking curve at the peak was 4.5 °. A decrease in the variation in the coordination direction of the PZT crystal means that the variation in the polarization amount is decreased. That is, when the size of the ferroelectric capacitor is reduced and the number of crystal grains per capacitor is reduced, an effect of making the polarization amount uniform for each capacitor can be expected. Therefore, the ferroelectric memory which is the memory device in this embodiment can further increase the uniformity and improve the yield.

尚、上記以外の内容については、第２の実施の形態と同様である。   The contents other than the above are the same as those in the second embodiment.

〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態は、図１３及び図１４に示すように、強誘電体膜３６０は、第１の強誘電体膜３６１と第２の強誘電体膜３６２と第３の強誘電体膜３６３を有している。また、ＲｕドープＰＬＺＴ膜である第２の強誘電体膜３６２が下部電極５０と接して形成されており、ＲｕドープＰＬＺＴ膜である第３の強誘電体膜３６３が上部電極７０と接して形成されている。尚、図１４は、本実施の形態における強誘電体メモリにおけるスタック構造の強誘電体キャパシタの拡大図を示す。 [Fourth Embodiment]
Next, a fourth embodiment will be described. In the present embodiment, as shown in FIGS. 13 and 14, the ferroelectric film 360 includes a first ferroelectric film 361, a second ferroelectric film 362, and a third ferroelectric film 363. Have. A second ferroelectric film 362 that is a Ru-doped PLZT film is formed in contact with the lower electrode 50, and a third ferroelectric film 363 that is a Ru-doped PLZT film is formed in contact with the upper electrode 70. Has been. FIG. 14 is an enlarged view of a ferroelectric capacitor having a stack structure in the ferroelectric memory according to the present embodiment.

具体的には、本実施の形態においては、下部電極５０上に第２の強誘電体膜３６２、第１の強誘電体膜３６１、第３の強誘電体膜３６３が、この順で積層形成されており、第３の強誘電体膜３６３上に上部電極７０が形成されている。第１の強誘電体膜３６１は、Ｒｕがドープされていない約６０ｎｍのＰＺＴ膜であり、第２の強誘電体膜３６２及び第３の強誘電体膜３６３は、Ｒｕがドープされた約１０ｎｍのＰＺＴ膜である。尚、第１の強誘電体膜３６１、第２の強誘電体膜３６２及び第３の強誘電体膜３６３は、第２の実施の形態と同様の成膜方法及び成膜条件により形成することができる。また、本実施の形態における記憶装置である強誘電体メモリの製造方法は、強誘電体膜３６０を除き、第２の実施の形態と同様である。   Specifically, in the present embodiment, the second ferroelectric film 362, the first ferroelectric film 361, and the third ferroelectric film 363 are stacked in this order on the lower electrode 50. The upper electrode 70 is formed on the third ferroelectric film 363. The first ferroelectric film 361 is a PZT film of about 60 nm not doped with Ru, and the second ferroelectric film 362 and the third ferroelectric film 363 are about 10 nm doped with Ru. PZT film. The first ferroelectric film 361, the second ferroelectric film 362, and the third ferroelectric film 363 are formed by the same film forming method and film forming conditions as in the second embodiment. Can do. The manufacturing method of the ferroelectric memory which is the memory device in the present embodiment is the same as that of the second embodiment except for the ferroelectric film 360.

本実施の形態における記憶装置における強誘電体キャパシタとして、第２の強誘電体膜３６２及び第３の強誘電体膜３６３におけるＲｕの組成の異なる強誘電体キャパシタを作製し、１．０Ｖで電気的特性の測定を行なった。尚、測定のために作製された第２の強誘電体膜３６２及び第３の強誘電体膜３６３は、ＲｕドープＰＬＺＴ膜であり、第１の強誘電体膜３６１は、ＲｕドープされていないＰＬＺＴ膜である。   As the ferroelectric capacitors in the memory device according to the present embodiment, ferroelectric capacitors having different Ru compositions in the second ferroelectric film 362 and the third ferroelectric film 363 are manufactured, and are electrically charged at 1.0V. The measurement of the characteristic was performed. Note that the second ferroelectric film 362 and the third ferroelectric film 363 manufactured for measurement are Ru-doped PLZT films, and the first ferroelectric film 361 is not Ru-doped. It is a PLZT film.

第１の強誘電体膜、第２の強誘電体膜及び第３の強誘電体膜に相当する強誘電体膜をＲｕドープされていないＰＬＺＴ膜、即ち、（Ｐｂ_０．９Ｌａ_０．１）（Ｚｒ_０．４Ｔｉ_０．６）Ｏ_３膜により形成した場合では、分極量は７．０μＣ／ｃｍ^２であった。一方、第２の強誘電体膜３６２及び第３の強誘電体膜３６３にＸ＝０．０５のＲｕドープＰＬＺＴ膜、即ち、（Ｐｂ_０．９Ｌａ_０．１）（Ｚｒ_０．４Ｔｉ_０．５５Ｒｕ_０．０５）Ｏ_３膜を用いた場合では、分極量は１７．８μＣ／ｃｍ^２であった。 A ferroelectric film corresponding to the first ferroelectric film, the second ferroelectric film, and the third ferroelectric film is not Ru-doped PLZT film, that is, (Pb _0.9 La _0.1 ) (Zr _0.4 Ti _0.6 ) In the case of forming with an O ₃ film, the amount of polarization was 7.0 μC / cm ² . On the other hand, a Ru-doped PLZT film of X = 0.05, that is, (Pb _0.9 La _0.1 ) (Zr _0.4 Ti ₀ ) is added to the second ferroelectric film 362 and the third ferroelectric film 363. _In the case of using a _.55 Ru _0.05 ) O ₃ film, the amount of polarization was 17.8 μC / cm ² .

第１の強誘電体膜３６１をＲｕドープされていないＰＬＺＴ膜により形成し、第１の強誘電体膜３６１の両側に、第２の強誘電体膜３６２及び第３の強誘電体膜３６３をＲｕドープＰＬＺＴ膜により形成することにより、より一層分極量が増加することが確認された。このように作製されたこれらの強誘電体メモリのリーク電流は、いずれも１０^−１０Ａ程度であり、顕著な違いは見られなかった。 The first ferroelectric film 361 is formed of an undoped PLZT film, and the second ferroelectric film 362 and the third ferroelectric film 363 are formed on both sides of the first ferroelectric film 361. It was confirmed that the amount of polarization was further increased by forming the Ru-doped PLZT film. The leakage currents of these ferroelectric memories manufactured in this way were all about 10 ⁻¹⁰ A, and no significant difference was observed.

尚、本実施の形態においては、下部電極５０上にＲｕドープＰＺＴ膜等が形成されているものであるため、下部電極５０上のＰＺＴ結晶の配位方向のばらつきについて、第１及び第２の実施の形態と比較を行った。この結果、本実施の形態における（１１１）回折ピークにおけるロッキングカーブの半値幅は、３．８°であったのに対し、第１の実施の形態及び第２の実施の形態における（１１１）回折ピークにおけるロッキングカーブの半値幅は、４．５°であった。ＰＺＴ結晶の配位方向のばらつきの減少は、分極量のばらつきが減少することを意味している。つまり、強誘電体キャパシタのサイズが小さくなり、１つのキャパシタあたりの結晶粒の数が少なくなったときに、分極量がキャパシタ毎に一様になる効果が期待できる。よって、本実施の形態における記憶装置である強誘電体メモリは、より一層均一性を高め、歩留りを向上させることができる。   In the present embodiment, since a Ru-doped PZT film or the like is formed on the lower electrode 50, the first and second variations in the coordination direction of the PZT crystal on the lower electrode 50 will be described. Comparison was made with the embodiment. As a result, the full width at half maximum of the rocking curve at the (111) diffraction peak in the present embodiment was 3.8 °, whereas the (111) diffraction in the first embodiment and the second embodiment was performed. The full width at half maximum of the rocking curve at the peak was 4.5 °. A decrease in the variation in the coordination direction of the PZT crystal means that the variation in the polarization amount is decreased. That is, when the size of the ferroelectric capacitor is reduced and the number of crystal grains per capacitor is reduced, an effect of making the polarization amount uniform for each capacitor can be expected. Therefore, the ferroelectric memory which is the memory device in this embodiment can further increase the uniformity and improve the yield.

尚、上記以外の内容については、第２の実施の形態と同様である。   The contents other than the above are the same as those in the second embodiment.

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。   Although the embodiment has been described in detail above, it is not limited to the specific embodiment, and various modifications and changes can be made within the scope described in the claims.

上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
を有し、前記強誘電体膜は、第１の強誘電体膜と第２の強誘電体膜とを有しており、
前記第１の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、
前記第２の強誘電体膜は、ＰｂＺｒＴｉＯ_３を含む材料にＲｕがドープされているものにより形成されており、
前記第２の強誘電体膜において、前記Ｒｕは前記第２の強誘電体膜におけるＰｂ、Ｚｒ、Ｔｉのいずれかと置換しているものであることを特徴とする記憶装置。
（付記２）
前記第１の強誘電体膜は、チタン酸ジルコン酸鉛にＬａ、Ｃａ、Ｓｒのうちから選ばれる１または２以上の元素が含まれる材料により形成されており、
前記第２の強誘電体膜は、チタン酸ジルコン酸鉛にＬａ、Ｃａ、Ｓｒのうちから選ばれる１または２以上の元素が含まれる材料に、Ｒｕがドープされているものより形成されていることを特徴とする付記１に記載の記憶装置。
（付記３）
前記第２の強誘電体膜は、前記下部電極または前記上部電極と接していることを特徴とする付記１または２に記載の記憶装置。
（付記４）
前記強誘電体膜は、更に、第３の強誘電体膜を有するものであって、
前記第３の強誘電体膜はチタン酸ジルコン酸鉛を含む材料にＲｕがドープされているものにより形成されており、前記Ｒｕは前記第３の強誘電体膜におけるＰｂ、Ｚｒ、Ｔｉのいずれかと置換しているものであって、
前記第１の強誘電体膜の一方の面に前記第２の強誘電体膜が設けられており、前記第１の強誘電体膜の他方の面に前記第３の強誘電体膜が設けられていることを特徴とする付記１または２に記載の記憶装置。
（付記５）
前記第３の強誘電体膜は、チタン酸ジルコン酸鉛にＬａ、Ｃａ、Ｓｒのうちから選ばれる１または２以上の元素が含まれる材料に、Ｒｕがドープされているものであることを特徴とする付記４に記載の記憶装置。
（付記６）
前記第２の強誘電体膜は前記下部電極と接しており、前記第３の強誘電体膜は前記上部電極と接していることを特徴とする付記４または５に記載の記憶装置。
（付記７）
基板の上に形成された下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
を有し、前記強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にＲｕがドープされており、
前記Ｒｕは、前記強誘電体膜におけるＰｂ、Ｚｒ、Ｔｉのいずれかと置換しているものであって、
前記強誘電体膜をＰｂ（Ｚｒ_１−ＹＴｉ_Ｙ−ＸＲｕ_Ｘ）Ｏ_３とした場合、０＜Ｘ≦０．１であることを特徴とする記憶装置。
（付記８）
前記強誘電体膜は、チタン酸ジルコン酸鉛にＬａ、Ｃａ、Ｓｒのうちから選ばれる１または２以上の元素が含まれる材料に、Ｒｕがドープされているものであることを特徴とする付記７に記載の記憶装置。
（付記９）
前記基板上にはトランジスタが形成されており、
前記下部電極または前記上部電極は、前記トランジスタと接続されていることを特徴とする付記１から８のいずれかに記載の記憶装置。
（付記１０）
前記下部電極は、前記トランジスタの上方に形成されていることを特徴とする付記９に記載の記憶装置。
（付記１１）
基板の上に、下部電極を形成する工程と、
前記下部電極上に、強誘電体膜を形成する工程と、
前記強誘電体膜を形成した後、前記強誘電体膜を結晶化させる熱処理を行なう工程と、
前記熱処理の行なわれた前記強誘電体膜上に、上部電極を形成する工程と、
を有し、前記強誘電体膜は、第１の強誘電体膜と第２の強誘電体膜とが積層されたものであって、
前記第１の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、
前記第２の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にＲｕがドープされているものにより形成されているものであることを特徴とする記憶装置の製造方法。
（付記１２）
前記強誘電体膜を形成する工程は、
前記下部電極上に、前記第２の強誘電体膜を形成する工程と、
前記第２の強誘電体膜上に、前記第１の強誘電体膜を形成する工程と、
前記第１の強誘電体膜上に、第３の強誘電体膜を形成する工程と、
を有するものであって、
前記上部電極は、前記第３の強誘電体膜上に形成されるものであって、
前記第３の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にＲｕがドープされているものにより形成されているものであることを特徴とする付記１１に記載の記憶装置の製造方法。
（付記１３）
前記基板にトランジスタを形成する工程と、
前記トランジスタの上に層間絶縁膜を形成し、前記層間絶縁膜に開口部を形成し、前記開口部にＷ膜を形成することにより、前記トランジスタに接続されるＷプラグを形成する工程と、
を有し、前記下部電極を形成する工程は、前記Ｗプラグの上部に、前記下部電極を形成するものであることを特徴とする付記１１または１２に記載の記憶装置の製造方法。 In addition to the above description, the following additional notes are disclosed.
(Appendix 1)
A lower electrode formed on the substrate;
A ferroelectric film formed on the lower electrode;
An upper electrode formed on the ferroelectric film;
The ferroelectric film has a first ferroelectric film and a second ferroelectric film,
The first ferroelectric film is made of a material containing lead zirconate titanate,
The second ferroelectric film is formed of a material containing PbZrTiO ₃ doped with Ru.
In the second ferroelectric film, the Ru is replaced with any of Pb, Zr, and Ti in the second ferroelectric film.
(Appendix 2)
The first ferroelectric film is formed of a material containing one or more elements selected from La, Ca, and Sr in lead zirconate titanate,
The second ferroelectric film is formed of a material in which Ru is doped in a material containing one or more elements selected from La, Ca, and Sr in lead zirconate titanate. The storage device according to attachment 1, wherein
(Appendix 3)
The storage device according to appendix 1 or 2, wherein the second ferroelectric film is in contact with the lower electrode or the upper electrode.
(Appendix 4)
The ferroelectric film further includes a third ferroelectric film,
The third ferroelectric film is formed of a material containing lead zirconate titanate doped with Ru, and Ru is any of Pb, Zr, and Ti in the third ferroelectric film. Which replaces
The second ferroelectric film is provided on one surface of the first ferroelectric film, and the third ferroelectric film is provided on the other surface of the first ferroelectric film. The storage device according to appendix 1 or 2, wherein:
(Appendix 5)
The third ferroelectric film is characterized in that Ru is doped in a material containing one or more elements selected from La, Ca, and Sr in lead zirconate titanate. The storage device according to appendix 4.
(Appendix 6)
6. The memory device according to appendix 4 or 5, wherein the second ferroelectric film is in contact with the lower electrode, and the third ferroelectric film is in contact with the upper electrode.
(Appendix 7)
A lower electrode formed on the substrate;
A ferroelectric film formed on the lower electrode;
An upper electrode formed on the ferroelectric film;
And the ferroelectric film is doped with Ru in a material containing lead zirconate titanate,
The Ru is substituted with any of Pb, Zr, and Ti in the ferroelectric film,
If the ferroelectric film was set to _{Pb (Zr 1-Y Ti Y} -X Ru X) O 3, 0 < a storage device, characterized in that the X ≦ 0.1.
(Appendix 8)
The ferroelectric film is a material in which Ru is doped in a material containing one or more elements selected from La, Ca, and Sr in lead zirconate titanate. 8. The storage device according to 7.
(Appendix 9)
A transistor is formed on the substrate,
9. The memory device according to any one of appendices 1 to 8, wherein the lower electrode or the upper electrode is connected to the transistor.
(Appendix 10)
The storage device according to appendix 9, wherein the lower electrode is formed above the transistor.
(Appendix 11)
Forming a lower electrode on the substrate;
Forming a ferroelectric film on the lower electrode;
Performing a heat treatment for crystallizing the ferroelectric film after forming the ferroelectric film;
Forming an upper electrode on the ferroelectric film subjected to the heat treatment;
The ferroelectric film is a laminate of a first ferroelectric film and a second ferroelectric film,
The first ferroelectric film is made of a material containing lead zirconate titanate,
The method of manufacturing a memory device, wherein the second ferroelectric film is formed of a material containing lead zirconate titanate doped with Ru.
(Appendix 12)
The step of forming the ferroelectric film includes
Forming the second ferroelectric film on the lower electrode;
Forming the first ferroelectric film on the second ferroelectric film;
Forming a third ferroelectric film on the first ferroelectric film;
Having
The upper electrode is formed on the third ferroelectric film,
12. The method of manufacturing a memory device according to appendix 11, wherein the third ferroelectric film is formed of a material containing lead zirconate titanate doped with Ru.
(Appendix 13)
Forming a transistor on the substrate;
Forming a W plug connected to the transistor by forming an interlayer insulating film on the transistor, forming an opening in the interlayer insulating film, and forming a W film in the opening;
The method for manufacturing a memory device according to appendix 11 or 12, wherein the step of forming the lower electrode includes forming the lower electrode above the W plug.

１０ 半導体基板
１１ 素子分離領域
１２ ウェル
１３ ゲート絶縁膜
１４ ゲート電極
１５ シリサイド層
１６ 低濃度拡散層
１７ サイドウォール
１８ 高濃度拡散層
２０ ＭＯＳトランジスタ
２１ シリコン酸窒化膜
２２ シリコン酸化膜
３０ Ｗプラグ
３１ グルー膜
４０ 密着層
５０ 下部電極
６０ 強誘電体膜
７０ 上部電極
８０ 保護膜
９０ 層間絶縁膜
１００ Ｗプラグ
１１０ メタル配線
１１１ 下層グルー膜
１１２ 配線材料膜
１１３ 上層グルー膜
１６０ 強誘電体膜
１６１ 第１の強誘電体膜
１６２ 第２の強誘電体膜
２６０ 強誘電体膜
２６１ 第１の強誘電体膜
２６２ 第２の強誘電体膜
３６０ 強誘電体膜
３６１ 第１の強誘電体膜
３６２ 第２の強誘電体膜
３６３ 第３の強誘電体膜 DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 11 Element isolation region 12 Well 13 Gate insulating film 14 Gate electrode 15 Silicide layer 16 Low concentration diffusion layer 17 Side wall 18 High concentration diffusion layer 20 MOS transistor 21 Silicon oxynitride film 22 Silicon oxide film 30 W plug 31 Glue film 40 Adhesive layer 50 Lower electrode 60 Ferroelectric film 70 Upper electrode 80 Protective film 90 Interlayer insulating film 100 W plug 110 Metal wiring 111 Lower glue film 112 Wiring material film 113 Upper glue film 160 Ferroelectric film 161 First ferroelectric Body film 162 Second ferroelectric film 260 Ferroelectric film 261 First ferroelectric film 262 Second ferroelectric film 360 Ferroelectric film 361 First ferroelectric film 362 Second ferroelectric Body film 363 Third ferroelectric film

Claims (6)

基板の上に形成された下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
を有し、前記強誘電体膜は、第１の強誘電体膜と第２の強誘電体膜とを有しており、
前記第１の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、
前記第２の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にＲｕがドープされているものにより形成されており、
前記第２の強誘電体膜において、前記Ｒｕは前記第２の強誘電体膜におけるＰｂ、Ｚｒ、Ｔｉのいずれかと置換しているものであることを特徴とする記憶装置。 A lower electrode formed on the substrate;
A ferroelectric film formed on the lower electrode;
An upper electrode formed on the ferroelectric film;
The ferroelectric film has a first ferroelectric film and a second ferroelectric film,
The first ferroelectric film is made of a material containing lead zirconate titanate,
The second ferroelectric film is formed of a material containing lead zirconate titanate doped with Ru.
In the second ferroelectric film, the Ru is replaced with any of Pb, Zr, and Ti in the second ferroelectric film. 前記第２の強誘電体膜は前記下部電極または前記上部電極と接していることを特徴とする請求項１に記載の記憶装置。   The memory device according to claim 1, wherein the second ferroelectric film is in contact with the lower electrode or the upper electrode. 前記強誘電体膜は、更に、第３の強誘電体膜を有するものであって、
前記第３の強誘電体膜はチタン酸ジルコン酸鉛を含む材料にＲｕがドープされているものにより形成されており、前記Ｒｕは前記第３の強誘電体膜におけるＰｂ、Ｚｒ、Ｔｉのいずれかと置換しているものであって、
前記第１の強誘電体膜の一方の面に前記第２の強誘電体膜が設けられており、前記第１の強誘電体膜の他方の面に前記第３の強誘電体膜が設けられていることを特徴とする請求項１に記載の記憶装置。 The ferroelectric film further includes a third ferroelectric film,
The third ferroelectric film is formed of a material containing lead zirconate titanate doped with Ru, and Ru is any of Pb, Zr, and Ti in the third ferroelectric film. Which replaces
The second ferroelectric film is provided on one surface of the first ferroelectric film, and the third ferroelectric film is provided on the other surface of the first ferroelectric film. The storage device according to claim 1, wherein the storage device is provided. 前記第２の強誘電体膜は前記下部電極と接しており、前記第３の強誘電体膜は前記上部電極と接していることを特徴とする請求項３に記載の記憶装置。   4. The memory device according to claim 3, wherein the second ferroelectric film is in contact with the lower electrode, and the third ferroelectric film is in contact with the upper electrode. 基板の上に形成された下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
を有し、前記強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にＲｕがドープされており、
前記Ｒｕは、前記強誘電体膜におけるＰｂ、Ｚｒ、Ｔｉのいずれかと置換しているものであって、
前記強誘電体膜をＰｂ（Ｚｒ_１−ＹＴｉ_Ｙ−ＸＲｕ_Ｘ）Ｏ_３とした場合、０＜Ｘ≦０．１であることを特徴とする記憶装置。 A lower electrode formed on the substrate;
A ferroelectric film formed on the lower electrode;
An upper electrode formed on the ferroelectric film;
And the ferroelectric film is doped with Ru in a material containing lead zirconate titanate,
The Ru is substituted with any of Pb, Zr, and Ti in the ferroelectric film,
If the ferroelectric film was set to _{Pb (Zr 1-Y Ti Y} -X Ru X) O 3, 0 < a storage device, characterized in that the X ≦ 0.1. 基板の上に、下部電極を形成する工程と、
前記下部電極上に、強誘電体膜を形成する工程と、
前記強誘電体膜を形成した後、前記強誘電体膜を結晶化させる熱処理を行なう工程と、
前記熱処理の行なわれた前記強誘電体膜上に、上部電極を形成する工程と、
を有し、前記強誘電体膜は、第１の強誘電体膜と第２の強誘電体膜とが積層されたものであって、
前記第１の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、
前記第２の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にＲｕがドープされているものにより形成されているものであることを特徴とする記憶装置の製造方法。 Forming a lower electrode on the substrate;
Forming a ferroelectric film on the lower electrode;
Performing a heat treatment for crystallizing the ferroelectric film after forming the ferroelectric film;
Forming an upper electrode on the ferroelectric film subjected to the heat treatment;
The ferroelectric film is a laminate of a first ferroelectric film and a second ferroelectric film,
The first ferroelectric film is made of a material containing lead zirconate titanate,
The method of manufacturing a memory device, wherein the second ferroelectric film is formed of a material containing lead zirconate titanate doped with Ru.

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