JP2008192914A - Semiconductor device and its manufacturing method - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device improved in the fatigue behavior of a ferroelectric capacitor, and also to provide its manufacturing method. <P>SOLUTION: In the formation of a PZT film 24a, an organometallic phase growth (MOCVD) method is adopted. The thickness of the film is set at about 5 nm. In the formation of a PZT film 24b, the MOCVD method is also adopted. The thickness of the film is set at about 95 nm. Note that the amount of supply of material gas is adjusted so that the content of Ti is set to be small and the content of Zr is set to be large in the composition of the PZT film 24b in comparison of the composition of the PZT film 24a with the composition of the PZT film 24b. In the formation of a PZT film 24c, for example, a chemical solution deposition (CSD) method is adopted. The thickness of the film is set at about 20 nm. The amount of supply of the material gas is adjusted so that the content of Pb in the PZT film 24c is set to be closer to a stoichiometric composition than the PZT films 24a and 24b. For example, it is set to be nearly equal to the total of the content of Zr and the content of Ti. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device suitable for a ferroelectric memory and a manufacturing method thereof.

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。   In recent years, with the progress of digital technology, there is an increasing tendency to process or store a large amount of data at high speed. For this reason, high integration and high performance of semiconductor devices used in electronic devices are required.

そこで、半導体記憶装置に関しては、キャパシタの容量絶縁膜として、強誘電体膜を用いたものが実用化されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）とよばれる。   Therefore, semiconductor memory devices using a ferroelectric film as a capacitor insulating film for capacitors have been put into practical use. Such a semiconductor memory device is called a ferroelectric memory (FeRAM).

強誘電体膜としては、ＰＺＴ系材料の膜及びＢｉ層状構造化合物の膜等が用いられている。強誘電体膜は、下部電極膜上に、ゾルゲル法又はスパッタ法等によってアモルファス状態又は微結晶の状態で形成された後、熱処理によって結晶化されている。また、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により下部電極上に、結晶化した状態で形成されることもある。   As the ferroelectric film, a film of a PZT material, a film of a Bi layer structure compound, or the like is used. The ferroelectric film is formed on the lower electrode film in an amorphous state or a microcrystalline state by a sol-gel method or a sputtering method, and then crystallized by heat treatment. Further, it may be formed in a crystallized state on the lower electrode by MOCVD (Metal Organic Chemical Vapor Deposition).

また、上部電極としては、Ｉｒ又は酸化Ｉｒからなる膜等が用いられている。これらの膜は、例えばスパッタ法等によって強誘電体膜上に形成されている。   As the upper electrode, a film made of Ir or Ir oxide is used. These films are formed on the ferroelectric film by, for example, sputtering.

強誘電体キャパシタの性能を評価する１つの指標として疲労特性が挙げられる。疲労特性は、何回の分極の反転まで情報を正確に記憶できるかを示しており、近年では１０¹²回程度が必要とされている。将来的には、１０¹⁵回程度が要求されると考えられる。そこで、疲労特性を向上させるための技術についての種々の検討が行われている。例えば、特許文献１及び２には、Ｐｂが導入されたＳｒＲｕＯ₃膜（ＳＲＯ膜）を強誘電体膜上に、上部電極の一部として形成する方法が記載されている。 One index for evaluating the performance of a ferroelectric capacitor is fatigue characteristics. The fatigue characteristics indicate how many times the polarization can be reversed and information can be accurately stored. In recent years, about 10 ¹² times are required. In the future, about 10 ¹⁵ times will be required. Thus, various studies have been conducted on techniques for improving fatigue characteristics. For example, Patent Documents 1 and 2 describe a method of forming a Pr-introduced SrRuO ₃ film (SRO film) on a ferroelectric film as a part of the upper electrode.

更に、近年では、強誘電体キャパシタに対しても動作電圧の低下の要求があり、それまでの３．０Ｖから１．８Ｖへと移行しつつある。この要求に応えるためには、強誘電体膜を薄くする必要があるが、強誘電体膜を薄くすると、疲労特性が低下しやすい。   Furthermore, in recent years, there has been a demand for a decrease in operating voltage for ferroelectric capacitors, and the transition from 3.0V to 1.8V has been made. In order to meet this requirement, it is necessary to make the ferroelectric film thin. However, if the ferroelectric film is made thin, the fatigue characteristics are likely to deteriorate.

しかしながら、現状では、高い疲労特性を得ながら動作電圧を１．８Ｖにすることが可能な強誘電体キャパシタは得られていない。   However, at present, a ferroelectric capacitor capable of setting the operating voltage to 1.8 V while obtaining high fatigue characteristics has not been obtained.

特開２００３−１７４１４６号公報JP 2003-174146 A 米国特許第6,890,769号明細書US Patent 6,890,769 J.S. Cross, M. Tomotani, Y. Kotaka, Jpn. J. Appl. Phys. 41, L346 (2001)J.S. Cross, M. Tomotani, Y. Kotaka, Jpn. J. Appl. Phys. 41, L346 (2001) I. Stolichnov, et al, J. Appl. Phys. 87[4] 1925 (2000)I. Stolichnov, et al, J. Appl. Phys. 87 [4] 1925 (2000) S. Aggarwal, et al, Appl. Phys. Lett., 75, 716 (1999)S. Aggarwal, et al, Appl. Phys. Lett., 75, 716 (1999) B. Nagaraj, et al, J. Appl. Phys., 90 375 (2001)B. Nagaraj, et al, J. Appl. Phys., 90 375 (2001) 三星 東芝 VLSI 2005、2006 SymposiumSamsung Toshiba VLSI 2005, 2006 Symposium

本発明は、強誘電体キャパシタの疲労特性を向上させることができる半導体装置及びその製造方法を提供することを目的とする。   An object of this invention is to provide the semiconductor device which can improve the fatigue characteristic of a ferroelectric capacitor, and its manufacturing method.

本願発明者は、前記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。   As a result of intensive studies to solve the above problems, the present inventor has come up with various aspects of the invention shown below.

本発明に係る半導体装置には、基板の上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、が設けられている。そして、前記強誘電体膜には、第１のＰＺＴ系膜と、前記第１のＰＺＴ系膜上に形成され、前記第１のＰＺＴ系膜よりも、Ｔｉ含有量が少なくＺｒ含有量が多い第２のＰＺＴ系膜と、が設けられている。   A semiconductor device according to the present invention includes a lower electrode formed above a substrate, a ferroelectric film formed on the lower electrode, and an upper electrode formed on the ferroelectric film. It has been. The ferroelectric film is formed on the first PZT-based film and the first PZT-based film, and has a smaller Ti content and a higher Zr content than the first PZT-based film. And a second PZT-based film.

本発明に係る半導体装置の製造方法では、基板の上方に下部電極を形成し、その後、前記下部電極上に強誘電体膜を形成する。次に、前記強誘電体膜上に上部電極を形成する。前記強誘電体膜を形成する際には、第１のＰＺＴ系膜を形成し、その後、前記第１のＰＺＴ系膜上に、前記第１のＰＺＴ系膜よりも、Ｔｉ含有量が少なくＺｒ含有量が多い第２のＰＺＴ系膜を形成する。   In the method for manufacturing a semiconductor device according to the present invention, a lower electrode is formed above a substrate, and then a ferroelectric film is formed on the lower electrode. Next, an upper electrode is formed on the ferroelectric film. When forming the ferroelectric film, a first PZT-based film is formed, and then, on the first PZT-based film, the Ti content is lower than that of the first PZT-based film. A second PZT-based film having a high content is formed.

本発明によれば、２種類のＰＺＴ系膜が設けられ、これらの組成が適切に規定されているため、良好な疲労特性を得ることができる。この結果、強誘電体メモリ等の微細化に好適である。   According to the present invention, two types of PZT-based films are provided, and these compositions are appropriately defined, so that good fatigue characteristics can be obtained. As a result, it is suitable for miniaturization of a ferroelectric memory or the like.

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。   Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings. However, here, for convenience, the cross-sectional structure of each memory cell of the ferroelectric memory will be described together with its manufacturing method.

（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１Ａ乃至図１Ｐは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。 (First embodiment)
First, a first embodiment of the present invention will be described. 1A to 1P are cross-sectional views showing a method of manufacturing a ferroelectric memory (semiconductor device) according to the first embodiment of the present invention in the order of steps.

第１の実施形態では、先ず、図１Ａに示すように、ｎ型又はｐ型のシリコン基板１の表面に、トランジスタの活性領域を画定するＳＴＩ（Shallow Trench Isolation）用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより、素子分離絶縁膜２を形成する。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離絶縁膜を形成してもよい。   In the first embodiment, first, as shown in FIG. 1A, a trench for STI (Shallow Trench Isolation) that defines an active region of a transistor is formed on the surface of an n-type or p-type silicon substrate 1. An element isolation insulating film 2 is formed by embedding an insulating film such as silicon oxide therein. Note that an element isolation insulating film may be formed by a LOCOS (Local Oxidation of Silicon) method.

次いで、活性領域にｐ型不純物を導入することにより、ｐウェル３を形成する。次に、活性領域の表面を熱酸化することにより、ゲート絶縁膜４を形成する。続いて、シリコン基板１の上側全面に、非晶質又は多結晶のシリコン膜を形成し、これをフォトリソグラフィ技術によりパターニングすることにより、ゲート電極５を形成する。このとき、ｐウェル３上に、２つのゲート電極５を互いに平行に配置する。これらのゲート電極５は、メモリのワード線の一部として機能する。   Next, a p-type impurity is introduced into the active region to form a p-well 3. Next, the gate insulating film 4 is formed by thermally oxidizing the surface of the active region. Subsequently, an amorphous or polycrystalline silicon film is formed on the entire upper surface of the silicon substrate 1 and patterned by a photolithography technique to form the gate electrode 5. At this time, two gate electrodes 5 are arranged in parallel with each other on the p-well 3. These gate electrodes 5 function as part of the word lines of the memory.

次いで、ゲート電極５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、エクステンション層６をゲート電極５の両脇に形成する。その後、シリコン基板１の上側全面に絶縁膜を形成し、これをエッチバックすることにより、ゲート電極５の横に絶縁性のサイドウォール８を形成する。絶縁膜としては、例えばシリコン酸化膜をＣＶＤ法により形成する。   Next, the extension layer 6 is formed on both sides of the gate electrode 5 by introducing n-type impurities (ion implantation) using the gate electrode 5 as a mask. Thereafter, an insulating film is formed on the entire upper surface of the silicon substrate 1 and etched back to form insulating sidewalls 8 beside the gate electrode 5. As the insulating film, for example, a silicon oxide film is formed by a CVD method.

続いて、サイドウォール８及びゲート電極５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、不純物拡散層７をゲート電極５の両脇に形成する。２組のエクステンション層６及び不純物拡散層７から、ＭＯＳトランジスタのソース及びドレインが構成される。   Subsequently, impurity diffusion layers 7 are formed on both sides of the gate electrode 5 by introducing n-type impurities (ion implantation) using the sidewall 8 and the gate electrode 5 as a mask. The two sets of extension layer 6 and impurity diffusion layer 7 constitute the source and drain of the MOS transistor.

次に、シリコン基板１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成し、この高融点金属層を加熱してシリコンと反応させる。この結果、ゲート電極５上に高融点金属のシリサイド層９が形成され、不純物拡散層７上に高融点金属のシリサイド層１０が形成される。そして、素子分離絶縁膜２上等にある未反応の高融点金属層をウェットエッチングにより除去する。   Next, a refractory metal layer such as a cobalt layer is formed on the entire upper surface of the silicon substrate 1 by sputtering, and the refractory metal layer is heated to react with silicon. As a result, a refractory metal silicide layer 9 is formed on the gate electrode 5, and a refractory metal silicide layer 10 is formed on the impurity diffusion layer 7. Then, the unreacted refractory metal layer on the element isolation insulating film 2 and the like is removed by wet etching.

次に、例えば、プラズマＣＶＤ法により厚さが約２００ｎｍのシリコン酸窒化膜１１をシリコン基板１の上側全面に形成する。次いで、シリコン酸窒化膜１１上に、例えば、原料ガスとしてＴＥＯＳガスを用いたプラズマＣＶＤ法により、厚さが約１０００ｎｍのシリコン酸化膜１２を形成する。その後、シリコン酸化膜１２の上面をＣＭＰ（Chemical Mechanical Polishing）法により研磨して平坦化する。この平坦化では、シリコン酸化膜１２の厚さを、シリコン基板１の上面上から約７００ｎｍとする。   Next, for example, a silicon oxynitride film 11 having a thickness of about 200 nm is formed on the entire upper surface of the silicon substrate 1 by plasma CVD. Next, a silicon oxide film 12 having a thickness of about 1000 nm is formed on the silicon oxynitride film 11 by, for example, a plasma CVD method using TEOS gas as a source gas. Thereafter, the upper surface of the silicon oxide film 12 is polished and planarized by a CMP (Chemical Mechanical Polishing) method. In this planarization, the thickness of the silicon oxide film 12 is set to about 700 nm from the upper surface of the silicon substrate 1.

次に、フォトリソグラフィ技術によりシリコン酸化膜１２及びシリコン酸窒化膜１１をパターニングすることにより、シリサイド層１０を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）１３を形成する。その後、コンタクトホール内及びシリコン酸化膜１２上にタングステン膜（Ｗ膜）１４を形成する。Ｗ膜１４の厚さは、シリコン酸化膜１２の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜１３及びＷ膜１４を残す。これらからコンタクトプラグが構成される。このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜１２上のグルー膜１３及びＷ膜１４を完全に除去する。   Next, a contact hole exposing the silicide layer 10 is formed by patterning the silicon oxide film 12 and the silicon oxynitride film 11 by photolithography. The diameter of the contact hole is, for example, 0.25 μm. Next, a glue film (adhesion film) 13 is formed by sequentially forming a Ti film having a thickness of about 30 nm and a TiN film having a thickness of about 20 nm on the bottom and sides of the contact hole. Thereafter, a tungsten film (W film) 14 is formed in the contact hole and on the silicon oxide film 12. The thickness of the W film 14 is about 300 nm from the upper surface of the silicon oxide film 12. Subsequently, by performing CMP, the glue film 13 and the W film 14 are left only in the contact holes. From these, a contact plug is formed. In this CMP, by performing over polishing, the glue film 13 and the W film 14 on the silicon oxide film 12 are completely removed.

次に、例えば、プラズマＣＶＤ法により厚さが約１３０ｎｍのシリコン酸窒化膜１５を酸化防止膜としてシリコン酸化膜１２及びコンタクトプラグ上に形成する。更に、シリコン酸窒化膜１５上に、例えば、原料ガスとしてＴＥＯＳガスを用いたたプラズマＣＶＤ法により、厚さが約３００ｎｍのシリコン酸化膜１６を形成する。なお、酸化防止膜として、シリコン酸窒化膜１５の代わりに、シリコン窒化膜又はアルミニウム酸化膜を形成してもよい。   Next, for example, a silicon oxynitride film 15 having a thickness of about 130 nm is formed as an antioxidant film on the silicon oxide film 12 and the contact plug by plasma CVD. Further, a silicon oxide film 16 having a thickness of about 300 nm is formed on the silicon oxynitride film 15 by, for example, a plasma CVD method using TEOS gas as a source gas. A silicon nitride film or an aluminum oxide film may be formed as an antioxidant film instead of the silicon oxynitride film 15.

次いで、図１Ｂに示すように、フォトリソグラフィ技術によりシリコン酸化膜１６及びシリコン酸窒化膜１５をパターニングすることにより、シリサイド層１０を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）１７を形成する。その後、コンタクトホール内及びシリコン酸化膜１６上にタングステン膜（Ｗ膜）１８を形成する。Ｗ膜１８の厚さは、シリコン酸化膜１６の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜１７及びＷ膜１８を残す。これらからコンタクトプラグが構成される。なお、このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜１６上のグルー膜１７及びＷ膜１８を完全に除去する。   Next, as shown in FIG. 1B, a contact hole exposing the silicide layer 10 is formed by patterning the silicon oxide film 16 and the silicon oxynitride film 15 by photolithography. The diameter of the contact hole is, for example, 0.25 μm. Next, a glue film 17 is formed by sequentially forming a Ti film having a thickness of about 30 nm and a TiN film having a thickness of about 20 nm on the bottom and sides of the contact hole. Thereafter, a tungsten film (W film) 18 is formed in the contact hole and on the silicon oxide film 16. The thickness of the W film 18 is about 300 nm from the upper surface of the silicon oxide film 16. Subsequently, by performing CMP, the glue film 17 and the W film 18 are left only in the contact holes. From these, a contact plug is formed. In this CMP, the glue film 17 and the W film 18 on the silicon oxide film 16 are completely removed by overpolishing.

次に、シリコン酸化膜１６の表面に対してＮＨ₃プラズマ処理を行うことにより、シリコン酸化膜１６の表面の酸素原子にＮＨ基を結合させる。このプラズマ処理では、例えば、シリコン基板１から約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、シリコン基板１の設定温度を４００℃とし、チャンバ内圧力を２６６Ｐａ（２Ｔｏｒｒ）とした状態で、チャンバ内にアンモニアガスを３５０ｓｃｃｍの流量で供給する。また、シリコン基板１側に１３．５６ＭＨｚの高周波を１００Ｗのパワで供給すると共に、対向電極に３５０ｋＨｚの高周波を５５Ｗのパワで供給し、これらを６０秒間継続する。 Next, NH ₃ plasma treatment is performed on the surface of the silicon oxide film 16 to bond NH groups to oxygen atoms on the surface of the silicon oxide film 16. In this plasma processing, for example, a parallel plate type plasma processing apparatus in which a counter electrode is provided at a position separated from the silicon substrate 1 by about 9 mm (350 mils) is used. Then, ammonia gas is supplied into the chamber at a flow rate of 350 sccm while the set temperature of the silicon substrate 1 is 400 ° C. and the pressure in the chamber is 266 Pa (2 Torr). Further, a high frequency of 13.56 MHz is supplied to the silicon substrate 1 side with 100 W power, and a high frequency of 350 kHz is supplied to the counter electrode with 55 W power, and these are continued for 60 seconds.

次いで、シリコン酸化膜１６及びコンタクトプラグ上に厚さが約２０ｎｍのＴｉ膜を形成する。このＴｉ膜の形成では、例えば、シリコン基板１から約６０ｍｍ離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、シリコン基板１の設定温度を２０℃とし、チャンバ内圧力を０．１５Ｐａとし、チャンバ内の雰囲気をＡｒ雰囲気とした状態で、２．６ｋＷのスパッタＤＣパワを５秒間供給する。本実施形態では、Ｔｉ膜の形成前に、シリコン酸化膜１６の表面にＮＨ₃プラズマ処理を行っているので、その上に堆積したＴｉ原子は酸素原子に捕獲されることなく、シリコン酸化膜１６の表面を自在に移動することができる。この結果、Ｔｉ膜は自己組織化され、その表面が（００２）面に強く配向したものとなる。その後、窒素雰囲気中で６５０℃、６０秒間のＲＴＡ（Rapid Thermal Annealing）を行うことにより、図１Ｃに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜２１とする。 Next, a Ti film having a thickness of about 20 nm is formed on the silicon oxide film 16 and the contact plug. In the formation of the Ti film, for example, a sputtering apparatus in which a target is provided at a position separated from the silicon substrate 1 by about 60 mm is used. Then, 2.6 kW of sputtered DC power is supplied for 5 seconds in a state where the set temperature of the silicon substrate 1 is 20 ° C., the pressure in the chamber is 0.15 Pa, and the atmosphere in the chamber is an Ar atmosphere. In the present embodiment, since the surface of the silicon oxide film 16 is subjected to NH ₃ plasma treatment before the Ti film is formed, Ti atoms deposited thereon are not captured by oxygen atoms, and the silicon oxide film 16 The surface of the can be moved freely. As a result, the Ti film is self-organized and its surface is strongly oriented in the (002) plane. Thereafter, by performing RTA (Rapid Thermal Annealing) at 650 ° C. for 60 seconds in a nitrogen atmosphere, the Ti film is changed to a TiN film 21 whose surface is strongly oriented to the (111) plane as shown in FIG. 1C. .

続いて、ＴｉＮ膜２１上に、例えば反応性スパッタ法により厚さが約１００ｎｍのＴｉＡｌＮ膜２２を酸素拡散バリア膜として形成する。このとき、例えば、Ｔｉ及びＡｌを合金化したターゲットを使用する。また、シリコン基板１の設定温度を４００℃とし、チャンバ内圧力を２５３．３Ｐａとし、チャンバ内に、Ａｒを４０ｓｃｃｍの流量で供給すると共に、Ｎ₂を１０ｓｃｃｍの流量で供給する。また、スパッタパワは、例えば１．０ｋＷとする。 Subsequently, a TiAlN film 22 having a thickness of about 100 nm is formed as an oxygen diffusion barrier film on the TiN film 21 by, for example, reactive sputtering. At this time, for example, a target obtained by alloying Ti and Al is used. The set temperature of the silicon substrate 1 is 400 ° C., the pressure in the chamber is 253.3 Pa, Ar is supplied at a flow rate of 40 sccm, and N ₂ is supplied at a flow rate of 10 sccm. The sputter power is, for example, 1.0 kW.

次に、ＴｉＡｌＮ２２上に、例えばスパッタ法により厚さが約１００ｎｍのＩｒ膜２３を貴金属膜として形成する。このとき、シリコン基板１の設定温度を５００℃とし、チャンバ内圧力を０．１１Ｐａとし、チャンバ内雰囲気をＡｒ雰囲気とする。また、スパッタパワは、例えば０．５ｋＷとする。なお、Ｉｒ膜２３の代わりに、白金族に属する金属の膜又はその導電性酸化膜を形成してもよい。即ち、Ｐｔ酸化膜、Ｉｒ酸化膜等を形成してもよい。また、ＳＲＯ膜（ＳｒＲｕＯ₃膜）又はＬＳＣＯ膜（ＬａＳｒＣｏＯ₃膜）等を形成してもよい。更に、これらの積層膜を用いてもよい。 Next, an Ir film 23 having a thickness of about 100 nm is formed as a noble metal film on the TiAlN 22 by sputtering, for example. At this time, the set temperature of the silicon substrate 1 is 500 ° C., the pressure in the chamber is 0.11 Pa, and the atmosphere in the chamber is an Ar atmosphere. The sputter power is 0.5 kW, for example. Instead of the Ir film 23, a metal film belonging to the platinum group or a conductive oxide film thereof may be formed. That is, a Pt oxide film, an Ir oxide film, or the like may be formed. Further, an SRO film (SrRuO ₃ film) or an LSCO film (LaSrCoO ₃ film) may be formed. Furthermore, these laminated films may be used.

次いで、Ａｒ雰囲気中で６５０℃以上、６０秒間のＲＴＡを行う。この結果、Ｉｒ膜２３、ＴｉＡｌＮ膜２２及びＴｉＮ膜２１間の密着性が向上すると共に、Ｐｔ膜２３の結晶性が向上する。   Next, RTA is performed in an Ar atmosphere at 650 ° C. or more for 60 seconds. As a result, the adhesion between the Ir film 23, the TiAlN film 22 and the TiN film 21 is improved, and the crystallinity of the Pt film 23 is improved.

次に、図１Ｄに示すように、ＰＺＴ膜２４ａ、２４ｂ及び２４ｃをＩｒ膜２３上に順次形成する。なお、ＰＺＴ膜２４ａ〜２４ｃの総厚は、例えば１２０ｎｍ以下とする。   Next, as shown in FIG. 1D, PZT films 24 a, 24 b and 24 c are sequentially formed on the Ir film 23. Note that the total thickness of the PZT films 24a to 24c is, for example, 120 nm or less.

ＰＺＴ膜２４ａの形成では、例えば有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法を採用し、その厚さを約５ｎｍとする。このとき、Ｐｂの原料としてＰｂ（Ｃ₁₁Ｈ₁₉Ｏ₂）₂を用いる。Ｐｂ（Ｃ₁₁Ｈ₁₉Ｏ₂）₂はＰｂ（ＤＰＭ）₂と表記されることがある。また、Ｚｒの原料としてＺｒ（Ｃ₉Ｈ₁₅Ｏ₂）₄を用いる。Ｚｒ（Ｃ₉Ｈ₁₅Ｏ₂）₄はＺｒ（ＤＭＨＤ）₄と表記されることがある。また、Ｔｉの原料としてＴｉ（Ｃ₃Ｈ₇Ｏ）₂（Ｃ₁₁Ｈ₁₉Ｏ₂）₂を用いる。Ｔｉ（Ｃ₃Ｈ₇Ｏ）₂（Ｃ₁₁Ｈ₁₉Ｏ₂）₂はＴｉ（Ｏ−ｉＯｒ）₂（ＤＰＭ）₂と表記されることがある。そして、これらをＴＨＦ溶媒中にいずれも０．３ｍｏｌ／リットルの濃度で溶解し、３種類の液体原料とする。そして、これらの液体原料を、ＭＯＣＶＤ装置の気化器に、流量が０．４７４ｍｌ／分のＴＨＦ溶媒と共に、それぞれ０．３２６ｍｌ／分、０．２００ｍｌ／分、０．２００ｍｌ／分の流量で供給し、気化させる。このようにして、Ｐｂ、Ｚｒ及びＴｉの原料ガスが得られる。 In the formation of the PZT film 24a, for example, a metal organic chemical vapor deposition (MOCVD) method is employed, and the thickness is set to about 5 nm. At this time, Pb (C ₁₁ H ₁₉ O ₂ ) ₂ is used as a raw material for Pb. Pb (C ₁₁ H ₁₉ O ₂ ) ₂ may be expressed as Pb (DPM) ₂ . Further, Zr (C ₉ H ₁₅ O ₂ ) ₄ is used as a Zr raw material. Zr (C ₉ H ₁₅ O ₂ ) ₄ may be expressed as Zr (DMHD) ₄ . Further, Ti (C ₃ H ₇ O) ₂ (C ₁₁ H ₁₉ O ₂ ) ₂ is used as a Ti raw material. Ti (C ₃ H ₇ O) ₂ (C ₁₁ H ₁₉ O ₂ ) ₂ may be expressed as Ti (O—iOr) ₂ (DPM) ₂ . These are all dissolved in a THF solvent at a concentration of 0.3 mol / liter to obtain three types of liquid raw materials. Then, these liquid raw materials are supplied to the vaporizer of the MOCVD apparatus together with THF solvent at a flow rate of 0.474 ml / min at flow rates of 0.326 ml / min, 0.200 ml / min, and 0.200 ml / min, respectively. Vaporize. In this way, source gases of Pb, Zr and Ti are obtained.

更に、ＭＯＣＶＤチャンバ内の圧力を６６５Ｐａ（５Ｔｏｒｒ）とし、シリコン基板１の設定温度を６２０℃とし、Ｐｂ、Ｚｒ及びＴｉの原料ガスを、ＭＯＣＶＤチャンバ内に、例えば６２０秒間供給する。なお、ＰＺＴ膜２４ａ中のＰｂ含有量が、化学量論組成よりも多くなるように、原料ガスの供給量を調整する。例えば、Ｚｒ含有量及びＴｉ含有量の総和の１．１倍程度とする。   Further, the pressure in the MOCVD chamber is set to 665 Pa (5 Torr), the set temperature of the silicon substrate 1 is set to 620 ° C., and source gases of Pb, Zr and Ti are supplied into the MOCVD chamber for 620 seconds, for example. Note that the supply amount of the source gas is adjusted so that the Pb content in the PZT film 24a is larger than the stoichiometric composition. For example, it is about 1.1 times the total of the Zr content and Ti content.

ＰＺＴ膜２４ｂの形成でも、例えばＭＯＣＶＤ法を採用し、その厚さを約９５ｎｍとする。但し、ＰＺＴ膜２４ａの組成とＰＺＴ膜２４ｂの組成とを比較すると、ＰＺＴ膜２４ｂの組成において、Ｔｉ含有量が少なく、Ｚｒ含有量が多くなるように、原料ガスの供給量を調整する。また、ＰＺＴ膜２４ｂ中のＰｂ含有量が、化学量論組成よりも多くなるように、原料ガスの供給量を調整する。例えば、Ｚｒ含有量及びＴｉ含有量の総和の１．１倍程度とする。   Also in the formation of the PZT film 24b, for example, the MOCVD method is adopted and the thickness thereof is set to about 95 nm. However, when the composition of the PZT film 24a and the composition of the PZT film 24b are compared, the supply amount of the source gas is adjusted so that the Ti content is small and the Zr content is large in the composition of the PZT film 24b. Further, the supply amount of the source gas is adjusted so that the Pb content in the PZT film 24b is larger than the stoichiometric composition. For example, it is about 1.1 times the total of the Zr content and Ti content.

ＰＺＴ膜２４ｃの形成では、例えば化学溶液堆積（ＣＳＤ：Chemical Solution Deposition）法を採用し、その厚さを約２０ｎｍとする。但し、ＰＺＴ膜２４ｃ中のＰｂ含有量が、ＰＺＴ膜２４ａ及び２４ｂよりも、化学量論組成に近くなるよう、原料ガスの供給量を調整する。例えば、Ｚｒ含有量及びＴｉ含有量の総和と同程度とする。なお、ＰＺＴ膜２４ｃをスパッタ法により形成してもよい。   In the formation of the PZT film 24c, for example, a chemical solution deposition (CSD) method is employed, and the thickness thereof is about 20 nm. However, the supply amount of the source gas is adjusted so that the Pb content in the PZT film 24c is closer to the stoichiometric composition than the PZT films 24a and 24b. For example, the Zr content and the Ti content are approximately the same. Note that the PZT film 24c may be formed by sputtering.

次いで、図１Ｅに示すように、ＰＺＴ膜２４ｃ上に、例えばスパッタ法により、Ｐｂを含有するＳＲＯ膜２５を形成する。ＳＲＯ膜２５の厚さは、例えば１０ｎｍとする。ＳＲＯ膜２５の形成に当たっては、シリコン基板１の温度は室温〜８００℃程度とし、チャンバ内にＡｒを１００ｓｃｃｍの流量で供給し、チャンバ内の圧力を１Ｐａとする。また、スパッタパワは、例えば１．０ｋＷとする。また、スパッタターゲットとしては、例えば組成がＳｒ_0.95Ｐｂ_0.1ＲｕＯ₃のものを用いる。 Next, as shown in FIG. 1E, an SRO film 25 containing Pb is formed on the PZT film 24c by sputtering, for example. The thickness of the SRO film 25 is 10 nm, for example. In forming the SRO film 25, the temperature of the silicon substrate 1 is set to room temperature to about 800 ° C., Ar is supplied into the chamber at a flow rate of 100 sccm, and the pressure in the chamber is set to 1 Pa. The sputter power is, for example, 1.0 kW. Moreover, as a sputtering target, for example, one having a composition of Sr _0.95 Pb _0.1 RuO ₃ is used.

その後、Ｎ₂又はＡｒ等の不活性ガスとＯ₂との混合雰囲気中、又は希ガス雰囲気中において、５００℃〜７００℃（例えば約６５０℃）のアニールを行うことにより、ＳＲＯ膜２５を結晶化させる。更に、ＳＲＯ膜２５に対して、約５時間の酸素アニールを約４００℃で行う。この酸素アニールは、Ｎ₂又はＡｒ等の非還元性雰囲気中又は酸化性雰囲気中で行う。特に、Ｏ₂ガスを含有する雰囲気中で行うことが好ましい。また、この酸素アニールに当たっては、Ｈ₂等の還元性ガスが混入しないようにする。なお、ＳＲＯ膜を結晶化させるアニールにおいては、その結晶化が進むよりも先にＳｒが拡散してしまわないように温度制御を行うことが好ましい。 Thereafter, annealing is performed at 500 ° C. to 700 ° C. (for example, about 650 ° C.) in a mixed atmosphere of an inert gas such as N ₂ or Ar and O ₂ or in a rare gas atmosphere, thereby crystallizing the SRO film 25. Make it. Further, oxygen annealing is performed on the SRO film 25 at about 400 ° C. for about 5 hours. This oxygen annealing is performed in a non-reducing atmosphere such as N ₂ or Ar or in an oxidizing atmosphere. In particular, it is preferably performed in an atmosphere containing O ₂ gas. In this oxygen annealing, a reducing gas such as H ₂ is not mixed. In the annealing for crystallizing the SRO film, it is preferable to control the temperature so that Sr does not diffuse before the crystallization progresses.

続いて、ＳＲＯ膜２５上に、例えば反応性スパッタ法により、ＩｒＯ_X膜２６を形成する。ＩｒＯ_X膜２６の厚さは、例えば９０ｎｍとする。ＩｒＯ_X膜２６の形成に当たっては、シリコン基板１の温度は３００℃とし、チャンバ内にＡｒを１００ｓｃｃｍの流量で供給すると共に、Ｏ₂を６０ｓｃｃｍの流量で供給し、チャンバ内の圧力を０．９Ｐａとする。また、スパッタパワは、例えば１．０ｋＷとする。 Subsequently, an IrO _x film 26 is formed on the SRO film 25 by, for example, reactive sputtering. The thickness of the IrO _X film 26 is, for example, 90 nm. In forming the IrO _x film 26, the temperature of the silicon substrate 1 is set to 300 ° C., Ar is supplied into the chamber at a flow rate of 100 sccm, O ₂ is supplied at a flow rate of 60 sccm, and the pressure in the chamber is set to 0.9 Pa. And The sputter power is, for example, 1.0 kW.

次に、ＩｒＯ_X膜２６上に、例えばスパッタ法により厚さが５０ｎｍ〜１００ｎｍのＩｒ膜２７（金属膜）を、水素の拡散の抑制、導電性の向上及び工程劣化の抑制を目的として形成する。このとき、チャンバ内雰囲気をＡｒ雰囲気（Ａｒ流量：１００ｓｃｃｍ〜２００ｓｃｃｍ）とし、チャンバ内圧力を１Ｐａとし、スパッタパワを１．０ｋＷとする。なお、Ｉｒ膜２７を形成する際のシリコン基板１の設定温度は特に限定されないが、Ｉｒ膜２７内の残留応力を低減するために、３５０℃〜４５０℃とすることが好ましい。また、ＳＲＯ膜２５は還元されやすいため、ＳＲＯ膜２５の形成からＩｒ膜２７の形成までの処理を、真空中で連続して実行することが好ましい。更に、Ｉｒ膜２７を形成した後にも、Ｎ₂又はＡｒ等の不活性ガスとＯ₂との混合雰囲気中、又は希ガス雰囲気中において、５００℃〜７００℃（例えば約６５０℃）のアニールを行うことが好ましい。なお、Ｉｒ膜２７の代わりに、Ｐｔ膜、Ｒｕ膜、Ｒｈ膜又はＰｄ膜等の貴金属膜を形成してもよい。また、ＴｉＮｉ膜、ＴｉＡｌ膜又はＴａＡｌ膜等の合金膜を形成してもよい。 Next, an Ir film 27 (metal film) having a thickness of 50 nm to 100 nm is formed on the IrO _x film 26 by sputtering, for example, for the purpose of suppressing hydrogen diffusion, improving conductivity, and suppressing process deterioration. . At this time, the atmosphere in the chamber is an Ar atmosphere (Ar flow rate: 100 sccm to 200 sccm), the pressure in the chamber is 1 Pa, and the sputtering power is 1.0 kW. The set temperature of the silicon substrate 1 when forming the Ir film 27 is not particularly limited, but is preferably 350 ° C. to 450 ° C. in order to reduce the residual stress in the Ir film 27. Further, since the SRO film 25 is easily reduced, it is preferable to continuously perform the processing from the formation of the SRO film 25 to the formation of the Ir film 27 in a vacuum. Further, after the Ir film 27 is formed, annealing at 500 ° C. to 700 ° C. (for example, about 650 ° C.) is performed in a mixed atmosphere of inert gas such as N ₂ or Ar and O ₂ or in a rare gas atmosphere. Preferably it is done. Instead of the Ir film 27, a noble metal film such as a Pt film, a Ru film, a Rh film, or a Pd film may be formed. Further, an alloy film such as a TiNi film, a TiAl film, or a TaAl film may be formed.

その後、背面洗浄を行う。続いて、図１Ｆに示すように、Ｉｒ膜２７上に窒化チタン膜（ＴｉＮ膜）３１及びシリコン酸化膜３２を順次形成する。ＴｉＮ膜３１は、例えばスパッタ法により形成する。シリコン酸化膜３２は、例えばＴＥＯＳガスを用いたＣＶＤ法により形成する。   Then, back surface cleaning is performed. Subsequently, as shown in FIG. 1F, a titanium nitride film (TiN film) 31 and a silicon oxide film 32 are sequentially formed on the Ir film 27. The TiN film 31 is formed by sputtering, for example. The silicon oxide film 32 is formed by, for example, a CVD method using TEOS gas.

次いで、図１Ｇに示すように、シリコン酸化膜３２を島状にパターニングする。   Next, as shown in FIG. 1G, the silicon oxide film 32 is patterned into an island shape.

次に、図１Ｈに示すように、シリコン酸化膜３２をマスクとして用いて、ＴｉＮ膜３１をエッチングする。この結果、島状のＴｉＮ膜３１及びシリコン酸化膜３２からなるハードマスクが形成される。   Next, as shown in FIG. 1H, the TiN film 31 is etched using the silicon oxide film 32 as a mask. As a result, a hard mask composed of the island-like TiN film 31 and the silicon oxide film 32 is formed.

次に、ＴｉＮ膜３１及びシリコン酸化膜３２をマスクとして用いて、ＨＢｒ、Ｏ₂、Ａｒ、及びＣ₄Ｆ₈の混合ガスをエッチングガスとするプラズマエッチングを、Ｉｒ膜２７、ＩｒＯ_X膜２６、ＳＲＯ膜２５、ＰＺＴ膜２４ｃ、ＰＺＴ膜２４ｂ、ＰＺＴ膜２４ａ及びＩｒ膜２３に対して行う。この結果、上部電極３３及び容量絶縁膜３４が形成される。 Next, using the TiN film 31 and the silicon oxide film 32 as a mask, plasma etching using a mixed gas of HBr, O ₂ , Ar, and C ₄ F ₈ as an etching gas is performed using the Ir film 27, the IrO _x film 26, The process is performed on the SRO film 25, the PZT film 24c, the PZT film 24b, the PZT film 24a, and the Ir film 23. As a result, the upper electrode 33 and the capacitor insulating film 34 are formed.

続いて、図１Ｉに示すように、ドライエッチング又はウェットエッチによりシリコン酸化膜３２を除去する。   Subsequently, as shown in FIG. 1I, the silicon oxide film 32 is removed by dry etching or wet etching.

次に、図１Ｊに示すように、Ｉｒ膜２７等をマスクとして用いて、ドライエッチングを行うことにより、ＴｉＡｌＮ膜２２及びＴｉＮ膜２１をパターニングする。本実施形態では、Ｉｒ膜２３、ＴｉＡｌＮ膜２２及びＴｉＮ膜２１から下部電極３０が構成される。但し、Ｉｒ膜２３のみを下部電極とみなすことも可能である。また、下部電極３０には、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ及びＰｄを含有する導電膜（酸化物導電膜を含む）が含まれていてもよい。   Next, as shown in FIG. 1J, the TiAlN film 22 and the TiN film 21 are patterned by performing dry etching using the Ir film 27 or the like as a mask. In the present embodiment, the lower electrode 30 is composed of the Ir film 23, the TiAlN film 22, and the TiN film 21. However, only the Ir film 23 can be regarded as the lower electrode. The lower electrode 30 may include a conductive film (including an oxide conductive film) containing Pt, Ir, Ru, Rh, Re, Os, and Pd.

次いで、図１Ｋに示すように、強誘電体キャパシタを覆う保護膜３５をシリコン酸化膜１６上に形成する。保護膜３５としては、例えばスパッタ法により厚さが約２０ｎｍのアルミニウム酸化膜を形成する。   Next, as shown in FIG. 1K, a protective film 35 covering the ferroelectric capacitor is formed on the silicon oxide film 16. As the protective film 35, an aluminum oxide film having a thickness of about 20 nm is formed by sputtering, for example.

その後、図１Ｌに示すように、誘電体膜キャパシタのダメージを回復させるために、酸素含有雰囲気中で回復アニールを行う。この回復アニールの条件は特に限定されないが、例えばシリコン基板１の設定温度を５５０℃〜７００℃とする。特に、本実施形態のように、強誘電体膜としてＰＺＴ膜２４ａ〜２４ｃが形成されている場合には、酸素雰囲気中で６５０℃、６０分間の回復アニールを行う。   Thereafter, as shown in FIG. 1L, recovery annealing is performed in an oxygen-containing atmosphere in order to recover the damage of the dielectric film capacitor. The conditions for this recovery annealing are not particularly limited. For example, the set temperature of the silicon substrate 1 is set to 550 ° C. to 700 ° C. In particular, when the PZT films 24a to 24c are formed as the ferroelectric films as in this embodiment, recovery annealing is performed in an oxygen atmosphere at 650 ° C. for 60 minutes.

その後、図１Ｍに示すように、保護膜３５上に新たな保護膜３６を形成する。保護膜３６としては、例えばＣＶＤ法により厚さが約２０ｎｍのアルミニウム酸化膜を形成する。   Thereafter, as shown in FIG. 1M, a new protective film 36 is formed on the protective film 35. As the protective film 36, an aluminum oxide film having a thickness of about 20 nm is formed by, for example, a CVD method.

次に、図１Ｎに示すように、保護膜３６上に、例えばプラズマＴＥＯＳＣＶＤ法により厚さが約１５００ｎｍのシリコン酸化物膜３７を層間絶縁膜として形成する。このとき、原料ガスとして、例えば、ＴＥＯＳガス、酸素ガス及びヘリウムガスからなる混合ガスを用いる。その後、シリコン酸化物膜３７の表面を、例えばＣＭＰ法により平坦化する。なお、層間絶縁膜として、例えば、絶縁性を有する無機膜等を形成してもよい。   Next, as shown in FIG. 1N, a silicon oxide film 37 having a thickness of about 1500 nm is formed as an interlayer insulating film on the protective film 36 by, for example, plasma TEOSCVD. At this time, for example, a mixed gas composed of TEOS gas, oxygen gas, and helium gas is used as the source gas. Thereafter, the surface of the silicon oxide film 37 is planarized by, eg, CMP. Note that as the interlayer insulating film, for example, an insulating inorganic film or the like may be formed.

続いて、Ｎ₂Ｏガス又はＮ₂ガス等を用いて発生させたプラズマ雰囲気中で、熱処理を行う。この結果、シリコン酸化物膜３７中の水分が除去されると共に、シリコン酸化物膜３７の膜質が変化し、シリコン酸化物膜３７中に水分が入りにくくなる。 Subsequently, heat treatment is performed in a plasma atmosphere generated using N ₂ O gas or N ₂ gas. As a result, the moisture in the silicon oxide film 37 is removed, the film quality of the silicon oxide film 37 is changed, and it becomes difficult for moisture to enter the silicon oxide film 37.

その後、シリコン酸化物膜３７上に、例えばスパッタ法又はＣＶＤ法により、保護膜（バリア膜）３８を形成する。保護膜３８としては、例えば厚さが２０ｎｍ〜１００ｎｍのアルミニウム酸化膜を形成する。平坦化されたシリコン酸化物膜３７上に保護膜３８が形成されるため、保護膜３８も平坦となる。   Thereafter, a protective film (barrier film) 38 is formed on the silicon oxide film 37 by, for example, sputtering or CVD. As the protective film 38, for example, an aluminum oxide film having a thickness of 20 nm to 100 nm is formed. Since the protective film 38 is formed on the planarized silicon oxide film 37, the protective film 38 also becomes flat.

次に、保護膜３８上に、例えばプラズマＴＥＯＳＣＶＤ法により厚さが３００ｎｍ〜５００ｎｍのシリコン酸化物膜３９を層間絶縁膜として形成する。その後、シリコン酸化物膜３９の表面を、例えばＣＭＰ法により平坦化する。なお、層間絶縁膜として、シリコン酸窒化膜又はシリコン窒化膜等を形成してもよい。   Next, a silicon oxide film 39 having a thickness of 300 nm to 500 nm is formed as an interlayer insulating film on the protective film 38 by, for example, plasma TEOSCVD. Thereafter, the surface of the silicon oxide film 39 is planarized by, eg, CMP. Note that a silicon oxynitride film, a silicon nitride film, or the like may be formed as the interlayer insulating film.

次いで、図１Ｏに示すように、フォトリソグラフィ技術により、シリコン酸化膜３９、保護膜３８及びシリコン酸化膜３７をパターニングすることにより、上部電極３３を露出するコンタクトホールを形成する。また、フォトリソグラフィ技術により、シリコン酸化膜３９、保護膜３８、シリコン酸化膜３７、保護膜３６、保護膜３５、シリコン酸化膜１６及びシリコン酸窒化膜１５をパターニングすることにより、グルー膜１３及びＷ膜１４からなるコンタクトプラグを露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。その後、５５０℃の酸素雰囲気中で熱処理を行うことにより、コンタクトホールの形成の際にＰＺＴ膜２４ａ〜２４ｃに生じた酸素欠損を回復させる。   Next, as shown in FIG. 1O, a contact hole exposing the upper electrode 33 is formed by patterning the silicon oxide film 39, the protective film 38, and the silicon oxide film 37 by photolithography. Further, by patterning the silicon oxide film 39, the protective film 38, the silicon oxide film 37, the protective film 36, the protective film 35, the silicon oxide film 16 and the silicon oxynitride film 15 by photolithography, the glue film 13 and the W film are formed. A contact hole for exposing the contact plug made of the film 14 is formed. The diameter of the contact hole is, for example, 0.25 μm. Thereafter, heat treatment is performed in an oxygen atmosphere at 550 ° C. to recover oxygen vacancies generated in the PZT films 24a to 24c when the contact holes are formed.

次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）４０を形成する。このとき、例えば、Ｔｉ膜をスパッタ法により形成し、その上にＴｉＮ膜をＭＯＣＶＤ法により形成する。但し、ＴｉＮ膜をＭＯＣＶＤ法により形成する場合には、ＴｉＮ膜から炭素を除去するために、窒素及び水素の混合ガスのプラズマ中での処理が必要とされる。本実施形態では、上部電極３３の最表面がＩｒ膜２８となっているため、このプラズマ処理が行われても、上部電極３３は還元されない。また、グルー膜４０として、ＴｉＮ膜のみを形成してもよい。   Next, a glue film (adhesion film) 40 is formed by sequentially forming a Ti film having a thickness of about 30 nm and a TiN film having a thickness of about 20 nm on the bottom and sides of the contact hole. At this time, for example, a Ti film is formed by sputtering, and a TiN film is formed thereon by MOCVD. However, when the TiN film is formed by the MOCVD method, a treatment in a plasma of a mixed gas of nitrogen and hydrogen is required to remove carbon from the TiN film. In this embodiment, since the outermost surface of the upper electrode 33 is the Ir film 28, the upper electrode 33 is not reduced even if this plasma treatment is performed. Further, only the TiN film may be formed as the glue film 40.

その後、コンタクトホール内及びシリコン酸化膜３９上にタングステン膜（Ｗ膜）４１を形成する。Ｗ膜４１の厚さは、シリコン酸化膜３９の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜４０及びＷ膜４１を残す。これらからコンタクトプラグが構成される。なお、このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜３９上のグルー膜４０及びＷ膜４１を完全に除去する。   Thereafter, a tungsten film (W film) 41 is formed in the contact hole and on the silicon oxide film 39. The thickness of the W film 41 is about 300 nm from the upper surface of the silicon oxide film 39. Subsequently, by performing CMP, the glue film 40 and the W film 41 are left only in the contact holes. From these, a contact plug is formed. In this CMP, by performing over polishing, the glue film 40 and the W film 41 on the silicon oxide film 39 are completely removed.

続いて、図１Ｐに示すように、シリコン酸化膜３９及びコンタクトプラグ上に、Ｔｉ膜４２、ＴｉＮ膜４３、ＡｌＣｕ膜４４、ＴｉＮ膜４５及びＴｉ膜４６からなる配線を形成する。配線の形成に当たっては、例えばスパッタ法により、厚さが６０ｎｍのＴｉ膜、厚さが３０ｎｍのＴｉＮ膜、厚さが３６０ｎｍのＡｌＣｕ膜、厚さが５ｎｍのＴｉ膜、及び厚さが７０ｎｍのＴｉＮ膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。   Subsequently, as shown in FIG. 1P, a wiring composed of a Ti film 42, a TiN film 43, an AlCu film 44, a TiN film 45, and a Ti film 46 is formed on the silicon oxide film 39 and the contact plug. In forming the wiring, for example, by sputtering, a Ti film having a thickness of 60 nm, a TiN film having a thickness of 30 nm, an AlCu film having a thickness of 360 nm, a Ti film having a thickness of 5 nm, and a TiN film having a thickness of 70 nm are used. Films are sequentially formed, and these are patterned using a photolithography technique.

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。   Thereafter, further formation of an interlayer insulating film, formation of contact plugs, formation of wiring from the second layer onward, and the like are performed. Then, for example, a cover film made of a TEOS oxide film and a SiN film is formed to complete a ferroelectric memory having a ferroelectric capacitor.

このような第１の実施形態では、容量絶縁膜３４の形成に当たり、先ず、Ｚｒ含有量が低く、Ｔｉ含有量が多いＰＺＴ膜２４ａを形成しているので、その表面が（１１１）面に配向しやすい。そして、この上に、ＰＺＴ膜２４ａよりも化学量論組成に近いＰＺＴ膜２４ｂを形成しているが、その配向はＰＺＴ膜２４ａの配向を引き継ぐため、この表面も（１１１）面に配向しやすい。従って、疲労特性が著しく向上する。   In such a first embodiment, in forming the capacitive insulating film 34, first, the PZT film 24a having a low Zr content and a high Ti content is formed, so that the surface is oriented in the (111) plane. It's easy to do. On top of this, a PZT film 24b having a stoichiometric composition closer to that of the PZT film 24a is formed. Since the orientation inherits the orientation of the PZT film 24a, this surface is also easily oriented to the (111) plane. . Therefore, the fatigue characteristics are remarkably improved.

また、上部電極３３の形成に当たっては、先ず、Ｐｂを含むＳＲＯ膜２５を形成しているので、Ｉｒ酸化膜をＰＺＴ膜上に形成する場合と比較して、ＰＺＴ膜２４ａ〜２４ｃへのダメージが少ない。つまり、ＩｒＯ_X膜２６を形成する際にＰＺＴ膜２４ａ〜２４ｃがＳＲＯ膜２５により保護される。このため、疲労特性等が向上する。 In forming the upper electrode 33, since the SRO film 25 containing Pb is first formed, damage to the PZT films 24a to 24c is reduced as compared with the case where the Ir oxide film is formed on the PZT film. Few. That is, the PZT films 24 a to 24 c are protected by the SRO film 25 when the IrO _X film 26 is formed. For this reason, fatigue characteristics and the like are improved.

従って、ＰＺＴ膜２４ａ〜２４ｃを１．８Ｖで動作できる程度まで薄くしても疲労特性の低下が生じにくい。また、ダメージが生じにくいため、強誘電体メモリの主な動作温度範囲（−４５℃〜８５℃）の範囲でも適切に動作することが可能である。   Therefore, even if the PZT films 24a to 24c are thinned to such an extent that the PZT films 24a to 24c can be operated at 1.8V, the fatigue characteristics are hardly deteriorated. Further, since damage is unlikely to occur, the ferroelectric memory can operate properly even in the main operating temperature range (−45 ° C. to 85 ° C.).

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図２Ａ乃至図２Ｃは、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。 (Second Embodiment)
Next, a second embodiment of the present invention will be described. 2A to 2C are cross-sectional views showing a method of manufacturing a ferroelectric memory (semiconductor device) according to the second embodiment of the present invention in the order of steps.

第２の実施形態では、先ず、第１の実施形態と同様に、シリコン酸化膜１６の表面に対するＮＨ₃プラズマ処理までの処理を行う。但し、グルー膜１７及びＷ膜１８からなるコンタクトプラグの形成に当たっては、図２Ａに示すように、コンタクトプラグの表面にリセス５０が形成されることがある。リセス５０の深さは、例えば２０ｎｍ〜５０ｎｍ程度である。 In the second embodiment, first, similarly to the first embodiment, the process up to the NH ₃ plasma process is performed on the surface of the silicon oxide film 16. However, in forming a contact plug composed of the glue film 17 and the W film 18, a recess 50 may be formed on the surface of the contact plug as shown in FIG. 2A. The depth of the recess 50 is, for example, about 20 nm to 50 nm.

このようなリセス５０が存在したままで第１の実施形態と同様の処理を行うと、ＴｉＮ膜２１等の表面に、リセス５０を反映した凹部が形成され、ＰＺＴ膜２４ａ〜２４ｃの配向が低下してしまう。そこで、第２の実施形態では、図２Ｂに示すように、シリコン酸化膜１６及びコンタクトプラグ上に厚さが約１００ｎｍのＴｉ膜５１を形成する。このＴｉ膜５１の形成では、例えば、シリコン基板１から約６０ｍｍ離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、シリコン基板１の設定温度を２０℃とし、チャンバ内圧力を０．１５Ｐａとし、チャンバ内の雰囲気をＡｒ雰囲気とした状態で、２．６ｋＷのスパッタＤＣパワを３５秒間供給する。本実施形態でも、Ｔｉ膜５１の形成前に、シリコン酸化膜１６の表面にＮＨ₃プラズマ処理を行っているので、その上に堆積したＴｉ原子は酸素原子に捕獲されることなく、シリコン酸化膜１６の表面を自在に移動することができる。この結果、Ｔｉ膜５１は自己組織化され、その表面が（００２）面に強く配向したものとなる。 When the same processing as in the first embodiment is performed with such a recess 50 present, a recess reflecting the recess 50 is formed on the surface of the TiN film 21 and the like, and the orientation of the PZT films 24a to 24c is lowered. Resulting in. Therefore, in the second embodiment, as shown in FIG. 2B, a Ti film 51 having a thickness of about 100 nm is formed on the silicon oxide film 16 and the contact plug. In forming the Ti film 51, for example, a sputtering apparatus in which a target is provided at a position separated from the silicon substrate 1 by about 60 mm is used. Then, 2.6 kW of sputtered DC power is supplied for 35 seconds in a state where the set temperature of the silicon substrate 1 is 20 ° C., the pressure in the chamber is 0.15 Pa, and the atmosphere in the chamber is an Ar atmosphere. Also in this embodiment, since the surface of the silicon oxide film 16 is subjected to NH ₃ plasma treatment before the Ti film 51 is formed, Ti atoms deposited thereon are not captured by oxygen atoms, and the silicon oxide film The surface of 16 can be moved freely. As a result, the Ti film 51 is self-organized and its surface is strongly oriented in the (002) plane.

その後、例えばＣＭＰ法によりＴｉ膜５１の表面を平坦化する。平坦化後のＴｉ膜５１の厚さは、例えばシリコン酸化膜１６の表面から５０ｎｍ〜１００ｎｍとする。この厚さの制御は、例えば時間制御により行う。   Thereafter, the surface of the Ti film 51 is planarized by, eg, CMP. The thickness of the planarized Ti film 51 is, for example, 50 nm to 100 nm from the surface of the silicon oxide film 16. This thickness control is performed by time control, for example.

続いて、Ｔｉ膜５１の表面をＮＨ₃プラズマにさらす。Ｔｉ膜５１の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。 Subsequently, the surface of the Ti film 51 is exposed to NH ₃ plasma. The crystal on the surface of the Ti film 51 is distorted by the planarization process, but the distortion is alleviated by this plasma process. For this reason, it is possible to avoid a decrease in crystallinity of the film formed thereon.

次に、Ｔｉ膜５１上に、厚さが約２０ｎｍのＴｉ膜を形成する。次いで、第１の実施形態と同様に、窒素雰囲気中で６５０℃、６０秒間のＲＴＡを行うことにより、図２Ｃに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜２１とする。   Next, a Ti film having a thickness of about 20 nm is formed on the Ti film 51. Next, as in the first embodiment, by performing RTA at 650 ° C. for 60 seconds in a nitrogen atmosphere, as shown in FIG. 2C, the Ti film is TiN whose surface is strongly oriented to the (111) plane. The film 21 is used.

その後、第１の実施形態と同様に、ＴｉＡｌＮ膜２２の形成以降の処理を行う。   Thereafter, similarly to the first embodiment, processing after the formation of the TiAlN film 22 is performed.

このような第２の実施形態によれば、リセス５０が形成された場合であっても、良好な特性の強誘電体キャパシタを得ることができる。   According to such a second embodiment, a ferroelectric capacitor having good characteristics can be obtained even when the recess 50 is formed.

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図３Ａ及び図３Ｂは、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。 (Third embodiment)
Next, a third embodiment of the present invention will be described. 3A and 3B are cross-sectional views showing a method of manufacturing a ferroelectric memory (semiconductor device) according to the third embodiment of the present invention in the order of steps.

第３の実施形態では、先ず、第２の実施形態と同様に、Ｔｉ膜５１の形成までの処理を行う。その後、図３Ａに示すように、例えばＣＭＰ法により、シリコン酸化膜１６の表面が露出するまでＴｉ膜５１の表面を平坦化する。つまり、第２の実施形態とは異なり、シリコン酸化膜１６上のＴｉ膜５１を完全に除去する。   In the third embodiment, first, similarly to the second embodiment, processing up to the formation of the Ti film 51 is performed. Thereafter, as shown in FIG. 3A, the surface of the Ti film 51 is flattened by, for example, a CMP method until the surface of the silicon oxide film 16 is exposed. That is, unlike the second embodiment, the Ti film 51 on the silicon oxide film 16 is completely removed.

続いて、第２の実施形態と同様に、Ｔｉ膜５１の表面をＮＨ₃プラズマにさらす。Ｔｉ膜５１の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。 Subsequently, similarly to the second embodiment, the surface of the Ti film 51 is exposed to NH ₃ plasma. The crystal on the surface of the Ti film 51 is distorted by the planarization process, but the distortion is alleviated by this plasma process. For this reason, it is possible to avoid a decrease in crystallinity of the film formed thereon.

次に、Ｔｉ膜５１上に、厚さが約２０ｎｍのＴｉ膜を形成する。次いで、第１及び第２の実施形態と同様に、窒素雰囲気中で６５０℃、６０秒間のＲＴＡを行うことにより、図３Ｂに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜２１とする。   Next, a Ti film having a thickness of about 20 nm is formed on the Ti film 51. Next, as in the first and second embodiments, by performing RTA at 650 ° C. for 60 seconds in a nitrogen atmosphere, the Ti film has a strong (111) surface as shown in FIG. 3B. The TiN film 21 is oriented.

その後、第１及び第２の実施形態と同様に、ＴｉＡｌＮ膜２２の形成以降の処理を行う。   Thereafter, similarly to the first and second embodiments, the processing after the formation of the TiAlN film 22 is performed.

このような第３の実施形態によっても、第２の実施形態と同様の効果が得られる。   According to the third embodiment, the same effect as that of the second embodiment can be obtained.

（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図４Ａ乃至図４Ｃは、本発明の第４の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。 (Fourth embodiment)
Next, a fourth embodiment of the present invention will be described. 4A to 4C are cross-sectional views showing a method of manufacturing a ferroelectric memory (semiconductor device) according to the fourth embodiment of the present invention in the order of steps.

第４の実施形態では、先ず、図４Ａに示すように、第１の実施形態と同様に、グルー膜１３及びＷ膜１４からなるコンタクトプラグの形成までの処理を行う。   In the fourth embodiment, first, as shown in FIG. 4A, similarly to the first embodiment, the processes up to the formation of the contact plug composed of the glue film 13 and the W film 14 are performed.

次に、シリコン酸化膜１２の表面に対してＮＨ₃プラズマ処理を行うことにより、シリコン酸化膜１２の表面の酸素原子にＮＨ基を結合させる。このプラズマ処理では、例えば、シリコン基板１から約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、シリコン基板１の設定温度を４００℃とし、チャンバ内圧力を２６６Ｐａ（２Ｔｏｒｒ）とした状態で、チャンバ内にアンモニアガスを３５０ｓｃｃｍの流量で供給する。また、シリコン基板１側に１３．５６ＭＨｚの高周波を１００Ｗのパワで供給すると共に、対向電極に３５０ｋＨｚの高周波を５５Ｗのパワで供給し、これらを６０秒間継続する。 Next, NH ₃ plasma treatment is performed on the surface of the silicon oxide film 12 to bond NH groups to oxygen atoms on the surface of the silicon oxide film 12. In this plasma processing, for example, a parallel plate type plasma processing apparatus in which a counter electrode is provided at a position separated from the silicon substrate 1 by about 9 mm (350 mils) is used. Then, ammonia gas is supplied into the chamber at a flow rate of 350 sccm while the set temperature of the silicon substrate 1 is 400 ° C. and the pressure in the chamber is 266 Pa (2 Torr). Further, a high frequency of 13.56 MHz is supplied to the silicon substrate 1 side with 100 W power, and a high frequency of 350 kHz is supplied to the counter electrode with 55 W power, and these are continued for 60 seconds.

次いで、図４Ｂに示すように、ＴｉＮ膜２１をシリコン酸化膜１２及びコンタクトプラグ上に形成する。ＴｉＮ膜２１の形成方法は、第１の実施形態と同様である。その後、ＴｉＡｌＮ膜２２の形成から保護膜３６の形成までの処理を行う。   Next, as shown in FIG. 4B, a TiN film 21 is formed on the silicon oxide film 12 and the contact plug. The method for forming the TiN film 21 is the same as that in the first embodiment. Thereafter, processing from the formation of the TiAlN film 22 to the formation of the protective film 36 is performed.

その後、図４Ｃに示すように、第１の実施形態と同様にして、シリコン酸化膜３７の形成及び平坦化を行う。次に、２つのＭＯＳトランジスタに共有されているシリサイド層１０まで到達するコンタクトホールを、シリコン酸化膜３７、保護膜３６、保護膜３５、シリコン酸化膜１２及びシリコン酸窒化膜１１に形成する。そして、このコンタクトホール内に、グルー膜４０及びＷ膜４１からなるコンタクトプラグを形成する。更に、コンタクトプラグを酸化防止膜（図示せず）等により覆った状態で、上部電極３３を露出する孔を形成する。   Thereafter, as shown in FIG. 4C, the silicon oxide film 37 is formed and planarized in the same manner as in the first embodiment. Next, contact holes reaching the silicide layer 10 shared by the two MOS transistors are formed in the silicon oxide film 37, the protective film 36, the protective film 35, the silicon oxide film 12, and the silicon oxynitride film 11. Then, a contact plug composed of the glue film 40 and the W film 41 is formed in the contact hole. Further, a hole exposing the upper electrode 33 is formed in a state where the contact plug is covered with an antioxidant film (not shown) or the like.

続いて、シリコン酸化膜３７上、コンタクトプラグ上及び孔内に、Ｔｉ膜４２、ＴｉＮ膜４３、ＡｌＣｕ膜４４、ＴｉＮ膜４５及びＴｉ膜４６からなる配線及びパッドを形成する。配線及びパッドの形成に当たっては、例えばスパッタ法により、厚さが６０ｎｍのＴｉ膜、厚さが３０ｎｍのＴｉＮ膜、厚さが３６０ｎｍのＡｌＣｕ膜、厚さが５ｎｍのＴｉ膜、及び厚さが７０ｎｍのＴｉＮ膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。   Subsequently, wirings and pads made of the Ti film 42, the TiN film 43, the AlCu film 44, the TiN film 45, and the Ti film 46 are formed on the silicon oxide film 37, the contact plug, and the hole. In forming the wiring and pads, for example, a sputtering method is used to form a Ti film having a thickness of 60 nm, a TiN film having a thickness of 30 nm, an AlCu film having a thickness of 360 nm, a Ti film having a thickness of 5 nm, and a thickness of 70 nm. TiN films are sequentially formed, and these are patterned using a photolithography technique.

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。   Thereafter, further formation of an interlayer insulating film, formation of contact plugs, formation of wiring from the second layer onward, and the like are performed. Then, for example, a cover film made of a TEOS oxide film and a SiN film is formed to complete a ferroelectric memory having a ferroelectric capacitor.

このような第４の実施形態によれば、第１の実施形態よりも少ない工程で強誘電体キャパシタを完成させることができる。   According to the fourth embodiment, the ferroelectric capacitor can be completed with fewer steps than the first embodiment.

なお、第１〜第４の実施形態において、ＰＺＴ膜２４ｃを形成せずに、容量絶縁膜を２層構造としてもよい。また、ＰＺＴ膜２４ｃ上に更にＰＺＴ膜を形成して、容量絶縁膜を４層構造としてもよい。この場合、４層目のＰＺＴ膜は、例えばスパッタ法により形成することができる。   In the first to fourth embodiments, the capacitor insulating film may have a two-layer structure without forming the PZT film 24c. Further, a PZT film may be further formed on the PZT film 24c so that the capacitive insulating film has a four-layer structure. In this case, the fourth PZT film can be formed, for example, by sputtering.

また、強誘電体キャパシタの構造をスタック構造ではなく、プレーナ構造としてもよい。   Further, the structure of the ferroelectric capacitor may be a planar structure instead of a stack structure.

また、強誘電体膜の形成方法としては、ＭＯＣＶＤ法の他に、スパッタ法、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着（ＣＶＤ）法及びエピタキシャル成長法等が挙げられる。また、強誘電体膜としては、ＰＺＴ膜の他、Ｌａ、Ｃａ、Ｓｒ及び／又はＳｉ等を微量ドープしたＰＺＴからなるＰＺＴ系の膜を用いることができる。更に、Ｐｂ含有量は、化学量論組成よりも多く、例えば１０原子％〜１５原子％多い。また、強誘電体膜として、ＭＯＣＶＤ法、ＣＳＤ法、又はスパッタ法等によりＢｉＦｅＯ₃膜を形成してもよい。なお、スパッタ法により強誘電体膜を形成する場合には、例えば基板の設定温度を１００℃以下にしてアモルファス状の強誘電体膜を形成する。その後、不活性ガス及び酸素ガスの混合雰囲気中でＲＴＡを行うことにより、強誘電体膜を結晶化させる。このとき、酸素の含有量は１０体積％以下とすることが好ましい。 In addition to the MOCVD method, the ferroelectric film is formed by sputtering, sol-gel method, organometallic decomposition (MOD) method, CSD (Chemical Solution Deposition) method, chemical vapor deposition (CVD) method. And an epitaxial growth method. As the ferroelectric film, a PZT film made of PZT doped with a slight amount of La, Ca, Sr, and / or Si, etc. can be used in addition to the PZT film. Further, the Pb content is higher than the stoichiometric composition, for example, 10 atomic% to 15 atomic%. Further, as the ferroelectric film, a BiFeO ₃ film may be formed by MOCVD, CSD, sputtering, or the like. When forming a ferroelectric film by sputtering, for example, an amorphous ferroelectric film is formed by setting the substrate at a set temperature of 100 ° C. or lower. Thereafter, RTA is performed in a mixed atmosphere of inert gas and oxygen gas to crystallize the ferroelectric film. At this time, the oxygen content is preferably 10% by volume or less.

また、密着膜として、ＴｉＮ膜２１に代えて、Ｔｉ膜、Ａｌ酸化膜、Ａｌ窒化膜、ＴｉＡｌＮ膜、Ｔａ酸化膜、Ｔｉ酸化膜又はＺｒ酸化膜等を用いてもよい。但し、絶縁膜を用いる場合には、強誘電体キャパシタの構造は、プレーナ構造とする。また、酸素バリア膜として、ＴｉＡｌＮ膜２２に代えて、Ｉｒ膜又はＲｕ膜等を用いてもよい。また、Ｐｔ膜２３に代えて、Ｒｈ膜、Ｐｄ膜又はＲｕ膜等を用いてもよい。また、ＩｒＯ_X膜２４に代えて、Ｒｈ酸化膜、Ｐｄ酸化膜又はＲｕ酸化膜等を用いてもよい。また、結晶性向上膜として、Ｔｉ膜５１に代えて、Ｐｔ膜、Ｉｒ膜、Ｒｅ膜、Ｒｕ膜、Ｐｄ膜又はＯｓ膜等を用いてもよく、これらの酸化膜を用いてもよい。 Further, instead of the TiN film 21, a Ti film, an Al oxide film, an Al nitride film, a TiAlN film, a Ta oxide film, a Ti oxide film, a Zr oxide film, or the like may be used as the adhesion film. However, when an insulating film is used, the ferroelectric capacitor has a planar structure. Further, instead of the TiAlN film 22, an Ir film, a Ru film, or the like may be used as the oxygen barrier film. Further, instead of the Pt film 23, an Rh film, a Pd film, an Ru film, or the like may be used. Further, instead of the IrO _x film 24, an Rh oxide film, a Pd oxide film, a Ru oxide film, or the like may be used. As the crystallinity improving film, a Pt film, an Ir film, a Re film, a Ru film, a Pd film, an Os film, or the like may be used instead of the Ti film 51, or these oxide films may be used.

また、ＳＲＯ膜２５が含有する不純物はＰｂに限定されず、Ｃｕ等が含有されていてもよい。不純物の含有量は、例えば１０原子％以下とする。   Further, the impurity contained in the SRO film 25 is not limited to Pb, and Cu or the like may be contained. The impurity content is, for example, 10 atomic% or less.

次に、本願発明者が実際に行った実験の内容及び結果について説明する。   Next, the contents and results of an experiment actually performed by the present inventor will be described.

（第１の実験）
第１の実験では、第１の試料において、第１の実施形態に倣って３層構造の容量絶縁膜を形成した。また、第２の試料において、３層目のＰＺＴ膜を形成せずに、２層構造の容量絶縁膜も形成した。いずれの試料においても、２層目のＰＺＴ膜まではＭＯＣＶＤ法により形成し、第１の試料の３層目のＰＺＴ膜はＣＳＤ法により形成した。そして、これらの試料の分析を行った。これらの結果を表１及び表２に示す。表１は、ＸＰＳ（X-ray photoelectron spectroscopy）による分析結果を示し、表２は、ＩＣＰ（Inductively Coupled Plasma）による分析結果を示している。なお、表２中の値は、Ｚｒ含有量及びＴｉ含有量の総和を１としたときの各元素の含有量の割合を示している。 (First experiment)
In the first experiment, a capacitor insulating film having a three-layer structure was formed in the first sample according to the first embodiment. In the second sample, a two-layer capacitive insulating film was also formed without forming the third PZT film. In any sample, the second PZT film was formed by the MOCVD method, and the third PZT film of the first sample was formed by the CSD method. Then, these samples were analyzed. These results are shown in Tables 1 and 2. Table 1 shows the analysis results by XPS (X-ray photoelectron spectroscopy), and Table 2 shows the analysis results by ICP (Inductively Coupled Plasma). In addition, the value in Table 2 has shown the ratio of content of each element when the sum total of Zr content and Ti content is set to 1.

（第２の実験）
第２の実験では、第１の実施形態に倣って容量絶縁膜を形成し、その成分分析を行った。但し、ＰＺＴ膜２４ａの厚さを５ｎｍとし、ＰＺＴ膜２４ｂの厚さを９５ｎｍとし、ＰＺＴ膜２４ｃは形成しなかった。分析はＴＥＭ−ＥＤＳ（Transmission Electron Microscope - Energy Dispersive Spectroscopy）により行った。この結果を図５に示す。図５の横軸は、容量絶縁膜の表面を基準とした深さを示している。また、縦軸は、Ｔｉ及びＺｒの含有量の比（原子％）を示している。 (Second experiment)
In the second experiment, a capacitive insulating film was formed according to the first embodiment, and the component analysis was performed. However, the thickness of the PZT film 24a was 5 nm, the thickness of the PZT film 24b was 95 nm, and the PZT film 24c was not formed. The analysis was performed by TEM-EDS (Transmission Electron Microscope-Energy Dispersive Spectroscopy). The result is shown in FIG. The horizontal axis in FIG. 5 indicates the depth with reference to the surface of the capacitive insulating film. The vertical axis indicates the ratio (atomic%) of the contents of Ti and Zr.

図５に示すように、８０ｎｍ程度の深さを境界にして、含有量の比（Ｔｉ／Ｚｒ）が大きく変化している。このことは、ＰＺＴ膜２４ｂにおいてＰＺＴ膜２４ａよりも、Ｚｒ含有量が多く、Ｔｉ含有量が少ないことを示している。   As shown in FIG. 5, the content ratio (Ti / Zr) changes greatly with a depth of about 80 nm as a boundary. This indicates that the PZT film 24b has a higher Zr content and a lower Ti content than the PZT film 24a.

（第３の実験）
第３の実験では、第３の試料において、第１の実施形態に倣って強誘電体キャパシタを形成した。また、第４の試験において、ＳＲＯ膜２５を形成しなかったことを除き、第１の実施形態に倣って強誘電体キャパシタを形成した。いずれの試料においても、強誘電体キャパシタの厚さを２００ｎｍとした。そして、各試料の成分分析をＳＩＭＳ（Secondary Ion Mass Spectrometry）により行った。第３の試料の分析結果を図６Ａに示し、第４の試料の分析結果を図６Ｂに示す。 (Third experiment)
In the third experiment, a ferroelectric capacitor was formed in the third sample according to the first embodiment. In the fourth test, a ferroelectric capacitor was formed according to the first embodiment except that the SRO film 25 was not formed. In any sample, the thickness of the ferroelectric capacitor was set to 200 nm. And the component analysis of each sample was performed by SIMS (Secondary Ion Mass Spectrometry). The analysis result of the third sample is shown in FIG. 6A, and the analysis result of the fourth sample is shown in FIG. 6B.

図６Ａに示すように、Ｐｂを含有するＳＲＯ膜２５を含む第３の試料では、ＳｒがＲｕよりも拡散していた。また、図６Ａと図６Ｂとを比較すると、第３の試料（図６Ａ）において、上部電極へのＰｂの拡散が抑制されていた。このことから、第３の試料の方が、リーク電流が低いと考えられる。   As shown in FIG. 6A, in the third sample including the SRO film 25 containing Pb, Sr was diffused more than Ru. Further, comparing FIG. 6A and FIG. 6B, in the third sample (FIG. 6A), Pb diffusion to the upper electrode was suppressed. From this, it is considered that the third sample has a lower leakage current.

（第４の実験）
第４の実験では、第５の試料において、第１の実施形態に倣って強誘電体キャパシタを形成した。また、第６の試料において、ＰＺＴ膜２４ｃを形成しなかったことを除き、第１の実施形態に倣って強誘電体キャパシタを形成した。更に、第７の試料において、ＳＲＯ膜２５を形成しなかったことを除き、第１の実施形態に倣って強誘電体キャパシタを形成した。そして、各試料に対して、図８に示すような印加電圧と分極量との関係を示すヒステリシスループを求め、このヒステリシスループから種々の値を求めた。図７Ａに、印加電圧と「Ｐ−Ｕ」の値との関係を示し、図７Ｂに、印加電圧と分極Ｑｓｗとの関係を示す。また、図７Ｃに、印加電圧の反転回数と「Ｐ−Ｕ」の値との関係を示し、図７Ｄに、印加電圧の反転回数と「Ｐ−Ｕ」の値の初期値（（Ｐ−Ｕ）₀）に対する割合との関係を示す。なお、図７Ａ〜図７Ｄ中の破線が第５の試料の結果を示し、二点鎖線が第６の試料の結果を示し、実線が第７の試料の結果を示している。また、分極Ｑｓｗは、ヒステリシスループから得られる値Ｐ、Ｕ、Ｎ及びＤを用いて下記数１により求めた値である。 (Fourth experiment)
In the fourth experiment, a ferroelectric capacitor was formed in the fifth sample according to the first embodiment. In the sixth sample, a ferroelectric capacitor was formed according to the first embodiment except that the PZT film 24c was not formed. Further, a ferroelectric capacitor was formed according to the first embodiment except that the SRO film 25 was not formed in the seventh sample. For each sample, a hysteresis loop indicating the relationship between the applied voltage and the polarization amount as shown in FIG. 8 was obtained, and various values were obtained from this hysteresis loop. FIG. 7A shows the relationship between the applied voltage and the value of “P−U”, and FIG. 7B shows the relationship between the applied voltage and the polarization Qsw. FIG. 7C shows the relationship between the number of times of inversion of the applied voltage and the value of “PU”, and FIG. 7D shows the number of times of inversion of the applied voltage and the initial value of (P−U). ) Shows the relationship with the ratio for ₀ ). 7A to 7D indicate the result of the fifth sample, the two-dot chain line indicates the result of the sixth sample, and the solid line indicates the result of the seventh sample. The polarization Qsw is a value obtained by the following equation 1 using values P, U, N, and D obtained from the hysteresis loop.

図７Ａ〜図７Ｄに示すように、いずれの測定においても、Ｐｂを含有するＳＲＯ膜２５を含む第５の試料及び第６の試料において、第７の試料よりも良好な結果が得られた。特に、図７Ｃ及び図７Ｄに示すように、良好な疲労特性が得られた。   As shown in FIGS. 7A to 7D, in any measurement, better results were obtained in the fifth sample and the sixth sample including the SRO film 25 containing Pb than in the seventh sample. In particular, as shown in FIGS. 7C and 7D, good fatigue properties were obtained.

（第５の実験）
第５の実験では、第８の試料において、第１の実施形態に倣ってＩｒ膜２７の形成までの処理を行った後に、７００℃でアニールを行った。また、第９の試料において、第１の実施形態に倣ってＩｒ膜２７の形成までの処理を行った後に、７００℃でアニールを行った。そして、各試料に対して、印加電圧と分極との関係を求めた。これらの結果を図９に示す。図９中の実線が第８の試料の結果を示し、黒塗りのドットが第９の試料の結果を示している。 (Fifth experiment)
In the fifth experiment, the eighth sample was annealed at 700 ° C. after the processing up to the formation of the Ir film 27 according to the first embodiment. Further, the ninth sample was annealed at 700 ° C. after performing the processing up to the formation of the Ir film 27 according to the first embodiment. And the relationship between an applied voltage and polarization was calculated | required with respect to each sample. These results are shown in FIG. The solid line in FIG. 9 shows the result of the eighth sample, and the black dots show the result of the ninth sample.

図９に示すように、７００℃のアニールが行われた第８の試料ではヒステリシスループが、第９の試料のものよりも大きく広がった。このことから、第８の試料においてリーク電流が大きくなったと考えられる。実際に、リーク電流の測定を行ったところ、第９の試料では１０^-4Ａ／ｃｍ²のオーダーであったのに対し、第８の試料では０．１Ａ／ｃｍ²のオーダーあった。従って、上部電極を構成する膜の形成が終了した後のアニールの温度を高くしすぎないことが好ましい。例えば５５０℃で１時間のアニールを行えば十分である。 As shown in FIG. 9, in the eighth sample that was annealed at 700 ° C., the hysteresis loop expanded more than that in the ninth sample. From this, it is considered that the leakage current increased in the eighth sample. Actually, when the leakage current was measured, it was on the order of 10 ⁻⁴ A / cm ² in the ninth sample, whereas it was on the order of 0.1 A / cm ² in the eighth sample. Therefore, it is preferable not to make the annealing temperature too high after the formation of the film constituting the upper electrode is completed. For example, annealing for 1 hour at 550 ° C. is sufficient.

（第６の実験）
第６の実験では、第１０の試料において、第１の実施形態に倣って強誘電体キャパシタを形成し、これに容量が４．７ｎＦのキャパシタを直列に接続した。また、第１１の試料において、ＳＲＯ膜２５を形成しなかったことを除き、第１の実施形態に倣って強誘電体キャパシタを形成した。そして、各試料に対して、印加電圧と分極との関係を求めた。これらの結果を図１０に示す。図１０中の実線が第１０の試料の結果を示し、黒塗りのドットが第１１の試料の結果を示している。 (Sixth experiment)
In the sixth experiment, a ferroelectric capacitor was formed in the tenth sample according to the first embodiment, and a capacitor having a capacitance of 4.7 nF was connected in series thereto. In the eleventh sample, a ferroelectric capacitor was formed according to the first embodiment except that the SRO film 25 was not formed. And the relationship between an applied voltage and polarization was calculated | required with respect to each sample. These results are shown in FIG. The solid line in FIG. 10 shows the result of the tenth sample, and the black dots show the result of the eleventh sample.

図１０に示すように、第１０の試料及び第１１の試料において、互いに類似した結果が得られた。このことは、第１１の試料では、ＳＲＯ膜２５が存在しないために、ＰＺＴ膜にダメージが生じて、そこに寄生容量が発生していることを意味している。つまり、従来の強誘電体キャパシタでは、ダメージの発生によって特性が劣化してしまっているのである。   As shown in FIG. 10, similar results were obtained in the tenth sample and the eleventh sample. This means that in the eleventh sample, since the SRO film 25 does not exist, the PZT film is damaged and parasitic capacitance is generated there. In other words, the characteristics of the conventional ferroelectric capacitor deteriorate due to the occurrence of damage.

以下、本発明の諸態様を付記としてまとめて記載する。   Hereinafter, various aspects of the present invention will be collectively described as supplementary notes.

（付記１）
基板の上方に形成された下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
を有し、
前記強誘電体膜は、
第１のＰＺＴ系膜と、
前記第１のＰＺＴ系膜上に形成され、前記第１のＰＺＴ系膜よりも、Ｔｉ含有量が少なくＺｒ含有量が多い第２のＰＺＴ系膜と、
を有することを特徴とする半導体装置。 (Appendix 1)
A lower electrode formed above the substrate;
A ferroelectric film formed on the lower electrode;
An upper electrode formed on the ferroelectric film;
Have
The ferroelectric film is
A first PZT-based film;
A second PZT-based film formed on the first PZT-based film and having a lower Ti content and a higher Zr content than the first PZT-based film;
A semiconductor device comprising:

（付記２）
前記強誘電体膜は、前記第２のＰＺＴ系膜上にＣＳＤ法により形成された第３のＰＺＴ系膜を有することを特徴とする付記１に記載の半導体装置。 (Appendix 2)
2. The semiconductor device according to appendix 1, wherein the ferroelectric film has a third PZT-based film formed on the second PZT-based film by a CSD method.

（付記３）
前記上部電極は、前記強誘電体膜上に直接形成され、ＳＲＯ膜を有することを特徴とする付記１又は２に記載の半導体装置。 (Appendix 3)
The semiconductor device according to appendix 1 or 2, wherein the upper electrode is formed directly on the ferroelectric film and has an SRO film.

（付記４）
前記ＳＲＯ膜は、１０原子％以下の不純物を含有していることを特徴とする付記３に記載の半導体装置。 (Appendix 4)
4. The semiconductor device according to appendix 3, wherein the SRO film contains impurities of 10 atomic% or less.

（付記５）
前記強誘電体膜は、化学量論組成よりもＰｂを多く含有していることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。 (Appendix 5)
The semiconductor device according to any one of appendices 1 to 4, wherein the ferroelectric film contains more Pb than the stoichiometric composition.

（付記６）
前記強誘電体膜の厚さは、１２０ｎｍ以下であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。 (Appendix 6)
6. The semiconductor device according to any one of appendices 1 to 5, wherein the ferroelectric film has a thickness of 120 nm or less.

（付記７）
基板の上方に下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
を有し、
前記強誘電体膜を形成する工程は、
第１のＰＺＴ系膜を形成する工程と、
前記第１のＰＺＴ系膜上に、前記第１のＰＺＴ系膜よりも、Ｔｉ含有量が少なくＺｒ含有量が多い第２のＰＺＴ系膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 (Appendix 7)
Forming a lower electrode above the substrate;
Forming a ferroelectric film on the lower electrode;
Forming an upper electrode on the ferroelectric film;
Have
The step of forming the ferroelectric film includes
Forming a first PZT-based film;
Forming a second PZT-based film having a lower Ti content and a higher Zr content than the first PZT-based film on the first PZT-based film;
A method for manufacturing a semiconductor device, comprising:

（付記８）
前記強誘電体膜を形成する工程は、ＣＳＤ法により前記第２のＰＺＴ系膜上に第３のＰＺＴ系膜を形成する工程を有することを特徴とする付記７に記載の半導体装置の製造方法。 (Appendix 8)
The method of manufacturing a semiconductor device according to appendix 7, wherein the step of forming the ferroelectric film includes a step of forming a third PZT-based film on the second PZT-based film by a CSD method. .

（付記９）
前記上部電極を形成する工程は、前記強誘電体膜上にＳＲＯ膜を直接形成する工程を有することを特徴とする付記７又は８に記載の半導体装置の製造方法。 (Appendix 9)
The method of manufacturing a semiconductor device according to appendix 7 or 8, wherein the step of forming the upper electrode includes a step of directly forming an SRO film on the ferroelectric film.

本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the ferroelectric memory which concerns on the 1st Embodiment of this invention. 図１Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 1B is a cross-sectional view showing the manufacturing method of the ferroelectric memory, following FIG. 1A. 図１Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 2B is a cross-sectional view showing the manufacturing method of the ferroelectric memory, following FIG. 1B. 図１Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 2C is a cross-sectional view showing the manufacturing method of the ferroelectric memory, following FIG. 1C. 図１Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 2D is a cross-sectional view showing the manufacturing method of the ferroelectric memory, following FIG. 1D. 図１Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 2E is a cross-sectional view showing the manufacturing method of the ferroelectric memory, following FIG. 1E. 図１Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 2D is a cross-sectional view showing the manufacturing method of the ferroelectric memory, following FIG. 1F. 図１Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 2B is a cross-sectional view showing the manufacturing method of the ferroelectric memory, following FIG. 1G. 図１Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。1H is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 1H. 図１Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 11 is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 1I; 図１Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 2D is a cross-sectional view showing the manufacturing method of the ferroelectric memory, following FIG. 1J. 図１Ｋに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 2C is a cross-sectional view illustrating the manufacturing method of the ferroelectric memory, following FIG. 1K. 図１Ｌに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 2B is a cross-sectional view showing the manufacturing method of the ferroelectric memory, following FIG. 1L. 図１Ｍに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 2C is a cross-sectional view illustrating the manufacturing method of the ferroelectric memory, following FIG. 1M. 図１Ｎに引き続き、強誘電体メモリの製造方法を示す断面図である。1N is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 1N; 図１Ｏに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 10 is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 10. 本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the ferroelectric memory which concerns on the 2nd Embodiment of this invention. 図２Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 2B is a cross-sectional view showing the manufacturing method of the ferroelectric memory, following FIG. 2A. 図２Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 2B is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 2B. 本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the ferroelectric memory based on the 3rd Embodiment of this invention. 図３Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 3B is a cross-sectional view showing the manufacturing method of the ferroelectric memory, following FIG. 3A. 本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the ferroelectric memory based on the 4th Embodiment of this invention. 図４Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 4B is a cross-sectional view showing the manufacturing method of the ferroelectric memory, following FIG. 4A. 図４Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 4B is a cross-sectional view showing the method for manufacturing the ferroelectric memory, following FIG. 4B. 第２の実験の結果を示すグラフである。It is a graph which shows the result of a 2nd experiment. 第３の実験における第３の試料の結果を示すグラフである。It is a graph which shows the result of the 3rd sample in the 3rd experiment. 第３の実験における第４の試料の結果を示すグラフである。It is a graph which shows the result of the 4th sample in the 3rd experiment. 第４の実験における印加電圧と「Ｐ−Ｕ」の値との関係を示すグラフである。It is a graph which shows the relationship between the applied voltage in 4th experiment, and the value of "PU". 第４の実験における印加電圧と分極Ｑｓｗとの関係を示すグラフである。It is a graph which shows the relationship between the applied voltage in 4th experiment, and polarization Qsw. 第４の実験における印加電圧の反転回数と「Ｐ−Ｕ」の値との関係を示すグラフである。It is a graph which shows the relationship between the frequency | count of inversion of the applied voltage in a 4th experiment, and the value of "PU". 第４の実験における印加電圧の反転回数と「（Ｐ−Ｕ）／（（Ｐ−Ｕ）₀」との関係を示すグラフである。It is a graph which shows the relationship between the frequency | count of inversion of the applied voltage in a 4th experiment, and "(PU) / ((PU) ₀ ". 印加電圧と分極との関係を示すグラフである。It is a graph which shows the relationship between an applied voltage and polarization. 第５の実験の結果を示すグラフである。It is a graph which shows the result of 5th experiment. 第６の実験の結果を示すグラフである。It is a graph which shows the result of a 6th experiment.

符号の説明Explanation of symbols

２４ａ、２４ｂ、２４ｃ：ＰＺＴ膜
２５：ＳＲＯ膜
２６：ＩｒＯ_Y膜
２７：Ｉｒ膜
３０：下部電極
３３：上部電極
３４：容量絶縁膜 24a, 24b, 24c: PZT film 25: SRO film 26: IrO _Y film 27: Ir film 30: Lower electrode 33: Upper electrode 34: Capacitance insulating film

Claims (6)

基板の上方に形成された下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
を有し、
前記強誘電体膜は、
第１のＰＺＴ系膜と、
前記第１のＰＺＴ系膜上に形成され、前記第１のＰＺＴ系膜よりも、Ｔｉ含有量が少なくＺｒ含有量が多い第２のＰＺＴ系膜と、
を有することを特徴とする半導体装置。 A lower electrode formed above the substrate;
A ferroelectric film formed on the lower electrode;
An upper electrode formed on the ferroelectric film;
Have
The ferroelectric film is
A first PZT-based film;
A second PZT-based film formed on the first PZT-based film and having a lower Ti content and a higher Zr content than the first PZT-based film;
A semiconductor device comprising: 前記強誘電体膜は、前記第２のＰＺＴ系膜上にＣＳＤ法により形成された第３のＰＺＴ系膜を有することを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the ferroelectric film includes a third PZT-based film formed on the second PZT-based film by a CSD method. 前記上部電極は、前記強誘電体膜上に直接形成され、ＳＲＯ膜を有することを特徴とする請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the upper electrode is formed directly on the ferroelectric film and has an SRO film. 基板の上方に下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
を有し、
前記強誘電体膜を形成する工程は、
第１のＰＺＴ系膜を形成する工程と、
前記第１のＰＺＴ系膜上に、前記第１のＰＺＴ系膜よりも、Ｔｉ含有量が少なくＺｒ含有量が多い第２のＰＺＴ系膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 Forming a lower electrode above the substrate;
Forming a ferroelectric film on the lower electrode;
Forming an upper electrode on the ferroelectric film;
Have
The step of forming the ferroelectric film includes
Forming a first PZT-based film;
Forming a second PZT-based film having a lower Ti content and a higher Zr content than the first PZT-based film on the first PZT-based film;
A method for manufacturing a semiconductor device, comprising: 前記強誘電体膜を形成する工程は、ＣＳＤ法により前記第２のＰＺＴ系膜上に第３のＰＺＴ系膜を形成する工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。   5. The method of manufacturing a semiconductor device according to claim 4, wherein the step of forming the ferroelectric film includes a step of forming a third PZT film on the second PZT film by a CSD method. Method. 前記上部電極を形成する工程は、前記強誘電体膜上にＳＲＯ膜を直接形成する工程を有することを特徴とする請求項４又は５に記載の半導体装置の製造方法。   6. The method of manufacturing a semiconductor device according to claim 4, wherein the step of forming the upper electrode includes a step of directly forming an SRO film on the ferroelectric film.

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