JP5561300B2 - Manufacturing method of semiconductor device - Google Patents

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本発明は、下部電極と上部電極との間に誘電体材料からなるキャパシタ膜が挟持されてなるキャパシタ構造を有する半導体装置の製造方法に関し、特にキャパシタ膜が強誘電体材料からなる強誘電体キャパシタ構造に適用して好適である。   The present invention relates to a method of manufacturing a semiconductor device having a capacitor structure in which a capacitor film made of a dielectric material is sandwiched between a lower electrode and an upper electrode, and in particular, a ferroelectric capacitor in which the capacitor film is made of a ferroelectric material. It is suitable to apply to the structure.

近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタ構造に保持する強誘電体メモリ(FeRAM:Ferro-electricRandomAccessMemory)の開発が進められている。強誘電体メモリは、電源を断っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力の実現が期待できることから特に注目されている。 In recent years, development of a ferroelectric memory (FeRAM: Ferro-electric Random Access Memory) that holds information in a ferroelectric capacitor structure by using polarization inversion of the ferroelectric has been advanced. A ferroelectric memory is a non-volatile memory in which retained information is not lost even when the power is turned off, and is attracting particular attention because it can be expected to realize high integration, high speed driving, high durability, and low power consumption.

FeRAMのメモリセルに使用されるキャパシタの構造は、下記の特許文献1〜3に記載されているように、強誘電体膜として例えばSBT膜やPZT膜を用いるとともに、強誘電体膜を下部電極と上部電極とにより挟んだ構造を有している。下部電極としては例えばプラチナ膜が用いられ、また上部電極としては例えばプラチナ膜、酸化イリジウム膜等が用いられている。   As described in Patent Documents 1 to 3 below, the capacitor structure used in the FeRAM memory cell uses, for example, an SBT film or a PZT film as the ferroelectric film, and the ferroelectric film is used as the lower electrode. And the upper electrode. For example, a platinum film is used as the lower electrode, and a platinum film, an iridium oxide film, or the like is used as the upper electrode.

特許文献1には、強誘電体膜の構成元素の離脱及び相互拡散を抑制するために、強誘電体膜を完全に結晶化する工程からキャパシタ構造の保護膜を成膜する工程までの間に、高温熱処理を行わない手法が開示されている。詳細には、先ず強誘電体であるPZTを材料としてキャパシタ膜を形成した後、RTA(RapidThermalAnnealing)法で結晶化させ
る。続いて、IrOx(0<x<2)を材料として上部電極を形成し、更にRTA法を行い、キャパシタ膜を完全に結晶化させると同時に、上部電極のイリジウム(Ir)をPZT内へ拡散させる。この手法によれば、電極と強誘電体膜との間の相互拡散及び強誘電体膜の構成元素の離脱を防止できる。
In Patent Document 1, in order to suppress the separation and mutual diffusion of the constituent elements of the ferroelectric film, a period from the process of completely crystallizing the ferroelectric film to the process of forming the protective film of the capacitor structure is disclosed. A method that does not perform high-temperature heat treatment is disclosed. Specifically, first, a capacitor film is formed using PZT, which is a ferroelectric material, and then crystallized by an RTA (Rapid Thermal Annealing) method. Subsequently, an upper electrode is formed using IrO x (0 <x <2) as a material, and further the RTA method is performed to completely crystallize the capacitor film, and at the same time, iridium (Ir) of the upper electrode is diffused into PZT. Let According to this method, mutual diffusion between the electrode and the ferroelectric film and separation of constituent elements of the ferroelectric film can be prevented.

特許文献2には、スタック型キャパシタ構造の強誘電体膜の結晶性を向上するために、イリジウム膜及び酸化イリジウム膜を積層して下部電極を形成した後、第1のPZT膜を形成し、更に第1のPZT膜より厚い第2のPZT膜を形成する手法が開示されている。   In Patent Document 2, in order to improve the crystallinity of the ferroelectric film having a stacked capacitor structure, an iridium film and an iridium oxide film are stacked to form a lower electrode, and then a first PZT film is formed. Further, a method for forming a second PZT film thicker than the first PZT film is disclosed.

特許文献3には、650℃以下の低温で結晶化が促進する強誘電体膜を形成するために、SBTやPZT等の有機金属化合物塗布液にヘテロポリ酸を添加する手法が開示されている。   Patent Document 3 discloses a method of adding a heteropolyacid to an organometallic compound coating solution such as SBT or PZT in order to form a ferroelectric film that promotes crystallization at a low temperature of 650 ° C. or lower.

特開2005−183841号公報JP 2005-183841 A 特開2003−68991号公報JP 2003-68991 A 特開2003−128419号公報JP 2003-128419 A

特許文献1に特に明示されているように、従来のFeRAMの製造方法では、強誘電体材料からなるキャパシタ膜上にIrOx(0<x<2)から上部電極を形成した後、アニール処理を行うことによりイリジウムをキャパシタ膜内に拡散される技術が提案されてい
る。
As specifically disclosed in Patent Document 1, in the conventional FeRAM manufacturing method, after forming an upper electrode from IrO x (0 <x <2) on a capacitor film made of a ferroelectric material, annealing is performed. A technique has been proposed in which iridium is diffused into the capacitor film.

イリジウムがキャパシタ膜へ拡散すると、強誘電体の結晶粒の中(ABO3型ペロブスカイト構造の場合、AサイトやBサイト)へ結合し、キャパシタ構造の反転電化量は高くなり、リーク電流は微増の状態となる。しかしながら、イリジウムが強誘電体の結晶粒に結合しない場合、結晶粒界に溜まって、リークパスを形成し、キャパシタのリーク電流は急増する。それと同時に、上部電極とキャパシタ膜との界面部分(強誘電性なし)は厚くなり、反転電荷量が低下し、抗電界が高くなる。更には、キャパシタ膜に結晶欠陥(空孔)が多く発生していた場合、イリジウムが結晶欠陥を充填し、リーク電流が激増する。その結果、FeRAMの歩留まりが著しく低下するという問題がある。 When iridium diffuses into the capacitor film, it binds into the ferroelectric crystal grains (in the case of ABO 3 type perovskite structure, A site and B site), the reverse charge of the capacitor structure increases, and the leakage current slightly increases. It becomes a state. However, when iridium is not bonded to the ferroelectric crystal grains, the iridium accumulates at the crystal grain boundary to form a leak path, and the leak current of the capacitor increases rapidly. At the same time, the interface portion (no ferroelectricity) between the upper electrode and the capacitor film becomes thicker, the inversion charge amount decreases, and the coercive electric field increases. Furthermore, when many crystal defects (vacancies) are generated in the capacitor film, iridium fills the crystal defects and the leakage current increases drastically. As a result, there is a problem that the yield of FeRAM is significantly reduced.

本発明は、上記の課題に鑑みてなされたものであり、キャパシタ構造の反転電化量を向上させるも、リーク電流を徒に増加させることなく、高い歩留まりを確保することができる信頼性の高い半導体装置の製造方法を提供することを目的とする。   The present invention has been made in view of the above-described problems, and is a highly reliable semiconductor that can secure a high yield without increasing the leakage current, although improving the inversion electrification amount of the capacitor structure. An object is to provide a method for manufacturing a device.

本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造を備えた半導体装置の製造方法であって、前記キャパシタ構造を形成するに際して、下部電極層を形成する工程と、前記下部電極層上にアモルファス状のPZTを含む誘電体膜を、120nm〜150nmの範囲内の膜厚に形成する工程と、酸化性雰囲気で前記誘電体膜にRTA法による第1の熱処理を548℃〜553℃の範囲内の温度で施し、前記誘電体膜の下層部を結晶化し、上層部がアモルファス状を維持する工程と、前記誘電体膜上に、内部にイリジウムを含有する上部電極層を形成する工程と、酸化性雰囲気で前記上部電極層に第2の熱処理を施し、前記上部電極層中のイリジウムを前記誘電体膜の内部に拡散させる工程と、前記上部電極層、前記誘電体膜、及び前記下部電極層をそれぞれ加工して、前記キャパシタ構造を形成する工程とを含む。 A method of manufacturing a semiconductor device of the present invention is a method of manufacturing a semiconductor device having a capacitor structure in which a capacitor film made of a dielectric material is sandwiched between a lower electrode and an upper electrode above a semiconductor substrate, In forming the capacitor structure, a step of forming a lower electrode layer, a step of forming a dielectric film containing amorphous PZT on the lower electrode layer to a thickness in the range of 120 nm to 150 nm, and an oxidizing property Performing a first heat treatment by RTA method on the dielectric film in an atmosphere at a temperature within a range of 548 ° C. to 553 ° C., crystallizing a lower layer portion of the dielectric film, and maintaining an upper layer portion in an amorphous state; Forming a top electrode layer containing iridium on the dielectric film; and subjecting the top electrode layer to a second heat treatment in an oxidizing atmosphere; And a step of diffusing um inside the dielectric layer, the upper electrode layer, the dielectric layer, and said lower electrode layer were processed, respectively, and forming the capacitor structure.

本発明によれば、キャパシタ構造の反転電化量を向上させるも、リーク電流を徒に増加させることなく、高い歩留まりを確保することが可能となり、信頼性の高い半導体装置が実現する。 According to the present invention, it is possible to secure a high yield without increasing the leakage current, although the amount of inversion electrification of the capacitor structure is improved, and a highly reliable semiconductor device is realized.

図1Aは、第1の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 1A is a schematic cross-sectional view showing the configuration of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps. 図1Bは、第1の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 1B is a schematic cross-sectional view showing the configuration of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps. 図1Cは、第1の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 1C is a schematic cross-sectional view showing the configuration of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps. 図1Dは、第1の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 1D is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps. 図2Aは、第1の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 2A is a schematic sectional view showing the configuration of the FeRAM according to the first embodiment in the order of steps together with the manufacturing method thereof. 図2Bは、第1の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 2B is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps. 図2Cは、第1の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 2C is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps. 図2Dは、第1の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 2D is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps. 図3Aは、第1の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 3A is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps. 図3Bは、第1の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 3B is a schematic cross-sectional view showing the configuration of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps. 図3Cは、第1の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 3C is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps. 図4Aは、第1の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 4A is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps. 図4Bは、第1の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 4B is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps. 図4Cは、第1の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 4C is a schematic cross-sectional view showing the configuration of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps. 図5Aは、第1の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 5A is a schematic cross-sectional view showing the configuration of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps. 図5Bは、第1の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 5B is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps. 図6は、第1の実施形態によるFeRAMのキャパシタ構成を示す概略断面図である。FIG. 6 is a schematic cross-sectional view illustrating the capacitor configuration of the FeRAM according to the first embodiment. 図7Aは、第2の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 7A is a schematic cross-sectional view showing the configuration of the FeRAM according to the second embodiment in the order of steps together with its manufacturing method. 図7Bは、第2の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 7B is a schematic cross-sectional view showing the configuration of the FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof. 図7Cは、第2の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 7C is a schematic cross-sectional view showing the configuration of the FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof. 図7Dは、第2の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 7D is a schematic cross-sectional view showing the structure of the FeRAM according to the second embodiment in the order of steps together with its manufacturing method. 図8Aは、第2の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 8A is a schematic sectional view showing the structure of the FeRAM according to the second embodiment in the order of steps together with its manufacturing method. 図8Bは、第2の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 8B is a schematic sectional view showing the structure of the FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof. 図8Cは、第2の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 8C is a schematic cross-sectional view showing the configuration of the FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof. 図8Dは、第2の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 8D is a schematic cross-sectional view showing the configuration of the FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof. 図9Aは、第2の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 9A is a schematic sectional view showing the structure of the FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof. 図9Bは、第2の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 9B is a schematic cross-sectional view showing the structure of the FeRAM according to the second embodiment in the order of steps together with its manufacturing method. 図9Cは、第2の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 9C is a schematic sectional view showing the structure of the FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof. 図10Aは、第2の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 10A is a schematic cross-sectional view showing the structure of the FeRAM according to the second embodiment in the order of steps together with its manufacturing method. 図10Bは、第2の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 10B is a schematic cross-sectional view showing the configuration of the FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof. 図11Aは、第2の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 11A is a schematic cross-sectional view showing the configuration of the FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof. 図11Bは、第2の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 11B is a schematic sectional view showing the structure of the FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof. 図12は、第2の実施形態によるFeRAMのキャパシタ構成を示す概略断面図である。FIG. 12 is a schematic cross-sectional view illustrating the capacitor configuration of the FeRAM according to the second embodiment. 図13Aは、第3の実施形態による実施例1の主要構成として、図1Dに相当する構成物のみを示す概略断面図である。FIG. 13A is a schematic cross-sectional view showing only a configuration corresponding to FIG. 1D as a main configuration of Example 1 according to the third embodiment. 図13Bは、第3の実施形態による実施例2の主要構成として、図1Dに相当する構成物のみを示す概略断面図である。FIG. 13B is a schematic cross-sectional view showing only the configuration corresponding to FIG. 1D as the main configuration of Example 2 according to the third embodiment. 図13Cは、第3の実施形態による実施例3の主要構成として、図1Dに相当する構成物のみを示す概略断面図である。FIG. 13C is a schematic cross-sectional view showing only the configuration corresponding to FIG. 1D as the main configuration of Example 3 according to the third embodiment. 図14Aは、第3の実施形態による実施例4の主要構成として、図1Dに相当する構成物のみを示す概略断面図である。FIG. 14A is a schematic cross-sectional view showing only a configuration corresponding to FIG. 1D as a main configuration of Example 4 according to the third embodiment. 図14Bは、第3の実施形態による実施例5の主要構成として、図1Dに相当する構成物のみを示す概略断面図である。FIG. 14B is a schematic cross-sectional view showing only the configuration corresponding to FIG. 1D as the main configuration of Example 5 according to the third embodiment. 図14Cは、第3の実施形態による実施例6の主要構成として、図1Dに相当する構成物のみを示す概略断面図である。FIG. 14C is a schematic cross-sectional view showing only the configuration corresponding to FIG. 1D as the main configuration of Example 6 according to the third embodiment. 図15は、PZT(111)配向強度のピークのX線入射エネルギー依存性を調べた結果を示す特性図である。FIG. 15 is a characteristic diagram showing the results of examining the dependence of the PZT (111) orientation intensity peak on the X-ray incident energy. 図16は、第3の実施形態による実施例6のFeRAMのキャパシタ構成を示す概略断面図である。FIG. 16 is a schematic cross-sectional view showing the FeRAM capacitor configuration of Example 6 according to the third embodiment. 図17Aは、Ptからなる下部電極層上に形成した膜厚140nmのPZT膜に、RTA法で553℃で90秒間の熱処理を施した後の様子を示す断面の写真である。FIG. 17A is a cross-sectional photograph showing a state after a PZT film having a thickness of 140 nm formed on the lower electrode layer made of Pt is subjected to heat treatment at 553 ° C. for 90 seconds by the RTA method. 図17Bは、Ptからなる下部電極層上に形成した膜厚140nmのPZT膜に、RTA法で573℃で90秒間の熱処理を施した後の様子を示す断面の写真である。FIG. 17B is a cross-sectional photograph showing a state after a PZT film having a thickness of 140 nm formed on the lower electrode layer made of Pt is subjected to heat treatment at 573 ° C. for 90 seconds by the RTA method. 図18Aは、各熱処理の温度に起因するキャパシタの断面図への影響を示す概略断面図である。FIG. 18A is a schematic cross-sectional view showing the influence on the cross-sectional view of the capacitor due to the temperature of each heat treatment. 図18Bは、各熱処理の温度に起因するキャパシタの断面図への影響を示す概略断面図である。FIG. 18B is a schematic cross-sectional view showing the influence on the cross-sectional view of the capacitor due to the temperature of each heat treatment. 図18Cは、各熱処理の温度に起因するキャパシタの断面図への影響を示す概略断面図である。FIG. 18C is a schematic cross-sectional view showing the influence on the cross-sectional view of the capacitor due to the temperature of each heat treatment. 図19Aは、熱処理したCSPLZT膜の結晶性を測定した結果を示す特性図である。FIG. 19A is a characteristic diagram showing the results of measuring the crystallinity of the heat-treated CSPLZT film. 図19Bは、熱処理したCSPLZT膜の結晶性を測定した結果を示す 特性図である。FIG. 19B is a characteristic diagram showing the results of measuring the crystallinity of the heat-treated CSPLZT film. 図20Aは、熱処理したCSPLZT膜の結晶性を測定した結果を示す特性図である。FIG. 20A is a characteristic diagram showing the results of measuring the crystallinity of the heat-treated CSPLZT film. 図20Bは、熱処理したCSPLZT膜の結晶性を測定した結果を示す特性図である。FIG. 20B is a characteristic diagram showing the results of measuring the crystallinity of the heat-treated CSPLZT film. 図21Aは、CSPLZTの膜厚が120nmの場合の熱処理温度がCSPLZT膜の結晶性へ与える影響を示す特性図である。FIG. 21A is a characteristic diagram showing the influence of the heat treatment temperature on the crystallinity of the CSPLZT film when the film thickness of CSPLZT is 120 nm. 図21Bは、CSPLZTの膜厚が120nmの場合の熱処理温度がCSPLZT膜の結晶性へ与える影響を示す特性図である。FIG. 21B is a characteristic diagram showing the influence of the heat treatment temperature on the crystallinity of the CSPLZT film when the film thickness of CSPLZT is 120 nm. 図22Aは、印加電圧を3.0Vとして反転電荷量QSWを測定した結果を示す特性図である。FIG. 22A is a characteristic diagram showing the results of measuring the inversion charge amount QSW with an applied voltage of 3.0V. 図22Bは、印加電圧を3.0Vとして反転電荷量QSWを測定した結果を示す特性図である。FIG. 22B is a characteristic diagram showing a result of measuring the inversion charge amount QSW with an applied voltage of 3.0V. 図23Aは、セルキャパシタにおける印加電圧の依存性を示す特性図である。FIG. 23A is a characteristic diagram showing the dependence of the applied voltage on the cell capacitor. 図23Bは、セルキャパシタにおける分極反転の抗電圧Vcを示す特性図である。FIG. 23B is a characteristic diagram showing a coercive voltage Vc of polarization reversal in the cell capacitor. 図24Aは、強誘電体キャパシタ構造(ディスクリート)のリーク電流を測定した結果を示す特性図である。FIG. 24A is a characteristic diagram showing a result of measuring a leakage current of a ferroelectric capacitor structure (discrete). 図24Bは、強誘電体キャパシタ構造(セルアレイ)のリーク電流を測定した結果を示す特性図である。FIG. 24B is a characteristic diagram showing the result of measuring the leakage current of the ferroelectric capacitor structure (cell array). 図25Aは、強誘電体キャパシタ構造(1T1C型のセルアレイ)における歩留りの測定結果を示す特性図である。FIG. 25A is a characteristic diagram showing yield measurement results in a ferroelectric capacitor structure (1T1C type cell array). 図25Bは、強誘電体キャパシタ構造(1T1C型のセルアレイ)における歩留りの測定結果を示す特性図である。FIG. 25B is a characteristic diagram showing yield measurement results in the ferroelectric capacitor structure (1T1C type cell array). 図26は、PT歩留まりのRET不良(SS&OS)の結果を示す特性図である。FIG. 26 is a characteristic diagram showing a result of RET failure (SS & OS) in PT yield.

−本発明を適用した具体的な諸実施形態−
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の諸実施形態では、本発明をFeRAMに適用した場合について例示するが、キャパシタ構造に通常の誘電体膜を用いた半導体メモリにも適用可能である。
-Specific embodiments to which the present invention is applied-
Hereinafter, specific embodiments to which the present invention is applied will be described in detail with reference to the drawings. In the following embodiments, the case where the present invention is applied to FeRAM will be exemplified, but the present invention can also be applied to a semiconductor memory using a normal dielectric film as a capacitor structure.

(第1の実施形態)
本実施形態では、強誘電体キャパシタ構造の下部電極及び上部電極の導通を強誘電体キャパシタ構造の上方でとる、いわゆるプレーナ型のFeRAMを例示する。なお、説明の便宜上、FeRAMの構造をその製造方法と共に説明する。
図1A〜図5Bは、第1の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。
(First embodiment)
In this embodiment, a so-called planar type FeRAM in which the conduction between the lower electrode and the upper electrode of the ferroelectric capacitor structure is taken above the ferroelectric capacitor structure is exemplified. For convenience of explanation, the structure of the FeRAM will be described together with its manufacturing method.
1A to 5B are schematic cross-sectional views showing the configuration of the FeRAM according to the first embodiment in the order of steps together with the manufacturing method thereof.

先ず、図1Aに示すように、シリコン半導体基板10上に選択トランジスタとして機能するMOSトランジスタ20を形成する。
詳細には、シリコン半導体基板10の表層に例えばSTI(Shallow Trench Isolation)法により素子分離構造11を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではBを例えばドーズ量3.0×1013/cm2、加速エネルギー300keVの条件でイオン注入し、ウェル12を形成する。
First, as shown in FIG. 1A, a MOS transistor 20 that functions as a selection transistor is formed on a silicon semiconductor substrate 10.
Specifically, the element isolation structure 11 is formed on the surface layer of the silicon semiconductor substrate 10 by, for example, the STI (Shallow Trench Isolation) method to determine the element active region.
Next, an impurity, here B, is ion-implanted into the element active region under the conditions of a dose amount of 3.0 × 10 13 / cm 2 and an acceleration energy of 300 keV to form the well 12.

次に、素子活性領域に熱酸化等により膜厚3.0nm程度の薄いゲート絶縁膜13を形成し、ゲート絶縁膜13上にCVD法により膜厚180nm程度の多結晶シリコン膜及び膜厚29nm程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜13をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜13上にゲート電極14をパターン形成する。このとき同時に、ゲート電極14上にはシリコン窒化膜からなるキャップ膜15がパターン形成される。   Next, a thin gate insulating film 13 having a thickness of about 3.0 nm is formed in the element active region by thermal oxidation or the like, and a polycrystalline silicon film having a thickness of about 180 nm and a thickness of about 29 nm are formed on the gate insulating film 13 by a CVD method. For example, a silicon nitride film is deposited, and the gate electrode 14 is patterned on the gate insulating film 13 by processing the silicon nitride film, the polycrystalline silicon film, and the gate insulating film 13 into an electrode shape by lithography and subsequent dry etching. Form. At the same time, a cap film 15 made of a silicon nitride film is patterned on the gate electrode 14.

次に、キャップ膜15をマスクとして素子活性領域に不純物、ここではAsを例えばドーズ量5.0×1014/cm2、加速エネルギー10keVの条件でイオン注入し、いわゆるLDD領域16を形成する。 Next, using the cap film 15 as a mask, impurities, here As, are ion-implanted under the conditions of a dose of 5.0 × 10 14 / cm 2 and an acceleration energy of 10 keV to form a so-called LDD region 16.

次に、全面に例えばシリコン酸化膜をCVD法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極14及びキャップ膜15の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜17を形成する。   Next, for example, a silicon oxide film is deposited on the entire surface by the CVD method, and this silicon oxide film is so-called etched back, thereby leaving the silicon oxide film only on the side surfaces of the gate electrode 14 and the cap film 15 to form the sidewall insulating film 17. Form.

次に、キャップ膜15及びサイドウォール絶縁膜17をマスクとして素子活性領域に不純物、ここではPをLDD領域16よりも不純物濃度が高くなる条件でイオン注入し、LDD領域16と重畳されるソース/ドレイン領域18を形成して、MOSトランジスタ20を完成させる。   Next, using the cap film 15 and the sidewall insulating film 17 as a mask, an impurity, here P, is ion-implanted under the condition that the impurity concentration is higher than that of the LDD region 16, and the source / A drain region 18 is formed to complete the MOS transistor 20.

続いて、図1Bに示すように、MOSトランジスタ20の保護膜21及び層間絶縁膜22aを順次形成する。
詳細には、MOSトランジスタ20を覆うように、保護膜21及び層間絶縁膜22aを順次堆積する。ここで、保護膜21としては、シリコン酸化膜を材料とし、CVD法により膜厚20nm程度に堆積する。層間絶縁膜22aとしては、例えばプラズマSiO膜(膜厚20nm程度)、プラズマSiN膜(膜厚80nm程度)及びプラズマTEOS膜(膜厚1000nm程度)を順次成膜した積層構造を形成し、積層後、CMPにより膜厚が700nm程度となるまで研磨する。
Subsequently, as shown in FIG. 1B, a protective film 21 and an interlayer insulating film 22a of the MOS transistor 20 are sequentially formed.
Specifically, a protective film 21 and an interlayer insulating film 22 a are sequentially deposited so as to cover the MOS transistor 20. Here, as the protective film 21, a silicon oxide film is used as a material, and is deposited to a film thickness of about 20 nm by a CVD method. As the interlayer insulating film 22a, for example, a laminated structure in which a plasma SiO film (film thickness of about 20 nm), a plasma SiN film (film thickness of about 80 nm) and a plasma TEOS film (film thickness of about 1000 nm) are sequentially formed is formed. Polishing is performed by CMP until the film thickness reaches about 700 nm.

続いて、図1Cに示すように、層間絶縁膜22b及び保護膜23を順次形成する。なお、図1C以下の各図では、図示の便宜上、層間絶縁膜22aから上部の構成のみを示し、シリコン半導体基板10やMOSトランジスタ20等の図示を省略する。
詳細には、先ず、層間絶縁膜22a上に例えばTEOSを用いたプラズマCVD法により、シリコン酸化膜を膜厚100nm程度に堆積し、層間絶縁膜22bを形成する。その後、層間絶縁膜22bをアニール処理する。このアニール処理の条件としては、N2ガスを20リットル/分の流量で供給しながら、例えば650℃で20分間〜45分間実行する。
Subsequently, as shown in FIG. 1C, an interlayer insulating film 22b and a protective film 23 are sequentially formed. 1C and subsequent figures, for convenience of illustration, only the structure above the interlayer insulating film 22a is shown, and illustration of the silicon semiconductor substrate 10, the MOS transistor 20, and the like is omitted.
More specifically, first, a silicon oxide film is deposited to a thickness of about 100 nm on the interlayer insulating film 22a by, for example, a plasma CVD method using TEOS to form an interlayer insulating film 22b. Thereafter, the interlayer insulating film 22b is annealed. As conditions for the annealing treatment, for example, the annealing is performed at 650 ° C. for 20 minutes to 45 minutes while supplying N 2 gas at a flow rate of 20 liters / minute.

次に、層間絶縁膜22b上に、後述する強誘電体キャパシタ構造の密着膜として機能するとともに、強誘電体膜への水素・水の浸入を防止するための保護膜23を形成する。保護膜23としては、アルミナ(Al23)を材料として、スパッタ法により膜厚20nm〜50nm程度に堆積する。保護膜23としては、アルミナの代わりに、窒化アルミニウム、酸化タンタル、酸化チタン、酸化ジルコニウムなどの膜やこれらの積層構造としても良い。その後、強誘電体キャパシタ構造の下部電極の結晶性を向上させるために、保護膜23をアニール処理する。このアニール処理の条件としては、O2ガスを2リットル/分の流量で供給しながら、例えば650℃で30秒間〜120秒間、例えば60秒間実行する。 Next, a protective film 23 is formed on the interlayer insulating film 22b to function as an adhesion film of a ferroelectric capacitor structure described later and to prevent hydrogen / water from entering the ferroelectric film. As the protective film 23, alumina (Al 2 O 3 ) is used as a material and is deposited to a thickness of about 20 nm to 50 nm by sputtering. As the protective film 23, instead of alumina, a film of aluminum nitride, tantalum oxide, titanium oxide, zirconium oxide, or the like, or a laminated structure thereof may be used. Thereafter, the protective film 23 is annealed in order to improve the crystallinity of the lower electrode of the ferroelectric capacitor structure. As the conditions for this annealing treatment, for example, the annealing is performed at 650 ° C. for 30 seconds to 120 seconds, for example, 60 seconds, while supplying O 2 gas at a flow rate of 2 liters / minute.

続いて、図1Dに示すように、下部電極層24、強誘電体膜25及び上部電極層26を順次形成する。
詳細には、先ず、スパッタ法により例えば膜厚が150nm〜200nm程度、ここでは150nm程度にPt膜を堆積し、下部電極層24を形成する。Pt(111)の結晶性向上するために、例えば基板温度350℃以上、0.3kWの高温低パワーで成膜することが望ましい。なお、下部電極層24の材料としては、Ptの代わりにIr、Ru、Rh、Re、Os、Pd、これらの酸化物、及びSrRuO3、その他の導電性酸化物やこれらの積層構造としても良い。
Subsequently, as shown in FIG. 1D, a lower electrode layer 24, a ferroelectric film 25, and an upper electrode layer 26 are sequentially formed.
Specifically, first, a Pt film is deposited to a thickness of, for example, about 150 nm to 200 nm, here about 150 nm, by sputtering, and the lower electrode layer 24 is formed. In order to improve the crystallinity of Pt (111), it is desirable to form a film at a substrate temperature of 350 ° C. or higher and a high temperature and low power of 0.3 kW, for example. The material of the lower electrode layer 24 may be Ir, Ru, Rh, Re, Os, Pd, oxides thereof, SrRuO 3 , other conductive oxides, or a laminated structure thereof instead of Pt. .

次に、下部電極層24の全面に、例えばスパッタ法により、第1の強誘電体膜25aを形成する。第1の強誘電体膜25aは、ABO3型ペロブスカイト構造(A=Bi,Pb,Ba,Sr,Ca,Na,K,及び希土類元素から選ばれた少なくとも1種、B=Ti,Zr,Nb,Ta,W,Mn,Fe,Co,Crから選ばれた少なくとも1種)の強誘電体材料、例えばPZTを材料として、膜厚70nm〜250nm程度、ここでは120nm程度に形成される。なお、1単位のペロブスカイト構造には複数のA原子が存在しているが、それらは各単位で全て同一とは限らず、B原子の場合も同様である。 Next, a first ferroelectric film 25a is formed on the entire surface of the lower electrode layer 24 by, eg, sputtering. The first ferroelectric film 25a has an ABO 3 type perovskite structure (A = Bi, Pb, Ba, Sr, Ca, Na, K, and at least one selected from rare earth elements, B = Ti, Zr, Nb. , Ta, W, Mn, Fe, Co, Cr), and a ferroelectric material such as PZT, for example, is formed to a thickness of about 70 nm to 250 nm, here about 120 nm. In addition, although a plurality of A atoms exist in one unit of perovskite structure, they are not necessarily the same in each unit, and the same applies to the case of B atoms.

第1の強誘電体膜25aの材料としては、PZTの代わりに、La,Ca,Sr,及びSiから選ばれた少なくとも1種がドープされたPZT、PLZT、BLT、SBT、及びBi層状構造(例えば、(Bi1-xx)Ti312(Rは希土類元素:0<x<1)、SrBi2Ta29、及びSrBi4Ti415のうちから選ばれた1種)から選ばれた1種を用いても良い。これらの誘電体材料は、1単位としてみればABO3型ペロブスカイト構造となる。
また、強誘電体材料の他に、酸化Zr、Pb系材料等の高誘電体材料を堆積しても良い。
As the material of the first ferroelectric film 25a, PZT, PLZT, BLT, SBT, and Bi layered structure doped with at least one selected from La, Ca, Sr, and Si instead of PZT ( For example, (Bi 1-x R x ) Ti 3 O 12 (R is a rare earth element: 0 <x <1), SrBi 2 Ta 2 O 9 , and SrBi 4 Ti 4 O 15 One kind selected from may be used. These dielectric materials have an ABO 3 type perovskite structure as a unit.
In addition to the ferroelectric material, a high dielectric material such as an oxide Zr or Pb-based material may be deposited.

次に、第1の強誘電体膜25aの全面に、例えばスパッタ法により、アモルファス状態の第2の強誘電体膜25bを形成する。第2の強誘電体膜25bは、Aサイト及びBサイトの少なくとも一方にIr元素を含むABO3型ペロブスカイト構造(A=Bi,Pb,Ba,Sr,Ca,Na,K,及び希土類元素から選ばれた少なくとも1種、B=Ti,Zr,Nb,Ta,W,Mn,Fe,Co,Crから選ばれた少なくとも1種)の強誘電体材料、例えばPZTを材料として、膜厚1nm〜30nm程度、ここでは20nm程度に形成される。なお、1単位のペロブスカイト構造には複数のA原子が存在しているが、それらは各単位で全て同一とは限らず、B原子の場合も同様である。 Next, an amorphous second ferroelectric film 25b is formed on the entire surface of the first ferroelectric film 25a by, for example, sputtering. The second ferroelectric film 25b is selected from an ABO 3 type perovskite structure (A = Bi, Pb, Ba, Sr, Ca, Na, K, and rare earth elements) containing an Ir element in at least one of the A site and the B site. And at least one selected from the group consisting of B = Ti, Zr, Nb, Ta, W, Mn, Fe, Co, and Cr), for example, PZT. About 20 nm in this case. In addition, although a plurality of A atoms exist in one unit of perovskite structure, they are not necessarily the same in each unit, and the same applies to the case of B atoms.

強誘電体膜25bの膜厚は、厚すぎるとキャパシタ構造のスイッチング電荷量が低下し易くなるため、30nm以下が望ましく、ここでは20nm程度とする。また、Ir元素の含有量は0.01〜3.00%程度が望ましい。Ir元素の含有量が多くなると、その後の熱処理より、第2の強誘電体膜25b中の結晶粒界に蓄積されてしまい、キャパシタ構造のリークパスが形成される。ここでは、1%程度のIrを添加するPZTターゲットを用いて、第2の強誘電体膜25bを形成することが望ましい。   If the film thickness of the ferroelectric film 25b is too large, the switching charge amount of the capacitor structure tends to decrease. The content of Ir element is preferably about 0.01 to 3.00%. When the content of Ir element increases, it is accumulated at the crystal grain boundary in the second ferroelectric film 25b by the subsequent heat treatment, and a leak path of the capacitor structure is formed. Here, it is desirable to form the second ferroelectric film 25b using a PZT target to which about 1% of Ir is added.

Irを添加する第2の強誘電体膜25bの材料としては、PZTの代わりに、La,Ca,Sr,及びSiから選ばれた少なくとも1種がドープされたPZT、PLZT、BLT、SBT、及びBi層状構造(例えば、(Bi1-xx)Ti312(Rは希土類元素:0<x<1)、SrBi2Ta29、及びSrBi4Ti415のうちから選ばれた1種)から選ばれた1種を用いても良い。これらの誘電体材料は、1単位としてみればABO3型ペロブスカイト構造となる。 As a material of the second ferroelectric film 25b to which Ir is added, PZT, PLZT, BLT, SBT doped with at least one selected from La, Ca, Sr, and Si instead of PZT, and Bi layered structure (for example, (Bi 1-x R x ) Ti 3 O 12 (R is a rare earth element: 0 <x <1), SrBi 2 Ta 2 O 9 , and SrBi 4 Ti 4 O 15 are selected. 1 type) may be used. These dielectric materials have an ABO 3 type perovskite structure as a unit.

次に、第2の強誘電体膜25bを熱処理する。ここではRTA(Rapid Thermal Annealing)法により、酸化性雰囲気、ここでは酸素を含む雰囲気(不活性ガスと酸素の混合雰囲気)中にて熱処理を行う。例えば、熱処理温度を550℃〜800℃、ここでは例えば580℃とし、流量50sccmの酸素及び流量2000sccmのArによる雰囲気中で、熱処理時間を30秒間〜120秒間、ここでは60秒間とする。適切な熱処理温度は、強誘電体材料の種類により異なる。例えば、PZTや微量添加するPZTの熱処理温度は600℃以下、BLTは700℃以下、SBTは800℃以下が望ましい。   Next, the second ferroelectric film 25b is heat treated. Here, heat treatment is performed by an RTA (Rapid Thermal Annealing) method in an oxidizing atmosphere, here an atmosphere containing oxygen (a mixed atmosphere of an inert gas and oxygen). For example, the heat treatment temperature is 550 ° C. to 800 ° C., for example, 580 ° C., and the heat treatment time is 30 seconds to 120 seconds, here 60 seconds in an atmosphere of oxygen at a flow rate of 50 sccm and Ar at a flow rate of 2000 sccm. The appropriate heat treatment temperature varies depending on the type of ferroelectric material. For example, the heat treatment temperature of PZT or PZT added in a small amount is preferably 600 ° C. or lower, BLT is 700 ° C. or lower, and SBT is 800 ° C. or lower.

この熱処理により、第2の強誘電体膜25bが結晶化するとともに、第2の強誘電体膜25b中のIrが第1の強誘電体膜25a内部の結晶粒のAサイトやBサイトに結合する。ここで、第1の強誘電体膜25a及び第2の強誘電体膜25bにより、キャパシタ膜となる強誘電体膜25が形成される。   By this heat treatment, the second ferroelectric film 25b is crystallized, and Ir in the second ferroelectric film 25b is bonded to the A site and B site of the crystal grains in the first ferroelectric film 25a. To do. Here, a ferroelectric film 25 serving as a capacitor film is formed by the first ferroelectric film 25a and the second ferroelectric film 25b.

次に、例えばスパッタ法又はMOCVD法により、例えば膜厚が10nm〜100nm程度、ここでは50nm程度のIrOx膜(0<x<2)26aと、膜厚が100nm〜300nm程度のIrOy膜(0<y≦2)26bを逐次堆積し、上部電極層26を形成する。この際、続く諸工程によるキャパシタ構造の劣化を抑えるために、IrOy膜26bの酸素の組成比Yを、IrOx膜26aの酸素の組成比Xよりも高くなるようにする。IrOy膜26bを、IrO2の化学量論組成に近い組成に形成することにより、水素に対して触媒作用を生じることがなく、強誘電体膜が水素ラジカルにより還元されてしまう問題が抑制され、キャパシタ構造の水素耐性が向上する。なお、上部電極層26の材料として、イリジウム酸化物の代わりに、Irや、Ru、Rh、Re、Os、Pd、これらの酸化物、及びSrRuO3等の導電性酸化物やこれらの積層構造としても良い。 Next, for example, by sputtering or MOCVD, for example, an IrO x film (0 <x <2) 26a with a thickness of about 10 nm to 100 nm, here about 50 nm, and an IrO y film with a thickness of about 100 nm to 300 nm ( 0 <y ≦ 2) 26b is sequentially deposited to form the upper electrode layer 26. At this time, the oxygen composition ratio Y of the IrO y film 26b is set to be higher than the oxygen composition ratio X of the IrO x film 26a in order to suppress deterioration of the capacitor structure due to the following processes. By forming the IrO y film 26b to have a composition close to the stoichiometric composition of IrO 2 , the problem of the ferroelectric film being reduced by hydrogen radicals without causing a catalytic action on hydrogen is suppressed. The hydrogen resistance of the capacitor structure is improved. The material of the upper electrode layer 26 is Ir, Ru, Rh, Re, Os, Pd, these oxides, and conductive oxides such as SrRuO 3 or their laminated structure instead of iridium oxide. Also good.

続いて、図2Aに示すように、上部電極31をパターン形成する。
詳細には、半導体基板10を背面洗浄した後、上部電極層26をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極31をパターン形成する。
Subsequently, as shown in FIG. 2A, the upper electrode 31 is patterned.
Specifically, after the semiconductor substrate 10 is cleaned on the back surface, the upper electrode layer 26 is processed into a plurality of electrode shapes by lithography and subsequent dry etching, and the upper electrode 31 is patterned.

続いて、図2Bに示すように、強誘電体膜25を加工する。
詳細には、強誘電体膜25を上部電極31に整合させて、リソグラフィー及びそれに続くドライエッチングにより加工する。この強誘電体膜25のパターニングの後に、強誘電体膜25をアニール処理して当該強誘電体膜25の機能回復を図る。
Subsequently, as shown in FIG. 2B, the ferroelectric film 25 is processed.
Specifically, the ferroelectric film 25 is aligned with the upper electrode 31 and processed by lithography and subsequent dry etching. After the patterning of the ferroelectric film 25, the ferroelectric film 25 is annealed to restore the function of the ferroelectric film 25.

続いて、図2Cに示すように、強誘電体膜25への水素・水の浸入を防止するための保護膜27を形成する。
詳細には、強誘電体膜25及び上部電極31を覆うように下部電極層24上に、アルミナ(Al23)を材料として、スパッタ法により膜厚50nm程度に堆積し、保護膜27を形成する。その後、保護膜27をアニール処理する。
Subsequently, as shown in FIG. 2C, a protective film 27 for preventing the entry of hydrogen / water into the ferroelectric film 25 is formed.
Specifically, on the lower electrode layer 24 so as to cover the ferroelectric film 25 and the upper electrode 31, alumina (Al 2 O 3 ) is used as a material and is deposited to a thickness of about 50 nm by a sputtering method, and the protective film 27 is formed. Form. Thereafter, the protective film 27 is annealed.

続いて、図2Dに示すように、保護膜27と共に下部電極層24を加工し、強誘電体キャパシタ構造30を完成させる。
詳細には、保護膜27及び下部電極層24を、加工された強誘電体膜25に整合させて下部電極層24が強誘電体膜25よりも大きいサイズに残るように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極32をパターン形成する。これにより、下部電極32上に強誘電体膜25、上部電極31が順次積層され、強誘電体膜25を介して下部電極32と上部電極31とが容量結合する強誘電体キャパシタ構造30を完成させる。このとき同時に、上部電極31の上面から上部電極31及び強誘電体膜25の側面、下部電極層24の上面にかけて覆うように保護膜27が残る。その後、保護膜27をアニール処理する。
Subsequently, as shown in FIG. 2D, the lower electrode layer 24 is processed together with the protective film 27 to complete the ferroelectric capacitor structure 30.
Specifically, lithography and subsequent drying are performed so that the protective film 27 and the lower electrode layer 24 are aligned with the processed ferroelectric film 25 so that the lower electrode layer 24 remains larger in size than the ferroelectric film 25. The lower electrode 32 is patterned by processing by etching. Thus, the ferroelectric film 25 and the upper electrode 31 are sequentially stacked on the lower electrode 32, and the ferroelectric capacitor structure 30 in which the lower electrode 32 and the upper electrode 31 are capacitively coupled through the ferroelectric film 25 is completed. Let At the same time, the protective film 27 remains so as to cover from the upper surface of the upper electrode 31 to the side surfaces of the upper electrode 31 and the ferroelectric film 25 and the upper surface of the lower electrode layer 24. Thereafter, the protective film 27 is annealed.

本実施形態による強誘電体キャパシタ構造30では、強誘電体膜25は、その内部にイリジウムを含有しており、上層領域から下層領域へ向かうほどイリジウム濃度が低くなるイリジウム濃度分布を有している。
詳細には、図6に示すように、強誘電体膜25の上層領域、即ち第2の強誘電体膜25bの部分が均一な高いイリジウム濃度であるとともに、強誘電体膜25の下層領域、即ち第1の強誘電体膜25aの部分が下方へ向かうほどイリジウム濃度が低くなる、イリジウム濃度分布が形成されている。
In the ferroelectric capacitor structure 30 according to the present embodiment, the ferroelectric film 25 contains iridium therein, and has an iridium concentration distribution in which the iridium concentration decreases from the upper layer region toward the lower layer region. .
Specifically, as shown in FIG. 6, the upper layer region of the ferroelectric film 25, that is, the portion of the second ferroelectric film 25b has a uniform high iridium concentration, and the lower layer region of the ferroelectric film 25, That is, an iridium concentration distribution is formed in which the iridium concentration decreases as the portion of the first ferroelectric film 25a moves downward.

続いて、図3Aに示すように、保護膜28を形成する。
詳細には、強誘電体キャパシタ構造30の全面を覆うように、アルミナ(Al23)を材料として、スパッタ法により膜厚20nm〜50nm程度に堆積し、保護膜28を形成する。その後、保護膜28をアニール処理する。
Subsequently, as shown in FIG. 3A, a protective film 28 is formed.
More specifically, the protective film 28 is formed by depositing a film of about 20 nm to 50 nm by sputtering using alumina (Al 2 O 3 ) as a material so as to cover the entire surface of the ferroelectric capacitor structure 30. Thereafter, the protective film 28 is annealed.

続いて、図3Bに示すように、層間絶縁膜33を成膜する。
詳細には、強誘電体キャパシタ構造30を保護膜27,28を介して覆うように、層間絶縁膜33を形成する。ここで、層間絶縁膜33としては、例えばTEOSを用いたプラズマCVD法により、シリコン酸化膜を膜厚1500nm〜2500nm程度に堆積した後、CMPにより例えば膜厚が1000nm程度となるまで研磨して形成する。CMPの後に、層間絶縁膜33の脱水を目的として、例えばN2Oのプラズマアニール処理を施す。
Subsequently, as shown in FIG. 3B, an interlayer insulating film 33 is formed.
Specifically, the interlayer insulating film 33 is formed so as to cover the ferroelectric capacitor structure 30 via the protective films 27 and 28. Here, the interlayer insulating film 33 is formed by depositing a silicon oxide film to a film thickness of about 1500 nm to 2500 nm by, for example, a plasma CVD method using TEOS, and then polishing the film to a film thickness of, for example, about 1000 nm by CMP. To do. After CMP, for example, N 2 O plasma annealing is performed for the purpose of dehydrating the interlayer insulating film 33.

続いて、図3Cに示すように、トランジスタ構造20のソース/ドレイン領域18と接続されるプラグ36を形成する。
詳細には、先ず、ソース/ドレイン領域18をエッチングストッパーとして、当該ソース/ドレイン領域18の表面の一部が露出するまで層間絶縁膜33、保護膜28,27、層間絶縁膜22b,22a、及び保護膜21をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約0.3μm径のビア孔36aを形成する。
Subsequently, as shown in FIG. 3C, a plug 36 connected to the source / drain region 18 of the transistor structure 20 is formed.
Specifically, first, using the source / drain region 18 as an etching stopper, the interlayer insulating film 33, the protective films 28, 27, the interlayer insulating films 22b, 22a, and the like until the surface of the source / drain region 18 is partially exposed. The protective film 21 is processed by lithography and subsequent dry etching to form a via hole 36a having a diameter of about 0.3 μm, for example.

次に、ビア孔36aの壁面を覆うように、スパッタ法により例えばTi膜及びTiN膜を膜厚20nm程度及びに膜厚50nm程度に順次堆積して、下地膜(グルー膜)36bを形成する。そして、CVD法によりグルー膜36bを介してビア孔36aを埋め込むように例えばW膜を形成する。その後、CMPにより層間絶縁膜33をストッパーとしてW膜及びグルー膜36bを研磨し、ビア孔36a内をグルー膜36bを介してWで埋め込むプラグ36を形成する。CMPの後に、例えばN2Oのプラズマアニール処理を施す。 Next, for example, a Ti film and a TiN film are sequentially deposited to a thickness of about 20 nm and a thickness of about 50 nm so as to cover the wall surface of the via hole 36a, thereby forming a base film (glue film) 36b. Then, for example, a W film is formed by the CVD method so as to fill the via hole 36a through the glue film 36b. Thereafter, the W film and the glue film 36b are polished by CMP using the interlayer insulating film 33 as a stopper to form a plug 36 filling the via hole 36a with W through the glue film 36b. After the CMP, for example, a plasma annealing process of N 2 O is performed.

続いて、図4Aに示すように、ハードマスク37及びレジストマスク38を形成した後、強誘電体キャパシタ構造30へのビア孔34a,35aを形成する。
詳細には、先ず、CVD法により、層間絶縁膜33上にシリコン窒化膜を膜厚100nm程度に堆積し、ハードマスク37を形成する。次に、ハードマスク37上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、開口38a,38bを有するレジストマスク38を形成する。
4A, after forming a hard mask 37 and a resist mask 38, via holes 34a and 35a to the ferroelectric capacitor structure 30 are formed.
Specifically, first, a silicon nitride film is deposited to a thickness of about 100 nm on the interlayer insulating film 33 by a CVD method, and a hard mask 37 is formed. Next, a resist is applied on the hard mask 37, and the resist is processed by lithography to form a resist mask 38 having openings 38a and 38b.

次に、レジストマスク38を用いてハードマスク37をドライエッチングし、ハードマスク37の開口38a,38bに整合する部位に開口37a,37bを形成する。
そして、主にハードマスク37を用い、上部電極31及び下部電極32をそれぞれエッチングストッパーとして、層間絶縁膜33及び保護膜28,27をドライエッチングする。このドライエッチングでは、上部電極31の表面の一部が露出するまで層間絶縁膜33及び保護膜28,27に施す加工と、下部電極32の表面の一部が露出するまで層間絶縁膜33及び保護膜28,27に施す加工とが同時に実行され、それぞれの部位に例えば約0.5μm径のビア孔34a,35aが同時形成される。
Next, the hard mask 37 is dry-etched using the resist mask 38, and openings 37a and 37b are formed at portions matching the openings 38a and 38b of the hard mask 37.
Then, mainly using the hard mask 37, the interlayer insulating film 33 and the protective films 28 and 27 are dry-etched using the upper electrode 31 and the lower electrode 32 as etching stoppers, respectively. In this dry etching, processing performed on the interlayer insulating film 33 and the protective films 28 and 27 until a part of the surface of the upper electrode 31 is exposed, and the interlayer insulating film 33 and the protection until a part of the surface of the lower electrode 32 is exposed. The processing applied to the films 28 and 27 is performed at the same time, and via holes 34a and 35a having a diameter of, for example, about 0.5 μm are simultaneously formed at the respective portions.

続いて、図4Bに示すように、レジストマスク38及びハードマスク37を除去する。
詳細には、先ず、残存したレジストマスク38を灰化処理等により除去する。その後、強誘電体キャパシタ構造30の形成後の諸工程により強誘電体キャパシタ構造30の受けたダメージを回復するためのアニール処理を行う。そして、全面異方性エッチング、いわゆるエッチバックにより、ハードマスク37を除去する。
Subsequently, as shown in FIG. 4B, the resist mask 38 and the hard mask 37 are removed.
Specifically, first, the remaining resist mask 38 is removed by ashing or the like. Thereafter, an annealing process is performed to recover the damage received by the ferroelectric capacitor structure 30 through various steps after the formation of the ferroelectric capacitor structure 30. Then, the hard mask 37 is removed by whole surface anisotropic etching, so-called etch back.

続いて、図4Cに示すように、強誘電体キャパシタ構造30と接続されるプラグ34,35を形成する。
詳細には、先ず、ビア孔34a,35aの壁面を覆うように下地膜(グルー膜)34b,35bを形成した後、CVD法によりグルー膜34b,35bを介してビア孔34a,35aを埋め込むようにW膜を形成する。そして、層間絶縁膜33をストッパーとして例えばW膜及びグルー膜34b,35bをCMPにより研磨し、ビア孔34a,35a内をグルー膜34b,35bを介してWで埋め込むプラグ34,35を形成する。CMPの後に、例えばN2Oのプラズマアニール処理を施す。
Subsequently, as shown in FIG. 4C, plugs 34 and 35 connected to the ferroelectric capacitor structure 30 are formed.
Specifically, first, base films (glue films) 34b and 35b are formed so as to cover the wall surfaces of the via holes 34a and 35a, and then the via holes 34a and 35a are embedded via the glue films 34b and 35b by a CVD method. A W film is formed. Then, for example, the W film and the glue films 34b and 35b are polished by CMP using the interlayer insulating film 33 as a stopper to form plugs 34 and 35 that fill the via holes 34a and 35a with W via the glue films 34b and 35b. After the CMP, for example, a plasma annealing process of N 2 O is performed.

続いて、図5Aに示すように、プラグ34,35,36とそれぞれ接続される第1の配線45を形成する。
詳細には、先ず、層間絶縁膜33上の全面にスパッタ法等によりバリアメタル膜42、配線膜43及びバリアメタル膜44を堆積する。バリアメタル膜42としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。配線膜43としては、例えばAl合金膜(ここではAl−Cu膜)を膜厚350nm程度に成膜する。バリアメタル膜44としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。ここで、配線膜43の構造は、同一ルールのFeRAM以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
Subsequently, as shown in FIG. 5A, first wirings 45 connected to the plugs 34, 35, and 36, respectively, are formed.
Specifically, first, the barrier metal film 42, the wiring film 43, and the barrier metal film 44 are deposited on the entire surface of the interlayer insulating film 33 by sputtering or the like. As the barrier metal film 42, for example, a Ti film is formed to a thickness of about 5 nm and a TiN film is formed to a thickness of about 150 nm by sputtering. As the wiring film 43, for example, an Al alloy film (here, an Al—Cu film) is formed to a thickness of about 350 nm. As the barrier metal film 44, for example, a Ti film and a TiN film having a thickness of about 5 nm and a thickness of about 150 nm are formed by sputtering. Here, since the structure of the wiring film 43 is the same as that of the logic part other than the FeRAM having the same rule, there is no problem in processing of the wiring and reliability.

次に、反射防止膜として例えばSiON膜または反射防止膜(不図示)を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜44、配線膜43及びバリアメタル膜42を配線形状に加工し、プラグ34,35,36とそれぞれ接続される各第1の配線45をパターン形成する。なお、配線膜43としてAl合金膜を形成する代わりに、いわゆるダマシン法等を利用してCu膜(又はCu合金膜)を形成し、第1の配線45としてCu配線を形成しても良い。   Next, after forming, for example, a SiON film or an antireflection film (not shown) as an antireflection film, the antireflection film, the barrier metal film 44, the wiring film 43, and the barrier metal film 42 are wired by lithography and subsequent dry etching. The first wiring 45 connected to the plugs 34, 35, and 36 is patterned by processing into a shape. Instead of forming an Al alloy film as the wiring film 43, a Cu film (or Cu alloy film) may be formed using a so-called damascene method or the like, and a Cu wiring may be formed as the first wiring 45.

続いて、図5Bに示すように、第1の配線45と接続される第2の配線54を形成する。
詳細には、先ず、第1の配線45を覆うように層間絶縁膜46を形成する。層間絶縁膜46としては、シリコン酸化膜を膜厚700nm程度に成膜し、プラズマTEOS膜を形成して膜厚を全体で1100nm程度とした後に、CMPにより表面を研磨して、膜厚を750nm程度に形成する。
Subsequently, as shown in FIG. 5B, a second wiring 54 connected to the first wiring 45 is formed.
Specifically, first, an interlayer insulating film 46 is formed so as to cover the first wiring 45. As the interlayer insulating film 46, a silicon oxide film is formed to a thickness of about 700 nm, a plasma TEOS film is formed to a total thickness of about 1100 nm, and then the surface is polished by CMP to a thickness of 750 nm. Form to the extent.

次に、第1の配線45と接続されるプラグ47を形成する。
先ず、第1の配線45の表面の一部が露出するまで、層間絶縁膜46をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約0.25μm径のビア孔47aを形成する。
次に、このビア孔47aの壁面を覆うように下地膜(グルー膜)48を形成した後、CVD法によりグルー膜48を介してビア孔47aを埋め込むようにW膜を形成する。そして、層間絶縁膜46をストッパーとして例えばW膜及びグルー膜48を研磨し、ビア孔47a内をグルー膜48を介してWで埋め込むプラグ47を形成する。
Next, a plug 47 connected to the first wiring 45 is formed.
First, the interlayer insulating film 46 is processed by lithography and subsequent dry etching until a part of the surface of the first wiring 45 is exposed to form, for example, a via hole 47a having a diameter of about 0.25 μm.
Next, after forming a base film (glue film) 48 so as to cover the wall surface of the via hole 47a, a W film is formed by the CVD method so as to fill the via hole 47a via the glue film 48. Then, for example, the W film and the glue film 48 are polished using the interlayer insulating film 46 as a stopper to form a plug 47 that fills the via hole 47 a with W via the glue film 48.

次に、プラグ47とそれぞれ接続される第2の配線54を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜51、配線膜52及びバリアメタル膜53を堆積する。バリアメタル膜51としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。配線膜52としては、例えばAl合金膜(ここではAl−Cu膜)を膜厚350nm程度に成膜する。バリアメタル膜53としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。ここで、配線膜52の構造は、同一ルールのFeRAM以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
Next, the second wiring 54 connected to the plug 47 is formed.
First, a barrier metal film 51, a wiring film 52, and a barrier metal film 53 are deposited on the entire surface by sputtering or the like. As the barrier metal film 51, for example, a Ti film and a TiN film are stacked to form a film having a thickness of about 5 nm and a thickness of about 150 nm by sputtering. As the wiring film 52, for example, an Al alloy film (here, Al—Cu film) is formed to a thickness of about 350 nm. As the barrier metal film 53, for example, a Ti film and a TiN film are stacked to form a film having a thickness of about 5 nm and a thickness of about 150 nm by sputtering. Here, since the structure of the wiring film 52 is the same as that of the logic part other than the FeRAM of the same rule, there is no problem in processing of the wiring and reliability.

次に、反射防止膜として例えばSiON膜又は反射防止膜(不図示)を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜53、配線膜52及びバリアメタル膜51を配線形状に加工し、第2の配線54をパターン形成する。なお、配線膜52としてAl合金膜を形成する代わりに、いわゆるダマシン法等を利用してCu膜(又はCu合金膜)を形成し、第2の配線54としてCu配線を形成しても良い。   Next, after forming, for example, a SiON film or an antireflection film (not shown) as an antireflection film, the antireflection film, the barrier metal film 53, the wiring film 52, and the barrier metal film 51 are wired by lithography and subsequent dry etching. The second wiring 54 is patterned by processing into a shape. Instead of forming an Al alloy film as the wiring film 52, a Cu film (or Cu alloy film) may be formed by using a so-called damascene method or the like, and a Cu wiring may be formed as the second wiring 54.

しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるプレーナ型のFeRAMを完成させる。   Thereafter, the planar type FeRAM according to the present embodiment is completed through various processes such as formation of an interlayer insulating film and further upper layer wiring.

以上説明したように、本実施形態によれば、強誘電体キャパシタ構造30の反転電化量を向上させるも、リーク電流を徒に増加させることなく、高い歩留まりを確保することができる、信頼性の高いプレーナ型のFeRAMを実現することができる。   As described above, according to the present embodiment, although the amount of inversion electrification of the ferroelectric capacitor structure 30 is improved, a high yield can be ensured without increasing the leakage current. A high planar type FeRAM can be realized.

(第2の実施形態)
本実施形態では、強誘電体キャパシタ構造の下部電極の導通を強誘電体キャパシタ構造の下方で、上部電極の導通を強誘電体キャパシタ構造の上方でそれぞれとる、いわゆるスタック型のFeRAMを例示する。なお、説明の便宜上、FeRAMの構造をその製造方法と共に説明する。
図7A〜図11Bは、第2の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。
(Second Embodiment)
In the present embodiment, a so-called stack type FeRAM in which the conduction of the lower electrode of the ferroelectric capacitor structure is taken below the ferroelectric capacitor structure and the conduction of the upper electrode is taken above the ferroelectric capacitor structure is exemplified. For convenience of explanation, the structure of the FeRAM will be described together with its manufacturing method.
7A to 11B are schematic cross-sectional views showing the configuration of the FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof.

先ず、図7Aに示すように、シリコン半導体基板110上に選択トランジスタとして機能するMOSトランジスタ120を形成する。
詳細には、シリコン半導体基板110の表層に例えばSTI(Shallow Trench Isolation)法により素子分離構造111を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではBを例えばドーズ量3.0×1013/cm2、加速エネルギー300keVの条件でイオン注入し、ウェル112を形成する。
First, as shown in FIG. 7A, a MOS transistor 120 that functions as a selection transistor is formed on a silicon semiconductor substrate 110.
Specifically, the element isolation structure 111 is formed on the surface layer of the silicon semiconductor substrate 110 by, for example, the STI (Shallow Trench Isolation) method to determine the element active region.
Next, an impurity, here B, is ion-implanted into the element active region under conditions of a dose amount of 3.0 × 10 13 / cm 2 and an acceleration energy of 300 keV to form the well 112.

次に、素子活性領域に熱酸化等により膜厚3.0nm程度の薄いゲート絶縁膜113を形成し、ゲート絶縁膜113上にCVD法により膜厚180nm程度の多結晶シリコン膜及び膜厚29nm程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜113をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜113上にゲート電極114をパターン形成する。このとき同時に、ゲート電極114上にはシリコン窒化膜からなるキャップ膜115がパターン形成される。   Next, a thin gate insulating film 113 having a thickness of about 3.0 nm is formed in the element active region by thermal oxidation or the like, and a polycrystalline silicon film having a thickness of about 180 nm and a thickness of about 29 nm are formed on the gate insulating film 113 by a CVD method. For example, a silicon nitride film is deposited, and the gate electrode 114 is patterned on the gate insulating film 113 by processing the silicon nitride film, the polycrystalline silicon film, and the gate insulating film 113 into an electrode shape by lithography and subsequent dry etching. Form. At the same time, a cap film 115 made of a silicon nitride film is patterned on the gate electrode 114.

次に、キャップ膜115をマスクとして素子活性領域に不純物、ここではAsを例えばドーズ量5.0×1014/cm2、加速エネルギー10keVの条件でイオン注入し、いわゆるLDD領域116を形成する。 Next, using the cap film 115 as a mask, an impurity, in this case, As is ion-implanted into the element active region under the conditions of a dose amount of 5.0 × 10 14 / cm 2 and an acceleration energy of 10 keV to form a so-called LDD region.

次に、全面に例えばシリコン酸化膜をCVD法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極114及びキャップ膜115の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜117を形成する。   Next, for example, a silicon oxide film is deposited on the entire surface by a CVD method, and this silicon oxide film is so-called etched back to leave the silicon oxide film only on the side surfaces of the gate electrode 114 and the cap film 115, and the sidewall insulating film 117. Form.

次に、キャップ膜115及びサイドウォール絶縁膜117をマスクとして素子活性領域に不純物、ここではPをLDD領域116よりも不純物濃度が高くなる条件でイオン注入し、LDD領域116と重畳されるソース/ドレイン領域118を形成して、MOSトランジスタ120を完成させる。   Next, using the cap film 115 and the sidewall insulating film 117 as a mask, an impurity, here P, is ion-implanted under the condition that the impurity concentration is higher than that of the LDD region 116, and the source / A drain region 118 is formed to complete the MOS transistor 120.

続いて、図7Bに示すように、MOSトランジスタ120の保護膜121、層間絶縁膜122、及び上部絶縁膜123を順次形成する。
詳細には、MOSトランジスタ120を覆うように、保護膜121、層間絶縁膜122、及び上部絶縁膜123aを順次形成する。ここで、保護膜121としては、シリコン酸化膜を材料とし、CVD法により膜厚20nm程度に堆積する。層間絶縁膜122としては、例えばプラズマSiO膜(膜厚20nm程度)、プラズマSiN膜(膜厚80nm程度)及びプラズマTEOS膜(膜厚1000nm程度)を順次成膜した積層構造を形成し、積層後、CMPにより膜厚が700nm程度となるまで研磨する。上部絶縁膜123aとしては、シリコン窒化膜を材料とし、CVD法により膜厚100nm程度に堆積する。
Subsequently, as shown in FIG. 7B, a protective film 121, an interlayer insulating film 122, and an upper insulating film 123 of the MOS transistor 120 are sequentially formed.
Specifically, a protective film 121, an interlayer insulating film 122, and an upper insulating film 123a are sequentially formed so as to cover the MOS transistor 120. Here, as the protective film 121, a silicon oxide film is used as a material, and is deposited to a thickness of about 20 nm by a CVD method. As the interlayer insulating film 122, for example, a stacked structure in which a plasma SiO film (film thickness of about 20 nm), a plasma SiN film (film thickness of about 80 nm) and a plasma TEOS film (film thickness of about 1000 nm) are sequentially formed is formed. Polishing is performed by CMP until the film thickness reaches about 700 nm. As the upper insulating film 123a, a silicon nitride film is used as a material, and is deposited to a thickness of about 100 nm by a CVD method.

続いて、図7Cに示すように、トランジスタ構造120のソース/ドレイン領域118と接続されるプラグ119を形成する。なお、図8C以下の各図では、図示の便宜上、層間絶縁膜122から上部の構成のみを示し、シリコン半導体基板110やMOSトランジスタ120等の図示を省略する。
詳細には、先ず、ソース/ドレイン領域118をエッチングストッパーとして、当該ソース/ドレイン領域118の表面の一部が露出するまで上部絶縁膜123a、層間絶縁膜122、及び保護膜121をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約0.3μm径のビア孔119aを形成する。
Subsequently, as shown in FIG. 7C, a plug 119 connected to the source / drain region 118 of the transistor structure 120 is formed. 8C and subsequent figures, for convenience of illustration, only the structure above the interlayer insulating film 122 is shown, and illustration of the silicon semiconductor substrate 110, the MOS transistor 120, and the like is omitted.
Specifically, first, using the source / drain region 118 as an etching stopper, lithography is performed on the upper insulating film 123a, the interlayer insulating film 122, and the protective film 121 until the surface of the source / drain region 118 is partially exposed. For example, a via hole 119a having a diameter of about 0.3 μm is formed by dry etching.

次に、ビア孔119aの壁面を覆うように、スパッタ法により例えばTi膜及びTiN膜を膜厚20nm程度及びに膜厚50nm程度に順次堆積して、下地膜(グルー膜)119bを形成する。そして、CVD法によりグルー膜119bを介してビア孔119aを埋め込むように例えばW膜を形成する。その後、CMPにより上部絶縁膜123aをストッパーとしてW膜及びグルー膜119bを研磨し、ビア孔119a内をグルー膜119bを介してWで埋め込むプラグ119を形成する。CMPの後に、例えばN2Oのプラズマアニール処理を施す。 Next, a base film (glue film) 119b is formed by sequentially depositing, for example, a Ti film and a TiN film to a film thickness of about 20 nm and a film thickness of about 50 nm so as to cover the wall surface of the via hole 119a. Then, for example, a W film is formed by the CVD method so as to fill the via hole 119a through the glue film 119b. Thereafter, the W film and the glue film 119b are polished by CMP using the upper insulating film 123a as a stopper to form a plug 119 filling the via hole 119a with W via the glue film 119b. After the CMP, for example, a plasma annealing process of N 2 O is performed.

続いて、図7Dに示すように、配向性向上膜123b、酸素バリア膜123c、下部電極層124、強誘電体膜125、及び上部電極層126を順次形成する。   Subsequently, as shown in FIG. 7D, an orientation improving film 123b, an oxygen barrier film 123c, a lower electrode layer 124, a ferroelectric film 125, and an upper electrode layer 126 are sequentially formed.

詳細には、先ず、強誘電体キャパシタ構造の配向性を向上させるため、例えばTiを膜厚20nm程度に堆積した後、N2雰囲気で650℃の急速アニール(RTA)処理によりTiを窒化してTiNとし、導電性の配向性向上膜123bを形成する。
具体的には、半導体基板110とターゲットの間の距離を60mmに設定したスパッタ装置中で、0.15PaのAr雰囲気下、20℃の基板温度で2.6kWのスパッタDCパワーを7秒間供給することにより、強いTi(002)配向のTi膜が得られる。そして、このTi膜にRTA法で窒素雰囲気中、650℃で60秒間の熱処理を行い、(111)配向のTiN膜が得られる。
More specifically, first, in order to improve the orientation of the ferroelectric capacitor structure, for example, Ti is deposited to a thickness of about 20 nm, and then Ti is nitrided by rapid annealing (RTA) treatment at 650 ° C. in an N 2 atmosphere. TiN is used to form a conductive orientation improving film 123b.
Specifically, a sputtering DC power of 2.6 kW is supplied for 7 seconds at a substrate temperature of 20 ° C. in an Ar atmosphere of 0.15 Pa in a sputtering apparatus in which the distance between the semiconductor substrate 110 and the target is set to 60 mm. As a result, a Ti film having a strong Ti (002) orientation can be obtained. Then, this Ti film is heat-treated at 650 ° C. for 60 seconds in a nitrogen atmosphere by the RTA method to obtain a (111) -oriented TiN film.

次に、例えばTiAlNを膜厚100nm程度に堆積し、導電性の酸素バリア膜123cを形成する。
具体的には、Ti及びAlの合金化したターゲットを用いた反応性スパッタにより、流量40sccmのArと流量10sccmの窒素との混合雰囲気中、253.3Paの圧力下、400℃の基板温度で、1.0kWのスパッタパワーで100nmの厚さにTiAlNが形成される。
Next, for example, TiAlN is deposited to a film thickness of about 100 nm to form a conductive oxygen barrier film 123c.
Specifically, by reactive sputtering using an alloyed target of Ti and Al, in a mixed atmosphere of Ar at a flow rate of 40 sccm and nitrogen at a flow rate of 10 sccm, at a substrate temperature of 400 ° C. under a pressure of 253.3 Pa, TiAlN is formed to a thickness of 100 nm with a sputtering power of 1.0 kW.

次に、スパッタ法により例えば膜厚が100nm程度にIr膜を堆積し、下部電極層124を形成する。
具体的には、Ar雰囲気中、0.11Paの圧力下、500℃の基板温度で、0.5kWのスパッタパワーでIr膜が形成される。なお、下部電極層124としては、Ir膜の代わりに、Pt等の白金族の金属、あるいはPtO,IrOx,SrRuO3等の導電性酸化物を用いても良い。また上記の金属あるいは金属酸化物の積層膜とすることもできる。
Next, an Ir film is deposited to a thickness of, for example, about 100 nm by sputtering, and the lower electrode layer 124 is formed.
Specifically, an Ir film is formed in an Ar atmosphere at a substrate temperature of 500 ° C. under a pressure of 0.11 Pa and a sputtering power of 0.5 kW. As the lower electrode layer 124, a platinum group metal such as Pt or a conductive oxide such as PtO, IrO x , SrRuO 3 may be used instead of the Ir film. Moreover, it can also be set as the laminated film of said metal or a metal oxide.

次に、下部電極層124の全面に、例えばMOCVD法により、第1の強誘電体膜25aを形成する。第1の強誘電体膜25aは、ABO3型ペロブスカイト構造(A=Bi,Pb,Ba,Sr,Ca,Na,K,及び希土類元素から選ばれた少なくとも1種、B=Ti,Zr,Nb,Ta,W,Mn,Fe,Co,Crから選ばれた少なくとも1種)の強誘電体材料、例えばPZTを材料として、膜厚70nm〜250nm程度、ここでは120nm程度に形成される。なお、1単位のペロブスカイト構造には複数のA原子が存在しているが、それらは各単位で全て同一とは限らず、B原子の場合も同様である。 Next, the first ferroelectric film 25a is formed on the entire surface of the lower electrode layer 124 by, eg, MOCVD. The first ferroelectric film 25a has an ABO 3 type perovskite structure (A = Bi, Pb, Ba, Sr, Ca, Na, K, and at least one selected from rare earth elements, B = Ti, Zr, Nb. , Ta, W, Mn, Fe, Co, Cr), and a ferroelectric material such as PZT, for example, is formed to a thickness of about 70 nm to 250 nm, here about 120 nm. In addition, although a plurality of A atoms exist in one unit of perovskite structure, they are not necessarily the same in each unit, and the same applies to the case of B atoms.

MOCVD法の具体例としては、Pb(DPM)2,Zr(dmhd)4,及びTi(O−iOr)2(DPM)2をTHF溶媒中に、いずれも0.3mol/lの濃度で溶解し、Pb,Zr,及びTiの各液体原料を形成する。更にこれらの液体原料を、MOCVD装置の気化器に、流量が0.474ml/分のTHF溶媒と共に、それぞれ0.326ml/分、0.200ml/分、及び0.200ml/分の流量で供給し、気化させることにより、Pb,Zr,及びTiの原料ガスを形成する。 As a specific example of the MOCVD method, Pb (DPM) 2 , Zr (dmhd) 4 , and Ti (O—iOr) 2 (DPM) 2 are all dissolved in a THF solvent at a concentration of 0.3 mol / l. , Pb, Zr, and Ti liquid raw materials are formed. Furthermore, these liquid raw materials are supplied to the vaporizer of the MOCVD apparatus at a flow rate of 0.326 ml / min, 0.200 ml / min, and 0.200 ml / min together with THF solvent at a flow rate of 0.474 ml / min. By vaporizing, a source gas of Pb, Zr, and Ti is formed.

更に、MOCVD装置中に、665Pa(5Torr)の圧力下、620℃の基板温度で保持し、このようにして形成されたPb,Zr,及びTiの原料ガスを、MOCVD装置中に対し620秒間作用させる。これにより、下部電極層124上には、所望のPZT膜が例えば100nm程度の膜厚に形成される。
なお、MOCVD法の代わりに、例えばスパッタ法により第1の強誘電体膜25aを形成しても良い。
Further, the MOB apparatus is maintained at a substrate temperature of 620 ° C. under a pressure of 665 Pa (5 Torr), and the Pb, Zr, and Ti source gases formed in this manner act on the MOCVD apparatus for 620 seconds. Let As a result, a desired PZT film is formed on the lower electrode layer 124 to a thickness of about 100 nm, for example.
Note that the first ferroelectric film 25a may be formed by sputtering, for example, instead of the MOCVD method.

第1の強誘電体膜25aの材料としては、PZTの代わりに、La,Ca,Sr,及びSiから選ばれた少なくとも1種がドープされたPZT、PLZT、BLT、SBT、及びBi層状構造(例えば、(Bi1-xx)Ti312(Rは希土類元素:0<x<1)、SrBi2Ta29、及びSrBi4Ti415のうちから選ばれた1種)から選ばれた1種を用いても良い。これらの誘電体材料は、1単位としてみればABO3型ペロブスカイト構造となる。
また、強誘電体材料の他に、酸化Zr、Pb系材料等の高誘電体材料を堆積しても良い。
As the material of the first ferroelectric film 25a, PZT, PLZT, BLT, SBT, and Bi layered structure doped with at least one selected from La, Ca, Sr, and Si instead of PZT ( For example, (Bi 1-x R x ) Ti 3 O 12 (R is a rare earth element: 0 <x <1), SrBi 2 Ta 2 O 9 , and SrBi 4 Ti 4 O 15 One kind selected from may be used. These dielectric materials have an ABO 3 type perovskite structure as a unit.
In addition to the ferroelectric material, a high dielectric material such as an oxide Zr or Pb-based material may be deposited.

次に、第1の強誘電体膜125aの全面に、例えばMOCVD法により、アモルファス状態の第2の強誘電体膜125bを形成する。第2の強誘電体膜125bは、Aサイト及びBサイトの少なくとも一方にIr元素を含むABO3型ペロブスカイト構造(A=Bi,Pb,Ba,Sr,Ca,Na,K,及び希土類元素から選ばれた少なくとも1種、B=Ti,Zr,Nb,Ta,W,Mn,Fe,Co,Crから選ばれた少なくとも1種)の強誘電体材料、例えばPZTを材料として、膜厚1nm〜30nm程度、ここでは20nm程度に形成される。なお、1単位のペロブスカイト構造には複数のA原子が存在しているが、それらは各単位で全て同一とは限らず、B原子の場合も同様である。 Next, an amorphous second ferroelectric film 125b is formed on the entire surface of the first ferroelectric film 125a by, eg, MOCVD. The second ferroelectric film 125b is selected from an ABO 3 type perovskite structure (A = Bi, Pb, Ba, Sr, Ca, Na, K, and rare earth elements) containing Ir element in at least one of the A site and the B site. And at least one selected from the group consisting of B = Ti, Zr, Nb, Ta, W, Mn, Fe, Co, and Cr), for example, PZT. About 20 nm in this case. In addition, although a plurality of A atoms exist in one unit of perovskite structure, they are not necessarily the same in each unit, and the same applies to the case of B atoms.

MOCVD法の具体例としては、鉛(Pb)供給用の有機ソースとして、Pb(DPM)2(Pb(C111922)をTHF(Tetra Hydro Furan:C48O)液に溶かした材が用いられる。また、ジルコニウム(Zr)供給用の有機ソースとして、Zr(DMHD)4(Zr((C91524)をTHF液に溶かした材料が用いられる。チタン(Ti)供給用の有機ソースとして、Ti(O−iPr)2(DPM)2(Ti(C37O)2(C111922)をTHF液に溶かした材料が用いられる。イリジウム(Ir)供給用の有機ソースとして、Ir(DMP)3(Ir(C111923)をTHF液に溶かした材料が用いられる。 As a specific example of the MOCVD method, as an organic source for supplying lead (Pb), Pb (DPM) 2 (Pb (C 11 H 19 O 2 ) 2 ) is dissolved in THF (Tetra Hydro Furan: C 4 H 8 O). The material dissolved in is used. As an organic source for supplying zirconium (Zr), a material in which Zr (DMHD) 4 (Zr ((C 9 H 15 O 2 ) 4 ) is dissolved in a THF solution is used.Organic for supplying titanium (Ti) As a source, a material in which Ti (O—iPr) 2 (DPM) 2 (Ti (C 3 H 7 O) 2 (C 11 H 19 O 2 ) 2 ) is dissolved in a THF solution is used.Iridium (Ir) supply As an organic source, a material in which Ir (DMP) 3 (Ir (C 11 H 19 O 2 ) 3 ) is dissolved in a THF solution is used.

強誘電体膜125bの膜厚は、厚すぎるとキャパシタ構造のスイッチング電荷量が低下し易くなるため、30nm以下が望ましく、ここでは20nm程度とする。また、Ir元素の含有量は0.01〜3.00%程度が望ましい。Ir元素の含有量が多くなると、その後の熱処理より、第2の強誘電体膜125b中の結晶粒界に蓄積されてしまい、キャパシタ構造のリークパスが形成される。ここでは、1%程度のIrを含有する原料を用いて、第2の強誘電体膜125bを形成することが望ましい。
なお、MOCVD法の代わりに、例えばスパッタ法により第2の強誘電体膜125bを形成しても良い。
If the film thickness of the ferroelectric film 125b is too large, the switching charge amount of the capacitor structure is likely to be reduced. The content of Ir element is preferably about 0.01 to 3.00%. When the content of Ir element increases, it is accumulated at the crystal grain boundary in the second ferroelectric film 125b by the subsequent heat treatment, and a leak path of the capacitor structure is formed. Here, it is desirable to form the second ferroelectric film 125b using a raw material containing about 1% of Ir.
Note that the second ferroelectric film 125b may be formed by sputtering, for example, instead of the MOCVD method.

Irを添加する第2の強誘電体膜125bの材料としては、PZTの代わりに、La,Ca,Sr,及びSiから選ばれた少なくとも1種がドープされたPZT、PLZT、BLT、SBT、及びBi層状構造(例えば、(Bi1-xx)Ti312(Rは希土類元素:0<x<1)、SrBi2Ta29、及びSrBi4Ti415のうちから選ばれた1種)から選ばれた1種を用いても良い。これらの誘電体材料は、1単位としてみればABO3型ペロブスカイト構造となる。 As the material of the second ferroelectric film 125b to which Ir is added, PZT, PLZT, BLT, SBT doped with at least one selected from La, Ca, Sr, and Si instead of PZT, and Bi layered structure (for example, (Bi 1-x R x ) Ti 3 O 12 (R is a rare earth element: 0 <x <1), SrBi 2 Ta 2 O 9 , and SrBi 4 Ti 4 O 15 are selected. 1 type) may be used. These dielectric materials have an ABO 3 type perovskite structure as a unit.

次に、第2の強誘電体膜125bを熱処理する。ここではRTA(Rapid Thermal Annealing)法により、酸化性雰囲気、ここでは酸素を含む雰囲気(不活性ガスと酸素の混合雰囲気)中にて熱処理を行う。例えば、熱処理温度を550℃〜800℃、ここでは例えば580℃とし、流量50sccmの酸素及び流量2000sccmのArによる雰囲気中で、熱処理時間を30秒間〜120秒間、ここでは60秒間とする。適切な熱処理温度は、強誘電体材料の種類により異なる。例えば、PZTや微量添加するPZTの熱処理温度は600℃以下、BLTは700℃以下、SBTは800℃以下が望ましい。   Next, the second ferroelectric film 125b is heat-treated. Here, heat treatment is performed by an RTA (Rapid Thermal Annealing) method in an oxidizing atmosphere, here an atmosphere containing oxygen (a mixed atmosphere of an inert gas and oxygen). For example, the heat treatment temperature is 550 ° C. to 800 ° C., for example, 580 ° C., and the heat treatment time is 30 seconds to 120 seconds, here 60 seconds in an atmosphere of oxygen at a flow rate of 50 sccm and Ar at a flow rate of 2000 sccm. The appropriate heat treatment temperature varies depending on the type of ferroelectric material. For example, the heat treatment temperature of PZT or PZT added in a small amount is preferably 600 ° C. or lower, BLT is 700 ° C. or lower, and SBT is 800 ° C. or lower.

この熱処理により、第2の強誘電体膜125bが結晶化するとともに、第2の強誘電体膜125b中のIrが第1の強誘電体膜125a内部の結晶粒のAサイトやBサイトに結合する。ここで、第1の強誘電体膜125a及び第2の強誘電体膜125bにより、キャパシタ膜となる強誘電体膜125が形成される。   By this heat treatment, the second ferroelectric film 125b is crystallized, and Ir in the second ferroelectric film 125b is bonded to the A site and B site of the crystal grains in the first ferroelectric film 125a. To do. Here, a ferroelectric film 125 serving as a capacitor film is formed by the first ferroelectric film 125a and the second ferroelectric film 125b.

次に、例えばスパッタ法又はMOCVD法により、例えば膜厚が10nm〜100nm程度、ここでは50nm程度のIrOx膜(0<x<2)126aを形成する。なお、IrOx膜の代わりにPt膜を形成しても良い。 Next, an IrO x film (0 <x <2) 126a having a film thickness of, for example, about 10 nm to 100 nm, here about 50 nm is formed by, for example, sputtering or MOCVD. A Pt film may be formed instead of the IrO x film.

次に、IrOx膜126aが形成された状態で、第2の強誘電体膜125bを熱処理、
ここではRTA(Rapid Thermal Annealing)法により、不活性ガスと酸素の混合雰囲気中にて熱処理を行う。例えば、熱処理温度を725℃とし、流量20sccmの酸素及び流量2000sccmのArによる雰囲気中で、熱処理時間を60秒間とする。
Next, with the IrO x film 126a formed, the second ferroelectric film 125b is heat treated,
Here, heat treatment is performed in a mixed atmosphere of an inert gas and oxygen by RTA (Rapid Thermal Annealing). For example, the heat treatment temperature is 725 ° C., and the heat treatment time is 60 seconds in an atmosphere of oxygen at a flow rate of 20 sccm and Ar at a flow rate of 2000 sccm.

この熱処理により、第2の強誘電体膜125bが完全に結晶化するとともに、IrOx膜126aのプラズマダメージを回復させることができ、第2の強誘電体膜125b中の酸素欠損が補償される。 By this heat treatment, the second ferroelectric film 125b is completely crystallized and the plasma damage of the IrO x film 126a can be recovered, and oxygen vacancies in the second ferroelectric film 125b are compensated. .

次に、IrOx膜126a上に膜厚が100nm〜300nm程度のIrOy膜(0<y≦2)126bを堆積する(Ar雰囲気中、0.8Paの圧力下、1.0kWのスパッタパワーで79秒間堆積すると200nmとなる)。この際、続く諸工程によるキャパシタ構造の劣化を抑えるために、IrOy膜126bの酸素の組成比Yを、IrOx膜126aの酸素の組成比Xよりも高くなるようにする。IrOy膜126bを、IrO2の化学量論組成に近い組成に形成することにより、水素に対して触媒作用を生じることがなく、強誘電体膜が水素ラジカルにより還元されてしまう問題が抑制され、キャパシタ構造の水素耐性が向上する。なお、IrOx膜126a及びIrOy膜126bの代わりに、Irや、Ru、Rh、Re、Os、Pd、これらの酸化物、及びSrRuO3等の導電性酸化物やこれらの積層構造としても良い。 Next, an IrO y film (0 <y ≦ 2) 126b having a film thickness of about 100 nm to 300 nm is deposited on the IrO x film 126a (in an Ar atmosphere at a pressure of 0.8 Pa and a sputtering power of 1.0 kW). When deposited for 79 seconds, it becomes 200 nm). At this time, the oxygen composition ratio Y of the IrO y film 126b is set to be higher than the oxygen composition ratio X of the IrO x film 126a in order to suppress deterioration of the capacitor structure due to the subsequent processes. By forming the IrO y film 126b to have a composition close to the stoichiometric composition of IrO 2 , there is no catalytic effect on hydrogen, and the problem that the ferroelectric film is reduced by hydrogen radicals is suppressed. The hydrogen resistance of the capacitor structure is improved. Instead of the IrO x film 126a and the IrO y film 126b, a conductive oxide such as Ir, Ru, Rh, Re, Os, Pd, an oxide thereof, and SrRuO 3 or a stacked structure thereof may be used. .

次に、IrOy膜126b上に、水素バリア膜として機能するIr膜126cを例えばスパッタ法により、Ar雰囲気中、1Paの圧力下、1.0kWのスパッタパワーで100nmの厚さに堆積する。このとき、IrOx膜126a、IrOy膜126b、及びIr膜126cが積層されてなる上部電極層126が形成される。なお、Ir膜126cの代わりに、他にPt膜やSrRuO3膜を形成しても良い。 Next, an Ir film 126c that functions as a hydrogen barrier film is deposited on the IrO y film 126b by sputtering, for example, in an Ar atmosphere to a thickness of 100 nm under a pressure of 1 Pa and a sputtering power of 1.0 kW. At this time, the upper electrode layer 126 formed by stacking the IrO x film 126a, the IrO y film 126b, and the Ir film 126c is formed. Instead of the Ir film 126c, a Pt film or a SrRuO3 film may be formed.

続いて、半導体基板110を背面洗浄した後、図8Aに示すように、TiN膜128及びシリコン酸化膜129を形成する。
詳細には、TiN膜128については、上部電極層126上にスパッタ法等により膜厚200nm程度に堆積形成する。シリコン酸化膜129については、TiN膜128上に、例えばTEOSを用いたCVD法により膜厚1000nm程度に堆積形成する。ここで、TEOS膜の代わりにHDP膜を形成しても良い。なお、シリコン酸化膜129上に更にシリコン窒化膜を形成しても好適である。
Subsequently, after the back surface of the semiconductor substrate 110 is cleaned, a TiN film 128 and a silicon oxide film 129 are formed as shown in FIG. 8A.
Specifically, the TiN film 128 is deposited on the upper electrode layer 126 to a thickness of about 200 nm by sputtering or the like. The silicon oxide film 129 is deposited on the TiN film 128 to a thickness of about 1000 nm by, for example, a CVD method using TEOS. Here, an HDP film may be formed instead of the TEOS film. A silicon nitride film may be further formed on the silicon oxide film 129.

続いて、図8Bに示すように、レジストマスク101を形成する。
詳細には、シリコン酸化膜129上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、レジストマスク101を形成する。
Subsequently, as shown in FIG. 8B, a resist mask 101 is formed.
Specifically, a resist is applied on the silicon oxide film 129, and this resist is processed into an electrode shape by lithography to form a resist mask 101.

続いて、図8Cに示すように、シリコン酸化膜129を加工する。
詳細には、レジストマスク101をマスクとしてシリコン酸化膜129をドライエッチングする。このとき、レジストマスク101の電極形状に倣ってシリコン酸化膜129がパターニングされ、ハードマスク129aが形成される。また、レジストマスク101はエッチングされて厚みが減少する。
Subsequently, as shown in FIG. 8C, the silicon oxide film 129 is processed.
Specifically, the silicon oxide film 129 is dry etched using the resist mask 101 as a mask. At this time, the silicon oxide film 129 is patterned following the electrode shape of the resist mask 101 to form a hard mask 129a. Further, the resist mask 101 is etched to reduce the thickness.

続いて、図8Dに示すように、TiN膜128を加工する。
詳細には、レジストマスク101及びハードマスク129aをマスクとして、TiN膜128をドライエッチングする。このとき、ハードマスク129aの電極形状に倣ってTiN膜128がパターニングされ、ハードマスク128aが形成される。また、レジストマスク101は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク101を除去する。
Subsequently, as shown in FIG. 8D, the TiN film 128 is processed.
Specifically, the TiN film 128 is dry etched using the resist mask 101 and the hard mask 129a as a mask. At this time, the TiN film 128 is patterned according to the electrode shape of the hard mask 129a to form the hard mask 128a. Further, the resist mask 101 is thinned by being etched during the etching. Thereafter, the resist mask 101 is removed by ashing or the like.

続いて、図9Aに示すように、上部電極層126、キャパシタ膜125、下部電極層124、酸素バリア膜123c、及び配向性向上膜123bを加工する。
詳細には、ハードマスク128a,129aをマスクとし、上部絶縁膜123をエッチングストッパーとして、上部電極層126、キャパシタ膜125、下部電極層124、酸素バリア膜123c、及び配向性向上膜123bをドライエッチングする。このとき、ハードマスク128aの電極形状に倣って、上部電極層126、キャパシタ膜125、下部電極層124、酸素バリア膜123c、及び配向性向上膜123bがパターニングされる。また、ハードマスク129aは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク129aを全面ドライエッチング(エッチバック)によりエッチング除去する。
Subsequently, as shown in FIG. 9A, the upper electrode layer 126, the capacitor film 125, the lower electrode layer 124, the oxygen barrier film 123c, and the orientation improving film 123b are processed.
Specifically, the upper electrode layer 126, the capacitor film 125, the lower electrode layer 124, the oxygen barrier film 123c, and the orientation enhancement film 123b are dry-etched using the hard masks 128a and 129a as a mask and the upper insulating film 123 as an etching stopper. To do. At this time, the upper electrode layer 126, the capacitor film 125, the lower electrode layer 124, the oxygen barrier film 123c, and the orientation improving film 123b are patterned following the electrode shape of the hard mask 128a. Further, the hard mask 129a is thinned by being etched during the etching. Thereafter, the hard mask 129a is removed by dry etching (etchback) on the entire surface.

続いて、図9Bに示すように、強誘電体キャパシタ構造130を完成させる。
詳細には、マスクとして用いられたハードマスク128aをウェットエッチングにより除去する。このとき、下部電極131上にキャパシタ膜125、上部電極132が順次積層され、キャパシタ膜125を介して下部電極131と上部電極132とが容量結合する強誘電体キャパシタ構造130を完成させる。この強誘電体キャパシタ構造130においては、下部電極131が導電性の配向性向上膜123b及び酸素バリア膜123cを介してプラグ119と接続され、当該プラグ119、配向性向上膜123b、及び酸素バリア膜123cを介してソース/ドレイン118と下部電極131とが電気的に接続される。
Subsequently, as shown in FIG. 9B, the ferroelectric capacitor structure 130 is completed.
Specifically, the hard mask 128a used as a mask is removed by wet etching. At this time, the capacitor film 125 and the upper electrode 132 are sequentially stacked on the lower electrode 131, and the ferroelectric capacitor structure 130 in which the lower electrode 131 and the upper electrode 132 are capacitively coupled through the capacitor film 125 is completed. In the ferroelectric capacitor structure 130, the lower electrode 131 is connected to the plug 119 through the conductive orientation improving film 123b and the oxygen barrier film 123c, and the plug 119, the orientation improving film 123b, and the oxygen barrier film are connected. The source / drain 118 and the lower electrode 131 are electrically connected through 123c.

本実施形態による強誘電体キャパシタ構造130では、強誘電体膜125は、その内部にイリジウムを含有しており、上層領域から下層領域へ向かうほどイリジウム濃度が低くなるイリジウム濃度分布を有している。
詳細には、図12に示すように、強誘電体膜125の上層領域、即ち第2の強誘電体膜125bの部分が均一な高いイリジウム濃度であるとともに、強誘電体膜125の下層領域、即ち第1の強誘電体膜125aの部分が下方へ向かうほどイリジウム濃度が低くなる、イリジウム濃度分布が形成されている。
In the ferroelectric capacitor structure 130 according to the present embodiment, the ferroelectric film 125 contains iridium therein, and has an iridium concentration distribution in which the iridium concentration decreases from the upper layer region toward the lower layer region. .
Specifically, as shown in FIG. 12, the upper layer region of the ferroelectric film 125, that is, the portion of the second ferroelectric film 125b has a uniform high iridium concentration, and the lower layer region of the ferroelectric film 125, That is, an iridium concentration distribution is formed in which the iridium concentration decreases as the portion of the first ferroelectric film 125a moves downward.

続いて、図9Cに示すように、保護膜133及び層間絶縁膜134を形成する。
詳細には、先ず、強誘電体キャパシタ構造130の全面を覆うように、アルミナ(Al23)を材料として、スパッタ法により膜厚20nm〜50nm程度に堆積し、保護膜1
33を形成する。その後、保護膜133をアニール処理する。
Subsequently, as shown in FIG. 9C, a protective film 133 and an interlayer insulating film 134 are formed.
Specifically, first, the protective film 1 is deposited to a thickness of about 20 nm to 50 nm by sputtering using alumina (Al 2 O 3 ) as a material so as to cover the entire surface of the ferroelectric capacitor structure 130.
33 is formed. Thereafter, the protective film 133 is annealed.

次に、強誘電体キャパシタ構造130を保護膜133を介して覆うように、層間絶縁膜234を形成する。ここで、層間絶縁膜134としては、例えばTEOSを用いたプラズマCVD法により、シリコン酸化膜を膜厚1500nm〜2500nm程度に堆積した後、CMPにより例えば膜厚が1000nm程度となるまで研磨して形成する。CMPの後に、層間絶縁膜134の脱水を目的として、例えばN2Oのプラズマアニール処理を施す。 Next, an interlayer insulating film 234 is formed so as to cover the ferroelectric capacitor structure 130 via the protective film 133. Here, the interlayer insulating film 134 is formed by depositing a silicon oxide film to a film thickness of about 1500 nm to 2500 nm by a plasma CVD method using TEOS, for example, and then polishing the film to a film thickness of about 1000 nm by CMP. To do. For example, N 2 O plasma annealing is performed after CMP for the purpose of dehydrating the interlayer insulating film 134.

続いて、図10Aに示すように、強誘電体キャパシタ構造130の上部電極132へのビア孔135aを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜134及び保護膜133をパターニングし、上部電極132の表面の一部を露出させるビア孔135aを形成する。
Subsequently, as shown in FIG. 10A, a via hole 135a to the upper electrode 132 of the ferroelectric capacitor structure 130 is formed.
Specifically, the interlayer insulating film 134 and the protective film 133 are patterned by lithography and subsequent dry etching to form a via hole 135a that exposes a part of the surface of the upper electrode 132.

続いて、図10Bに示すように、強誘電体キャパシタ構造130との上部電極132と接続されるプラグ135を形成する。
詳細には、先ず、ビア孔135aの壁面を覆うように下地膜(グルー膜)135bを形成した後、CVD法によりグルー膜135bを介してビア孔135aを埋め込むようにW膜を形成する。そして、層間絶縁膜134をストッパーとして例えばW膜及びグルー膜135bをCMPにより研磨し、ビア孔135a内をグルー膜135bを介してWで埋め込むプラグ135を形成する。CMPの後に、例えばN2Oのプラズマアニール処理を施す。
Subsequently, as shown in FIG. 10B, a plug 135 connected to the upper electrode 132 of the ferroelectric capacitor structure 130 is formed.
Specifically, first, a base film (glue film) 135b is formed so as to cover the wall surface of the via hole 135a, and then a W film is formed by the CVD method so as to fill the via hole 135a via the glue film 135b. Then, for example, the W film and the glue film 135b are polished by CMP using the interlayer insulating film 134 as a stopper, thereby forming a plug 135 filling the via hole 135a with W via the glue film 135b. After the CMP, for example, a plasma annealing process of N 2 O is performed.

続いて、図11Aに示すように、プラグ135とそれぞれ接続される第1の配線145を形成する。
詳細には、先ず、層間絶縁膜134上の全面にスパッタ法等によりバリアメタル膜142、配線膜143及びバリアメタル膜144を堆積する。バリアメタル膜142としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。配線膜143としては、例えばAl合金膜(ここではAl−Cu膜)を膜厚350nm程度に成膜する。バリアメタル膜144としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。ここで、配線膜143の構造は、同一ルールのFeRAM以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
Subsequently, as shown in FIG. 11A, first wirings 145 respectively connected to the plugs 135 are formed.
Specifically, first, the barrier metal film 142, the wiring film 143, and the barrier metal film 144 are deposited on the entire surface of the interlayer insulating film 134 by sputtering or the like. As the barrier metal film 142, for example, a Ti film and a TiN film having a thickness of about 5 nm and a thickness of about 150 nm are formed by sputtering. As the wiring film 143, for example, an Al alloy film (here, an Al—Cu film) is formed to a thickness of about 350 nm. As the barrier metal film 144, for example, a Ti film is deposited to a thickness of about 5 nm and a TiN film is deposited to a thickness of about 150 nm by sputtering. Here, since the structure of the wiring film 143 is the same as that of the logic part other than the FeRAM having the same rule, there is no problem in processing or reliability of the wiring.

次に、反射防止膜として例えばSiON膜または反射防止膜(不図示)を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜144、配線膜143及びバリアメタル膜142を配線形状に加工し、プラグ135と接続される第1の配線145をパターン形成する。なお、配線膜143としてAl合金膜を形成する代わりに、いわゆるダマシン法等を利用してCu膜(又はCu合金膜)を形成し、第1の配線145としてCu配線を形成しても良い。   Next, after forming, for example, a SiON film or an antireflection film (not shown) as an antireflection film, the antireflection film, the barrier metal film 144, the wiring film 143, and the barrier metal film 142 are wired by lithography and subsequent dry etching. The first wiring 145 connected to the plug 135 is patterned by processing into a shape. Instead of forming an Al alloy film as the wiring film 143, a Cu film (or Cu alloy film) may be formed by using a so-called damascene method or the like, and a Cu wiring may be formed as the first wiring 145.

続いて、図11Bに示すように、第1の配線145と接続される第2の配線154を形成する。
詳細には、先ず、第1の配線145を覆うように層間絶縁膜146を形成する。層間絶縁膜146としては、シリコン酸化膜を膜厚700nm程度に成膜し、プラズマTEOS膜を形成して膜厚を全体で1100nm程度とした後に、CMPにより表面を研磨して、膜厚を750nm程度に形成する。
Subsequently, as illustrated in FIG. 11B, a second wiring 154 connected to the first wiring 145 is formed.
Specifically, first, an interlayer insulating film 146 is formed so as to cover the first wiring 145. As the interlayer insulating film 146, a silicon oxide film is formed to a thickness of about 700 nm, a plasma TEOS film is formed to a total thickness of about 1100 nm, and then the surface is polished by CMP to a thickness of 750 nm. Form to the extent.

次に、第1の配線145と接続されるプラグ147を形成する。
第1の配線145の表面の一部が露出するまで、層間絶縁膜146をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約0.25μm径のビア孔147aを形成する。次に、このビア孔147aの壁面を覆うように下地膜(グルー膜)148を形成した後、CVD法によりグルー膜148を介してビア孔147aを埋め込むようにW膜を形成する。そして、層間絶縁膜146をストッパーとして例えばW膜及びグルー膜148を研磨し、ビア孔147a内をグルー膜148を介してWで埋め込むプラグ147を形成する。
Next, a plug 147 connected to the first wiring 145 is formed.
The interlayer insulating film 146 is processed by lithography and subsequent dry etching until a part of the surface of the first wiring 145 is exposed to form a via hole 147a having a diameter of about 0.25 μm, for example. Next, after forming a base film (glue film) 148 so as to cover the wall surface of the via hole 147a, a W film is formed by the CVD method so as to fill the via hole 147a via the glue film 148. Then, for example, the W film and the glue film 148 are polished using the interlayer insulating film 146 as a stopper to form a plug 147 that fills the via hole 147a with W via the glue film 148.

次に、プラグ147とそれぞれ接続される第2の配線154を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜151、配線膜152及びバリアメタル膜153を堆積する。バリアメタル膜151としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。配線膜152としては、例えばAl合金膜(ここではAl−Cu膜)を膜厚350nm程度に成膜する。バリアメタル膜153としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。ここで、配線膜152の構造は、同一ルールのFeRAM以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
Next, second wirings 154 connected to the plugs 147 are formed.
First, a barrier metal film 151, a wiring film 152, and a barrier metal film 153 are deposited on the entire surface by sputtering or the like. As the barrier metal film 151, for example, a Ti film and a TiN film are stacked to form a film having a thickness of about 5 nm and a thickness of about 150 nm by sputtering. As the wiring film 152, for example, an Al alloy film (here, an Al—Cu film) is formed to a thickness of about 350 nm. As the barrier metal film 153, for example, a Ti film is deposited to a thickness of about 5 nm and a TiN film is deposited to a thickness of about 150 nm by sputtering. Here, since the structure of the wiring film 152 is the same as that of the logic part other than the FeRAM having the same rule, there is no problem in processing or reliability of the wiring.

次に、反射防止膜として例えばSiON膜または反射防止膜(不図示)を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜153、配線膜152及びバリアメタル膜151を配線形状に加工し、第2の配線154をパターン形成する。なお、配線膜152としてAl合金膜を形成する代わりに、いわゆるダマシン法等を利用してCu膜(又はCu合金膜)を形成し、第2の配線154としてCu配線を形成しても良い。   Next, after forming, for example, a SiON film or an antireflection film (not shown) as an antireflection film, the antireflection film, the barrier metal film 153, the wiring film 152, and the barrier metal film 151 are wired by lithography and subsequent dry etching. The second wiring 154 is patterned by processing into a shape. Instead of forming an Al alloy film as the wiring film 152, a Cu film (or Cu alloy film) may be formed using a so-called damascene method or the like, and a Cu wiring may be formed as the second wiring 154.

しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるスタック型のFeRAMを完成させる。   Thereafter, the stack type FeRAM according to the present embodiment is completed through various processes such as formation of an interlayer insulating film and a further upper layer wiring.

以上説明したように、本実施形態によれば、強誘電体キャパシタ構造130の反転電化量を向上させるも、リーク電流を徒に増加させることなく、高い歩留まりを確保することができる、信頼性の高いスタック型のFeRAMを実現することができる。   As described above, according to the present embodiment, it is possible to improve the inversion electrification amount of the ferroelectric capacitor structure 130, but it is possible to ensure a high yield without increasing the leakage current. A high stack type FeRAM can be realized.

(第3の実施形態)
本実施形態では、第1の実施形態に適用可能な他の諸実施例について説明する。なお、ここでは第1の実施形態をベースにして説明するが、第2の実施形態にも同様に適用することができる。なお、図13A〜図13C,図14A〜図14Cの各図では、図1Dに相当する構成物のみを示す。
(Third embodiment)
In this embodiment, other examples applicable to the first embodiment will be described. Here, the description is based on the first embodiment, but the present invention can be similarly applied to the second embodiment. In addition, in each figure of FIG. 13A-FIG. 13C and FIG. 14A-FIG. 14C, only the structure corresponded to FIG. 1D is shown.

[実施例1]
図13Aは、実施例1の主要構成として、図1Dに相当する構成物のみを示す概略断面図である。
本例では、先ず第1の実施形態において、下部電極層24上に、第1の強誘電体膜として、低温、例えば10℃〜100℃、ここでは50℃でスパッタ法により形成し、アモルファス状態の第1の強誘電体膜61を形成する。膜厚等は第1の強誘電体膜25aと同様とする。
[Example 1]
FIG. 13A is a schematic cross-sectional view showing only the configuration corresponding to FIG. 1D as the main configuration of the first embodiment.
In this example, first, in the first embodiment, the first ferroelectric film is formed on the lower electrode layer 24 by a sputtering method at a low temperature, for example, 10 ° C. to 100 ° C., here, 50 ° C. The first ferroelectric film 61 is formed. The film thickness and the like are the same as those of the first ferroelectric film 25a.

続いて、第1の実施形態と同様に、Irを添加したターゲットを用いて、第2の強誘電体膜25bをスパッタ法で形成する。
その後、RTA法で第1の強誘電体膜61及び第2の強誘電体膜25bを結晶化させる。第1の強誘電体膜61及び第2の強誘電体膜25bがPZT膜の場合には、トータルでPZT膜の厚さが150nm程度の場合、560℃〜580℃にて流量が2slmのAr及び流量が25sccmのO2の混合雰囲気中で、90秒間の熱処理を行う。更にこの熱処理に加えて、700℃〜750℃にて酸素の雰囲気中で、60秒間の熱処理を行うことが望ましい。
Subsequently, as in the first embodiment, the second ferroelectric film 25b is formed by sputtering using a target to which Ir is added.
Thereafter, the first ferroelectric film 61 and the second ferroelectric film 25b are crystallized by the RTA method. When the first ferroelectric film 61 and the second ferroelectric film 25b are PZT films, when the total thickness of the PZT films is about 150 nm, the flow rate is 2 slm at 560 ° C. to 580 ° C. And a heat treatment for 90 seconds in an O 2 mixed atmosphere with a flow rate of 25 sccm. In addition to this heat treatment, it is desirable to perform a heat treatment for 60 seconds in an oxygen atmosphere at 700 ° C. to 750 ° C.

この熱処理により、第1の強誘電体膜61及び第2の強誘電体膜25bが完全に結晶化するとともに、第2の強誘電体膜25b中のIrが第1の強誘電体膜61内部の結晶粒のAサイトやBサイトに結合する。ここで、第1の強誘電体膜61及び第2の強誘電体膜25bにより、キャパシタ膜となる強誘電体膜25が形成される。
その後、第1の実施形態と同様に上部電極層26を形成し、パターニングすることにより、強誘電体キャパシタ構造30を形成する。
By this heat treatment, the first ferroelectric film 61 and the second ferroelectric film 25 b are completely crystallized, and Ir in the second ferroelectric film 25 b is changed into the first ferroelectric film 61. It binds to the A site and B site of the crystal grains. Here, the ferroelectric film 25 serving as a capacitor film is formed by the first ferroelectric film 61 and the second ferroelectric film 25b.
Thereafter, the upper electrode layer 26 is formed and patterned in the same manner as in the first embodiment, whereby the ferroelectric capacitor structure 30 is formed.

[実施例2]
図13Bは、実施例2の主要構成として、図1Dに相当する構成物のみを示す概略断面図である。
本例では、先ず実施例1と同様に、下部電極層24上に、第1の強誘電体膜として、アモルファス状態の第1の強誘電体膜61を形成する。膜厚等は第1の強誘電体膜25aと同様とする。その後、RTA法で第1の強誘電体膜61を結晶化させる。第1の強誘電体膜61がPZT膜の場合には、560℃〜580℃にて流量が2slmのAr及び流量が25sccmのO2の混合雰囲気中で、90秒間の熱処理を行う。
[Example 2]
FIG. 13B is a schematic cross-sectional view showing only the configuration corresponding to FIG. 1D as the main configuration of the second embodiment.
In this example, first, as in the first embodiment, an amorphous first ferroelectric film 61 is formed on the lower electrode layer 24 as a first ferroelectric film. The film thickness and the like are the same as those of the first ferroelectric film 25a. Thereafter, the first ferroelectric film 61 is crystallized by the RTA method. When the first ferroelectric film 61 is a PZT film, heat treatment is performed for 90 seconds in a mixed atmosphere of Ar at a flow rate of 2 slm and O 2 at a flow rate of 25 sccm at 560 ° C. to 580 ° C.

続いて、第1の実施形態と同様に、Irを添加したターゲットを用いて、第2の強誘電体膜25bをスパッタ法で形成する。
その後、RTA法で第1の強誘電体膜61及び第2の強誘電体膜25bを結晶化させる。第1の強誘電体膜61及び第2の強誘電体膜25bがPZT膜の場合には、トータルでPZT膜の厚さが150nm程度の場合、560℃〜580℃にて流量が2slmのAr及び流量が25sccmのO2の混合雰囲気中で、90秒間の熱処理を行う。更にこの熱処理に加えて、700℃〜750℃にて酸素の雰囲気中で、60秒間の熱処理を行うことが望ましい。
Subsequently, as in the first embodiment, the second ferroelectric film 25b is formed by sputtering using a target to which Ir is added.
Thereafter, the first ferroelectric film 61 and the second ferroelectric film 25b are crystallized by the RTA method. When the first ferroelectric film 61 and the second ferroelectric film 25b are PZT films, when the total thickness of the PZT films is about 150 nm, the flow rate is 2 slm at 560 ° C. to 580 ° C. And a heat treatment for 90 seconds in an O 2 mixed atmosphere with a flow rate of 25 sccm. In addition to this heat treatment, it is desirable to perform a heat treatment for 60 seconds in an oxygen atmosphere at 700 ° C. to 750 ° C.

この熱処理により、第2の強誘電体膜25bが完全に結晶化するとともに、第2の強誘電体膜25b中のIrが第1の強誘電体膜61内部の結晶粒のAサイトやBサイトに結合する。ここで、第1の強誘電体膜61及び第2の強誘電体膜25bにより、キャパシタ膜となる強誘電体膜25が形成される。
その後、第1の実施形態と同様に上部電極層26を形成し、パターニングすることにより、強誘電体キャパシタ構造30を形成する。
By this heat treatment, the second ferroelectric film 25b is completely crystallized, and Ir in the second ferroelectric film 25b is converted to an A site or a B site of crystal grains in the first ferroelectric film 61. To join. Here, the ferroelectric film 25 serving as a capacitor film is formed by the first ferroelectric film 61 and the second ferroelectric film 25b.
Thereafter, the upper electrode layer 26 is formed and patterned in the same manner as in the first embodiment, whereby the ferroelectric capacitor structure 30 is formed.

ここで、異常分散法を用いて、IrがPZTの結晶格子中にドーピングされていることを確認した。異常分散は、X線の振動数が原子の吸収端の振動数に近い状態で共鳴効果により屈折率や散乱能が大きく変化する現象である。即ち、ある物質のX線回折強度を測定する際に、その物質の構成元素の吸収端に近いエネルギーを物質に照射すると、X線回折強度が大きく変化することになる。この現象を利用して、特定ピークの回折強度のエネルギー依存性を調べれば、そのピークの構成元素を明らかにすることができる。   Here, it was confirmed that Ir was doped in the crystal lattice of PZT by using the anomalous dispersion method. Anomalous dispersion is a phenomenon in which the refractive index and scattering power change greatly due to the resonance effect in a state where the frequency of X-rays is close to the frequency of the absorption edge of atoms. That is, when the X-ray diffraction intensity of a certain substance is measured, if the substance is irradiated with energy close to the absorption edge of the constituent element of the substance, the X-ray diffraction intensity changes greatly. By utilizing this phenomenon and examining the energy dependence of the diffraction intensity of a specific peak, the constituent elements of that peak can be clarified.

IrのPZT膜中へのドーピングを調べるために、IrのLIII吸収端近傍のエネルギーを利用した。なお、LIIIは、Ir原子における電子軌道である。   In order to investigate the doping of Ir into the PZT film, the energy near the LIII absorption edge of Ir was used. Note that LIII is an electron orbit in an Ir atom.

図15に、Ptからなる下部電極層上に積層成膜したPZTをアニール処理した後、PZT(111)配向強度のピークのX線入射エネルギー依存性を調べた結果を示す。
X線として、IrのLIII吸収端近傍の波長を用いた。IrのLIII吸収端エネルギーが11.21eVで強度の低下が大きくなっている。これは、IrがドープされたPZTの結晶格子中にIrが含まれていることを明確に示しており、IrがドープされたPZTは、IrがPZT膜中に単に拡散しているのではなく、IrをPZTの結晶構成元素として含んでいることが判る。即ち、当該PZTが、そのABO3型ペロブスカイト構造のAサイト及びBサイトの少なくとも一方にIr元素を含む結晶構成とされている。
FIG. 15 shows the result of examining the dependency of the PZT (111) orientation intensity on the X-ray incident energy after annealing PZT deposited on the lower electrode layer made of Pt.
The wavelength near the LIII absorption edge of Ir was used as the X-ray. When the Ir LIII absorption edge energy is 11.21 eV, the decrease in strength is large. This clearly shows that Ir is contained in the crystal lattice of Ir-doped PZT, and Ir-doped PZT is not simply diffused into the PZT film. , Ir is contained as a crystal constituent element of PZT. That is, the PZT has a crystal structure containing an Ir element at at least one of the A site and the B site of the ABO 3 type perovskite structure.

[実施例3]
図13Cは、実施例3の主要構成として、図1Dに相当する構成物のみを示す概略断面図である。
本例では、先ず実施例1と同様に、下部電極層24上に、第1の強誘電体膜として、アモルファス状態の第1の強誘電体膜61を形成する。膜厚等は第1の強誘電体膜25aと同様とする。その後、RTA法で第1の強誘電体膜61を結晶化させる。第1の強誘電体膜61がPZT膜の場合には、560℃〜580℃にて流量が2slmのAr及び流量が25sccmのO2の混合雰囲気中で、90秒間の熱処理を行う。
[Example 3]
FIG. 13C is a schematic cross-sectional view showing only the configuration corresponding to FIG. 1D as the main configuration of the third embodiment.
In this example, first, as in the first embodiment, an amorphous first ferroelectric film 61 is formed on the lower electrode layer 24 as a first ferroelectric film. The film thickness and the like are the same as those of the first ferroelectric film 25a. Thereafter, the first ferroelectric film 61 is crystallized by the RTA method. When the first ferroelectric film 61 is a PZT film, heat treatment is performed for 90 seconds in a mixed atmosphere of Ar at a flow rate of 2 slm and O 2 at a flow rate of 25 sccm at 560 ° C. to 580 ° C.

続いて、第1の実施形態と同様に、Irを添加したターゲットを用いて、第2の強誘電体膜25bをスパッタ法で形成する。
続いて、第1の実施形態と同様に、膜厚50nm程度のIrOx膜(0<x<2)26aを形成する。なお、IrOx膜の代わりにPt膜を形成しても良い。
Subsequently, as in the first embodiment, the second ferroelectric film 25b is formed by sputtering using a target to which Ir is added.
Subsequently, as in the first embodiment, an IrO x film (0 <x <2) 26a having a thickness of about 50 nm is formed. A Pt film may be formed instead of the IrO x film.

その後、RTA法で第2の強誘電体膜25bを結晶化させる。第2の強誘電体膜25bがPZT膜の場合には、熱処理温度を725℃とし、流量20sccmの酸素及び流量2000sccmのArによる混合雰囲気中で、熱処理時間を60秒間とする。   Thereafter, the second ferroelectric film 25b is crystallized by the RTA method. When the second ferroelectric film 25b is a PZT film, the heat treatment temperature is 725 ° C., and the heat treatment time is 60 seconds in a mixed atmosphere of oxygen at a flow rate of 20 sccm and Ar at a flow rate of 2000 sccm.

この熱処理により、第2の強誘電体膜25bが完全に結晶化するとともに、第2の強誘電体膜25b中のIrが第1の強誘電体膜61内部の結晶粒のAサイトやBサイトに結合する。更に、IrOx膜26aのプラズマダメージを回復させることができ、第2の強誘電体膜25b中の酸素欠損が補償される。ここで、第1の強誘電体膜61及び第2の強誘電体膜25bにより、キャパシタ膜となる強誘電体膜25が形成される。
その後、第1の実施形態と同様にIrOy膜26bを形成し、パターニングすることにより、強誘電体キャパシタ構造30を形成する。
By this heat treatment, the second ferroelectric film 25b is completely crystallized, and Ir in the second ferroelectric film 25b is converted to an A site or a B site of crystal grains in the first ferroelectric film 61. To join. Further, the plasma damage of the IrO x film 26a can be recovered, and oxygen vacancies in the second ferroelectric film 25b are compensated. Here, the ferroelectric film 25 serving as a capacitor film is formed by the first ferroelectric film 61 and the second ferroelectric film 25b.
Thereafter, the IrO y film 26b is formed and patterned in the same manner as in the first embodiment, thereby forming the ferroelectric capacitor structure 30.

[実施例4]
図14Aは、実施例4の主要構成として、図1Dに相当する構成物のみを示す概略断面図である。
本例では、先ず第1の実施形態と同様に、下部電極層24上に、第1の強誘電体膜として、第1の強誘電体膜25aを形成する。
[Example 4]
FIG. 14A is a schematic cross-sectional view showing only the configuration corresponding to FIG. 1D as the main configuration of the fourth embodiment.
In this example, first, as in the first embodiment, a first ferroelectric film 25a is formed on the lower electrode layer 24 as a first ferroelectric film.

続いて、第1の実施形態と同様に、Irを添加したターゲットを用いて、第2の強誘電体膜25bをスパッタ法で形成する。
続いて、第1の実施形態と同様に、膜厚50nm程度のIrOx膜(0<x<2)26aを形成する。なお、IrOx膜の代わりにPt膜を形成しても良い。
Subsequently, as in the first embodiment, the second ferroelectric film 25b is formed by sputtering using a target to which Ir is added.
Subsequently, as in the first embodiment, an IrO x film (0 <x <2) 26a having a thickness of about 50 nm is formed. A Pt film may be formed instead of the IrO x film.

その後、RTA法で第2の強誘電体膜25bを結晶化させる。第2の強誘電体膜25bがPZT膜の場合には、熱処理温度を725℃とし、流量20sccmの酸素及び流量2000sccmのArによる雰囲気中で、熱処理時間を60秒間とする。   Thereafter, the second ferroelectric film 25b is crystallized by the RTA method. When the second ferroelectric film 25b is a PZT film, the heat treatment temperature is 725 ° C., and the heat treatment time is 60 seconds in an atmosphere of oxygen at a flow rate of 20 sccm and Ar at a flow rate of 2000 sccm.

この熱処理により、第2の強誘電体膜25bが完全に結晶化するとともに、第2の強誘電体膜25b中のIrが第1の強誘電体膜25a内部の結晶粒のAサイトやBサイトに結合する。更に、IrOx膜26aのプラズマダメージを回復させることができ、第2の強誘電体膜25b中の酸素欠損が補償される。ここで、第1の強誘電体膜25a及び第2の強誘電体膜25bにより、キャパシタ膜となる強誘電体膜25が形成される。
その後、第1の実施形態と同様にIrOy膜26bを形成し、パターニングすることにより、強誘電体キャパシタ構造30を形成する。
By this heat treatment, the second ferroelectric film 25b is completely crystallized, and Ir in the second ferroelectric film 25b is converted into an A site or a B site of crystal grains in the first ferroelectric film 25a. To join. Further, the plasma damage of the IrO x film 26a can be recovered, and oxygen vacancies in the second ferroelectric film 25b are compensated. Here, a ferroelectric film 25 serving as a capacitor film is formed by the first ferroelectric film 25a and the second ferroelectric film 25b.
Thereafter, the IrO y film 26b is formed and patterned in the same manner as in the first embodiment, thereby forming the ferroelectric capacitor structure 30.

[実施例5]
図14Bは、実施例5の主要構成として、図1Dに相当する構成物のみを示す概略断面図である。
本例では、先ず実施例1と同様に、下部電極層24上に、アモルファス状態の第1の強誘電体膜61を形成する。膜厚等は第1の強誘電体膜25aと同様とする。なお、第1の実施形態と同様に、第1の強誘電体膜25aを形成しても良い。
[Example 5]
FIG. 14B is a schematic cross-sectional view showing only the configuration corresponding to FIG. 1D as the main configuration of the fifth embodiment.
In this example, first, the first ferroelectric film 61 in an amorphous state is formed on the lower electrode layer 24 as in the first embodiment. The film thickness and the like are the same as those of the first ferroelectric film 25a. Note that the first ferroelectric film 25a may be formed as in the first embodiment.

続いて、第1の実施形態と同様に、Irを添加したターゲットを用いて、第2の強誘電体膜25bをスパッタ法で形成する。
その後、RTA法で第1の強誘電体膜61及び第2の強誘電体膜25bを結晶化させる。第1の強誘電体膜61及び第2の強誘電体膜25bがPZT膜の場合には、トータルでPZT膜の厚さが150nm程度の場合、560℃〜580℃にて流量が2slmのAr及び流量が25sccmのO2の混合雰囲気中で、90秒間の熱処理を行う。
Subsequently, as in the first embodiment, the second ferroelectric film 25b is formed by sputtering using a target to which Ir is added.
Thereafter, the first ferroelectric film 61 and the second ferroelectric film 25b are crystallized by the RTA method. When the first ferroelectric film 61 and the second ferroelectric film 25b are PZT films, when the total thickness of the PZT films is about 150 nm, the flow rate is 2 slm at 560 ° C. to 580 ° C. And a heat treatment for 90 seconds in an O 2 mixed atmosphere with a flow rate of 25 sccm.

この熱処理により、第1の強誘電体膜61及び第2の強誘電体膜25bが完全に結晶化するとともに、第2の強誘電体膜25b中のIrが第1の強誘電体膜61内部の結晶粒のAサイトやBサイトに結合する。ここで、第1の強誘電体膜61及び第2の強誘電体膜25bにより、キャパシタ膜となる強誘電体膜25が形成される。   By this heat treatment, the first ferroelectric film 61 and the second ferroelectric film 25 b are completely crystallized, and Ir in the second ferroelectric film 25 b is changed into the first ferroelectric film 61. It binds to the A site and B site of the crystal grains. Here, the ferroelectric film 25 serving as a capacitor film is formed by the first ferroelectric film 61 and the second ferroelectric film 25b.

続いて、第1の実施形態と同様に、膜厚50nm程度のIrOx膜(0<x<2)26aを形成する。なお、IrOx膜の代わりにPt膜を形成しても良い。 Subsequently, as in the first embodiment, an IrO x film (0 <x <2) 26a having a thickness of about 50 nm is formed. A Pt film may be formed instead of the IrO x film.

その後、RTA法を行う。第2の強誘電体膜25bがPZT膜の場合には、熱処理温度を725℃とし、流量20sccmの酸素及び流量2000sccmのArによる雰囲気中で、熱処理時間を120秒間とする。   Thereafter, the RTA method is performed. When the second ferroelectric film 25b is a PZT film, the heat treatment temperature is 725 ° C., and the heat treatment time is 120 seconds in an atmosphere of oxygen at a flow rate of 20 sccm and Ar at a flow rate of 2000 sccm.

この熱処理により、第2の強誘電体膜25bが完全に結晶化するとともに、第2の強誘電体膜25b中のIrが第1の強誘電体膜61内部の結晶粒のAサイトやBサイトに結合する。更に、IrOx膜26aのプラズマダメージを回復させることができ、第2の強誘電体膜25b中の酸素欠損が補償される。ここで、第1の強誘電体膜61及び第2の強誘電体膜25bにより、キャパシタ膜となる強誘電体膜25が形成される。
その後、第1の実施形態と同様にIrOy膜26bを形成し、パターニングすることにより、強誘電体キャパシタ構造30を形成する。
By this heat treatment, the second ferroelectric film 25b is completely crystallized, and Ir in the second ferroelectric film 25b is converted to an A site or a B site of crystal grains in the first ferroelectric film 61. To join. Further, the plasma damage of the IrO x film 26a can be recovered, and oxygen vacancies in the second ferroelectric film 25b are compensated. Here, the ferroelectric film 25 serving as a capacitor film is formed by the first ferroelectric film 61 and the second ferroelectric film 25b.
Thereafter, the IrO y film 26b is formed and patterned in the same manner as in the first embodiment, thereby forming the ferroelectric capacitor structure 30.

[実施例6]
図14Cは、実施例6の主要構成として、図1Dに相当する構成物のみを示す概略断面図である。
本例では先ず、下部電極層24上に、キャパシタ膜となる強誘電体膜として、低温、例えば20℃〜100℃、ここでは50℃でスパッタ法により形成し、アモルファス状態の強誘電体膜62を膜厚140nm程度に形成する。
[Example 6]
FIG. 14C is a schematic cross-sectional view showing only the configuration corresponding to FIG. 1D as the main configuration of the sixth embodiment.
In this example, first, a ferroelectric film serving as a capacitor film is formed on the lower electrode layer 24 by sputtering at a low temperature, for example, 20 ° C. to 100 ° C., here 50 ° C., and the amorphous ferroelectric film 62 is formed. Is formed to a thickness of about 140 nm.

続いて、RTA法で熱処理を行う。この熱処理の温度をコントロールし、強誘電体膜62を下部電極層24上の部分(強誘電体膜62の下層部分)では完全に結晶化し、表層がアモルファス状となるようにする。このとき、強誘電体膜62の膜厚は結晶状況に影響を与える。 Subsequently, heat treatment is performed by the RTA method. The temperature of this heat treatment is controlled so that the ferroelectric film 62 is completely crystallized in the portion on the lower electrode layer 24 (the lower layer portion of the ferroelectric film 62) so that the surface layer becomes amorphous. At this time, the film thickness of the ferroelectric film 62 affects the crystal state.

一般的に、強誘電体膜の結晶過程は下部電極上の部分から結晶化が進行する。熱処理温度が高い場合には結晶化速度が速くなる。図17A,図17Bは、Ptからなる下部電極層上に形成した膜厚140nmのPZT膜に、RTA法で553℃及び573℃で90秒間の熱処理を施した後の様子を示す断面の写真である。アニール温度が低いと表面付近で柱状結晶の粒界が見えなくなり、結晶になっていないと思われる。一方、アニール温度が高いと柱状結晶の粒界が明確になっているように見える(膜厚120nmのPZT膜の場合、568℃で90秒間の熱処理を行うと、表面付近で柱状結晶の粒界が見える。)。   In general, the crystallization of the ferroelectric film proceeds from the portion on the lower electrode. When the heat treatment temperature is high, the crystallization speed is increased. FIGS. 17A and 17B are cross-sectional photographs showing a state after a PZT film having a thickness of 140 nm formed on the lower electrode layer made of Pt is subjected to heat treatment at 553 ° C. and 573 ° C. for 90 seconds by the RTA method. is there. When the annealing temperature is low, the grain boundaries of the columnar crystals are not visible near the surface, and it seems that they are not crystals. On the other hand, when the annealing temperature is high, the grain boundaries of the columnar crystals appear to be clear (in the case of a 120 nm-thick PZT film, if a heat treatment is performed at 568 ° C. for 90 seconds, the grain boundaries of the columnar crystals are near the surface. Can be seen.)

続いて、強誘電体膜62上に、例えばスパッタ法又はMOCVD法により、膜厚20nm〜80nm程度、ここでは50nm程度のIrOx膜(0<x<2)26cを形成する。ここで、IrOx膜26cのxの値をコントロールするために、流量50〜58sccmの酸素及び流量100sccmのArによる雰囲気中で、半導体基板10に印加するパワーを2.0kWとする。成膜されたIrOx膜26cのxの値は例えば1.4程度となる。 Subsequently, an IrO x film (0 <x <2) 26c having a film thickness of about 20 nm to 80 nm, here, about 50 nm is formed on the ferroelectric film 62 by, for example, sputtering or MOCVD. Here, in order to control the value of x of the IrO x film 26c, the power applied to the semiconductor substrate 10 is set to 2.0 kW in an atmosphere of oxygen having a flow rate of 50 to 58 sccm and Ar having a flow rate of 100 sccm. The value of x of the formed IrO x film 26c is, for example, about 1.4.

続いて、RTA法で熱処理を行う。具体的には、725℃の処理温度、酸化性雰囲気、ここでは酸素を含む雰囲気(流量20sccmの酸素及び流量2000sccmのArによる混合雰囲気)中で、熱処理時間を120秒間とする。   Subsequently, heat treatment is performed by the RTA method. Specifically, the heat treatment time is 120 seconds in a treatment temperature of 725 ° C. and an oxidizing atmosphere, here an atmosphere containing oxygen (mixed atmosphere of oxygen at a flow rate of 20 sccm and Ar at a flow rate of 2000 sccm).

この熱処理により、強誘電体膜62が完全に結晶化するとともに、IrOx膜26c中のIrが強誘電体膜62の内部へ拡散する。更に、IrOx膜26cのプラズマダメージが回復され、強誘電体膜62中の酸素欠損が補償される。しかも、強誘電体膜62とIrOx膜26cとの界面は平坦となる(低電圧動作に非常に有利である。)。
その後、第1の実施形態と同様にIrOy膜26bを形成し、パターニングすることにより、強誘電体キャパシタ構造30を形成する。
By this heat treatment, the ferroelectric film 62 is completely crystallized, and Ir in the IrO x film 26 c is diffused into the ferroelectric film 62. Further, the plasma damage of the IrO x film 26c is recovered, and oxygen vacancies in the ferroelectric film 62 are compensated. In addition, the interface between the ferroelectric film 62 and the IrO x film 26c becomes flat (very advantageous for low voltage operation).
Thereafter, the IrO y film 26b is formed and patterned in the same manner as in the first embodiment, thereby forming the ferroelectric capacitor structure 30.

本例による強誘電体キャパシタ構造30では、図16に示すように、強誘電体膜62は、その内部にイリジウムを含有しており、上面から下面へ向かうほどイリジウム濃度が低くなるイリジウム濃度分布を有している。   In the ferroelectric capacitor structure 30 according to this example, as shown in FIG. 16, the ferroelectric film 62 contains iridium inside, and has an iridium concentration distribution in which the iridium concentration decreases from the upper surface toward the lower surface. Have.

以下、下部電極となるPt層、キャパシタ膜となるアモルファスPZT膜、及び上部電極の一部となるIrOx膜(x=1.4:以下、IrO1.4膜とする)からなる構造体を用いて、本発明のメカニズムを説明する。 Hereinafter, a structure including a Pt layer serving as a lower electrode, an amorphous PZT film serving as a capacitor film, and an IrO x film serving as a part of the upper electrode (x = 1.4: hereinafter referred to as an IrO 1.4 film) is used. The mechanism of the present invention will be described.

Pt下部電極層は、(111)面に配向している。その上に、アモルファスPZT膜を150nmに成膜する。その後、RTA法で、流量25sccmの酸素及び流量2000sccmのArによる雰囲気中で90秒間、熱処理を行う。   The Pt lower electrode layer is oriented in the (111) plane. On top of this, an amorphous PZT film is deposited to 150 nm. Thereafter, heat treatment is performed by an RTA method in an atmosphere of oxygen at a flow rate of 25 sccm and Ar at a flow rate of 2000 sccm for 90 seconds.

各熱処理の温度に起因するキャパシタの断面図への影響を図18A,図18B,図18Cに示す。
PZT膜の結晶成長は、Pt下部電極層の(111)結晶粒間から成長する。熱処理の温度が低い場合、PZT膜の結晶成長は、ばらつきが大きく、柱状のPZT結晶粒子の大きさも非常に大きなばらつきが見られる。PZT膜の表面はアモルファス状である。
FIG. 18A, FIG. 18B, and FIG. 18C show the influence on the cross-sectional view of the capacitor due to the temperature of each heat treatment.
Crystal growth of the PZT film grows from between (111) crystal grains of the Pt lower electrode layer. When the temperature of the heat treatment is low, the crystal growth of the PZT film has a large variation, and the size of the columnar PZT crystal particles is also very large. The surface of the PZT film is amorphous.

その後、IrO1.4膜を形成し、さらに、RTA法で725℃、流量20sccmの酸素及び流量2000sccmのArによる雰囲気中で20秒間の熱処理を行う。このとき、IrO1.4膜は不飽和な膜であるため、IrO1.4膜中のIrがPZT膜中へ拡散し、PZT膜中のPbがIrO1.4膜中へ拡散する。このとき、PZT膜中の結晶粒子はばらつきが大きいので、IrがPZT膜の結晶粒の中(AサイトやBサイト)にドーピングされると共に、IrがPZT膜の結晶粒子間の隙間にも多く残存してしまう。これらのIrは、キャパシタのリークパスを形成すると判断できる。しかしながら、PZT膜中とIrO1.4膜との界面層(常誘電体層)は、PbとIrとの間における相互拡散の影響により薄くなる。即ち、キャパシタ構造の低電圧動作に有利である。 Thereafter, an IrO 1.4 film is formed, and further heat treatment is performed by an RTA method in an atmosphere of 725 ° C., oxygen at a flow rate of 20 sccm, and Ar at a flow rate of 2000 sccm for 20 seconds. At this time, since the IrO 1.4 film is an unsaturated film, Ir in the IrO 1.4 film diffuses into the PZT film, and Pb in the PZT film diffuses into the IrO 1.4 film. At this time, since the crystal grains in the PZT film vary widely, Ir is doped into the crystal grains (A site and B site) of the PZT film, and Ir is also present in the gaps between the crystal grains of the PZT film. It will remain. It can be determined that these Irs form a capacitor leak path. However, the interface layer (paraelectric layer) between the PZT film and the IrO 1.4 film becomes thin due to the influence of mutual diffusion between Pb and Ir. That is, it is advantageous for low voltage operation of the capacitor structure.

一方、上記のPZT膜の成膜後の熱処理温度が適当であれば、PZT膜の結晶粒子はほ
ぼ均一となるとともに、PZT膜の表層はアモルファス状態となる。その後、IrO1.4膜の形成及び熱処理を行うと、Pb及びIrの拡散をコントロールでき、PZT膜とIrO1.4膜との間の界面層も薄くすることができる。それと同時に、PZT膜の結晶粒子はほぼ均一になるので、IrがPZT膜の結晶粒界に殆ど溜まることがなく、キャパシタ構造のリーク電流も低くなる。
On the other hand, if the heat treatment temperature after the formation of the PZT film is appropriate, the crystal grains of the PZT film are substantially uniform and the surface layer of the PZT film is in an amorphous state. Thereafter, when the IrO 1.4 film is formed and heat-treated, the diffusion of Pb and Ir can be controlled, and the interface layer between the PZT film and the IrO 1.4 film can also be thinned. At the same time, since the crystal grains of the PZT film are almost uniform, Ir hardly accumulates at the crystal grain boundary of the PZT film, and the leakage current of the capacitor structure is also reduced.

更に、上記のPZT成膜後の熱処理が高くなると、PZTの結晶成長は速くなり、結晶成長にある程度のばらつきが生じる。このとき、PZT膜の表層はアモルファス状態ではなく、PZT膜は完全に結晶化される。その後、IrO1.4膜の形成及び熱処理を行うと、Pb及びIrの相互拡散が発生する。但し、PZT膜は結晶化されているため、Irは殆どPZT膜の結晶粒子中に拡散できず、Irは結晶粒子間及びPZT膜とIrO1.4膜との間に溜まる。PZT膜とIrO1.4膜との間の界面層も厚くなる。 Further, when the heat treatment after the PZT film formation is increased, the crystal growth of PZT becomes faster, and some variation occurs in the crystal growth. At this time, the surface layer of the PZT film is not in an amorphous state, and the PZT film is completely crystallized. Thereafter, when an IrO 1.4 film is formed and heat-treated, mutual diffusion of Pb and Ir occurs. However, since the PZT film is crystallized, Ir hardly diffuses into the crystal grains of the PZT film, and Ir accumulates between the crystal grains and between the PZT film and the IrO 1.4 film. The interface layer between the PZT film and the IrO 1.4 film is also thickened.

上記の各実施形態では、以上の基本発想を基に案出された。即ち、強誘電体膜中に微量のIrをドーピングすることにより、強誘電体膜中の欠陥を補償する上に、強誘電体膜の結晶性が均一となり、しかも強誘電体膜の結晶粒間にIrが溜まることなく、強誘電体膜と上部電極との界面層を薄くすることができる手法である。   In each of the above embodiments, the invention has been devised based on the above basic idea. That is, by doping a small amount of Ir in the ferroelectric film, the defects in the ferroelectric film are compensated, the crystallinity of the ferroelectric film becomes uniform, and the inter-grain size of the ferroelectric film becomes uniform. In this method, the interface layer between the ferroelectric film and the upper electrode can be thinned without causing Ir to accumulate.

ここで、実施例6の手法で以下の実験を行う。
キャパシタ構造の下部電極としては、Pt(膜厚150nm、350℃、0.3kW成膜パワーで成膜)とする。強誘電体膜としては、Ca、Sr、Laを微量添加したPZTのターゲットを用いて、RFスパッタ法で150nmを上記の下部電極上にアモルファス状のCSPLZT膜を成膜する。このアモルファス状のCSPLZT膜をRTA法で熱処理する。流量25sccmの酸素及び流量2000sccmのArによる混合雰囲気中で、熱処理時間を90秒間とする。熱処理温度として、533℃から588℃まで調査した。IrO1.4膜としては、流量50〜58sccmの酸素及び流量100sccmのArによる混合雰囲気中で、半導体基板に印加するパワーを2.0kW、基板温度を20℃とし、8秒間成膜する。これにより、膜厚47nm程度のIrO1.4膜が形成される。その後、RTA法で725℃、流量20sccmの酸素及び流量2000sccmのArによる混合雰囲気中で20秒間の熱処理を行う。
Here, the following experiment is performed by the method of Example 6.
The lower electrode of the capacitor structure is Pt (film thickness 150 nm, 350 ° C., film formation with 0.3 kW film formation power). As the ferroelectric film, an amorphous CSPLZT film having a thickness of 150 nm is formed on the lower electrode by RF sputtering using a PZT target to which a small amount of Ca, Sr, and La is added. This amorphous CSPLZT film is heat-treated by the RTA method. The heat treatment time is 90 seconds in a mixed atmosphere of oxygen at a flow rate of 25 sccm and Ar at a flow rate of 2000 sccm. The heat treatment temperature was investigated from 533 ° C to 588 ° C. The IrO 1.4 film is formed for 8 seconds at a power applied to the semiconductor substrate of 2.0 kW and a substrate temperature of 20 ° C. in a mixed atmosphere of oxygen at a flow rate of 50 to 58 sccm and Ar at a flow rate of 100 sccm. Thereby, an IrO 1.4 film having a thickness of about 47 nm is formed. Thereafter, heat treatment is performed for 20 seconds in a mixed atmosphere of 725 ° C., oxygen at a flow rate of 20 sccm, and Ar at a flow rate of 2000 sccm by the RTA method.

上記のように熱処理したCSPLZT膜の結晶性を測定した結果を図19A,図19B,図20A,図20Bに示す。
図示のように、各条件のCSPLZT膜の(101)面は殆ど配向しない(バックグランドレベルの影響)。熱処理温度が低い場合には、(100)面の配向は強くなり、熱処理温度が高くなると、(222)面の配向強度は強くなる。一方、熱処理温度が低い場合、CSPLZT膜の(222)面の配向率(=(222)/[(222)+(100)+(101)])は低い。熱処理温度を548℃以上とすると、(222)面の配向率はほぼ飽和する。以上の結果より、CSPLZT膜の結晶性はほとんど強誘電体成膜後の熱処理条件に依存することが判る。即ち、熱処理温度が低くなると、CSPLZT膜の結晶性は悪く、結晶粒子の大きさがばらつく。熱処理温度を548℃以上とすると、CSPLZT膜の結晶粒子の大きさがほぼ均一となる。
The results of measuring the crystallinity of the CSPLZT film heat-treated as described above are shown in FIGS. 19A, 19B, 20A, and 20B.
As shown in the figure, the (101) plane of the CSPLZT film under each condition is hardly oriented (influence of the background level). When the heat treatment temperature is low, the orientation of the (100) plane is strong, and when the heat treatment temperature is high, the orientation strength of the (222) plane is strong. On the other hand, when the heat treatment temperature is low, the orientation rate (= (222) / [(222) + (100) + (101)]) of the (222) plane of the CSPLZT film is low. When the heat treatment temperature is 548 ° C. or higher, the orientation ratio of the (222) plane is almost saturated. From the above results, it can be seen that the crystallinity of the CSPLZT film almost depends on the heat treatment conditions after the ferroelectric film is formed. That is, when the heat treatment temperature is lowered, the crystallinity of the CSPLZT film is poor and the size of the crystal particles varies. When the heat treatment temperature is 548 ° C. or higher, the crystal grain size of the CSPLZT film becomes substantially uniform.

一方、CSPLZT膜の結晶性は、膜厚及び熱処理温度に依存する。CSPLZTの膜厚が120nmの場合の熱処理温度がCSPLZT膜の結晶性へ与える影響を図21A,図21Bに示す。熱処理温度が低い場合、(100)面の配向強度は強くなり、(222)面の配向率は低くなる。543℃程度以上になると、配向率はほぼ飽和する。この結果より、強誘電体膜は、膜厚が薄くなると、最適な熱処理温度が低くなる。即ち、強誘電体膜の表層をアモルファス状態とするに際して、強誘電体の結晶粒の大きさ及び配向を揃える熱処理条件は、PZTの膜厚にも依存する。   On the other hand, the crystallinity of the CSPLZT film depends on the film thickness and the heat treatment temperature. FIG. 21A and FIG. 21B show the influence of the heat treatment temperature when the CSPLZT film thickness is 120 nm on the crystallinity of the CSPLZT film. When the heat treatment temperature is low, the orientation strength of the (100) plane increases and the orientation ratio of the (222) plane decreases. When the temperature is about 543 ° C. or higher, the orientation rate is almost saturated. From this result, the optimum heat treatment temperature of the ferroelectric film decreases as the film thickness decreases. That is, when the surface layer of the ferroelectric film is in an amorphous state, the heat treatment conditions for aligning the size and orientation of the ferroelectric crystal grains also depend on the thickness of the PZT.

CSPLZT膜をキャパシタ膜、IrO1.4膜及びIrO2膜(膜厚200nm程度)を上部電極とした強誘電体キャパシタ構造を形成し、配線を3層まで形成し、1トランジスタ−1キャパシタ(1T1C)のFeRAMを完成させる。次に、完成した1T1CのFeRAMのモニタ特性及びPT歩留まりを調査した。 A ferroelectric capacitor structure using a CSPLZT film as a capacitor film, an IrO 1.4 film, and an IrO 2 film (thickness of about 200 nm) as an upper electrode is formed, and wiring is formed up to three layers, and one transistor-one capacitor (1T1C) Complete the FeRAM. Next, the monitoring characteristics and PT yield of the completed 1T1C FeRAM were investigated.

先ず、平面形状が、一辺の長さが50μmである正方形の強誘電体キャパシタ(ディスクリート)、及び平面形状が、長辺の長さが1.50μm、短辺の長さが1.15μmである1428個の長方形の強誘電体キャパシタ(セルキャパシタ)を形成し、その反転電荷量QSWを測定した。   First, the planar shape is a square ferroelectric capacitor (discrete) having a side length of 50 μm, and the planar shape is a long side length of 1.50 μm and a short side length of 1.15 μm. 1,428 rectangular ferroelectric capacitors (cell capacitors) were formed, and the inversion charge amount QSW was measured.

印加電圧を3.0Vとして反転電荷量QSWを測定した結果を図22A,図22Bに示す。
この結果は、基板面内の56点における平均値である。図示のように、CSPLZT膜の熱処理温度が538℃以下になると、ディスクリートのQSWは低くなる。543〜558℃まではほぼ最高値であり、更に熱処理温度が高くなると、QSWは低くなる。セルキャパシタでも同じ傾向が見られる。
The results of measuring the inversion charge amount QSW with the applied voltage being 3.0 V are shown in FIGS. 22A and 22B.
This result is an average value at 56 points in the substrate plane. As shown in the figure, when the heat treatment temperature of the CSPLZT film is 538 ° C. or lower, the QSW of the discrete is lowered. It is almost the maximum value from 543 to 558 ° C., and further when the heat treatment temperature becomes higher, the QSW becomes lower. The same trend is seen in cell capacitors.

一方、セルキャパシタにおける印加電圧の依存性を図23Aに、分極反転の抗電圧Vcを図23Bにそれぞれ示す。
このVcは、印加電圧の変化に対する値Pの変化の割合が最も大きい印加電圧を抗電圧Vcとした。なお、◆は変化の割合が負の場合の抗電圧Vc(−)を示し、▲は変化の割合が正の場合の抗電圧Vc(+)を示す。Vcが低い場合、低電圧から飽和電圧にわたって、高い反転電荷量QSWが得られると共に、勾配が大きくなった。このことは、低電圧動作の強誘電体メモリに極めて好適であることを意味している。
On the other hand, the dependence of the applied voltage on the cell capacitor is shown in FIG.
For this Vc, the applied voltage having the largest rate of change of the value P relative to the change of the applied voltage was taken as the coercive voltage Vc. Note that ◆ indicates the coercive voltage Vc (−) when the rate of change is negative, and ▲ indicates the coercive voltage Vc (+) when the rate of change is positive. When Vc was low, a high inversion charge amount QSW was obtained from a low voltage to a saturation voltage, and the gradient increased. This means that it is extremely suitable for a ferroelectric memory operating at a low voltage.

図23A及び図23Bに示すように、543℃及び558℃のセルキャパシタは、低電圧に立ち上がりが速くなり、飽和QSWも高くなり、Vcが小さくなる。熱処理温度は高くなると、低電圧に立ち上がりが遅くなり、飽和QSWが低くなり、Vcが高くなる。   As shown in FIGS. 23A and 23B, the cell capacitors at 543 ° C. and 558 ° C. rise quickly to a low voltage, the saturation QSW increases, and Vc decreases. When the heat treatment temperature is increased, the rise to the low voltage is delayed, the saturation QSW is decreased, and Vc is increased.

熱処理温度が560℃以下の場合、CSPLZT膜の表面はアモルファス状であり、その後、IrO1.4膜を形成した後、熱処理を行うと、IrがCSPLZT膜へ拡散する上に、CSPLZT膜とIrO1.4膜との界面は平坦であり、薄い界面層が生成される。一方、熱処理温度が563℃以上になると、CSPLZT膜の表層が結晶化される。より高い温度になると、CSPLZT膜はより完全に結晶化する。この場合、IrO1.4膜の形成後の熱処理は、IrがCSPLZT膜へ拡散するが、CSPLZT膜の結晶粒子内に殆ど入らず、結晶粒界に玉ってしまう。しかも、CSPLZT膜とIrO1.4膜との間の界面層も厚くなる。この状況では、分極反転電荷量が小さくなり、抗電圧も高くなる。 When the heat treatment temperature is 560 ° C. or lower, the surface of the CSPLZT film is amorphous, and after the IrO 1.4 film is formed, if heat treatment is performed, Ir diffuses into the CSPLZT film, and the CSPLZT film and the IrO 1.4 film The interface is flat and a thin interface layer is produced. On the other hand, when the heat treatment temperature is 563 ° C. or higher, the surface layer of the CSPLZT film is crystallized. At higher temperatures, the CSPLZT film crystallizes more completely. In this case, in the heat treatment after the formation of the IrO 1.4 film, Ir diffuses into the CSPLZT film, but hardly enters the crystal grains of the CSPLZT film and hits the crystal grain boundary. Moreover, the interface layer between the CSPLZT film and the IrO 1.4 film is also thickened. In this situation, the polarization inversion charge amount is reduced and the coercive voltage is also increased.

次に、上記の強誘電体キャパシタ構造(ディスクリート及びセルアレイ)のリーク電流を測定した。この結果を図24A,図24Bに示す。
なお、印加電圧は、上部電極を基準とした下部電極の電位に相当し、±5Vとした。L−CAPFはディスクリートのリーク電流であり、L−CAPはセルアレイのリーク電流である。L−CAPF−2はディスクリートに印加電圧+5Vのリーク電流である。図示のように、PZTの熱処理温度が543℃以下になると、各リーク電流は急増する。548〜558℃間のリーク電流が最も低くなる。更に、熱処理温度が高くなると、リーク電流が増加するという結果が得られた。この現象は、以下のようにで説明できる。
Next, the leakage current of the above ferroelectric capacitor structure (discrete and cell array) was measured. The results are shown in FIGS. 24A and 24B.
The applied voltage corresponds to the potential of the lower electrode with respect to the upper electrode, and was set to ± 5V. L-CAPF is a discrete leak current, and L-CAP is a cell array leak current. L-CAPF-2 is a leakage current of discretely applied voltage + 5V. As shown in the figure, when the heat treatment temperature of PZT becomes 543 ° C. or less, each leakage current increases rapidly. The leakage current between 548-558 ° C. is the lowest. Furthermore, the result that the leakage current increases as the heat treatment temperature increases was obtained. This phenomenon can be explained as follows.

熱処理温度が低い場合、PZTの結晶粒径はばらつきが大きく、粒界の欠陥も多いので、IrがPZTへ拡散すると、これらの空位に先に充填される。充填された空位のIrはキャパシタ構造のリークパスを形成し、キャパシタ構造のリーク電流も急増する。熱処理温度が適当である場合、CSPLZT膜の結晶粒界に欠陥は少なく、Irが結晶粒内へ拡散するため、キャパシタのリークパスは形成されない。熱処理温度が高くなると、PZTの結晶粒が完全に形成され、Irが殆ど結晶粒中に入らないため、そのまま結晶粒界に溜まってしまい、リークパスが形成される。   When the heat treatment temperature is low, the crystal grain size of PZT varies widely, and there are many grain boundary defects. Therefore, when Ir diffuses into PZT, these vacancies are filled first. The filled vacant Ir forms a leakage path of the capacitor structure, and the leakage current of the capacitor structure also increases rapidly. When the heat treatment temperature is appropriate, there are few defects in the crystal grain boundaries of the CSPLZT film, and Ir diffuses into the crystal grains, so that no capacitor leak path is formed. When the heat treatment temperature is increased, PZT crystal grains are completely formed, and Ir hardly enters the crystal grains, so that they accumulate in the crystal grain boundaries as they are, and a leak path is formed.

図25A,図25Bは、強誘電体キャパシタ構造(1T1C型のセルアレイ)における歩留りの測定結果を示す特性図である。
歩留りの測定においては、動作電圧を3Vとした。PT1は、書き込みを行った後に読み出しを行ったときの歩留りを示す。PT2は、読み出し前に250℃での熱処理を行ったときの歩留りを示す。PT3は、PT2に対し熱処理後にデータを反転したときの歩留りを示す。PTは、PT1、PT2、PT3の総合歩留まりを示す。PTレシオはPT/PT1である。
25A and 25B are characteristic diagrams showing measurement results of yield in a ferroelectric capacitor structure (1T1C type cell array).
In the measurement of yield, the operating voltage was 3V. PT1 indicates the yield when reading is performed after writing. PT2 indicates the yield when heat treatment at 250 ° C. is performed before reading. PT3 indicates the yield when data is inverted after heat treatment with respect to PT2. PT indicates the total yield of PT1, PT2, and PT3. The PT ratio is PT / PT1.

図示のように、PZT(CSPLZT)の熱処理温度はデバイスの歩留まりに大きな影響を与える。PZTの熱処理温度が低いとき、キャパシタのリーク電流が大きいため、キャパシタ構造に高電圧を印加できず、PT1の歩留まりは非常に低くなる。一方、PZTの熱処理温度が高くなると、キャパシタ構造は低電圧で動作し難くなり、リテンション(SS:Same State不良)及びインプリント(OS:Opposite State不良)し易くなり、PTは低くなる。同様に、PTレシオも低くなる。PT歩留まりのRET不良(SS&OS)の結果を図26に示す。   As shown in the figure, the heat treatment temperature of PZT (CSPLZT) greatly affects the device yield. When the heat treatment temperature of PZT is low, the leakage current of the capacitor is large, so that a high voltage cannot be applied to the capacitor structure, and the yield of PT1 becomes very low. On the other hand, when the heat treatment temperature of PZT becomes high, the capacitor structure becomes difficult to operate at a low voltage, it becomes easy to retain (SS: Same State failure) and imprint (OS: Opposite State failure), and PT becomes low. Similarly, the PT ratio is lowered. FIG. 26 shows the result of RET failure (SS & OS) in PT yield.

以上の結果より、PZT(CSPLZT)膜の熱処理温度は543℃〜573℃とすることが望ましい。最適温度は553℃である。更に、548℃〜558℃の熱処理では、90%のデバイス歩留まり及び98%以上の歩留まり率が得られる。
一方、PZTの膜厚が120nmの場合では、最適な熱処理温度は543℃〜553℃であると考えられる。
From the above results, it is desirable that the heat treatment temperature of the PZT (CSPLZT) film be 543 ° C. to 573 ° C. The optimum temperature is 553 ° C. Further, in the heat treatment at 548 ° C. to 558 ° C., a device yield of 90% and a yield rate of 98% or more can be obtained.
On the other hand, when the film thickness of PZT is 120 nm, the optimum heat treatment temperature is considered to be 543 ° C to 553 ° C.

Claims (2)

半導体基板の上方に、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造を備えた半導体装置の製造方法であって、
前記キャパシタ構造を形成するに際して、
下部電極層を形成する工程と、
前記下部電極層上にアモルファス状のPZTを含む誘電体膜を、120nm〜150nmの範囲内の膜厚に形成する工程と、
酸化性雰囲気で前記誘電体膜にRTA法による第1の熱処理を548℃〜553℃の範囲内の温度で施し、前記誘電体膜の下層部を結晶化し、上層部がアモルファス状を維持する工程と、
前記誘電体膜上に、内部にイリジウムを含有する上部電極層を形成する工程と、
酸化性雰囲気で前記上部電極層に第2の熱処理を施し、前記上部電極層中のイリジウムを前記誘電体膜の内部に拡散させる工程と、
前記上部電極層、前記誘電体膜、及び前記下部電極層をそれぞれ加工して、前記キャパシタ構造を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
A method of manufacturing a semiconductor device having a capacitor structure in which a capacitor film made of a dielectric material is sandwiched between a lower electrode and an upper electrode above a semiconductor substrate,
In forming the capacitor structure,
Forming a lower electrode layer;
Forming a dielectric film containing amorphous PZT on the lower electrode layer to a thickness in the range of 120 nm to 150 nm ;
A step of subjecting the dielectric film to a first heat treatment by an RTA method in an oxidizing atmosphere at a temperature within a range of 548 ° C. to 553 ° C., crystallizing a lower layer portion of the dielectric film, and maintaining an upper layer portion in an amorphous state When,
Forming an upper electrode layer containing iridium on the dielectric film;
Applying a second heat treatment to the upper electrode layer in an oxidizing atmosphere to diffuse iridium in the upper electrode layer into the dielectric film;
Processing the upper electrode layer, the dielectric film, and the lower electrode layer to form the capacitor structure, respectively.
前記上部電極層を複数層構造とし、
前記誘電体膜上に、IrOx(0<x<2)の組成に前記上部電極層の最下層を形成し、
前記最下層に前記第2の熱処理を施し、前記最下層中のイリジウムを前記誘電体膜の内部に拡散させた後、
前記最下層上に前記上部電極層の残りの層を形成し、前記上部電極層を完成させることを特徴とする請求項1に記載の半導体装置の製造方法。
The upper electrode layer has a multi-layer structure,
On the dielectric film, a lowermost layer of the upper electrode layer is formed with a composition of IrO x (0 <x <2),
After performing the second heat treatment on the lowermost layer and diffusing iridium in the lowermost layer into the dielectric film,
Wherein the remaining layers of the upper electrode layer is formed on the lowermost layer, a method of manufacturing a semiconductor device according to claim 1, characterized in that to complete the upper electrode layer.
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