JP4316193B2 - Ferroelectric capacitor and ferroelectric memory device - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は強誘電体キャパシタ及び強誘電体メモリ装置に関するものであり、特に、Ｐｂ系強誘電体膜におけるＰｂ抜けによる特性の低下及び格子不整合による経時劣化を低減するための構成に特徴のある強誘電体キャパシタ及び強誘電体メモリ装置に関するものである。
【０００２】
【従来の技術】
電源を切っても情報を記憶することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られており、この内、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶するものであり、情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００３】
一方、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、強誘電体のヒステリシス特性を利用して情報を記憶するものであり、強誘電体膜を１対の電極間のキャパシタ誘電体として有する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有し、印加電圧の極性を反転すれば、 自発分極の極性も反転する。
【０００４】
この自発分極を検出することによって、情報を読み出すことができるため、強誘電体メモリは、フラッシュメモリに比べ低電圧で動作し、 省電力で高速の書き込みができるという特長がある。
【０００５】
以下、一般的な強誘電体メモリのキャパシタ部分の製造方法を述べるが、まず、下部電極が主としてスパッタ法により成膜され、続いて、強誘電体膜が成膜される。
この場合の強誘電体膜としては、ＰＺＴ（ＰｂＺｒ_x Ｔｉ_1-x Ｏ₃ ）或いはＰＺＴにＬａ等をドープしたＰＬＺＴ等のＰＺＴ系材料や、ＳｒＢｉ₂ ＴａＯ₉ （ＳＢＴ）或いはＢＳＴにＮｂ等をドープしたＢｉ層状構造化合物が用いられる。
【０００６】
また、強誘電体膜の成膜方法としては、スパッタ法、ゾルゲル法、ＭＯＣＶＤ法（有機金属気相成長法）等が用いられており、スパッタ法或いはゾルゲル法の場合には、室温で強誘電体膜がアモルファス状態で成膜され、その後、アニールをすることで強誘電体膜を結晶化させている。
一方、ＭＯＣＶＤ法の場合には、高温で強誘電体膜が結晶状態で成膜されることが多く、いずれの場合も、強誘電体膜の結晶化後に上部電極が成膜されるので、ここで、図７及び図８を参照して従来のＦｅＲＡＭの一例を説明する。
【０００７】
図７（ａ）参照
図７（ａ）は従来のプレーナ型ＦｅＲＡＭの概略的要部断面図であり、まず、ｎ型シリコン基板４１の所定領域にｐ型ウエル領域４２を形成するとともに、ｎ型シリコン基板４１を選択酸化することによって素子分離酸化膜４３を形成したのち、素子形成領域にゲート絶縁膜４４を介してＷＳｉからなるゲート電極４５を形成し、このゲート電極４５をマスクとしてＡｓ等のイオンを注入することによってｎ^- 型ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域４６を形成する。
【０００８】
次いで、全面にＳｉＯ₂ 膜等を堆積させ、異方性エッチングを施すことによってサイドウォール４７を形成したのち、再び、Ａｓ等をイオン注入することによってｎ⁺ 型ドレイン領域４８及びｎ⁺ 型ソース領域４９を形成し、次いで、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜等の厚いＳｉＯ₂ 膜等からなる第１層間絶縁膜５０を形成したのち、ｎ⁺ 型ドレイン領域４８及びｎ⁺ 型ソース領域４９に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ５１，５２を形成する。
【０００９】
次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜５３及びＳｉＯ₂ 膜５４を堆積させたのち、スパッタ法によってＴｉ膜及びＰｔ膜を順次堆積させて下部電極５５を形成し、次いで、スパッタ法を用いてアモルファス状のスパッタＰＺＴ膜を堆積させたのち、６５０〜７５０℃の大気圧酸素雰囲気中において３０〜６０分の熱処理を行うことによって、スパッタＰＺＴ膜をペロブスカイト酸化物として結晶化させることによって、結晶化したＰＺＴ膜５６とする。
【００１０】
次いで、再び、スパッタ法を用いてＰＺＴ膜５６上にＰｔを堆積させて上部電極５７を形成したのち、大気圧酸素雰囲気中において５００〜６５０℃で３０分間程度の熱処理を行なってＰＺＴ膜５６が受けた損傷を回復したのち、上部電極５７乃至下部電極５５をパターニングすることによって強誘電体キャパシタを形成する。
【００１１】
次いで、全面に薄いＳｉＯ₂ 膜等からなる第２層間絶縁膜５８を設けたのち、Ｗプラグ５２に達するコンタクトホールを形成するとともに、上部電極５７に対するコンタクトホールを設けたのち、全面にＴｉＮ膜を堆積させてパターニングすることによって局所内部配線（Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ）５９を形成する。
【００１２】
最後に、全面にＴＥＯＳ−ＮＳＧ膜等からなる第３層間絶縁膜６０を形成したのち、Ｗプラグ５１に達するコンタクトホールを形成し、次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングしてｎ⁺ 型ドレイン領域４８に接続するビット線６１を形成することによってプレーナ型のＦｅＲＡＭの１メモリセルの基本構造が完成する。
なお、ビット線の形成工程でＴｉ膜の存在等に起因して強誘電体キャパシタが劣化するので、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させた後、アニールを行って脱水処理を行う必要がある。
【００１３】
図７（ｂ）参照
図７（ｂ）は、図７（ａ）に示したメモリセルの等価回路図であり、ゲート電極４５はワード線６２に連なり、一方、強誘電体キャパシタは、ｎ⁺ 型ソース領域４８と下部電極５５との間に接続され、下部電極５５は下部電極５５を構成するＰｔ配線層を介してプレート線（接地線）６３に接続されている。
【００１４】
次に、図８を参照して、従来のスタック型ＦｅＲＡＭの一例を説明するが、この場合には、ｎ⁺ 型ソース領域に接続するＷプラグに直接接するように強誘電体キャパシタを積層させたものであり、その他の構成は上述のプレーナ型のＦｅＲＡＭと同様であるので、強誘電体キャパシタの構成のみ説明する。
【００１５】
図８参照
図８は、従来のスタック型ＦｅＲＡＭを強誘電体キャパシタ部の概略的断面図であり、第１層間絶縁膜７１中に埋め込まれたＷプラグ７２に直接接するように、スパッタ法によってＩｒ膜を堆積させてＩｒ下部電極７３を形成し、次いで、スパッタ法を用いてアモルファス状のスパッタＰＺＴ膜を堆積させたのち、６５０〜７５０℃の大気圧酸素雰囲気中において３０〜６０分の熱処理を行うことによって、スパッタＰＺＴ膜をペロブスカイト酸化物として結晶化させることによって、結晶化したＰＺＴ膜７４とする。
【００１６】
次いで、再び、スパッタ法を用いてＰＺＴ膜７４上にＩｒを堆積させてＩｒ上部電極７５を形成したのち、大気圧酸素雰囲気中において５００〜６５０℃で３０分間程度の熱処理を行なってＰＺＴ膜７４が受けた損傷を回復したのち、上部電極７５乃至下部電極７３をパターニングすることによって強誘電体キャパシタを形成する。
なお、この様なスタック型の強誘電体キャパシタにおいては、Ｗプラグ７２の酸化を防止するために、下部電極としてＰｔの代わりに酸素の拡散防止能力のあるＩｒを用いるのが一般的である。
【００１７】
【発明が解決しようとする課題】
しかし、ＰＺＴ系の強誘電体膜をスパッタ法によって成膜する場合には、結晶化のためのアニール工程において、強誘電体膜中のＰｂがＰｔからなる下部電極中に拡散し、下部電極近傍の強誘電体膜中のＰｂ量が減少し、Ｐｂプア層が形成されることで分極値が低下して電気特性の劣化が起こるという問題がある。
【００１８】
また、上述のように上部電極の形成後にアニールを行う場合には、強誘電体膜中のＰｂがＰｔからなる上部電極中にも拡散し、上部電極近傍の強誘電体膜中のＰｂ量が減少し、Ｐｂプア層が形成されることで、電気特性の劣化が起こるという問題があり、この事情は、ゾル−ゲル法の場合も同様である。
一方、ＭＯＣＶＤ法の場合には、成膜中に強誘電体膜中のＰｂがＰｔからなる下部電極中に拡散し、電気特性の劣化が起こるという問題がある。
【００１９】
また、スタック型ＦｅＲＡＭの場合にも、強誘電体膜のアニール工程或いは成膜工程において、強誘電体膜中のＰｂがＩｒからなる下部電極中に拡散し、下部電極との界面付近の強誘電体膜にＰｂプア層が形成されてしまうという問題がある。
【００２０】
また、下部電極上に強誘電体膜を成膜する際に、Ｐｔ等の下部電極の結晶配向性を面内ではランダムであっても〈１１１〉方位をｚ軸として揃えておくことで強誘電体膜を配向させているが、下部電極と強誘電体膜の格子定数にミスマッチがある場合、この格子定数のミスマッチは、強誘電体膜の配向方位の制御を困難にする。
さらに、ミスマッチによりストレスが発生し、そのストレスが強誘電体メモリの使用回数の減少を引き起こす可能性が考えられる。
因に、ＰｔとＰＺＴとの格子定数のミスマッチは、約２．５％である。
【００２１】
したがって、本発明は、電極と強誘電体膜の界面近傍におけるＰｂプア層の発生を抑制し、しかも、結晶配向性の良好な強誘電体膜を得ることを目的とする。
【００２２】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、ここで、図１を参照して本発明における課題を解決するための手段を説明する。
なお、図における符号１，２，６は、夫々導電性プラグ、層間絶縁膜、及び、上部電極側の層間膜である。
図１参照
上記の目的を達成するために、本発明は、強誘電体キャパシタにおいて、下部電極と、前記下部電極上に形成された層間膜と、前記層間膜上に形成されたＰｂを含む強誘電体膜とを有し、前記層間膜の前記下部電極側がＩｒ _x Ｐｂ或いはＩｒ _x Ｔｉのいずれかからなり、且つ、前記強誘電体膜との界面側が前記Ｉｒ _x Ｐｂ或いはＩｒ _x Ｔｉいずれかの自己酸化物からなることを特徴とする。
【００２３】
この様に、Ｉｒ_x Ｐｂ或いはＩｒ_x Ｔｉのいずれかからなる層間膜４を設けることによって、Ｉｒ_x Ｐｂ或いはＩｒ_x ＴｉはＰｂに対するバリアになるので、成膜時或いは成膜後のアニール工程における強誘電体膜５からのＰｂの拡散を防止することができ、それによって、特性劣化を抑制することができる。
なお、Ｉｒ_x Ｐｂの場合には、成膜時或いは成膜後のアニール工程において強誘電体膜５にＰｂを供給する機能も有する。
【００２４】
特に、層間膜４として、少なくとも強誘電体膜５との界面側が酸化された層間膜４を用いることにより、層間膜の一部を構成するＩｒ _x Ｐｂ _y Ｏ _z がＰｂが拡散するのを防止するだけでなく、Ｐｂの供給源としても機能するとともに、層間膜の他部を構成するＩｒ _x Ｐの導電性が高いので、寄生抵抗が低減する。
【００２６】
また、強誘電体キャパシタにおける上部電極７側の積層構造と下部電極３側の積層構造を対称的構造とすることが望ましく、それによって、良好なヒステリシス特性を得ることができる。
【００２７】
また、Ｐｂを含む強誘電体膜５としては、チタン酸ジルコン酸鉛が典型的なものであり、また、下部電極３としてはＩｒ電極或いはＩｒ／Ｔｉ／Ｉｒ積層構造電極が典型的なものであり、Ｉｒ／Ｔｉ／Ｉｒ積層構造電極の場合には、Ｔｉの配向特性を利用して強誘電体膜５の配向性を高めることができる。
【００２８】
また、上述の強誘電体キャパシタをメモリセルのキャパシタとして用いることによって、経時劣化の少ない強誘電体メモリ装置を構成することができる。
【００２９】
また、Ｉｒ_x Ｐｂからなる層間膜４を形成する場合には、Ｉｒ下部電極３層上に少なくともＰｂを含んだ初期層を形成したのち、アニールすることによってＩｒ下部電極３とＰｂの合金からなる層間膜４を形成すれば良い。
【００３０】
また、Ｉｒ_x Ｐｂの酸化物からなる層間膜４を形成する場合には、Ｉｒ下部電極３層上に少なくともＰｂを含んだ初期層を形成したのち、酸素雰囲気中でアニールすることによってＩｒとＰｂとを含む導電性酸化物を形成すれば良い。
【００３１】
また、少なくとも表面が酸化されたＩｒ_x Ｐｂからなる層間膜４を形成する場合には、Ｉｒ下部電極３層上に少なくともＰｂを含んだ初期層を形成したのち、アニールすることによってＩｒとＰｂの合金からなる層間膜４を形成し、次いで、酸素雰囲気中でアニールすることによって層間膜４の少なくとも表面を導電性酸化物に変換すれば良い。
【００３２】
【発明の実施の形態】
ここで、図２を参照して、本発明の前提となる参考例１の強誘電体キャパシタの製造工程を説明するが、ここにおいては、スタック型ＦｅＲＡＭのキャパシタとして説明するものであり、したがって、Ｗプラグ以下の構成は、図７に示したプレーナ型ＦｅＲＡＭの構成と実質的に同じである。
【００３３】
図２（ａ）参照
まず、層間絶縁膜１１中にｎ⁺ 型ソース領域に接続するＷプラグ１２を形成したのち、スパッタ法によって厚さが、例えば、０．２μｍのＩｒ膜を堆積させてＩｒ下部電極１３を形成し、次いで、ＭＯＣＶＤ法を用いて厚さが、例えば、０．０１μｍのＰｂ膜１４を堆積させる。
【００３４】
図２（ｂ）参照
次いで、３００〜８００℃のＡｒ又はＮ₂ 雰囲気中において熱処理を行うことによってＰｂ膜１４とＩｒ下部電極１３の表面を反応させてＩｒ_x Ｐｂ層間膜１５を形成する。
【００３５】
図２（ｃ）参照
次いで、スパッタ法を用いて厚さが、例えば、０．２μｍのアモルファス状のスパッタＰＺＴ膜を堆積させたのち、６５０〜７５０℃の大気圧酸素雰囲気中において３０〜６０分の熱処理を行うことによって、スパッタＰＺＴ膜をペロブスカイト酸化物として結晶化させることによって、結晶化したＰＺＴ膜１６とする。
次いで、再び、スパッタ法を用いてＰＺＴ膜１６上に厚さが、例えば、０．２μｍのＩｒを堆積させてＩｒ上部電極１７を形成する。
【００３６】
図２（ｄ）参照
次いで、大気圧酸素雰囲気中において５００〜６５０℃で３０分間程度の熱処理を行なってＰＺＴ膜１６が受けた損傷を回復したのち、上部電極１７乃至下部電極１３をパターニングすることによって強誘電体キャパシタ１８を形成する。
【００３７】
この第１の実施の形態においては、Ｉｒ下部電極１３とＰＺＴ膜１６との間にＩｒ_x Ｐｂ層間膜１５を設けており、このＩｒ_x Ｐｂ層間膜１５は熱処理工程においてＰＺＴ膜１６からＩｒ下部電極１３にＰｂが拡散するのを防止するだけでなく、Ｐｂの供給源としても機能するので、ＰＺＴ膜１６のＩｒ下部電極１３の近傍にＰｂプア層が形成されることがない。
【００３８】
また、Ｉｒ_x Ｐｂ層間膜１５におけるＩｒとＰｂとの比率をコントロールすることによって、格子不整合を緩和することができ、それによって、ＰＺＴ膜１６の配向性を向上することができるとともに、Ｉｒ下部電極１３とＰＺＴ膜１６の界面に発生するストレスを緩和させることができ、それによって、電気的特性等の経時劣化を低減することができる。
【００３９】
次に、図３を参照して、本発明の前提となる参考例２の製造工程を説明するが、ここでも、強誘電体キャパシタの構成のみを説明する。
図３（ａ）参照
まず、上記の参考例１と同様に、層間絶縁膜１１中にｎ⁺ 型ソース領域に接続するＷプラグ１２を形成したのち、スパッタ法によって厚さが、例えば、０．２μｍのＩｒ膜を堆積させてＩｒ下部電極１３を形成し、次いで、ＭＯＣＶＤ法を用いて厚さが、例えば、０．０１μｍのＰｂ膜１４を堆積させる。
【００４０】
図３（ｂ）参照
次いで、３００〜８００℃の酸化性雰囲気中において熱処理を行うことによってＰｂ膜１４とＩｒ下部電極１３の表面を反応させるとともに酸化させてＩｒ_x Ｐｂ_y Ｏ_z 層間膜１９を形成する。
【００４１】
図３（ｃ）及び（ｄ）参照
以降は、上記の参考例１と全く同様に、ＰＺＴ膜１６及びＩｒ上部電極１７を形成し、所定の熱処理を施したのち、上部電極１７乃至下部電極１３をパターニングすることによって強誘電体キャパシタ２０を形成する。
【００４２】
この参考例２においては、層間膜をＩｒ_x Ｐｂ_y Ｏ_z で構成しているが、このＩｒ_x Ｐｂ_y Ｏ_z もＰｂが拡散するのを防止するだけでなく、Ｐｂの供給源としても機能する。
特に、ＰＺＴ成膜時のＰｂ及びＯの供給源となるので抜けやすいＰｂＯを補うことができ、それによって、所期の組成のＰＺＴ膜を得ることができる。
【００４３】
また、Ｉｒ酸化物は導電性であるので、このＩｒ_x Ｐｂ_y Ｏ_z 層間膜１９が強誘電体キャパシタ２０の電気的特性に悪影響を与えることはなく、且つ、ＰＺＴ膜１６も酸化物であるので、ＰＺＴ膜１６との親和性を良好にすることができる。
【００４４】
次に、図４を参照して、本発明の第１の実施の形態の強誘電体キャパシタの製造工程を説明するが、ここでも、強誘電体キャパシタの構成のみを説明する。
図４（ａ）参照
まず、上記の参考例１と同様に、層間絶縁膜１１中にｎ⁺ 型ソース領域に接続するＷプラグ１２を形成したのち、スパッタ法によって厚さが、例えば、０．２μｍのＩｒ膜を堆積させてＩｒ下部電極１３を形成し、次いで、ＭＯＣＶＤ法を用いて厚さが、例えば、０．０１μｍのＰｂ膜１４を堆積させる。
【００４５】
図４（ｂ）参照
次いで、３００〜８００℃のＡｒ又はＮ₂ 雰囲気中において熱処理を行うことによってＰｂ膜１４とＩｒ下部電極１３の表面を反応させてＩｒ_x Ｐｂ層間膜１５を形成する。
【００４６】
図４（ｃ）参照
次いで、３００〜８００℃の酸化性雰囲気中において熱処理を行うことによってＩｒ_x Ｐｂ層間膜１５の表面を酸化させてＩｒ_x Ｐｂ_y Ｏ_z ／Ｉｒ_x Ｐｂ層間膜２１に変換する。
【００４７】
図４（ｄ）及び（ｅ）参照
以降は、上記の参考例１と全く同様に、ＰＺＴ膜１６及びＩｒ上部電極１７を形成し、所定の熱処理を施したのち、上部電極１７乃至下部電極１３をパターニングすることによって強誘電体キャパシタ２２を形成する。
【００４８】
この第１の実施の形態においては、層間膜をＩｒ_x Ｐｂ_y Ｏ_z ／Ｉｒ_x Ｐｂで構成しているので、上記の参考例２と同様の作用効果が得られるものであり、また、層間膜の一部がＩｒ_x Ｐｂであるので導電性が高く、寄生抵抗が低減する。
【００４９】
次に、図５を参照して、本発明の第２の実施の形態を説明するが、この第２の実施の形態は、上述の第１の実施の形態における上部電極側にも下部電極側の層間膜と同じ素材の層間膜を設けて対称的積層構造にしたものである。
図５参照
即ち、本発明の第２の実施の形態においては、ＰＺＴ膜１６上にＩｒ_x Ｐｂ_y Ｏ_z ／Ｉｒ_x Ｐｂ層間膜２７を設けて強誘電体キャパシタ２８としたものである。
【００５０】
このように、上部電極側にも少なくともＩｒとＰｂとを含む層間膜を設けているので、上部電極形成後の熱処理工程においてＰＺＴ膜１６からＰｂが拡散するのを防止し、それによって、Ｉｒ上部電極１７側の界面近傍にＰｂプア層が形成されることがない。
【００５１】
また、強誘電体キャパシタの電極構造を上下対称にしているので、強誘電体キャパシタのヒステリシス特性のシフトを防止することができ、特性の優れた強誘電体キャパシタを構成することができる。
【００５４】
次に、図６を参照して、本発明の前提となる参考例３の製造工程を説明するが、この参考例３においては、上記の参考例１におけるＰｂをＴｉに置き換えて、層間膜をＩｒ_x Ｔｉで構成したものである。
図６（ａ）参照
まず、層間絶縁膜１１中にｎ⁺ 型ソース領域に接続するＷプラグ１２を形成したのち、スパッタ法によって厚さが、例えば、０．２μｍのＩｒ膜を堆積させてＩｒ下部電極１３を形成し、引き続いて、スパッタ法によって厚さが、例えば、０．０１μｍのＴｉ膜２９を堆積させる。
【００５５】
図６（ｂ）参照
次いで、４００〜８００℃のＡｒ又はＮ₂ 雰囲気中において熱処理を行うことによってＴｉ膜２９とＩｒ下部電極１３の表面を反応させてＩｒ_x Ｔｉ層間膜３０を形成する。
【００５６】
図６（ｃ）及び（ｄ）参照
以降は、上記の参考例１と全く同様に、ＰＺＴ膜１６及びＩｒ上部電極１７を形成し、所定の熱処理を施したのち、Ｉｒ上部電極１７乃至Ｉｒ下部電極１３をパターニングすることによって強誘電体キャパシタ３１を形成する。
【００５７】
この参考例３においては、Ｉｒ下部電極１３とＰＺＴ膜１６との間にＩｒ_x Ｔｉ層間膜３０を設けており、このＩｒ_x Ｔｉ層間膜３０は熱処理工程においてＰＺＴ膜１６からＩｒ下部電極１３にＰｂが拡散するのを防止する機能があるので、ＰＺＴ膜１６のＩｒ下部電極１３の近傍にＰｂプア層が形成されることがない。
【００５８】
また、Ｉｒ_x Ｔｉ層間膜１５におけるＩｒとＴｉとの比率をコントロールすることによって、格子不整合を緩和することができ、それによって、ＰＺＴ膜１６の配向性を向上することができるとともに、Ｉｒ下部電極１３とＰＺＴ膜１６の界面に発生するストレスを緩和させることができ、それによって、電気的特性等の経時劣化を低減することができる。
【００５９】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、強誘電体膜をＰＺＴで構成しているが、ＰＺＴに限られるものではなく、ＰＺＴにＬａを添加したＰＬＺＴ等の他のＰｂを含む強誘電体を用いても良いものである。
【００６０】
また、上記の各実施の形態においては、ＰＺＴの成膜工程をスパッタ法で行っているが、スパッタ法に限られるものではなく、ＭＯＣＶＤ法或いはゾル−ゲル法を用いても良いものであり、その場合にも上述の層間膜を設けることによってＰｂプア層の形成を防止することができる。
【００６１】
また、上記の参考例３においては、上記の参考例１に対応する形態しか示していないが、上記の第１及び第２の実施の形態に対応する形態も本発明の適用範囲とするものである。
【００６２】
また、上記の第２の実施の形態においては、上下の層間膜を同じ素材で構成しているが、必ずしも同じである必要はなく、上記のＩｒ_x Ｔｉを含めて互いに異なった構成、例えば、Ｉｒ_x Ｐｂ下部層間膜とＩｒ_x Ｐｂ_y Ｏ_z 上部層間膜の組合せ等にしても良いものである。
【００６４】
また、上記の第１及び第２の実施の形態においては、下部電極をＩｒ単体で形成しているがＩｒ単体である必要はなく、例えば、Ｉｒ／Ｔｉ／Ｉｒ積層構造で構成しても良いものである。
この場合、下層のＩｒ層はＷプラグの酸化防止、Ｔｉ層は上層のＩｒ層の配向性向上、配向性の向上した上層のＩｒ層はＰＺＴ膜の配向性を高める機能を有することになる。
【００６５】
また、上記の各実施の形態においては、スタック型のキャパシタを例に説明しているが、図７（ａ）に示したプレーナ型のキャパシタにも適用されることは言うまでもないことであり、その場合には、配向性を高めるためにＴｉ層を介して下部電極を設けることが望ましい。
【００６６】
なお、プレーナ型に適用する場合には、下部電極は必ずしもＩｒである必要はなく、Ｐｔを用いても良いものである。
但し、Ｐｔ電極を用いる場合には、Ｐｔの触媒作用に伴う水素劣化に注意を払う必要がある。
【００６７】
また、上記の各実施の形態においては、層間膜或いは電極を形成する際に、スパッタ法とＭＯＣＶＤ法を組み合わせているが、全てスパッタ法によって成膜しても良いものであり、また、酸化物導電体からなる層間膜或いは電極を形成する際に、酸化物導電体をターゲットとしたスパッタ法によって成膜しても良いものである。
【００６８】
また、上記の各実施の形態においては、１Ｔｒ＋１Ｃ型の強誘電体メモリ装置を前提に説明しているが、２Ｔｒ＋２Ｃ型の強誘電体メモリ装置にも適用されることは言うまでもない。
【００６９】
また、上記の各実施の形態においては、強誘電体メモリ装置のメモリセルを構成する強誘電体キャパシタを前提として説明しているが、強誘電体メモリ装置に限られるものではなく、一般の半導体集積回路装置等の電子回路装置におけるキャパシタとして使用しても良いものであり、さらには、ディスクリートデバイスとしてのキャパシタとしても良いものである。
【００７０】
ここで、再び、図１を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１参照
（付記１） 下部電極と、前記下部電極上に形成された層間膜と、前記層間膜上に形成されたＰｂを含む強誘電体膜とを有し、前記層間膜の前記下部電極側がＩｒ _x Ｐｂ或いはＩｒ _x Ｔｉのいずれかからなり、且つ、前記強誘電体膜との界面側が前記Ｉｒ _x Ｐｂ或いはＩｒ _x Ｔｉいずれかの自己酸化物からなることを特徴とする強誘電体キャパシタ。
（付記２） 上記層間膜４の組成を、前記層間膜４と上記強誘電体膜５との格子定数の差が１％以下になるように選択したことを特徴とする付記１記載の強誘電体キャパシタ。
（付記３） 上記強誘電体キャパシタにおける上部電極７側の積層構造と下部電極３側の積層構造を対称的構造としたことを特徴とする付記１または２に記載の強誘電体キャパシタ。
（付記４） 上記Ｐｂを含む強誘電体膜５が、チタン酸ジルコン酸鉛からなることを特徴とする付記１乃至３のいずれか１に記載の強誘電体キャパシタ。
（付記５） 上記下部電極３が、Ｉｒ電極或いはＩｒ／Ｔｉ／Ｉｒ積層構造電極のいずれかであることを特徴とする付記１乃至４のいずれか１に記載の強誘電体キャパシタ。
（付記６） メモリセルのキャパシタとして強誘電体キャパシタを用いた強誘電体メモリ装置において、前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された層間膜と、前記層間膜上に形成されたＰｂを含む強誘電体膜とを有し、前記層間膜の前記下部電極側がＩｒ _x Ｐｂ或いはＩｒ _x Ｔｉのいずれかからなり、且つ、前記強誘電体膜との界面側が前記Ｉｒ _x Ｐｂ或いはＩｒ _x Ｔｉいずれかの自己酸化物からなることを特徴とする強誘電体メモリ装置。
（付記７） Ｉｒ下部電極層上に少なくともＰｂを含んだ初期層を形成したのち、アニールすることによってＩｒとＰｂの合金からなる層間膜４を形成し、次いで、酸素雰囲気中でアニールすることによって前記層間膜４の少なくとも表面を導電性酸化物に変換したのち、前記導電性酸化物上にＰｂを含む強誘電体膜５を成膜することを特徴とする強誘電体キャパシタの製造方法。
【００７１】
【発明の効果】
本発明によれば、少なくともＰｂを含む強誘電体膜の下部電極側に接する層を少なくともＩｒとＰｂを含む導電性膜或いは少なくともＩｒとＴｉを含む導電性膜で構成しているので、熱処理の伴うＰｂプア層の発生を防止することができ、且つ、組成を制御することによって格子整合性を高めることができるので、それによって、Ｐｂプア層による電気的特性の劣化及び格子不整合による経時劣化を抑制することができ、強誘電体メモリ装置をはじめとする強誘電体キャパシタを構成要素とする電子デバイスの信頼性の向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】 本発明の原理的構成の説明図である
【図２】 本発明の前提となる参考例１の強誘電体キャパシタの製造工程の説明図である。
【図３】 本発明の前提となる参考例２の強誘電体キャパシタの製造工程の説明図である。
【図４】 本発明の第１の実施の形態の強誘電体キャパシタの製造工程の説明図である。
【図５】 本発明の第２の実施の形態の強誘電体キャパシタの概略的断面図である。
【図６】 本発明の前提となる参考例３の強誘電体キャパシタの製造工程の説明図である。
【図７】 従来のプレーナ型ＦｅＲＡＭの説明図である。
【図８】 従来のスタック型ＦｅＲＡＭの説明図である。
【符号の説明】
１ 導電性プラグ
２ 層間絶縁膜
３ 下部電極
４ 層間膜
５ Ｐｂを含む強誘電体膜
６ 層間膜
７ 上部電極
１１ 層間絶縁膜
１２ Ｗプラグ
１３ Ｉｒ下部電極
１４ Ｐｂ膜
１５ Ｉｒ_x Ｐｂ層間膜
１６ ＰＺＴ膜
１７ Ｉｒ上部電極
１８ 強誘電体キャパシタ
１９ Ｉｒ_x Ｐｂ_y Ｏ_z 層間膜
２０ 強誘電体キャパシタ
２１ Ｉｒ_x Ｐｂ_y Ｏ_z ／Ｉｒ_x Ｐｂ層間膜
２２ 強誘電体キャパシタ
２７ Ｉｒ_x Ｐｂ_y Ｏ_z ／Ｉｒ_x Ｐｂ層間膜
２８ 強誘電体キャパシタ
２９ Ｔｉ膜
３０ Ｉｒ_x Ｔｉ層間膜
３１ 強誘電体キャパシタ
４１ ｎ型シリコン基板
４２ ｐ型ウエル領域
４３ 素子分離酸化膜
４４ ゲート絶縁膜
４５ ゲート電極
４６ ｎ^- 型ＬＤＤ領域
４７ サイドウォール
４８ ｎ⁺ 型ドレイン領域
４９ ｎ⁺ 型ソース領域
５０ 第１層間絶縁膜
５１ Ｗプラグ
５２ Ｗプラグ
５３ ＳｉＮ膜
５４ ＳｉＯ₂ 膜
５５ 下部電極
５６ ＰＺＴ膜
５７ 上部電極
５８ 第２層間絶縁膜
５９ 局所内部配線
６０ 第３層間絶縁膜
６１ ビット線
６２ ワード線
６３ プレート線
７１ 層間絶縁膜
７２ Ｗプラグ
７３ Ｉｒ下部電極
７４ ＰＺＴ膜
７５ Ｉｒ上部電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a ferroelectric capacitor and a ferroelectric memory device, and is particularly characterized in a configuration for reducing deterioration of characteristics due to Pb loss and deterioration with time due to lattice mismatch in a Pb-based ferroelectric film. The present invention relates to a ferroelectric capacitor and a ferroelectric memory device.
[0002]
[Prior art]
Flash memories and ferroelectric memories are known as nonvolatile memories that can store information even when the power is turned off. Of these, flash memories are gate insulating films of insulated gate field effect transistors (IGFETs). It has a floating gate embedded in it and stores information by accumulating electric charge representing stored information in the floating gate. It is necessary to flow a tunnel current that passes through the insulating film for writing and erasing information. Need a relatively high voltage.
[0003]
On the other hand, a ferroelectric memory (FeRAM: Ferroelectric Random Access Memory) stores information using the hysteresis characteristics of a ferroelectric, and has a ferroelectric film as a capacitor dielectric between a pair of electrodes. A ferroelectric capacitor generates polarization according to the applied voltage between the electrodes, and has spontaneous polarization even when the applied voltage is removed. If the polarity of the applied voltage is reversed, the polarity of the spontaneous polarization is also reversed.
[0004]
Since information can be read by detecting this spontaneous polarization, the ferroelectric memory has a feature that it operates at a lower voltage than a flash memory, and can be written at high speed with low power consumption.
[0005]
Hereinafter, a method for manufacturing a capacitor portion of a general ferroelectric memory will be described. First, a lower electrode is formed mainly by a sputtering method, and then a ferroelectric film is formed.
As a ferroelectric film in this case, PZT (PbZr_xTi_1-xO_ThreeOr PZT-based materials such as PLZT doped with La or the like in PZT, or SrBi₂TaO₉(SBT) or a Bi layer structure compound doped with Nb or the like in BST is used.
[0006]
  In addition, as a method for forming a ferroelectric film, a sputtering method, a sol-gel method, an MOCVD method (metal organic chemical vapor deposition method), or the like is used. In the case of a sputtering method or a sol-gel method, a ferroelectric film is formed at room temperature. The body film is formed in an amorphous state, and then the ferroelectric film is crystallized by annealing.
  On the other hand, in the case of the MOCVD method, the ferroelectric film is often formed in a crystalline state at a high temperature. In any case, the upper electrode is formed after the ferroelectric film is crystallized. And figure7And figure8An example of a conventional FeRAM will be described with reference to FIG.
[0007]
  Figure7(A) Reference
  Figure7(A) is a schematic sectional view of a main part of a conventional planar type FeRAM. First, a p-type well region 42 is formed in a predetermined region of an n-type silicon substrate 41 and the n-type silicon substrate 41 is selectively oxidized. After forming the element isolation oxide film 43, a gate electrode 45 made of WSi is formed in the element formation region through the gate insulating film 44, and ions such as As are implanted by using the gate electrode 45 as a mask.^-A type LDD (Lightly Doped Drain) region 46 is formed.
[0008]
Next, SiO₂After forming a sidewall 47 by depositing a film or the like and performing anisotropic etching, n is again implanted by ion implantation of As or the like.⁺Type drain region 48 and n⁺Type source region 49 is formed, and then a thick SiO such as TEOS (Tetra-Ethyl-Ortho-Silicate) -NSG film is formed.₂After forming the first interlayer insulating film 50 made of a film or the like, n⁺Type drain region 48 and n⁺A contact hole reaching the mold source region 49 is formed, and this contact hole is filled with W to form W plugs 51 and 52.
[0009]
Next, a thin SiN film 53 and SiO2 are formed on the entire surface by CVD.₂After the film 54 is deposited, a Ti film and a Pt film are sequentially deposited by a sputtering method to form the lower electrode 55, and then an amorphous sputtered PZT film is deposited by using the sputtering method, and then 650-750. By performing heat treatment for 30 to 60 minutes in an atmospheric pressure oxygen atmosphere at 0 ° C., the sputtered PZT film is crystallized as a perovskite oxide to obtain a crystallized PZT film 56.
[0010]
Next, again, Pt is deposited on the PZT film 56 by using the sputtering method to form the upper electrode 57, and then a heat treatment is performed at 500 to 650 ° C. for about 30 minutes in an atmospheric pressure oxygen atmosphere to form the PZT film 56. After recovering the damaged damage, the upper electrode 57 to the lower electrode 55 are patterned to form a ferroelectric capacitor.
[0011]
Next, thin SiO₂After providing the second interlayer insulating film 58 made of a film or the like, a contact hole reaching the W plug 52 is formed, and after forming a contact hole for the upper electrode 57, a TiN film is deposited on the entire surface and patterned. A local internal wiring (Local Interconnect) 59 is formed.
[0012]
Finally, after forming a third interlayer insulating film 60 made of a TEOS-NSG film or the like on the entire surface, a contact hole reaching the W plug 51 is formed, and then a TiN film, an Al film, a Ti film, and TiN films are sequentially deposited and then patterned.⁺By forming the bit line 61 connected to the type drain region 48, the basic structure of one memory cell of the planar type FeRAM is completed.
Since the ferroelectric capacitor deteriorates due to the presence of the Ti film in the bit line formation process, the TiN film, the Al film, the Ti film, and the TiN film are sequentially deposited and then annealed. It is necessary to perform dehydration.
[0013]
  Figure7(B) Reference
  Figure7(B)7FIG. 4 is an equivalent circuit diagram of the memory cell shown in FIG. 4A, where the gate electrode 45 is connected to the word line 62, while the ferroelectric capacitor is n⁺The lower electrode 55 is connected between the mold source region 48 and the lower electrode 55, and the lower electrode 55 is connected to a plate line (ground line) 63 via a Pt wiring layer constituting the lower electrode 55.
[0014]
  Next, figure8An example of a conventional stack type FeRAM will be described with reference to FIG.⁺A ferroelectric capacitor is laminated so as to be in direct contact with a W plug connected to the type source region, and the other configuration is the same as that of the above-described planar type FeRAM. Therefore, only the configuration of the ferroelectric capacitor will be described. .
[0015]
  Figure8reference
  Figure8FIG. 5 is a schematic cross-sectional view of a conventional stacked FeRAM in a ferroelectric capacitor portion, in which an Ir film is deposited by sputtering so as to be in direct contact with a W plug 72 embedded in a first interlayer insulating film 71. An Ir lower electrode 73 is formed, and then an amorphous sputtered PZT film is deposited by sputtering, followed by heat treatment in an atmospheric pressure oxygen atmosphere at 650 to 750 ° C. for 30 to 60 minutes. By crystallizing the PZT film as a perovskite oxide, a crystallized PZT film 74 is obtained.
[0016]
Next, Ir is deposited again on the PZT film 74 by using a sputtering method to form an Ir upper electrode 75, and then a heat treatment is performed at 500 to 650 ° C. for about 30 minutes in an atmospheric pressure oxygen atmosphere to perform the PZT film 74. After the damage received is recovered, the upper electrode 75 to the lower electrode 73 are patterned to form a ferroelectric capacitor.
In such a stack type ferroelectric capacitor, in order to prevent oxidation of the W plug 72, it is general to use Ir having an oxygen diffusion preventing ability instead of Pt as the lower electrode.
[0017]
[Problems to be solved by the invention]
However, when a PZT-based ferroelectric film is formed by sputtering, in the annealing process for crystallization, Pb in the ferroelectric film diffuses into the lower electrode made of Pt, and in the vicinity of the lower electrode. The amount of Pb in the ferroelectric film decreases, and the Pb poor layer is formed, so that there is a problem that the polarization value decreases and the electrical characteristics deteriorate.
[0018]
Further, when annealing is performed after the formation of the upper electrode as described above, Pb in the ferroelectric film diffuses also into the upper electrode made of Pt, and the amount of Pb in the ferroelectric film near the upper electrode is increased. There is a problem that the electrical characteristics are deteriorated due to the decrease and the formation of the Pb poor layer, and this situation is the same in the case of the sol-gel method.
On the other hand, in the case of the MOCVD method, there is a problem that Pb in the ferroelectric film diffuses into the lower electrode made of Pt during film formation, resulting in deterioration of electrical characteristics.
[0019]
Also in the case of stack type FeRAM, in the annealing process or the film forming process of the ferroelectric film, Pb in the ferroelectric film diffuses into the lower electrode made of Ir, and the ferroelectric near the interface with the lower electrode. There is a problem that a Pb poor layer is formed on the body film.
[0020]
Further, when forming a ferroelectric film on the lower electrode, even if the crystal orientation of the lower electrode such as Pt is random in the plane, the <111> orientation is aligned with the z-axis to make the ferroelectric film When the body film is oriented but there is a mismatch between the lattice constants of the lower electrode and the ferroelectric film, this mismatch of the lattice constant makes it difficult to control the orientation direction of the ferroelectric film.
Further, it is considered that stress is generated due to mismatch, and that stress may cause a decrease in the number of times the ferroelectric memory is used.
Incidentally, the lattice constant mismatch between Pt and PZT is about 2.5%.
[0021]
Accordingly, an object of the present invention is to obtain a ferroelectric film that suppresses the generation of a Pb poor layer in the vicinity of the interface between the electrode and the ferroelectric film and has good crystal orientation.
[0022]
[Means for Solving the Problems]
  FIG. 1 is an explanatory diagram of the principle configuration of the present invention. Here, means for solving the problems in the present invention will be described with reference to FIG.
  Reference numerals 1, 2, and 6 in the figure denote a conductive plug, an interlayer insulating film, and an interlayer film on the upper electrode side, respectively.
  See Figure 1
  In order to achieve the above object, the present invention provides a ferroelectric capacitor comprising:A lower electrode; an interlayer film formed on the lower electrode; and a ferroelectric film including Pb formed on the interlayer film, wherein the lower electrode side of the interlayer film is Ir _x Pb or Ir _x It is made of any one of Ti and the interface side with the ferroelectric film is the Ir _x Pb or Ir _x It is characterized by being made of any auto-oxide of Ti.
[0023]
In this way, Ir_xPb or Ir_xBy providing the interlayer film 4 made of any of Ti, Ir_xPb or Ir_xSince Ti serves as a barrier against Pb, it is possible to prevent diffusion of Pb from the ferroelectric film 5 in the annealing process during film formation or after film formation, thereby suppressing deterioration of characteristics.
Ir_xIn the case of Pb, it also has a function of supplying Pb to the ferroelectric film 5 at the time of film formation or in an annealing process after film formation.
[0024]
  In particular,Interlayer film 4AsAt least the interlayer film 4 whose interface side with the ferroelectric film 5 is oxidized is formed.By using it, Ir constituting a part of the interlayer film _x Pb _y O _z Not only prevents Pb from diffusing, but also functions as a Pb supply source, and Ir that constitutes the other part of the interlayer film _x Since the conductivity of P is high, the parasitic resistance is reduced.
[0026]
In addition, it is desirable that the laminated structure on the upper electrode 7 side and the laminated structure on the lower electrode 3 side in the ferroelectric capacitor have a symmetrical structure, whereby good hysteresis characteristics can be obtained.
[0027]
The ferroelectric film 5 containing Pb is typically a lead zirconate titanate, and the lower electrode 3 is typically an Ir electrode or an Ir / Ti / Ir laminated structure electrode. In the case of an Ir / Ti / Ir laminated electrode, the orientation of the ferroelectric film 5 can be enhanced by utilizing the orientation characteristics of Ti.
[0028]
Further, by using the above-described ferroelectric capacitor as a capacitor of a memory cell, a ferroelectric memory device with little deterioration with time can be configured.
[0029]
Ir_xIn the case of forming the interlayer film 4 made of Pb, an initial layer containing at least Pb is formed on the Ir lower electrode 3 layer, and then annealed to form the interlayer film 4 made of an alloy of the Ir lower electrode 3 and Pb. What is necessary is just to form.
[0030]
Ir_xIn the case of forming the interlayer film 4 made of Pb oxide, after forming an initial layer containing at least Pb on the Ir lower electrode 3 layer, the conductive film containing Ir and Pb is annealed in an oxygen atmosphere. A conductive oxide may be formed.
[0031]
Also, at least the surface of the oxidized Ir_xIn the case of forming the interlayer film 4 made of Pb, after forming an initial layer containing at least Pb on the Ir lower electrode 3 layer, the interlayer film 4 made of an alloy of Ir and Pb is formed by annealing, Next, at least the surface of the interlayer film 4 may be converted into a conductive oxide by annealing in an oxygen atmosphere.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
  Here, referring to FIG.Reference example 1The manufacturing process of the ferroelectric capacitor will be described here, but here, it will be described as a stack type FeRAM capacitor.7The configuration of the planar type FeRAM shown in FIG.
[0033]
See Fig. 2 (a)
First, n in the interlayer insulating film 11⁺After forming the W plug 12 connected to the mold source region, an Ir film having a thickness of, for example, 0.2 μm is deposited by sputtering to form an Ir lower electrode 13, and then the thickness is formed using MOCVD. However, for example, a Pb film 14 of 0.01 μm is deposited.
[0034]
Refer to FIG.
Next, Ar or N at 300 to 800 ° C.₂By performing heat treatment in the atmosphere, the surface of the Pb film 14 and the surface of the Ir lower electrode 13 are reacted to cause Ir._xA Pb interlayer film 15 is formed.
[0035]
Refer to FIG.
Next, after depositing an amorphous sputtered PZT film having a thickness of, for example, 0.2 μm using a sputtering method, heat treatment is performed in an atmospheric pressure oxygen atmosphere at 650 to 750 ° C. for 30 to 60 minutes. Then, the sputtered PZT film is crystallized as a perovskite oxide to obtain a crystallized PZT film 16.
Next, again, Ir having a thickness of, for example, 0.2 μm is deposited on the PZT film 16 by using the sputtering method to form the Ir upper electrode 17.
[0036]
Refer to FIG.
Next, after performing a heat treatment at 500 to 650 ° C. for about 30 minutes in an atmospheric pressure oxygen atmosphere to recover the damage that the PZT film 16 has received, the upper electrode 17 to the lower electrode 13 are patterned to thereby ferroelectric capacitor 18. Form.
[0037]
In the first embodiment, Ir is interposed between the Ir lower electrode 13 and the PZT film 16._xA Pb interlayer film 15 is provided, and this Ir_xThe Pb interlayer film 15 not only prevents Pb from diffusing from the PZT film 16 to the Ir lower electrode 13 in the heat treatment process, but also functions as a Pb supply source. A Pb poor layer is not formed.
[0038]
Ir_xBy controlling the ratio of Ir and Pb in the Pb interlayer film 15, the lattice mismatch can be relaxed, thereby improving the orientation of the PZT film 16, and the Ir lower electrode 13 and the PZT. The stress generated at the interface of the film 16 can be relieved, and thereby deterioration over time such as electrical characteristics can be reduced.
[0039]
  Next, referring to FIG.Reference example 2However, here, only the configuration of the ferroelectric capacitor will be described.
  See Fig. 3 (a)
  First, the aboveReference example 1In the same manner as in FIG.⁺After forming the W plug 12 connected to the mold source region, an Ir film having a thickness of, for example, 0.2 μm is deposited by sputtering to form an Ir lower electrode 13, and then the thickness is formed using MOCVD. However, for example, a Pb film 14 of 0.01 μm is deposited.
[0040]
Refer to FIG.
Next, heat treatment is performed in an oxidizing atmosphere at 300 to 800 ° C. to cause the Pb film 14 and the surface of the Ir lower electrode 13 to react with each other and to oxidize Ir._xPb_yO_zAn interlayer film 19 is formed.
[0041]
  Refer to FIG. 3 (c) and (d).
  After that, the aboveReference example 1In the same manner as described above, the PZT film 16 and the Ir upper electrode 17 are formed, subjected to a predetermined heat treatment, and then the upper electrode 17 to the lower electrode 13 are patterned to form the ferroelectric capacitor 20.
[0042]
  thisReference example 2In, the interlayer film is made Ir_xPb_yO_zIt is composed of this Ir_xPb_yO_zNot only prevents Pb from diffusing, but also functions as a Pb supply source.
  In particular, since it becomes a supply source of Pb and O at the time of PZT film formation, PbO that can be easily removed can be supplemented, whereby a PZT film having an intended composition can be obtained.
[0043]
In addition, since Ir oxide is conductive, this Ir_xPb_yO_zSince the interlayer film 19 does not adversely affect the electrical characteristics of the ferroelectric capacitor 20 and the PZT film 16 is also an oxide, the affinity with the PZT film 16 can be improved.
[0044]
  Next, referring to FIG.1Although the manufacturing process of the ferroelectric capacitor of the embodiment will be described, only the configuration of the ferroelectric capacitor will be described here.
  See Fig. 4 (a)
  First, the aboveReference example 1In the same manner as in FIG.⁺After forming the W plug 12 connected to the mold source region, an Ir film having a thickness of, for example, 0.2 μm is deposited by sputtering to form an Ir lower electrode 13, and then the thickness is formed using MOCVD. However, for example, a Pb film 14 of 0.01 μm is deposited.
[0045]
Refer to FIG.
Next, Ar or N at 300 to 800 ° C.₂By performing heat treatment in the atmosphere, the surface of the Pb film 14 and the surface of the Ir lower electrode 13 are reacted to cause Ir._xA Pb interlayer film 15 is formed.
[0046]
Refer to FIG.
Next, Ir is performed by performing heat treatment in an oxidizing atmosphere at 300 to 800 ° C._xThe surface of the Pb interlayer film 15 is oxidized to give Ir_xPb_yO_z/ Ir_xThe Pb interlayer film 21 is converted.
[0047]
  Refer to FIG. 4 (d) and (e).
  After that, the aboveReference example 1In the same manner as described above, the PZT film 16 and the Ir upper electrode 17 are formed, subjected to a predetermined heat treatment, and then the upper electrode 17 to the lower electrode 13 are patterned to form the ferroelectric capacitor 22.
[0048]
  This first1In this embodiment, the interlayer film is made of Ir._xPb_yO_z/ Ir_xSince it consists of Pb,Reference example 2The same effect can be obtained, and part of the interlayer film is Ir_xSince it is Pb, conductivity is high and parasitic resistance is reduced.
[0049]
  Next, referring to FIG.SecondThe embodiment will be described.SecondThe embodiment isIn the first embodiment described aboveAn interlayer film made of the same material as the interlayer film on the lower electrode side is also provided on the upper electrode side to form a symmetrical laminated structure.
  See Figure 5
  That is,In the second embodiment of the present invention,Ir on the PZT film 16_xPb_yO_z/ Ir_xA Pb interlayer film 27 is provided to form a ferroelectric capacitor 28.
[0050]
As described above, since the interlayer film including at least Ir and Pb is provided also on the upper electrode side, it is possible to prevent Pb from diffusing from the PZT film 16 in the heat treatment process after the formation of the upper electrode. No Pb poor layer is formed near the interface on the electrode 17 side.
[0051]
In addition, since the electrode structure of the ferroelectric capacitor is vertically symmetric, it is possible to prevent a shift in the hysteresis characteristic of the ferroelectric capacitor, and it is possible to configure a ferroelectric capacitor having excellent characteristics.
[0054]
  Next, figure6With reference to the present inventionReference example 3I will explain the manufacturing process of thisReference example 3In the aboveReference example 1The interlayer film is replaced with Ti by replacing Pb in Ti_xIt is composed of Ti.
  Figure6(A) Reference
  First, n in the interlayer insulating film 11⁺After forming the W plug 12 connected to the mold source region, an Ir lower electrode 13 is formed by depositing an Ir film having a thickness of 0.2 μm, for example, by sputtering, and subsequently the thickness is formed by sputtering. For example, a Ti film 29 of 0.01 μm is deposited.
[0055]
  Figure6(B) Reference
  Next, Ar or N at 400 to 800 ° C.₂By performing heat treatment in the atmosphere, the Ti film 29 and the surface of the Ir lower electrode 13 are reacted to cause Ir._xA Ti interlayer film 30 is formed.
[0056]
  Figure6See (c) and (d)
  After that, the aboveReference example 1In the same manner as described above, the PZT film 16 and the Ir upper electrode 17 are formed, subjected to a predetermined heat treatment, and then the Ir upper electrode 17 to the Ir lower electrode 13 are patterned to form the ferroelectric capacitor 31.
[0057]
  thisReference example 3In FIG. 5, between the Ir lower electrode 13 and the PZT film 16, Ir_xTi interlayer film 30 is provided, and this Ir_xSince the Ti interlayer film 30 has a function of preventing Pb from diffusing from the PZT film 16 to the Ir lower electrode 13 in the heat treatment step, a Pb poor layer is formed in the vicinity of the Ir lower electrode 13 of the PZT film 16. Absent.
[0058]
Ir_xBy controlling the ratio of Ir and Ti in the Ti interlayer film 15, lattice mismatch can be relaxed, whereby the orientation of the PZT film 16 can be improved, and the Ir lower electrode 13 and PZT can be improved. The stress generated at the interface of the film 16 can be relieved, and thereby deterioration over time such as electrical characteristics can be reduced.
[0059]
As mentioned above, although each embodiment of the present invention has been described, the present invention is not limited to the configuration described in each embodiment, and various modifications can be made.
For example, in each of the embodiments described above, the ferroelectric film is made of PZT. However, the ferroelectric film is not limited to PZT, and other ferroelectrics containing Pb such as PLZT in which La is added to PZT are used. It may be used.
[0060]
Further, in each of the above embodiments, the PZT film forming process is performed by a sputtering method, but is not limited to the sputtering method, and an MOCVD method or a sol-gel method may be used. Even in that case, the formation of the Pb poor layer can be prevented by providing the above-described interlayer film.
[0061]
  Also aboveReference example 3In the aboveReference example 1Only the form corresponding to1st and 2ndThe form corresponding to the embodiment is also within the scope of the present invention.
[0062]
  Also aboveSecondIn the embodiment, the upper and lower interlayer films are made of the same material, but are not necessarily the same, and the above Ir_xDifferent structures including Ti, such as Ir_xPb lower interlayer film and Ir_xPb_yO_zThe upper interlayer film may be combined.
[0064]
  Also above1st and 2ndIn this embodiment, the lower electrode is formed of Ir alone, but it is not necessary to be formed of Ir alone. For example, it may be formed of an Ir / Ti / Ir laminated structure.
  In this case, the lower Ir layer has the function of preventing the oxidation of the W plug, the Ti layer has the function of improving the orientation of the upper Ir layer, and the improved Ir layer has the function of improving the orientation of the PZT film.
[0065]
  In each of the above embodiments, a stack type capacitor is described as an example.7Needless to say, the present invention can also be applied to the planar type capacitor shown in FIG. 4A. In that case, it is desirable to provide a lower electrode through a Ti layer in order to enhance the orientation.
[0066]
When applied to a planar type, the lower electrode is not necessarily made of Ir, and Pt may be used.
However, when a Pt electrode is used, it is necessary to pay attention to hydrogen deterioration accompanying the catalytic action of Pt.
[0067]
In each of the above embodiments, when the interlayer film or electrode is formed, the sputtering method and the MOCVD method are combined. However, all of the films may be formed by the sputtering method. When forming an interlayer film or an electrode made of a conductor, the film may be formed by sputtering using an oxide conductor as a target.
[0068]
In each of the above embodiments, a 1Tr + 1C type ferroelectric memory device has been described. However, it goes without saying that the present invention is also applicable to a 2Tr + 2C type ferroelectric memory device.
[0069]
In each of the above-described embodiments, the description has been made on the assumption that the ferroelectric capacitor constituting the memory cell of the ferroelectric memory device is used. However, the present invention is not limited to the ferroelectric memory device, and a general semiconductor is used. It can be used as a capacitor in an electronic circuit device such as an integrated circuit device, and can also be used as a capacitor as a discrete device.
[0070]
  Here, the detailed features of the present invention will be described again with reference to FIG.
  Again see Figure 1
    (Appendix 1)A lower electrode; an interlayer film formed on the lower electrode; and a ferroelectric film including Pb formed on the interlayer film, wherein the lower electrode side of the interlayer film is Ir _x Pb or Ir _x It is made of any one of Ti and the interface side with the ferroelectric film is the Ir _x Pb or Ir _x A ferroelectric capacitor comprising a self-oxide of Ti.
  (Appendix2The composition of the interlayer film 4 is selected so that the difference in lattice constant between the interlayer film 4 and the ferroelectric film 5 is 1% or less.Appendix 1The ferroelectric capacitor as described.
  (Appendix3Note 1 that the laminated structure on the upper electrode 7 side and the laminated structure on the lower electrode 3 side in the ferroelectric capacitor are symmetrical.Or 2The ferroelectric capacitor as described.
  (Appendix4The supplementary notes 1 to 3, wherein the ferroelectric film 5 containing Pb is made of lead zirconate titanate.3The ferroelectric capacitor according to any one of the above.
  (Appendix5The supplementary notes 1 to 3, wherein the lower electrode 3 is an Ir electrode or an Ir / Ti / Ir laminated structure electrode.4The ferroelectric capacitor according to any one of the above.
  (Appendix 6)In a ferroelectric memory device using a ferroelectric capacitor as a capacitor of a memory cell, the ferroelectric capacitor is formed on a lower electrode, an interlayer film formed on the lower electrode, and the interlayer film A ferroelectric film containing Pb, and the lower electrode side of the interlayer film is Ir _x Pb or Ir _x It is made of any one of Ti and the interface side with the ferroelectric film is the Ir _x Pb or Ir _x Ferroelectric memory device comprising any Ti self-oxide.
  (Appendix7After forming an initial layer containing at least Pb on the Ir lower electrode layer, annealing is performed to form an interlayer film 4 made of an alloy of Ir and Pb, and then annealing is performed in an oxygen atmosphere to thereby form the interlayer film. 4. A method of manufacturing a ferroelectric capacitor, comprising: forming a ferroelectric film 5 containing Pb on the conductive oxide after converting at least a surface of the conductive oxide into a conductive oxide.
[0071]
【The invention's effect】
According to the present invention, the layer in contact with the lower electrode side of the ferroelectric film containing at least Pb is composed of the conductive film containing at least Ir and Pb or the conductive film containing at least Ir and Ti. Pb poor layer can be prevented from occurring, and lattice matching can be improved by controlling the composition. Therefore, deterioration of electrical characteristics due to Pb poor layer and deterioration with time due to lattice mismatch can be achieved. It is possible to suppress the above-described problem and greatly contributes to improving the reliability of electronic devices including ferroelectric capacitors such as ferroelectric memory devices.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram of a basic configuration of the present invention.
FIG. 2 of the present inventionReference example 1It is explanatory drawing of the manufacturing process of this ferroelectric capacitor.
FIG. 3 of the present inventionReference example 2It is explanatory drawing of the manufacturing process of this ferroelectric capacitor.
FIG. 4 shows the first aspect of the present invention.1It is explanatory drawing of the manufacturing process of the ferroelectric capacitor of this embodiment.
FIG. 5 of the present inventionSecond1 is a schematic cross-sectional view of a ferroelectric capacitor of an embodiment.
FIG. 6 of the present inventionReference example 3Of ferroelectric capacitorsManufacturing processIt is explanatory drawing.
[Fig. 7]It is explanatory drawing of the conventional planar type FeRAM.
[Fig. 8]It is explanatory drawing of the conventional stack type FeRAM.
[Explanation of symbols]
  1 Conductive plug
  2 Interlayer insulation film
  3 Lower electrode
  4 Interlayer film
  Ferroelectric film containing 5 Pb
  6 Interlayer film
  7 Upper electrode
  11 Interlayer insulation film
  12 W plug
  13 Ir lower electrode
  14 Pb film
  15 Ir_xPb interlayer film
  16 PZT film
  17 Ir upper electrode
  18 Ferroelectric capacitor
  19 Ir_xPb_yO_zInterlayer film
  20 Ferroelectric capacitor
  21 Ir_xPb_yO_z/ Ir_xPb interlayer film
  22Ferroelectric capacitor
  27  Ir_xPb_yO_z/ Ir_xPb interlayer film
  28 Ferroelectric capacitor
  29 Ti film
  30 Ir_xTi interlayer film
  31Ferroelectric capacitor
  41  n-type silicon substrate
  42 p-type well region
  43 Device isolation oxide film
  44 Gate insulation film
  45 Gate electrode
  46 n^-Type LDD region
  47 sidewall
  48 n⁺Type drain region
  49 n⁺Type source area
  50 First interlayer insulating film
  51 W plug
  52 W plug
  53 SiN film
  54 SiO₂film
  55 Lower electrode
  56 PZT film
  57 Upper electrode
  58 Second interlayer insulating film
  59 Local internal wiring
  60 Third interlayer insulating film
  61 bit line
  62 word lines
  63 Plate wire
  71 Interlayer insulation film
  72 W plug
  73 Ir lower electrode
  74 PZT film
  75 Ir top electrode

Claims (2)

下部電極と、A lower electrode;
前記下部電極上に形成された層間膜と、An interlayer film formed on the lower electrode;
前記層間膜上に形成されたＰｂを含む強誘電体膜とA ferroelectric film containing Pb formed on the interlayer film;
を有し、Have
前記層間膜の前記下部電極側がＩｒThe lower electrode side of the interlayer film is Ir _{x x} Ｐｂ或いはＩｒPb or Ir _{x x} Ｔｉのいずれかからなり、且つ、前記強誘電体膜との界面側が前記ＩｒIt is made of any one of Ti and the interface side with the ferroelectric film is the Ir _{x x} Ｐｂ或いはＩｒPb or Ir _{x x} Ｔｉいずれかの自己酸化物からなるTi consists of any autooxide
ことを特徴とする強誘電体キャパシタ。A ferroelectric capacitor characterized by that. メモリセルのキャパシタとして強誘電体キャパシタを用いた強誘電体メモリ装置において、In a ferroelectric memory device using a ferroelectric capacitor as a capacitor of a memory cell,
前記強誘電体キャパシタは、The ferroelectric capacitor is:
下部電極と、A lower electrode;
前記下部電極上に形成された層間膜と、An interlayer film formed on the lower electrode;
前記層間膜上に形成されたＰｂを含む強誘電体膜とA ferroelectric film containing Pb formed on the interlayer film;
を有し、Have
前記層間膜の前記下部電極側がＩｒThe lower electrode side of the interlayer film is Ir _{x x} Ｐｂ或いはＩｒPb or Ir _{x x} Ｔｉのいずれかからなり、且つ、前記強誘電体膜との界面側が前記ＩｒIt is made of any one of Ti and the interface side with the ferroelectric film is the Ir _{x x} Ｐｂ或いはＩｒPb or Ir _{x x} Ｔｉいずれかの自己酸化物からなるTi consists of any autooxide
ことを特徴とする強誘電体メモリ装置。A ferroelectric memory device.

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