JP2013025577A - 半導体集積回路 - Google Patents

Abstract

【課題】出力トランジスタで発生するラッシュ電流を抑制する。
【解決手段】一つの実施形態によれば、半導体集積回路は、第一及び第二の出力トランジスタ、第一の遅延発生部が設けられる。第一及び第二の出力トランジスタは並列的に配置される。第一の出力トランジスタは、制御端子に第一の制御信号が入力され、第一の制御信号に基づいてオンして低電位側電源側に第一の電流を流し、第一の電流が流れ始めてから一定な電流になるまでに第一の時間を要する。第一の遅延発生部は、第一の制御信号が入力され、第一の制御信号を第一の時間よりも短い第二の時間だけ遅延させた第二の制御信号を出力する。第二の出力トランジスタは、制御端子に第二の制御信号が入力され、第二の制御信号に基づいてオンして低電位側電源側に第二の電流を流す。
【選択図】 図１

Description

本発明の実施形態は、半導体集積回路に関する。

ＤＣ−ＤＣコンバータやレギュレータには、出力信号を出力する出力トランジスタが設けられる。出力トランジスタとして用いられるＭＯＳトランジスタがオンするタイミングで、ドレーンとソース間に電位差が設定され、静電容量が存在する起動時などではラッシュ電流が発生する可能性がある。

ＭＯＳトランジスタのオン抵抗が低いとラッシュ電流は増加する。このため、ロードスイッチ用として用いられる出力ＭＯＳトランジスタでは主要な特性であるオン抵抗とラッシュ電流がトレードオフの関係になるという問題点がある。

特開２００５−１９８３６８号公報

出力トランジスタで発生するラッシュ電流を抑制する半導体集積回路を提供する。

一つの実施形態によれば、半導体集積回路は、第一の出力トランジスタ、第一の遅延発生部、及び第二の出力トランジスタが設けられる。第一及び第二の出力トランジスタは並列的に配置される。第一の出力トランジスタは、制御端子に第一の制御信号が入力され、第一の制御信号に基づいてオンして低電位側電源側に第一の電流を流し、第一の電流が流れ始めてから一定な電流になるまでに第一の時間を要する。第一の遅延発生部は、第一の制御信号が入力され、第一の制御信号を第一の時間よりも短い第二の時間だけ遅延させた第二の制御信号を出力する。第二の出力トランジスタは、制御端子に第二の制御信号が入力され、第二の制御信号に基づいてオンして低電位側電源側に第二の電流を流す。

第一の実施形態に係るＬＤＯレギュレータを示す回路図である。 第一の実施形態に係るＬＤＯレギュレータの動作を示すタイミングチャートである。 第一の実施形態に係る比較例のＬＤＯレギュレータの動作を示すタイミングチャートである。 変形例のＬＤＯレギュレータを示す回路図である。 第二の実施形態に係るＤＣ−ＤＣコンバータを示す回路図である。

以下本発明の実施形態について図面を参照しながら説明する。

（第一の実施形態）
まず、本発明の第一の実施形態に係る半導体集積回路について、図面を参照して説明する。図１は半導体集積回路としてのＬＤＯレギュレータを示す回路図である。本実施形態では、Ｐｃｈ 出力トランジスタを並列配置し、順にオンさせることによりＬＤＯレギュレータのラッシュ電流を抑制している。

図１に示すように、半導体集積回路としてのＬＤＯ（low drop out）レギュレータ９０には、基準電圧発生回路１、差動増幅回路２、遅延発生部３、出力トランジスタＰＭＴ１、出力トランジスタＰＭＴ２、抵抗Ｒ２、抵抗Ｒ３、及び端子Ｐｏｕｔが設けられる。出力トランジスタＰＭＴ１と出力トランジスタＰＭＴ２は、並列接続される。

ＬＤＯレギュレータ９０の出力端子である端子Ｐｏｕｔと低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ２が設けられる。ＬＤＯレギュレータ９０は、負荷４に出力電圧を供給し、負荷４では出力電流が端子Ｐｏｕｔから低電位側電源（接地電位）Ｖｓｓ側に流れる。ＬＤＯレギュレータ９０は、低入力電圧まで動作し、低ノイズ特性を有する。ＬＤＯレギュレータ９０は、デジタルカメラ、携帯電話、携帯機器、無線ＬＡＮなどに適用される。

基準電圧発生回路１は、ノードＮ１から基準電圧Ｖｒｅｆを出力する。差動増幅回路２は、ノードＮ５及び基準電圧発生回路１と出力トランジスタＰＭＴ１及び遅延発生部３の間に設けられる。差動増幅回路２は、入力側のー（マイナス）ポートに基準電圧Ｖｒｅｆが入力され、入力側の＋（プラス）ポートにノードＮ５の帰還電圧Ｖｆｂが入力され、差動増幅された制御信号Ｓｓｇ１をノードＮ２から出力する。差動増幅回路２は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときにローレベルの信号を出力し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときにハイレベルの信号を出力する。

出力トランジスタＰＭＴ１（第一の出力トランジスタ）は、Ｐｃｈ ＭＯＳトランジスタである。出力トランジスタＰＭＴ１は、ソース（第一の端子）に入力電圧Ｖｉｎが供給され、ゲート（制御端子）に制御信号Ｓｓｇ１が入力され、ドレイン（第二の端子）がノードＮ４に接続される。

出力トランジスタＰＭＴ１は、制御信号Ｓｓｇ１がローレベルのときにオンし、ソース側から低電位側電源（接地電位）Ｖｓｓ側に電流Ｉａを流す。

遅延発生部３は、ノードＮ２とノードＮ３の間に設けられる。遅延発生部３には、抵抗Ｒ１とコンデンサＣ１が設けられる。遅延発生部３は、制御信号Ｓｓｇ１を所定時間遅延（ＲＣ遅延）させた制御信号Ｓｓｇ２を発生する。抵抗Ｒ１は、一端がノードＮ２に接続され、他端がノードＮ３に接続される。コンデンサＣ１は、一端がノードＮ３に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。

出力トランジスタＰＭＴ２（第二の出力トランジスタ）は、Ｐｃｈ ＭＯＳトランジスタである。出力トランジスタＰＭＴ２は、ソース（第一の端子）に入力電圧Ｖｉｎが供給され、ゲート（制御端子）に制御信号Ｓｓｇ２が入力され、ドレイン（第二の端子）がノードＮ４に接続される。ノードＮ４から端子Ｐｏｕｔに出力信号Ｓｏｕｔが出力される。

出力トランジスタＰＭＴ２は、制御信号Ｓｓｇ２がローレベルのときにオンし、ソース側から低電位側電源（接地電位）Ｖｓｓ側に電流Ｉｂを流す。

抵抗Ｒ２は、一端がノードＮ４に接続され、他端がノードＮ５に接続される。抵抗Ｒ３は、一端がノードＮ５に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ２及び抵抗Ｒ３は、抵抗分割回路を構成し、抵抗分割された帰還電圧ＶｆｂをノードＮ５から出力する。

ここで、出力トランジスタＰＭＴ１及びＰＭＴ２は、図示しない比較例のＬＤＯレギュレータに１つだけ設けられる出力トランジスタのオン抵抗よりもそれぞれ高く設定されている。また、出力トランジスタＰＭＴ１及びＰＭＴ２が共にオンした時の並列接続されるオン抵抗は比較例の出力トランジスタのオン抵抗と同等な値に設定される。遅延発生部３には遅延素子としての抵抗Ｒ１を用いているが必ずしもこれに限定するものではない。例えば、Ｄタイプ（ノーマリーオン）型Ｎｃｈ ＭＯＳトランジスタやＤタイプ型Ｐｃｈ ＭＯＳトランジスタを用いてもよい。また、遅延発生部３にはコンデンサＣ１を用いているが必ずしもこれに限定するものではない。例えば、ゲート及びバックゲート（基板）がソースに接続されたＮｃｈ ＭＯＳトランジスタ、或いはゲート及びバックゲート（基板）がソースに接続されたＰｃｈ ＭＯＳトランジスタなどを用いてもよい。

次に、ＬＤＯレギュレータの動作について図２及び図３を参照して説明する。図２はＬＤＯレギュレータの動作を示すタイミングチャートである。図３は比較例のＬＤＯレギュレータの動作を示すタイミングチャートである。ここで、比較例のＬＤＯレギュレータでは出力トランジスタが１つ設けられ、出力トランジスタ以外は本実施形態のＬＤＯレギュレータ９０と同じ構成となっている。

図２に示すように、ＬＤＯレギュレータ９０では、まず入力電圧Ｖｉｎが供給される。このとき、出力トランジスタＰＭＴ１には制御信号Ｓｓｇ１が供給されず、出力トランジスタＰＭＴ２には制御信号Ｓｓｇ２が供給されず、出力トランジスタＰＭＴ１及びＰＭＴ２はオフしている。帰還電圧Ｖｆｂは低電位側電源（接地電位）Ｖｓｓレベルである。

次に、基準電圧発生回路１に電源や信号が供給されて動作が開始し、基準電圧ＶｒｅｆをノードＮ１側から出力する。差動増幅回路２（コンパレータとも呼称される）は、入力側の−（マイナス）ポートに基準電圧Ｖｒｅｆが入力され、入力側の＋（プラス）ポートに低電位側電源（接地電位）Ｖｓｓレベルである帰還電圧Ｖｆｂが入力される。差動増幅回路２は差動増幅処理してノードＮ２側からローレベルの制御信号Ｓｓｇ１を出力する。

出力トランジスタＰＭＴ１は、ゲートにローレベルの制御信号Ｓｓｇ１が入力されるとオンし、ソース側から低電位側電源（接地電位）Ｖｓｓ側に電流Ｉａを流し始める。このとき、出力トランジスタＰＭＴ２は、オンしていない。電流Ｉａが流れ始めてから一定な電流に達するまで時間はＴ１に設定される。

続いて、遅延発生部３に制御信号Ｓｓｇ１が入力され、遅延発生部３は制御信号Ｓｓｇ１を時間Ｔ２だけ遅延（ＲＣ遅延）させたローレベルの制御信号Ｓｓｇ２をノードＮ３側から出力する。

ここで、時間Ｔ１、時間Ｔ２の関係は、
Ｔ１＞Ｔ２・・・・・・・・・・・・・・・・・・・・式（１）
に設定される。

出力トランジスタＰＭＴ２は、時間Ｔ２だけ遅延（ＲＣ遅延）後に、ゲートにローレベルの制御信号Ｓｓｇ２が入力されると電流Ｉａが飽和する前（時間Ｔ１内）にオンし、ソース側から低電位側電源（接地電位）Ｖｓｓ側に電流Ｉｂを流し始める。時間Ｔ２以降、流れる電流はＩａ＋Ｉｂとなる。

この設定により、電流が流れ始めるときのオン抵抗値を比較的高く設定でき、電流のピーク値を抑制することができる。また、出力トランジスタＰＭＴ１及びＰＭＴ２が並列接続されているので、双方がオンしたときのオン抵抗を低くすることができる。

このため、本実施形態のＬＤＯレギュレータ９０ではラッシュ電流の発生を大幅に抑制することができる。

図３に示すように、比較例のＬＤＯレギュレータでは、入力電圧Ｖｉｎが供給され、基準電圧発生回路１が動作を開始する。差動増幅回路２に基準電圧Ｖｒｅｆと低電位側電源（接地電位）Ｖｓｓレベルである帰還電圧Ｖｆｂが入力され、ローレベルの制御信号Ｓｓｇが差動増幅回路２で生成される。

出力トランジスタＰＭＴは、ゲートにローレベルの制御信号Ｓｓｇが入力されるとオンし、ソース側から低電位側電源（接地電位）Ｖｓｓ側に電流を流し始める。このとき、出力トランジスタＰＭＴのオン抵抗は低い値に設定されているので、ラッシュ電流が発生しやすい。

上述したように、本実施形態の半導体集積回路では、基準電圧発生回路１、差動増幅回路２、遅延発生部３、出力トランジスタＰＭＴ１、出力トランジスタＰＭＴ２、抵抗Ｒ２、抵抗Ｒ３、及び端子ＰｏｕｔがＬＤＯレギュレータ９０に設けられる。出力トランジスタＰＭＴ１は、制御信号Ｓｓｇ１がゲートに入力される。出力トランジスタＰＭＴ２は、遅延発生部３で制御信号Ｓｓｇ１よりも時間Ｔ２だけ遅延された制御信号Ｓｓｇ２がゲートに入力される。

このため、電流が流れ始めるときのオン抵抗値を比較的高く設定でき、電流のピーク値を抑制することができる。また、出力トランジスタＰＭＴ１及びＰＭＴ２が並列接続されているので、双方がオンしたときのオン抵抗を低くすることができる。したがって、ＬＤＯレギュレータ９０の特性を向上させながら、ラッシュ電流の発生を大幅に抑制することができる。

なお、本実施形態では、出力トランジスタを2個並列配置しているが必ずしもこれに限定されるものではない。例えば、図４に示すように、比較例のＬＤＯ９０ａでは出力トランジスタを３個並列配置している。具体的には、ノードＮ２とノードＮ１１の間に遅延発生部３よりもＲＣ遅延時間が長い遅延発生部５を設け、遅延発生部５でＲＣ遅延された制御信号Ｓｓｇ３により出力トランジスタＰＭＴ３をオンさせ、ソース側から低電位側電源（接地電位）Ｖｓｓ側に電流Ｉｃを流している。なお、遅延発生部５での信号を遅延させる時間Ｔ３、遅延発生部３での信号を遅延させる時間Ｔ２、電流Ｉａが飽和するまでの時間Ｔ１の関係は、
Ｔ２＜Ｔ３＜Ｔ１・・・・・・・・・・・・・・・・式（２）
に設定される。

また、出力トランジスタを３個並列配置の代わりにｎ個（ただし、ｎは４以上の整数）並列配置してもよい。また、本実施形態ではＬＤＯレギュレータ９０に適用したが、スイッチングレギュレータなどに適用してもよい。

（第二の実施形態）
次に、本発明の第二の実施形態に係る半導体集積回路について、図面を参照して説明する。図５は半導体集積回路としてのＤＣ−ＤＣコンバータを示す回路図である。本実施形態では、Ｎｃｈ 出力トランジスタを並列配置し、順にオンさせることによりＤＣ−ＤＣコンバータのラッシュ電流を抑制している。

図５に示すように、ＤＣ−ＤＣコンバータ９１には、制御回路２１、プリドライバ２２、遅延発生部２３、コンデンサＣ２２、ダイオードＤ２１、インダクタＬ２１、出力トランジスタＮＭＴ１、出力トランジスタＮＭＴ２、及び端子Ｐｏｕｔが設けられる。ＤＣ−ＤＣコンバータ９１は、入力電圧Ｖｉｎを昇圧し、昇圧した出力電圧を出力する昇圧型ＤＣ−ＤＣコンバータである。

ＤＣ−ＤＣコンバータ９１は、負荷４に昇圧された出力電圧を供給し、負荷４では出力電流が端子Ｐｏｕｔから低電位側電源（接地電位）Ｖｓｓ側に流れる。ＤＣ−ＤＣコンバータ９１は、センサ、無線通信回路、モータ駆動回路、インターフェース回路、計測機器などの電源として使用される。

インダクタＬ２１は、一端に入力電圧Ｖｉｎが供給され、他端がノードＮ２２に接続される。ダイオードＤ２１は、アノードがノードＮ２２に接続され、カソードが出力電圧端子である端子Ｐｏｕｔに接続される。コンデンサＣ２２は、一端がノードＮ２４（ダイオードＤ２１のカソード及び端子Ｐｏｕｔ）に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される平滑化コンデンサである。端子Ｐｏｕｔから出力信号Ｓｏｕｔとしての出力電圧が出力される。

制御回路２１は、ノードＮ２４とプリドライバ２２の間に設けられる。制御回路２１は、出力電圧を帰還信号Ｓｆｂとして帰還入力する。制御回路２１は、基準電圧と帰還信号Ｓｆｂを比較し、比較増幅された信号と鋸波形状の変調波信号を波形処理して、例えばＰＷＭ（pulse width modulation）を有する制御信号Ｓｃを生成してプリドライバ２２に出力する。

プリドライバ２２は、制御回路２１と出力トランジスタＮＭＴ１及び遅延発生部２３の間に設けられる。プリドライバ２２は、制御回路２１から出力される制御信号Ｓｃが入力され、この信号をドライブして制御信号Ｓｃｎｔ１をノードＮ２１側に出力する。

出力トランジスタＮＭＴ１（第一の出力トランジスタ）は、ドレイン（第一の端子）がノードＮ２２に接続され、ゲート（制御端子）に制御信号Ｓｃｎｔ１が入力され、ソース（第二の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。出力トランジスタＮＭＴ１は、制御信号Ｓｃｎｔ１によりオン・オフ動作する。出力トランジスタＮＭＴ１は、ローサイドスイッチング素子として動作するＮｃｈ パワーＭＯＳトランジスタである。

出力トランジスタＮＭＴ１は、制御信号Ｓｃｎｔがハイレベルのときにオンし、ノードＮ２２側から低電位側電源（接地電位）Ｖｓｓ側に電流Ｉａを流す。

遅延発生部２３は、ノードＮ２１とノードＮ２３の間に設けられる。遅延発生部２３には、抵抗Ｒ２１とコンデンサＣ２１が設けられる。遅延発生部２３は、制御信号Ｓｃｎｔ１を所定時間遅延（ＲＣ遅延）させた制御信号Ｓｃｎｔ２を発生する。抵抗Ｒ２１は、一端がノードＮ２１に接続され、他端がノードＮ２３に接続される。コンデンサＣ２１は、一端がノードＮ２３に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。

出力トランジスタＮＭＴ２（第二の出力トランジスタ）は、ドレイン（第一の端子）がノードＮ２２に接続され、ゲート（制御端子）に制御信号Ｓｃｎｔ２が入力され、ソース（第二の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。出力トランジスタＮＭＴ２は、制御信号Ｓｃｎｔ２によりオン・オフ動作する。出力トランジスタＮＭＴ２は、ローサイドスイッチング素子として動作するＮｃｈ パワーＭＯＳトランジスタである。

出力トランジスタＮＭＴ２は、制御信号Ｓｃｎｔがハイレベルのときにオンし、ノードＮ２２側から低電位側電源（接地電位）Ｖｓｓ側に電流Ｉｂを流す。

ＤＣ−ＤＣコンバータ９１は、まず入力電圧Ｖｉｎが供給される。ＤＣ−ＤＣコンバータ９１では、帰還信号Ｓｆｂが帰還入力され、プリドライバ２２から制御信号Ｓｃｎｔ１が出力トランジスタＮＭＴ１のゲートに入力される。出力トランジスタＮＭＴ１は、ハイレベルの制御信号Ｓｃｎｔ１によりオンしてノードＮ２２側から低電位側電源（接地電位）Ｖｓｓ側に電流Ｉａを流し始める。このとき、出力トランジスタＮＭＴ２は、オンしていない。

次に、遅延発生部２３に制御信号Ｓｃｎｔ１が入力され、遅延発生部２３は制御信号Ｓｃｎｔ１を時間Ｔ１２だけ遅延（ＲＣ遅延）させた制御信号Ｓｃｎｔ２をノードＮ２３側から出力する。

ここで、電流Ｉａが流れ始めてから一定な電流までになるまでの時間Ｔ１１、時間Ｔ１２の関係は、
Ｔ１１＞Ｔ１２・・・・・・・・・・・・・・・・・・・・式（３）
に設定される。

出力トランジスタＮＭＴ２は、時間Ｔ１２だけ遅延（ＲＣ遅延）後に、ゲートにハイレベルの制御信号Ｓｃｎｔ２が入力されるとオンし、ソース側から低電位側電源（接地電位）Ｖｓｓ側に電流Ｉｂを流し始める。時間Ｔ１２以降、流れる電流はＩａ＋Ｉｂとなる。

この設定により、電流が流れ始めるときのオン抵抗値を比較的高く設定でき、電流のピーク値を抑制することができる。また、出力トランジスタＮＭＴ１及びＮＭＴ２が並列接続されているので、双方がオンしたときのオン抵抗を低くすることができる。

このため、本実施形態のＤＣ−ＤＣコンバータ９１ではラッシュ電流の発生を大幅に抑制することができる。

上述したように、本実施形態の半導体集積回路では、制御回路２１、プリドライバ２２、遅延発生部２３、コンデンサＣ２２、ダイオードＤ２１、インダクタＬ２１、出力トランジスタＮＭＴ１、出力トランジスタＮＭＴ２、及び端子ＰｏｕｔがＤＣ−ＤＣコンバータ９１に設けられる。出力トランジスタＮＭＴ１は、制御信号Ｓｃｎｔ１がゲートに入力される。出力トランジスタＮＭＴ２は、遅延発生部２３で制御信号Ｓｃｎｔ１よりも時間Ｔ１２だけ遅延された制御信号Ｓｃｎｔ２がゲートに入力される。

このため、電流が流れ始めるときのオン抵抗値を比較的高く設定でき、電流のピーク値を抑制することができる。また、出力トランジスタＮＭＴ１及びＮＭＴ２が並列接続されているので、双方がオンしたときのオン抵抗を低くすることができる。したがって、ＤＣ−ＤＣコンバータ９１の特性を向上させながら、ラッシュ電流の発生を大幅に抑制することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 基準電圧発生回路
２ 差動増幅回路
３、５、２３ 遅延発生部
４ 負荷
２１ 制御回路
２２ プリドライバ
９０、９０ａ ＬＤＯレギュレータ
９１ ＤＣ−ＤＣコンバータ
Ｃ１、Ｃ２、Ｃ１１、Ｃ２１、Ｃ２２ コンデンサ
Ｄ２１ ダイオード
Ｉａ、Ｉｂ、Ｉｃ 電流
Ｌ２１ インダクタ
Ｎ１〜５、Ｎ１１、Ｎ２１〜２４ ノード
ＰＭＴ、ＰＭＴ１〜３、ＮＭＴ１、ＮＭＴ２ 出力トランジスタ
Ｐｏｕｔ 端子
Ｒ１〜３、Ｒ１１、Ｒ２１ 抵抗
Ｓｃ、Ｓｃｎｔ１、Ｓｃｎｔ２、Ｓｓｇ、Ｓｓｇ１〜３ 制御信号
Ｓｆｂ 帰還信号
Ｓｏｕｔ 出力信号
Ｔ１、Ｔ２ 時間
Ｖｆｂ 帰還電圧
Ｖｉｎ 入力電圧
Ｖｒｅｆ 基準電圧
Ｖｓｓ 低電位側電源（Ｖｓｓ）

Claims (6)

1. 制御端子に第一の制御信号が入力され、前記第一の制御信号に基づいてオンして低電位側電源側に第一の電流を流し、前記第一の電流が流れ始めてから一定な電流になるまでに第一の時間を要する第一の出力トランジスタと、
   前記第一の制御信号が入力され、前記第一の制御信号を前記第一の時間よりも短い第二の時間だけ遅延させた第二の制御信号を出力する第一の遅延発生部と、
   前記第一の出力トランジスタに並列的に配置されるとともに、制御端子に前記第二の制御信号が入力され、前記第二の制御信号に基づいてオンして前記低電位側電源側に第二の電流を流す第二の出力トランジスタと、
   を具備することを特徴とする半導体集積回路。
2. 前記第一及び第二の出力トランジスタは、Ｐｃｈ ＭＯＳトランジスタ或いはＰｃｈ パワーＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体集積回路。
3. 前記第一及び第二の出力トランジスタは、Ｎｃｈ ＭＯＳトランジスタ或いはＮｃｈ パワーＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体集積回路。
4. 前記第一の遅延発生部は、ＲＣ遅延回路から構成されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
5. 制御端子に第一の制御信号が入力され、前記第一の制御信号に基づいてオンして低電位側電源側に第一の電流を流し、前記第一の電流が流れ始めてから一定な電流になるまでに第一の時間を要する第一の出力トランジスタと、
   前記第一の制御信号が入力され、前記第一の制御信号を前記第一の時間よりも短い第二の時間だけ遅延させた第二の制御信号を出力する第一の遅延発生部と、
   前記第一の出力トランジスタに並列的に配置されるとともに、制御端子に前記第二の制御信号が入力され、前記第二の制御信号に基づいてオンして前記低電位側電源側に第二の電流を流す第二の出力トランジスタと、
   前記第一の制御信号が入力され、前記第一の制御信号を前記第一の時間よりも短く、且つ前記第二の時間よりも長い第三の時間だけ遅延させた第三の制御信号を出力する第二の遅延発生部と、
   前記第一及び第二の出力トランジスタに並列的に配置されるとともに、制御端子に前記第三の制御信号が入力され、前記第三の制御信号に基づいてオンして前記低電位側電源側に第三の電流を流す第三の出力トランジスタと、
   を具備することを特徴とする半導体集積回路。
6. 前記半導体集積回路は、ＬＤＯレギュレータ、ＤＣ−ＤＣコンバータ、或いはスイッチングレギュレータであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路。

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