JP6993867B2 - スイッチングレギュレータ及びその制御装置 - Google Patents

Description

本発明は、電流モード制御型スイッチングレギュレータに関し、特に、ハイサイドトランジスタ及びローサイドトランジスタのオン／オフ時に発生するリンギングノイズの影響を排除できる電流モード制御型スイッチングレギュレータに関する。

従来、電流モード制御型スイッチングレギュレータの中には、ローサイドトランジスタ及びハイサイドトランジスタの少なくとも一方に流れる電流を検出して電流モード制御を行うものがある。

特許文献１は、電流モード制御型スイッチング電源装置を提案する。特許文献１の図１には、ローサイドトランジスタに流れる電流を検出するものを、図１４にはハイサイドトランジスに流れる電流を検出するものを、そして、図１１には両者トランジスタに流れる電流を検出するものをそれぞれ開示する。

特許文献２は、リンギングノイズの影響を回避した電流検出ができるモータ制御装置を開示する。こうしたモータ制御装置は、上アームスイッチ（ハイサイドトランジスタ）及び下アームスイッチ（ローサイドトランジスタ）のうち、デューティ比が大きい側のアームスイッチがオンしているオン区間において、電流検出手段によりブラシレスモータの接続回路に流れる電流値を検出または推定する電流検出手段を備えている。

特許文献２の段落００２０（実施例３）を参照すると、モータ電流を常に上アームスイッチのオン側と下アームスイッチのオン側とでそれぞれ検出し、両検出値の平均を電流検出値とする例を示す。さらに段落００２１を参照すると、通常、上アームスイッチオン時と下アームスイッチオン時には、リンギングノイズが逆位相に発生することを示唆する。特許文献２によれば、スイッチング動作を変化させることなく、リンギングノイズの影響を回避した電流検出ができるとしている。

特開２０１６－６７１１３号公報 特開２０１１－１３５６２９号公報

特許文献１は、種々の電流モード制御型スイッチングレギュレータを開示する。しかしながら、その目的は入力電圧に対する出力電圧の比が小さい場合及び大きい場合の双方に好適な電流モード制御型スイッチング電源装置を提供するものである。スイッチングレギュレータに生じるリンギングの影響を回避することを目的とはしていない。

特許文献２は、ハイサイドトランジスタ及びローサイドトランジスタのスイッチング時にリンギングノイズが発生すること、さらに、そのリンギングノイズの影響を回避するためにデューティ比が大きい側のアームスイッチがオンしているオン区間において、上アームスイッチ（ハイサイドトランジスタ）または下アームスイッチ（ローサイドトランジスタ）に流れる電流値を電流検出手段で検出することを示唆する。しかし、デューティ比を演算するためのデューティ比演算回路を必須の構成要件としているので、回路構成が複雑になる。また、電流検出手段は具体的にはシャント抵抗を用い、そのシャント抵抗をブラシレスモータのコイルに接続する回路構成であるので、シャント抵抗での消費電力が発生する。また、シャント抵抗はインバータの回路部とは別に用意しなければならないので、回路規模が増大するという不具合が生じる。

本発明は上記のような不具合を克服するためになされたもので、その目的とするところは、簡便な回路構成によって、リンギングノイズの影響を回避できる電流モード制御型スイッチングレギュレータを提供することにある。

本発明に係る電流モード制御型スイッチングレギュレータの一態様は、次の構成要件を備える。
（ａ）入力電圧を所定の出力電圧に変換して出力するハイサイドトランジスタ及びローサイドトランジスタを備えたスイッチング手段、
（ｂ）前記スイッチング手段のスイッチング動作によりエネルギーの蓄積と放出を切り替えるインダクタ、
（ｃ）前記インダクタから放出されるエネルギーを受け取り、前記出力電圧を平滑する平滑手段、
（ｄ）前記平滑手段から取りだされた前記出力電圧を出力する出力端子、
（ｅ）前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差に応じた誤差信号電圧を生成する誤差信号電圧生成回路、
（ｇ）前記ハイサイドトランジスタ及び前記ローサイドトランジスタに各別に流れる電流を電圧に変換するハイサイド電圧検出手段及びローサイド電圧検出手段、
（ｈ）前記ハイサイド電圧検出手段及びローサイド電圧検出手段から出力された検出電圧を各別に増幅するハイサイド検出電圧増幅手段及びローサイド検出電圧増幅手段、
（ｉ）前記ハイサイド検出電圧増幅手段及び前記ローサイド検出電圧増幅手段から出力された増幅出力電圧を合算する検出電圧合算手段、
（ｊ）前記検出電圧合算手段から出力された合算電圧を平滑するローパスフィルタ、
（ｋ）前記ローパスフィルタの出力電圧とスロープ信号とを比較しパルスデューティ比が制御されたＰＷＭ［pulse width modulation］信号を生成するＰＷＭコンパレータ、及び、
（ｌ）前記ＰＷＭコンパレータのＰＷＭ出力信号で前記ハイサイドトランジスタ及びローサイドトランジスタをスイッチングさせるＰＷＭ制御回路。

さらに本発明に係る電流モード制御型スイッチングレギュレータの別の態様では、前記ハイサイド電圧検出手段は前記ハイサイドトランジスタのオン抵抗であり、前記ローサイド電圧検出手段は前記ローサイドトランジスタのオン抵抗である。

さらに本発明に係る電流モード制御型スイッチングレギュレータの別の態様では、前記ハイサイドトランジスタに流れる電流をＩＨ、前記ハイサイドトランジスタの前記オン抵抗をＲｏｎＨ、前記ハイサイド検出電圧増幅手段の電圧増幅度をαとし、前記ローサイドトランジスタに流れる電流をＩＬ、前記ローサイドトランジスタのオン抵抗をＲｏｎＬ、前記ローサイド検出電圧増幅手段の電圧増幅度をβとしたとき、ＩＨ×ＲｏｎＨ×α＝ＩＬ×ＲｏｎＬ×βに設定されている。

さらに本発明に係る電流モード制御型スイッチングレギュレータの別の態様では、前記ハイサイド増幅手段及び前記ローサイド増幅手段で増幅された電圧は、電流に変換されて前記ハイサイド増幅手段及び前記ローサイド増幅手段の出力段から各別に出力される。

さらに本発明に係る電流モード制御型スイッチングレギュレータの別の態様では、前記合算手段には、前記ハイサイド増幅手段及び前記ローサイド増幅手段の出力段に結合された合算抵抗が設けられている。

さらに本発明に係る電流モード制御型スイッチングレギュレータの別の態様では、前記合算信号は、バッファを介して前記ローパスフィルタに印加されている。

本発明は、比較的簡便な回路構成にも関わらず、ハイサイドトランジスタ及びローサイドトランジスタのオン／オフ時に発生するリンギングノイズを合算し、さらに合算したノイズ成分をローパスフィルタで抑圧して電流モード型のスイッチングレギュレータを制御するので、リンギンングノイズの影響を回避した電流モード制御型のスイッチングレギュレータを提供することができる。

本発明の第１の実施の形態である降圧形式の電流モード制御型スイッチングレギュレータを備えた電子機器を示す回路構成図（トランジスタ内蔵型）である。 本発明の第１の実施の形態である降圧形式の電流モード制御型スイッチングレギュレータを備えた電子機器を示す回路構成図（トランジスタ外付け型）である。 図１Ａ及び図１Ｂにおける主なノードの信号波形図である。 図１Ａ及び図１Ｂにおいてハイサイドトランジスタのオンデューティ比が低い場合に主な信号や電圧に含まれるリンギングノイズを示す模式図である。 図１Ａ及び図１Ｂにおいてハイサイドトランジスタのオンデューティ比が高い場合に主な信号や電圧に含まれるリンギングノイズを示す模式図である。 図１Ａ及び図１Ｂにおいて図２に示したノードとは別のノードの信号波形図である。 図１Ａ及び図１Ｂにおいて本発明の特徴である合算手段８、ローパスフィルタ１０およびスロープ信号生成回路１１からそれぞれ出力される電圧、信号を説明する信号波形図である。 本発明の第２の実施の形態である昇圧形式の電流モード制御型スイッチングレギュレータを備えた電子機器を示す回路構成図（トランジスタ内蔵型）である。 本発明の第２の実施の形態である昇圧形式の電流モード制御型スイッチングレギュレータを備えた電子機器を示す回路構成図（トランジスタ外付け型）である。

（第１の実施の形態）
図１Ａ及び図１Ｂは、本発明を適用した降圧形式の電流モード制御型スイッチングレギュレータを備えた電子機器の回路構成図である。なお、各図の一点鎖線枠内に描かれた構成要素は、半導体集積回路装置に集積化された構成要素であることを示している。以下に本発明の一実施形態について図面を参照して説明する。図示していない電池等の直流電源の出力電圧が、電流モード制御型スイッチングレギュレータ１の入力電圧Ｖｉｎとなる。入力電圧Ｖｉｎが印加される入力端子ＩＮは、ハイサイドトランジスタＴＨ１（＝出力スイッチに相当）のソースに接続される。ハイサイドトランジスタＴＨ１のドレインと、インダクタＬ１及びローサイドトランジスタＴＬ（＝同期整流スイッチに相当）のドレインは、ノードＮ１において共通に接続されている。ローサイドトランジスタＴＬ１のソースは、接地電位ＧＮＤに接続される。ハイサイドトランジスタＴＨ１及びローサイドトランジスタＴＬ１は、ＰＷＭ制御回路１３から出力されるハイサイドゲート信号ＧＨとローサイドゲート信号ＧＬに基づきオン／オフを繰り返して、インダクタＬ１に流すインダクタ電流Ｉｓｗを制御するスイッチングトランジスタとして機能する。なお、本書において、ハイサイドトランジスタとは、降圧形式、昇圧形式に関わらず、電源電圧側に配置されるものをハイサイドトランジスタ、接地電位ＧＮＤ側に配置されるものをローサイドトランジスタと称する。

なお、図１Ａ及び図１Ｂにおいて、ハイサイドトランジスタＴＨ１は、ｐチャネル形ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ（以下、ｐＭＯＳトランジスタと称する）であり、ローサイドトランジスタＴＬ１はｎチャネル形ＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタと称する）である。また、ハイサイドトランジスタＴＨ１やローサイドトランジスタＴＬ１としては、ＩＧＢＴ［Insulated Gate Bipolar Transistor］などを用いることも可能である。また、ハイサイドトランジスタＴＨ１とローサイドトランジスタＴＬ１は、バイポーラトランジスタで構成しても良い。

インダクタＬ１の一端はノードＮ１に接続されている。インダクタＬ１の他端はノードＮ２に接続されている。ノードＮ２には、抵抗Ｒ１の一端と、平滑キャパシタＣ１の一端及び出力端子ＯＵＴが接続されている。平滑キャパシタＣ１の他端は接地されている。出力端子ＯＵＴには負荷ＲＬが接続されている。負荷ＲＬは例えばＣＰＵである。抵抗Ｒ１の他端はノードＮ３で抵抗Ｒ２の一端と共通に接続され、抵抗Ｒ２の他端は接地電位ＧＮＤに接続されている。

帰還電圧生成回路２は、ノードＮ２と接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１及びＲ２で構成され、互いの共通接続点であるノードＮ３に帰還電圧Ｖｆｂを出力する。

誤差増幅回路３は、反転入力端子に入力される帰還電圧Ｖｆｂと非反転入力端子に入力される基準電圧Ｖｔ１とを比較し、その差分の誤差信号Ｖｅｒｒを出力する。

位相補償回路４は、電流モード制御型スイッチングレギュレータ１の異常発振を防止するために用意されている。位相補償回路４は、誤差増幅回路３の出力端と接地端との間に直列に接続されたキャパシタＣ２と抵抗Ｒ３で構成されている。

ＰＷＭコンパレータ５は、反転入力端子に印加される誤差信号Ｖｅｒｒと非反転入力端に印加されるスロープ信号Ｖｓｌとを比較して、リセット信号Ｓｏｆｆを生成する。ＰＷＭコンパレータ５は、誤差信号Ｖｅｒｒがスロープ信号Ｖｓｌを超えたタイミングでリセット信号Ｓｏｆｆを出力する。

ハイサイド増幅手段６（＝第１増幅部に相当）は、例えばオペアンプで構成され、ハイサイドトランジスタＴＨ１のソースに印加される入力電圧Ｖｉｎと、ドレインに生じるスイッチング電圧Ｖｓｗとの差分であるハイサイド検出電圧ＶＨ（＝第１検出信号に相当）を増幅してハイサイド検出増幅電圧ＶＨα（＝第１増幅検出信号に相当）を出力する。なお、ハイサイド増幅手段６の電圧増幅度の大きさは、符号αで表示されている。ハイサイド増幅手段６の非反転入力端子は、ハイサイドトランジスタＴＨ１のソースすなわち入力端子ＩＮに、ハイサイド増幅手段６の反転入力端子は、ハイサイドトランジスタＴＨ１のドレインすなわちノードＮ１にそれぞれ接続されている。ハイサイド検出電圧ＶＨは、ハイサイドトランジスタＴＨ１に流れるハイサイド電流ＩＨに正比例する。なぜなら、ハイサイドトランジスタＴＨ１のオン抵抗をＲｏｎＨとすると、ハイサイド検出電圧ＶＨは、ＶＨ＝ＲｏｎＨ×ＩＨとして表されるからである。したがって、ハイサイドトランジスタＴＨ１のオン抵抗ＲｏｎＨは、ハイサイド電流ＩＨをハイサイド検出電圧ＶＨに変換する電流－電圧変換手段として作用する。つまり、ハイサイドトランジスタＴＨ１のオン抵抗ＲｏｎＨは、本発明のハイサイド電圧検出手段（＝第１電流検出部に相当）として利用されている。ただし、ハイサイド電圧検出手段としては、例えば数Ωから十数Ωの低抵抗値の抵抗素子を別途用いることも可能である。

ハイサイド増幅手段６から出力されるハイサイド検出増幅電圧ＶＨαは、ハイサイド検出電圧ＶＨに電圧増幅度αを乗じた、ＶＨ×α＝Ｒｏｎ×ＩＨ×αで表されるが、本発明でのハイサイド増幅手段６の出力は、検出出力電流ｉ６として取り出すようにしている。これは後述で明らかになるが、ハイサイド検出増幅電圧ＶＨαとローサイド検出増幅電圧ＶＬβを合算抵抗Ｒ４で合算するためである。

ローサイド増幅手段７（＝第２増幅部に相当）は、ハイサイド増幅手段６と同様に、例えばオペアンプで構成されており、ローサイドトランジスタＴＬ１のソースとドレイン間の電圧、すなわち接地電位ＧＮＤとノードＮ１に現れるスイッチング電圧Ｖｓｗとの差分であるローサイド検出電圧ＶＬ（＝第２検出信号に相当）を増幅してローサイド検出増幅電圧ＶＬβ（＝第２増幅検出信号に相当）を出力する。なお、ローサイド増幅手段７の電圧増幅度の大きさは、符号βで表示されている。ローサイド増幅手段７の非反転入力端子は、ローサイドトランジスタＴＬ１のソースが接続された接地電位ＧＮＤに、ローサイド増幅手段７の反転入力端子は、ローサイドトランジスタＴＬ１のドレインすなわちノードＮ１にそれぞれ接続されている。ローサイド検出電圧ＶＬは、ローサイドトランジスタＴＬ１に流れるローサイド電流ＩＬに正比例する。なぜならば、ローサイドトランジスタＴＬ１のオン抵抗をＲｏｎＬとすると、ローサイド検出電圧ＶＬは、ＶＬ＝ＲｏｎＬ×ＩＬとして表されるからである。したがって、ローサイドトランジスタＴＬ１のオン抵抗ＲｏｎＬは、ローサイド電流ＩＬをローサイド検出電圧ＶＬに変換する電流－電圧変換手段として作用する。つまり、ローサイドトランジスタＴＬ１のオン抵抗をＲｏｎＬは、本発明のローサイド電圧検出手段（＝第２電流検出部に相当）として利用されている。

ローサイド増幅手段７から出力されるローサイド検出増幅電圧ＶＬβは、ローサイド検出電圧ＶＬに電圧増幅度βを乗じた、ＶＬ×β＝ＲｏｎＬ×ＩＬ×βで表されるが、本発明でのローサイド増幅手段７の出力は、検出出力電流ｉ７として取り出すようにしている。これは後述で明らかになるが、ローサイド検出増幅電圧ＶＬβとハイサイド検出増幅電圧ＶＨαとの合算を合算抵抗Ｒ４で容易に行うためである。

ローサイド増幅手段７から出力されるローサイド検出増幅電圧ＶＬβは、ＶＬＢβ＝ＶＬ×β＝ＲｏｎＬ×ＩＬ×βであり、ハイサイド増幅手段６から出力されるハイサイド検出増幅電圧ＶＨαは、ＶＨα＝ＶＨ×α＝ＲｏｎＨ×ＩＨ×αであることは上述のとおりである。本発明の一実施の形態では、ＶＨα＝ＶＬβ、すなわち、ＲｏｎＨ×ＩＨ×α＝ＲｏｎＬ×ＩＬ×βとなるように設定することが好ましい。これによって、インダクタ電流Ｉｓｗの電流リップルを検出することができる。

合算手段８（＝合算部に相当）は、合算抵抗Ｒ４を含み、検出出力電流ｉ６及び検出出力電流ｉ７の合算電流を電圧変換することにより合成電圧Ｖｓｅｎｓｅ（＝合算検出信号に相当）を生成する。このようにして合算手段８で生成される合成電圧Ｖｓｅｎｓｅは、ハイサイド検出増幅電圧ＶＨαとローサイド検出増幅電圧ＶＬβを合算した電圧となる。検出出力電流ｉ６は、ハイサイド増幅手段６の出力段から、検出出力電流ｉ７は、ローサイド増幅手段７の出力段からそれぞれ出力されている。検出出力電流ｉ６及びｉ７は、それぞれハイサイド増幅手段６とローサイド増幅手段７の電流出力信号であるともいえる。検出出力電流ｉ６，ｉ７は、出力インピーダンスが高い出力段から出力されるので、ハイサイド検出電圧ＶＨ及びローサイド検出電圧ＶＬに見合った電流を忠実に合算抵抗Ｒ４に供給することになる。これにより、合算抵抗Ｒ４では、ハイサイド検出電圧ＶＨ及びローサイド検出電圧ＶＬを損失なく加算することができる。合成抵抗Ｒ４において、検出出力電流ｉ６及びｉ７が合算されると、その合算電流が再び電圧に変換されて合成電圧Ｖｓｅｎｓｅが生成される。

バッファ９は、前段の合算手段８から出力された合算電圧Ｖｓｅｎｓｅを的確に後段のローパスフィルタ１０に伝達するために用意されている。バッファ９の非反転入力端子は合算手段８に接続されており、合算電圧Ｖｓｅｎｓｅが入力されている。バッファ９の反転入力端子と出力端子は共通に接続されており、後段のローパスフィルタ１０に接続されている。バッファ９からは、バッファ出力電圧Ｖｂｕｆが出力される。バッファ出力電圧Ｖｂｕｆの大きさは、合算電圧Ｖｓｅｎｓｅのそれに等しい。

ローパスフィルタ１０（＝平滑部に相当）は、バッファ出力電圧Ｖｂｕｆを平滑する。これによって、バッファ出力電圧Ｖｂｕｆに含まれるリンギングノイズは平滑される。ローパスフィルタ１０は ローパスフィルタ出力電圧Ｖｌｐｆ（＝平滑検出信号に相当）を出力する。ローパスフィルタ１０は良く知られたオペアンプ、キャパシタ、及び抵抗を組み合わせた積分回路で構成することができる。積分回路の積分効果が不十分であると、リンギングノイズが残り、耐リンギングノイズ特性が低下する。反対に、積分回路の積分効果を大きくするために、例えばＣＲ時定数が大きく設定されると、電流モード制御型スイッチングレギュレータの応答性が低下する。したがって、ローパスフィルタ１０の時定数は両者の兼ね合いで設定することになる。

スロープ信号生成回路１１は、電流モード制御型スイッチングレギュレータ１をＰＷＭ制御するために必要な三角波電圧や鋸歯状波電圧等のスロープ信号Ｖｓｌを生成するために用意されている。スロープ信号Ｖｓｌの直流レベルは、ローパスフィルタ１０からのローパスフィルタ出力電圧Ｖｌｐｆによって定まる。

オシレータ１２は、例えば良く知られたＣＲ発振器や、インバータまたは差動増幅器をリング状に接続した回路で構成されている。オシレータ１２は、所定の発振周波数でセット信号Ｓｏｎを生成し、これを後段のＰＷＭ制御回路１３に供給する。なお、セット信号Ｓｏｎは、ノードＮ５を介してスロープ信号生成回路１１にも供給されており、スロープ信号Ｖｓｌを生成するための基準信号となる。

ＰＷＭ制御回路１３は、オシレータ１２から出力されるセット信号Ｓｏｎ及びＰＷＭコンパレータ５から出力されるリセット信号Ｓｏｆｆを受け、ハイサイドゲート信号ＧＨ及びローサイドゲート信号ＧＬを出力し、ハイサイドトランジスタＴＨ１及びローサイドトランジスタＴ１Ｌを相補的にオン／オフさせる。ＰＷＭ制御回路１３の内部には図示しない順序回路、例えばＲＳフリップフロップが用意されており、このＲＳフリップフロップのセット端子にはオシレータ１２で生成されるセット信号Ｓｏｎが、リセット端子にはＰＷＭコンパレータ５から出力されるリセット信号Ｓｏｆｆがそれぞれ印加される。

ＰＷＭ制御回路１３には、ハイサイドトランジスタＴＨ１からローサイドトランジスタＴＬ１に向かって流れる過大な貫通電流を防止するため、ハイサイドゲート信号ＧＨとローサイドゲート信号ＧＬが共にローレベルとなる区間、いわゆるデッドタイムが設けられている。デッドタイムの区間、ハイサイドトランジスタＴＨ１及びローサイドトランジスタＴＬ１は共にオフとなり、貫通電流の電流経路を阻止する。

さらに、ＰＷＭ制御回路１３には、不図示の異常保護信号に応じてスイッチ出力段のスイッチング動作を強制的に停止させる機能（ハイサイドトランジスタＴＨ１及びローサイドトランジスタＴＬ１から出力される信号を共にローレベルとする機能）も備えている。

図１Ａ及び図１Ｂにおいて、ローサイドトランジスタＴＬ１は、同期整流トランジスタとしてハイサイドトランジスタＴＨ１に同期し相補的に動作する。ローサイドトランジスタＴＬ１は、ハイサイドトランジスタＴＨ１がオフの時にオンとなり、ハイサイドトランジスタＴＨ１がオンの時にオフとなる。ローサイドトランジスタＴＬ１は、ローサイドゲート信号ＧＬがハイレベルであるときにオンし、ローサイドゲート信号ＧＬがローレベルであるときにオフする。

ハイサイドトランジスタＴＨ１とローサイドトランジスタＴＬ１を相補的にオン／オフさせることにより、ノードＮ１には矩形波状のスイッチング電圧Ｖｓｗが現れる。このスイッチング電圧ＶｓｗをインダクタＬ１と平滑キャパシタＣ１で平滑することにより、出力端子ＯＵＴに出力電圧Ｖｏｕｔが取り出される。

本構成例の電流モード型スイッチングレギュレータ１は、ハイサイドトランジスタＴＨ１、ローサイドトランジスタＴＬ１、インダクタＬ１、及び、平滑キャパシタＣ１を用いることにより、入力端子ＩＮに供給された入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを出力端子ＯＵＴに生成するスイッチ出力段が形成されている。なお、ハイサイドトランジスタＴＨ１とローサイドトランジスタＴＬ１は、図１Ａのように半導体集積回路装置に内蔵してもよいし、図１Ｂのように半導体集積回路装置に外付けしてもよい。

また、誤差増幅回路３、ＰＷＭコンパレータ５、スロープ信号生成回路１１、オシレータ１２、及び、ＰＷＭ制御回路１３は、ローパスフィルタ出力電圧Ｖｌｐｆに応じた電流モード制御によりハイサイドトランジスタＴＨ１とローサイドトランジスタＴＬ１を相補的に駆動するスイッチ駆動部として、半導体集積回路装置に集積化されている。

図２は、図１Ａ及び図１Ｂに示した電流モード制御型スイッチングレギュレータ１の主なノードの信号波形を示す。スイッチング電圧Ｖｓｗは、ノードＮ１に出力される。スイッチング電圧Ｖｓｗは、前に述べた通りハイサイドトランジスタＴＨ１とローサイドトランジスタＴＬ１との相補的な動作により生成されている。なお、図２に示したものは、作図の都合上、ハイレベルＨの区間Ｔ１がローレベルの区間Ｔ２よりも長い、デューティ比が６５％前後を示している。実際のデューティ比は出力端子ＯＵＴに結合される負荷ＲＬの重さ、軽さに応じて変化することになる。

図２において、ハイサイド電流ＩＨは、ハイサイドトランジスタＴＨ１に流れる電流である。ハイサイド電流ＩＨは、スイッチング電圧ＶｓｗのハイレベルＨの区間において徐々に増加する。ハイサイド電流ＩＨの最大値は、例えば４００ｍＡ程度である。ローサイド電流ＩＬは、ローサイドトランジスタＴＬ１に流れる電流である。ローサイド電流ＩＬは、スイッチング電圧ＶｓｗがローレベルＬの区間、すなわちハイサイドトランジスタＴＨ１がオフの区間、接地電位ＧＮＤ側からインダクタＬ１に電流を供給する役割を担う。ローサイド電流ＩＬの最大値もハイサイド電流ＩＨと同じ４００ｍＡ程度となる。インダクタ電流Ｉｓｗは、インダクタＬ１に流れる電流である。インダクタ電流Ｉｓｗは、ハイサイド電流ＩＨとローサイド電流ＩＬとの合算電流である。インダクタ電流Ｉｓｗは、三角波状を成しその振幅値を符号ΔＩｓｗで示す。振幅値ΔＩｓｗは、例えば１００ｍＡ程度である。合算電圧Ｖｓｅｎｓｅは、合算手段８の出力であるノードＮ４すなわち合算抵抗Ｒ４から取り出される。合算電圧Ｖｓｅｎｓｅの振幅値ΔＶｓｅｎｓｅは、例えば１ｍＶ程度であり、極めて小さな値であるが、作図上拡大して示している。

図３Ａ及び図３Ｂは、図２に付随するが、スイッチング電圧Ｖｓｗにリンギングノイズが含まれている状態を模式的に示している。リンギングノイズはハイサイドトランジスタＴＨ１及びローサイドトランジスタＴＬ１がそれぞれオフ状態からオン状態に遷移するときに逆位相で発生する。なお、図３Ａ及び図３Ｂには、図１Ａ及び図１ＢのノードＮ１に出力されるスイッチング電圧Ｖｓｗのデューティ比が例えば１０％前後の比較的低い場合と、デューティ比が例えば９０％前後の比較的高い場合の２つの状態で電圧・信号波形をそれぞれ模式的に示している。

図３Ａはデューティ比が低い場合を、図３Ｂはデューティ比が高い場合をそれぞれ示している。図３Ａにおいて、スイッチング電圧Ｖｓｗには、時間の経過とともに振幅幅及び振幅値が不規則に変化するリンギングノイズｎｒが含まれている。ハイサイド検出電圧ＶＨは、ハイサイドトランジスタＴＨ１のドレイン・ソース間の電圧を示す。本図では、ハイサイド検出電圧ＶＨのハイレベルＨの区間と、ハイレベルＨからローレベルＬに遷移した直後にリンギングノイズｎｒが表われている状態を示す。リンギングノイズｎｒの影響は、スイッチング電圧Ｖｓｗの周期Ｔが短くなるほど、すなわち周波数が高くなるほど大きくなる。

ローサイド検出電圧ＶＬは、ローサイドトランジスタＴＬ１のソース・ドレイン間の電圧を示す。本図では、ローサイド検出電圧ＶＬのローレベルＬの区間と、ローレベルＬからハイレベルＨに遷移する直後にリンギングノイズｎｒが生じている状態を示している。リンギングノイズｎｒの影響は、スイッチング電圧Ｖｓｗの周期Ｔが短くなるほど、すなわち周波数が高くなるほど大きくなる。

図３Ａ及び図３Ｂにおいて、合算検出電圧ＶｓｅｎｓｅはノードＮ４に出力される。合算検出電圧Ｖｓｅｎｓｅは、ハイサイド検出電圧ＶＨとローサイド検出電圧ＶＬとが合算された電圧である。本図では、合算検出電圧Ｖｓｅｎｓｅにはリンギングノイズｎｒが少し含まれてはいるが、ハイサイド検出電圧ＶＨとローサイド検出電圧ＶＬに含まれているそれよりは減衰している状態を示している。ローパスフィルタ出力電圧Ｖｌｐｆは、ローパスフィルタ１０から出力されるが、本図では、リンギンギノイズｎｒは平滑されているために殆ど含まれていない状態を示している。ローパスフィルタ出力電圧Ｖｌｐｆは、後段のスロープ信号生成回路１１で生成されるスロープ信号Ｖｓｌの直流レベルを決める。所定の直流レベルに設定されたスロープ信号Ｖｓｌは、ＰＷＭコンパレータ５で誤差信号Ｖｅｒｒと比較され、電流モード制御が実行される。

図４は、先に説明した図２～図３Ａ及び図３Ｂのノードとは異なる電圧、信号を示している。

図４の（ａ）段は、ノードＮ５すなわちオシレータ１２から出力されるセット信号Ｓｏｎを示している。セット信号Ｓｏｎは、ＰＷＭロジック回路１３のセット信号となり、また、スロープ信号Ｖｓｌを生成するための基準信号にもなっている。

図４の（ｂ）段は、ＰＷＭコンパレータ５から出力されるリセット信号Ｓｏｆｆを示している。リセット信号Ｓｏｆｆは、ＰＷＭロジック回路７のリセット信号となる。

図４の（ｃ）段は、ノードＮ１に出力されるスイッチング電圧Ｖｓｗであり、図２、図３Ａ及び図３Ｂに示したスイッチング電圧Ｖｓｗと同じものであるが、波形を少し整形して示している。スイッチング電圧ＳＷは、リセット信号Ｓｏｆｆの立ち上がりエッジでハイレベルＨからローレベルＬに遷移される。

図４の（ｄ）段は、バッファ９から出力されるバッファ出力電圧Ｖｂｕｆとローパスフィルタ１２から出力されるローパスフィルタ出力電圧Ｖｌｐｆを示す。バッファ出力電圧Ｖｂｕｆは、ノードＮ４に出力される合算検出電圧Ｖｓｅｎｓｅと同じである。

図４の（ｅ）段は、誤差増幅器４から出力される誤差信号Ｖｅｒｒ、ローパスフィルタ１０から出力されるローパスフィルタ出力電圧Ｖｌｐｆ、及び、スロープ信号生成回路１１から出力されるスロープ信号Ｖｓｌを示す。スロープ信号Ｖｓｌの直流レベルは、ローパスフィルタ出力電圧Ｖｌｐｆで決定されている。なお、スロープ信号Ｖｓｌとローパスフィルタ出力電圧Ｖｌｐｆの直流レベルの関係は後述の図５にも示している。ローパスフィルタ出力電圧Ｖｌｐｆの直流レベルは、ハイサイドトランジスタＴＨ１に流れるハイサイド電流ＩＨ及びローサイドトランジスタＴＬ１に流れるローサイド電流ＩＬの大きさに基づきシフトする。これにより、スロープ信号Ｖｓｌの直流レベルが制御され、ＰＷＭコンパレータ５で誤差信号Ｖｅｒｒとの比較レベルがシフトして電流モード制御型のスイッチングレギュレータ１が実現される。ローパスフィルタ出力電圧Ｖｌｐｆは、ローパスフィルタ１２によってリンギングノイズが平滑されほぼ直流出力電圧として出力される。なお、誤差信号Ｖｅｒｒとスロープ信号Ｖｓｌとが交差するタイミングで、図４の（ｂ）段に示すリセット信号Ｓｏｆｆが立ち上がる。また、図４の（ｃ）段に示すスイッチング電圧Ｖｓｗは、スロープ信号Ｖｓｌが誤差信号Ｖｅｒｒよりも低い区間ではハイレベルＨとなり、スロープ信号Ｖｓｌが誤差信号Ｖｅｒｒよりも高い区間ではローレベルＬとなる。

図５は、図１Ａ及び図１Ｂにおいて特に合算手段８から出力される合成電圧Ｖｓｅｎｓｅ、ローパスフィルタ１０から出力されるローパスフィルタ出力電圧Ｖｌｐｆ、及び、スロープ信号生成回路１１から出力されるスロープ信号Ｖｓｌの生成過程をそれぞれ説明する信号波形図である。これらの電圧や信号の生成は他の電圧、電流、信号も関係しているのでいくつかの信号等は、図１Ａ及び図１Ｂを参照してこれらも簡単に説明する。

負荷電流Ｉｏは負荷ＲＬに流れる電流である。負荷電流Ｉｏは、時刻ｔ１からｔ２までは比較的小さな負荷電流Ｉｏ１であり、時刻ｔ２,ｔ３及び時刻ｔ４は比較的大きな負荷電流Ｉｏ２に遷移した状態を示している。すなわち、時刻ｔ２を境にして負荷ＲＬに比較的大きな負荷電流Ｉｏ２が供給される状態を示す。

スイッチング電圧ＶｓｗはノードＮ１から出力される。スイッチング電圧ＶｓｗはインダクタＬ１に電磁エネルギーを供給する。

スイッチング電流ＩｓｗはインダクタＬ１に流れる。スイッチング電流Ｉｓｗは、のこぎり波状や三角波状を成し、負荷電流Ｉｏと連動し、時刻ｔ２を境にして平均レベルがｉｓ１からｉｓ２に上昇した状態を示す。

ハイサイド検出電圧ＶＨは、ハイサイドトランジスタＴＨ１のソース・ドレイン間に生じる電圧であり、スイッチング電流Ｉｓｗに追随し、時刻ｔ１～ｔ２までの区間は比較的小さな電圧ＶＨ１であるが、時刻ｔ３～ｔ４の区間は比較的大きな電圧ＶＨ２となる。

ローサイド検出電圧ＶＬは、ローサイドトランジスタＴＬ１のドレイン・ソース間に生じる電圧であり、ハイサイド検出電圧ＶＨと同様にスイッチング電流Ｉｓｗに追随し、時刻ｔ１～ｔ２までの区間は比較的小さな電圧ＶＬ１であるが、時刻ｔ３～ｔ４の区間は比較的大きな電圧ＶＬ２となる。

合成電圧Ｖｓｅｎｓｅは、合算手段８から出力される。合成電圧Ｖｓｅｎｓｅは、ハイサイド検出電圧ＶＨとローサイド検出電圧ＶＬとを合成した電圧である。結果的にはスイッチング電流Ｉｓｗに追随し、電圧の波形もスイッチング電流Ｉｓｗとほぼ同じとなる。したがって、時刻ｔ２,ｔ３を境にして平均レベルｖｓｅ１が平均レベルｖｓｅ２まで上昇する。

ローパスフィルタ出力電圧Ｖｌｐｆは、ローパスフィルタ１０から出力される。ローパスフィルタ出力電圧Ｖｌｐｆは、合成電圧Ｖｓｅｎｓｅ（より正確にはバッファ出力電圧Ｖｂｕｆ）からその高域信号成分がローパスフィルタ１０で濾過された電圧となるが、実質的には合成電圧Ｖｓｅｎｓｅの遷移に追随して、時刻ｔ３から徐々に上昇する。ローパスフィルタ出力電圧Ｖｓｅｎｓｅは、後段のスロープ信号生成回路１１に供給される。

スロープ信号Ｖｓｌは、スロープ信号生成回路１１で生成される。スロープ信号Ｖｓｌはのこぎり波状、三角波状を成している。スロープ信号Ｖｓｌは、図示しないキャパシタを例えば定電流で充電または放電して生成される。スロープ信号Ｖｓｌの下限のレベルはローパスフィルタ出力電圧Ｖｌｐｆで決定されている。したがって、スロープ信号Ｖｓｌの下限のレベルはローパスフィルタ出力電圧Ｖｌｐｆのレベルに追随するので、時刻ｔ３から徐々に上昇し始める。なお、時刻ｔ１～ｔ２までのスロープ信号Ｖｓｌの上限値から下限値までの振幅値ｖｓｌ１と時刻ｔ３以降の振幅値ｖｓｌ２とは変わらずに、ｖｓｌ１＝ｖｓｌ２になるように設定されている。なお、スロープ信号Ｖｓｌとフィルタ出力電圧Ｖｌｐｆとの直流レベルの関係は、前述の図４の（ｅ）段にも示している。

（第２の実施の形態）
図６Ａ及び図６Ｂは、本発明を適用した昇圧形式の電流モード制御型スイッチングレギュレータを備えた電子機器の実施形態を示す回路構成図である。なお、各図の一点鎖線枠内に描かれた構成要素は、半導体集積回路装置に集積化された構成要素であることを示している。昇圧形式の電流モード制御型スイッチングレギュレータ１ａは、入力電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔを出力端子に取り出す。図６Ａ及び図６Ｂの電流モード制御型スイッチングレギュレータ１ａでは、入力電圧Ｖｉｎが供給される入力端子ＩＮにインダクタＬ２の一端が接続され、インダクタＬ２の他端は、ローサイドトランジスタＴＬ２（＝出力スイッチに相当）のドレインに接続される。ローサイドトランジスタＴＬ２のドレインとハイサイドトランジスタＴＨ２（＝同期整流スイッチに相当）のソースが共通に接続されている。これらの共通の接続点はノードＮ１で示されている。ローサイドトランジスタＴＬ２のソースは接地電位ＧＮＤに接続されている。ハイサイドトランジスタＴＨ２及びローサイドトランジスタＴＬ２は、ＰＷＭ制御回路１３から出力されるハイサイドゲート信号ＧＨとローサイドゲート信号ＧＬに基づきそれぞれオン／オフを繰り返して、インダクタＬ２に流すインダクタ電流Ｉｓｗを制御するスイッチングトランジスタとして機能する。

なお、ハイサイドトランジスタＴＨ２はｐＭＯＳトランジスタ、ローサイドトランジスタＴＬ２は、ｎＭＯＳトランジスタである。また、ハイサイドトランジスタＴＨ２やローサイドトランジスタＴＬ２として、ＩＧＢＴなどを用いることも可能である。また、ハイサイドトランジスタＴＨ２とローサイドトランジスタＴＬ２は、バイポーラトランジスタで構成しても良い。

図６Ａ及び図６Ｂにおいて、ノードＮ２は、出力端子ＯＵＴと共通に接続されている。ノードＮ２には抵抗Ｒ１の一端と、平滑キャパシタＣ１の一端が接続されている。平滑キャパシタＣ１の他端は接地電位ＧＮＤに接続されている。出力端子ＯＵＴには負荷ＲＬが接続されている。負荷ＲＬは例えばＣＰＵである。抵抗Ｒ１の他端はノードＮ３で抵抗Ｒ２の一端と共通に接続され、抵抗Ｒ２の他端は接地電位ＧＮＤに接続されている。

帰還電圧生成回路２は、ノードＮ２と接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１及びＲ２で構成され、互いの共通接続点であるノードＮ３に帰還電圧Ｖｆｂを出力する。帰還電圧Ｖｆｂは、誤差増幅回路３の反転入力端子に接続される。誤差増幅回路３の非反転入力端子には基準電圧Ｖｔ１が接続される。そして、誤差増幅回路３の出力端子が位相補償回路４に接続されている。

ハイサイド増幅手段６は、図１Ａ及び図１Ｂのものと同様に、例えばオペアンプで構成され、ハイサイドトランジスタＴＨ２に流れるハイサイド電流ＩＨ２を検出する。ハイサイド電流ＩＨ２は、ハイサイドトランジスタＴＨ２のソースとドレイン間の電圧降下を検出して行われる。こうした検出方法は図１Ａ及び図１Ｂの降圧形式の電流モード制御型スイッチングレギュレータ１と同じであるので説明は割愛する。ローサイド増幅手段７は、例えばオペアンプで構成され、ローサイドトランジスタＴＬ２に流れるローサイド電流ＩＬ２を検出する。ローサイド電流ＩＬ２は、ロ－サイドトランジスタＴＬ２のソースとドレイン間の電圧降下を検出して行われる。こうした検出方法も図１Ａ及び図１Ｂの降圧形式の電流モード制御型スイッチングレギュレータ１と同じであるので説明は割愛する。

要約すれば、図６Ａ及び図６Ｂに示した昇圧形式の電流モード型スイッチングレギュレータ１ａは、図１Ａ及び図１Ｂに示した降圧形式の電流モード型スイッチングレギュレータ１とは、入力端子ＩＮ、ハイサイドトランジスタＴＨ２、ローサイドトランジスタＴＬ２、及びインダクタＬ２の間の回路接続が異なっているが、その他の回路構成及び回路接続は同じであるので、説明は割愛する。なお、ハイサイドトランジスタＴＨ２とローサイドトランジスタＴＬ２は、図６Ａのように半導体集積回路装置に内蔵してもよいし、図６Ｂのように半導体集積回路装置に外付けしてもよい。

以上の説明から明らかになるように、本発明の電流モード制御型スイッチングレギュレータは、簡便な回路構成にも関わらず、リンギングノイズの影響を排除することができるので、産業上の利用可能性は極めて高い。

１，１ａ 電流モード制御型スイッチングレギュレータ
２ 帰還電圧生成回路
３ 誤差増幅回路
４ 位相補償回路
５ ＰＷＭコンパレータ
６ ハイサイド増幅手段（＝第１増幅部に相当）
７ ローサイド増幅手段（＝第２増幅部に相当）
８ 合算手段（＝合算部に相当）
９ バッファ
１０ ローパスフィルタ（＝平滑部に相当）
１１ スロープ信号生成回路
１２ オシレータ
１３ ＰＷＭ制御回路
Ｃ１ 平滑キャパシタ
Ｃ２ キャパシタ
ＧＨ ハイサイドゲート信号
ＧＬ ローサイドゲート信号
ｉ６，ｉ７ 検出出力電流
ＩＨ ハイサイド電流
ＩＬ ローサイド電流
ＩＮ 入力端子
Ｉｏ 負荷電流
Ｉｓｗ スイッチング電流
Ｌ１，Ｌ２ インダクタ
Ｎ１～Ｎ５ ノード
ＯＵＴ 出力端子
Ｒ１～Ｒ３ 抵抗
Ｒ３ 合算抵抗
ＲＬ 負荷
Ｓｏｎ セット信号
Ｓｏｆｆ リセット信号
ＴＨ１,ＴＨ２ ハイサイドトランジスタ
ＴＬ１,ＴＬ２ ローサイドトランジスタ
Ｖｂｕｆ バッファ出力電圧
Ｖｅｒｒ 誤差信号
Ｖｆｂ 帰還電圧
ＶＨ ハイサイド検出電圧（＝第１検出信号に相当）
ＶＨα ハイサイド増幅電圧（＝第１増幅検出信号に相当）
Ｖｉｎ 入力電圧
ＶＬ ローサイド検出電圧（＝第２検出信号に相当）
ＶＬβ ローサイド増幅電圧（＝第２増幅検出信号に相当）
Ｖｌｐｆ ローパスフィルタ出力電圧（＝平滑検出信号に相当）
Ｖｏｕｔ 出力電圧
Ｖｓｌ スロープ信号
Ｖｓｗ スイッチング電圧
Ｖｔ１ 基準電圧
Ｖｓｅｎｓｅ 合成検出電圧（＝合成検出信号に相当）

Claims (20)

1. 出力スイッチと同期整流スイッチを備えたスイッチングレギュレータの制御主体となる制御装置であって、
   前記出力スイッチに流れる電流に応じた第１検出信号と前記同期整流スイッチに流れる電流に応じた第２検出信号を合算して合算検出信号を生成する合算部と、
   前記合算検出信号を平滑して平滑検出信号を生成する平滑部と、
   前記平滑検出信号に応じた電流モード制御により前記出力スイッチと前記同期整流スイッチを相補的に駆動するスイッチ駆動部と、
   前記第１検出信号を増幅して第１増幅検出信号を生成する第１増幅部と、
   前記第２検出信号を増幅して第２増幅検出信号を生成する第２増幅部と、
   を有し、
   前記合算部は、前記第１増幅検出信号と前記第２増幅検出信号を合算して前記合算検出信号を生成する、制御装置。
2. 前記第１増幅検出信号と前記第２増幅検出信号は、いずれも電流信号である、請求項１に記載の制御装置。
3. 前記合算部は、前記第１増幅検出信号と前記第２増幅検出信号の合算電流を電圧変換して前記合算検出信号を生成する合算抵抗を含む、請求項２に記載の制御装置。
4. 前記合算検出信号を前記平滑部に伝達するバッファをさらに有する、請求項１～３のいずれか一項に記載の制御装置。
5. 前記平滑部は、ローパスフィルタである、請求項１～４のいずれか一項に記載の制御装置。
6. 前記スイッチ駆動部は、
   所定の発振周波数でセット信号を生成するオシレータと、
   前記スイッチングレギュレータの出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差に応じた誤差信号を生成する誤差増幅回路と、
   前記平滑検出信号に応じたスロープ信号を生成するスロープ信号生成回路と、
   前記スロープ信号と前記誤差信号とを比較してリセット信号を生成するＰＷＭ［pulse width modulation］コンパレータと、
   前記セット信号と前記リセット信号に応じて前記出力スイッチと前記同期整流スイッチそれぞれの駆動信号を生成するＰＷＭ制御回路と、
   を含む、請求項１～５のいずれか一項に記載の制御装置。
7. 前記誤差増幅回路の出力端には、位相補償回路が接続される、請求項６に記載の制御装置。
8. 入力電圧を所定の出力電圧に変換して出力する前記出力スイッチ及び前記同期整流スイッチを備えたスイッチ出力段と、
   前記スイッチ出力段の駆動制御を行う請求項１～７のいずれか一項に記載の制御装置と、
   を有する、スイッチングレギュレータ。
9. 前記スイッチ出力段は、
   前記出力スイッチと前記同期整流スイッチのスイッチング動作によりエネルギーの蓄積と放出を切り替えるインダクタと、
   前記インダクタから放出されるエネルギーを受け取って前記出力電圧を平滑する平滑手段と、
   をさらに含む、請求項８に記載のスイッチングレギュレータ。
10. 前記出力スイッチ及び前記同期整流スイッチに流れる電流を各別に検出して前記第１検出信号及び前記第２検出信号を生成する第１電流検出部及び第２電流検出部をさらに有する、請求項８または９に記載のスイッチングレギュレータ。
11. 前記第１電流検出部は前記出力スイッチのオン抵抗であり、前記第２電流検出部は前記同期整流スイッチのオン抵抗である、請求項１０に記載のスイッチングレギュレータ。
12. 前記出力スイッチに流れる電流をＩＨ、前記出力スイッチのオン抵抗をＲｏｎＨ、前記第１検出信号を増幅する第１増幅部の増幅度をαとし、前記同期整流スイッチに流れる電流をＩＬ、前記同期整流スイッチのオン抵抗をＲｏｎＬ、前記第２検出信号を増幅する第２増幅部の電圧増幅度をβとしたとき、ＩＨ×ＲｏｎＨ×α＝ＩＬ×ＲｏｎＬ×βに設定される、請求項８～１１のいずれか一項に記載のスイッチングレギュレータ。
13. 入力電圧を所定の出力電圧に変換して出力する出力スイッチ及び同期整流スイッチを備えたスイッチ出力段と、
    前記スイッチ出力段の駆動制御を行う制御装置と、
    を有するスイッチングレギュレータであって、
    前記制御装置は、
    前記出力スイッチに流れる電流に応じた第１検出信号と前記同期整流スイッチに流れる電流に応じた第２検出信号を合算して合算検出信号を生成する合算部と、
    前記合算検出信号を平滑して平滑検出信号を生成する平滑部と、
    前記平滑検出信号に応じた電流モード制御により前記出力スイッチと前記同期整流スイッチを相補的に駆動するスイッチ駆動部と、
    を有し、
    前記出力スイッチに流れる電流をＩＨ、前記出力スイッチのオン抵抗をＲｏｎＨ、前記第１検出信号を増幅する第１増幅部の増幅度をαとし、前記同期整流スイッチに流れる電流をＩＬ、前記同期整流スイッチのオン抵抗をＲｏｎＬ、前記第２検出信号を増幅する第２増幅部の電圧増幅度をβとしたとき、ＩＨ×ＲｏｎＨ×α＝ＩＬ×ＲｏｎＬ×βに設定される、スイッチングレギュレータ。
14. 前記出力電圧は前記入力電圧よりも低い、請求項８～１３のいずれか一項に記載のスイッチングレギュレータ。
15. 前記出力スイッチは、ｐチャネル形ＭＯＳ［metal oxide semiconductor］電界効果トランジスタであり、前記同期整流スイッチは、ｎチャネル形ＭＯＳ電界効果トランジスタである、請求項１４に記載のスイッチングレギュレータ。
16. 前記出力電圧は前記入力電圧よりも高い、請求項８～１３のいずれか一項に記載のスイッチングレギュレータ。
17. 前記出力スイッチは、ｎチャネル形ＭＯＳ電界効果トランジスタであり、前記同期整流スイッチは、ｐチャネル形ＭＯＳ電界効果トランジスタである、請求項１６に記載のスイッチングレギュレータ。
18. 前記出力スイッチと前記同期整流スイッチは、前記制御装置が集積化された半導体集積回路装置に内蔵されている、請求項８～１７のいずれか一項に記載のスイッチングレギュレータ。
19. 前記出力スイッチと前記同期整流スイッチは、前記制御装置が集積化された半導体集積回路装置に外付けされている、請求項８～１７のいずれか一項に記載のスイッチングレギュレータ。
20. 請求項８～１９のいずれか一項に記載のスイッチングレギュレータと、
    前記スイッチングレギュレータから電力供給を受ける負荷と、
    を有する、電子機器。

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