KR20150093119A - 스위칭 레귤레이터 제어 회로 및 스위칭 레귤레이터 - Google Patents

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Abstract

(과제) 100 ％ Duty 상태를 구비하고, 또한 오버 슈트의 발생을 저감한 스위칭 레귤레이터를 제공하는 것.
(해결 수단) 삼각파 신호의 피크값으로부터, 클램프 레벨을 동적으로 만드는 클램프 회로에 의해 오차 증폭기의 출력 전압을 클램프하는 구성으로 하였다.

Description

스위칭 레귤레이터 제어 회로 및 스위칭 레귤레이터{SWITCHING REGULATOR CONTROL CIRCUIT AND SWITCHING REGULATOR}
본 발명은 일정한 전압을 출력하는 스위칭 레귤레이터에 관한 것으로, 보다 상세하게는 출력 전압의 오버 슈트를 억제하기 위한 회로에 관한 것이다.
스위칭 레귤레이터는, 여러 가지 전자 기기의 회로의 전압 공급원으로서 사용되고 있다. 스위칭 레귤레이터의 기능은, 입력 단자의 전압 변동에 상관 없이 출력 단자에 일정한 전압을 출력하는 것인데, 입력 단자의 전압이 저하되고, 출력 단자의 설정 전압을 유지할 수 없어지는 영역에서도, 가능한 한 설정 전압에 가까운 전압을 출력하는 것이 요구된다. 이 상태로부터 입력 단자의 전압이 복귀되고, 설정 전압값을 출력 단자에 공급하는 것이 가능해진 경우에도, 출력 단자의 전압이 설정 전압까지 오버 슈트되지 않고 천이하는 것이 중요하다. 이 때문에, 오차 증폭기의 출력 전압을 클램프하는 것이 종래부터 실시되고 있다.
도 7 에, 클램프 회로를 구비한 스위칭 레귤레이터의 블록도를 나타낸다.
종래의 스위칭 레귤레이터는, 삼각파 발생 회로 (3) 와, 오차 증폭기 (31) 와, PWM 콤퍼레이터 (27) 와, 버퍼 (6) 와, 연산 증폭기 (5 및 17) 와, 저항 (9, 13, 15 및 25) 과, 콘덴서 (11) 와, 다이오드 (7 및 19) 와, 기준 전압 회로 (23) 와, 파워 트랜지스터 (40) 와, 다이오드 (42) 와, 코일 (41) 과, 콘덴서 (43) 를 구비한다.
기준 전압 회로 (23) 는, 기준 전압 Vref 를 출력한다. 삼각파 발생 회로 (3) 는, 상한 레벨 전압 VH 와 하한 레벨 전압 VL 사이의 전압에서 진폭하는 삼각파 Vramp 를 출력한다. 오차 증폭기 (31) 는, 스위칭 레귤레이터의 출력 전압 Vout 의 귀환 전압 Vfb 와 기준 전압 회로 (23) 의 기준 전압 Vref 를 비교하여, 그들 전압의 차이를 증폭한다. PWM 콤퍼레이터 (27) 는, 오차 증폭기 (31) 가 출력하는 전압 Verr＇ 와 삼각파 Vramp 를 비교하여, 신호 Vpwm 을 출력한다.
연산 증폭기 (5) 는, 볼티지 팔로워 회로를 구성하고 있고, 삼각파 Vramp 를 버퍼하여 출력한다. 콘덴서 (11) 는, 다이오드 (7) 와 저항 (9) 을 통해 연산 증폭기 (5) 의 출력 단자에 접속되어 있으므로, 삼각파 Vramp 의 상한 레벨 전압 VH 가 유지된다. 저항 (13 및 15) 은 분압 회로를 구성하고 있고, 콘덴서 (11) 에 유지되어 있는 전압 VH 를 분압하여 전압 Vclamp 를 출력한다. 연산 증폭기 (17) 는, 볼티지 팔로워 회로를 구성하고 있고, 전압 Vclamp 를 버퍼하여 출력한다. 다이오드 (19) 는, 캐소드가 연산 증폭기 (17) 의 출력 단자에 접속되고, 애노드는 저항 (25) 을 통해 오차 증폭기 (31) 의 출력 단자에 접속된다. 이상 설명한 회로는, 클램프 회로를 구성한다.
따라서, 오차 증폭기 (31) 가 출력하는 전압 Verr 이 전압 Vclamp 에 도달하면, 연산 증폭기 (17) 가 전류를 끌어 들여, 전압 Verr 이 전압 Vclamp 를 초과하지 않도록 제어한다. 즉, PWM 콤퍼레이터 (27) 의 반전 입력 단자의 전압 Verr＇ 는, PWM 콤퍼레이터 (27) 의 다른 일방의 입력 전압인 삼각파 Vramp 의 상한 레벨의 전압을 초과하는 경우는 없다.
이상 설명한 바와 같이, 종래의 스위칭 레귤레이터는, 전압 Verr 이 삼각파 Vramp 의 고전위측을 향할수록 높은 스위칭 Duty 가 되기 때문에, 전원 전압의 저하나, 과대한 부하 전류 상태 등으로 높은 Duty 가 요구되는 경우에서도, 전압 Verr 은 삼각파 Vramp 의 진폭 범위를 벗어나지 않는다. 이로써, 낮은 전원 전압으로부터의 복귀나, 과대한 부하 전류 상태의 해소 등의 경우에도, 전압 Verr 이 다음의 동작점으로 신속하게 이행할 수 있게 되어, 출력 전압 Vout 에 발생하는 오버 슈트의 크기를 저감시킬 수 있는 것이다.
이와 같이 하여, 종래의 스위칭 레귤레이터 회로의 클램프 회로는, 콜드 크랭크로 대표되는 입력 단자의 전압의 극단적인 변동이 발생한 경우에도, 출력 전압 Vout 에 과대한 오버 슈트가 발생하는 것을 방지하고 있다.
일본 공개특허공보 평6-233525호
그러나, 종래 기술의 클램프 회로를 구비한 스위칭 레귤레이터는, 입력 단자의 전압의 저하시에도 항상 스위칭을 실시하게 되어, 강압형 스위칭 레귤레이터에서 요구되는 입력 단자와 출력 단자를 DC 적으로 접속한 상태 (이하 100 ％ Duty 상태라고 한다) 를 만들 수 없다는 결점이 있다.
클램프 회로에 의해, 강압형 스위칭 레귤레이터의 최대 Duty 가 α ％ 로 제한된다고 가정하면, 최대 출력 전압 Vout (max) 는, 입력 단자의 전압 VIN 에 α 를 곱한 것이 된다. 즉, Vout (max) = α VIN 이 된다.
여기서, 만일 출력 전압 Vout 의 설정값 Vouts 가 5 V, 입력 단자의 전압 VIN 이 4 V, α 가 90 ％ 라고 가정하면, Vout = 4 V × 90 ％ = 3.6 V 가 된다. 이 조건하에서는, 출력 전압 Vout 의 설정값보다 입력 단자의 전압 VIN 이 하회하고 있기 때문에, 본래는 100 ％ Duty, 즉 α = 100 ％ 가 바람직하고, 그렇다면 Vout 로는 4 V 가 출력되는 것이지만, α 의 제한에 의해, 약 0.4 V 의 드롭이 발생해 버리는 것이다.
종래의 과제를 해결하기 위해서, 본 발명의 스위칭 레귤레이터 제어 회로는 다음과 같은 구성으로 하였다.
삼각파를 발생시키는 삼각파 발생 회로와, 출력 전압에 기초하는 전압과 기준 전압을 비교하는 오차 증폭기와, 삼각파에 기초하는 신호와 오차 증폭기의 출력 신호를 비교하는 콤퍼레이터와, 삼각파에 기초하는 신호의 상한 전압에 오프셋 전압을 더한 전압을 홀드하는 피크 홀드 회로와, 피크 홀드 회로가 출력하는 전압에 기초하여 오차 증폭기의 출력 단자를 클램프하는 클램프 회로를 구비한 스위칭 레귤레이터 제어 회로.
본 발명의 클램프 회로를 구비한 강압형의 스위칭 레귤레이터에 의하면, 최대 Duty 가 요구되는 조건에 있어서는, 오차 증폭기의 출력 클램프 회로에 의해, 오차 증폭기의 출력 단자가 삼각파 신호보다 어느 일정 레벨 높은 전압으로 클램프된다. 이 때문에, 스위칭 출력은 100 ％ Duty 상태가 되고, 출력 전압 Vout 는 입력 단자의 전압 VIN 에 거의 동등한 값이 된다. 또, 나아가 입력 단자의 전압의 상승 등에 의해 100 ％ Duty 상태로부터 통상 상태로 복귀할 때에도, 오차 증폭기 출력은 삼각파 신호의 피크값에 비교적 가까운 레벨로부터의 천이가 되기 때문에, 복귀 시간을 단축하는 것이 가능해져, 스위치 출력이 정상적으로 H 레벨을 계속 출력하고 있는 상태로부터 신속하게 벗어날 수 있다. 이것은 100 ％ Duty 상태로부터의 복귀시에 발생하기 쉬운, 과대한 오버 슈트의 발생도 저감시킨다는 효과를 가지는 것이다.
도 1 은, 제 1 실시형태의 스위칭 레귤레이터의 블록도이다.
도 2 는, 제 1 실시형태의 스위칭 레귤레이터의 동작을 나타내는 타이밍 차트이다.
도 3 은, 제 2 실시형태의 스위칭 레귤레이터의 블록도이다.
도 4 는, 100 ％ Duty 상태에 있어서, 부하 전류가 많을 때의 전압 신호 Vsum 을 나타내는 도면이다.
도 5 는, 100 ％ Duty 상태에 있어서, 부하 전류가 적을 때의 전압 신호 Vsum 을 나타내는 도면이다.
도 6 은, 피크 홀드 회로의 일례를 나타내는 회로도이다.
도 7 은, 종래의 클램프 회로를 구비한 스위칭 레귤레이터의 블록도이다.
도 1 은, 본 실시형태의 스위칭 레귤레이터의 블록도이다. 도 1 에 나타내는 블록도는, 볼티지 모드형 스위칭 레귤레이터의 일례이다.
본 실시형태의 스위칭 레귤레이터는, 스위칭 레귤레이터 제어 회로 (1) 와, 파워 트랜지스터 (40) 와, 코일 (41) 과, 다이오드 (42) 와, 콘덴서 (43) 를 구비하고 있다.
스위칭 레귤레이터 제어 회로 (1) 는, 삼각파 발생 회로 (3) 와, 기준 전압 회로 (23) 와, 오차 증폭기 (31) 와, PWM 콤퍼레이터 (27) 와, 버퍼 (6) 와, 분압 회로 (20) 와, 피크 홀드 회로 (50) 와, 클램프 회로 (60) 를 구비한다.
피크 홀드 회로 (50) 는, 연산 증폭기 (51) 와 콘덴서 (52) 와 오프셋 회로 (53) 를 구비한다. 클램프 회로 (60) 는, 연산 증폭기 (61) 와 Nch 트랜지스터 (62) 를 구비한다.
분압 회로 (20) 는, 출력 전압 Vout 가 입력되는 입력 단자와 접지 단자 사이에 접속된다. 오차 증폭기 (31) 는, 비반전 입력 단자에 기준 전압 회로 (23) 가 접속되고, 반전 입력 단자에 분압 회로 (20) 의 출력 단자가 접속된다. 상한 레벨 전압 VH 와 하한 레벨 전압 VL 사이의 전압에서 진폭하는 삼각파 Vramp 를 출력하는 삼각파 발생 회로 (3) 는, 출력 단자가 PWM 콤퍼레이터 (27) 의 비반전 입력 단자와 피크 홀드 회로 (50) 의 입력 단자에 접속된다. 피크 홀드 회로 (50) 는, 출력 단자가 클램프 회로 (60) 의 입력 단자에 접속된다. PWM 콤퍼레이터 (27) 는, 반전 입력 단자에 오차 증폭기 (31) 의 출력 단자와 클램프 회로 (60) 의 출력 단자가 접속되고, 버퍼 (6) 를 개재하여 출력 단자와 접속된다.
연산 증폭기 (51) 는, 비반전 입력 단자가 오프셋 회로 (53) 를 통해서 피크 홀드 회로 (50) 의 입력 단자에 접속되고, 반전 입력 단자가 출력 단자에 접속되고, 출력 단자는 피크 홀드 회로 (50) 의 출력 단자와 콘덴서 (52) 를 통해서 접지 단자에 접속된다.
연산 증폭기 (61) 는, 반전 입력 단자가 클램프 회로 (60) 의 입력 단자에 접속되고, 출력 단자가 Nch 트랜지스터 (62) 의 게이트에 접속된다. Nch 트랜지스터 (62) 는, 드레인이 연산 증폭기 (61) 의 비반전 입력 단자와 클램프 회로 (60) 의 출력 단자에 접속되고, 소스가 접지 단자에 접속된다.
다음으로, 본 실시형태의 스위칭 레귤레이터의 동작에 대해 설명한다.
오프셋 회로 (53) 는, 삼각파 Vramp 를 정전위측으로 오프셋하는 회로이다. 즉, 오프셋 회로 (53) 는, 삼각파 Vramp 에 오프셋 전압 Voffset 를 더한 삼각파 Vramp2 를 출력한다. 오프셋 전압 Voffset 는, 예를 들어 100 ㎷ ∼ 500 ㎷ 정도로 설정된다.
연산 증폭기 (51) 는, 볼티지 팔로워 회로를 구성하고 있고, 싱크 전류 능력을 매우 낮게 억제한 구성으로 되어 있다. 예를 들어, 싱크 전류는, 콘덴서 (52) 의 전하를 50 ％ 방전하는 데에 삼각파 Vramp 의 10 주기분 이상을 필요로 한다. 이에 비하여, 소스 전류는, 삼각파 Vramp2 의 피크값을 콘덴서 (52) 에 충전하는 데에 삼각파 Vramp 의 1 ∼ 2 주기 정도밖에 필요로 하지 않는다. 따라서, 콘덴서 (52) 는, 삼각파 Vramp2 의 피크값인 클램프 전압 Vclamp 가 홀드된다.
도 6 은, 피크 홀드 회로 (50) 의 일례를 나타내는 회로도이다. 트랜지스터 (70 ∼ 79) 및 정전류원 (80) 은, 연산 증폭기 (51) 를 구성한다. 정전류원 (80) 은, 트랜지스터 (79) 의 전류 공급 능력에 대하여, 현저히 작은 전류값으로 되어 있다. 트랜지스터 (74) 는, 트랜지스터 (73) 보다 K 값이 큰 설정으로 되어 있고, 수백 ㎷ 의 입력 오프셋 전압을 갖는 구성으로 되어 있다. 이와 같이 구성함으로써, 피크 홀드 회로 (50) 는, 입력된 삼각파 Vramp 를 오프셋 전압 Voffset 만큼 고전위측으로 레벨 시프트한 클램프 전압 Vclamp 를 출력한다.
피크 홀드 회로 (50) 가 출력하는 클램프 전압 Vclamp 는, 클램프 회로 (60) 의 입력 단자에 입력된다. 클램프 회로 (60) 는, 연산 증폭기 (61) 가 볼티지 팔로워 회로로서 기능하고, Nch 트랜지스터 (62) 의 드레인, 즉 출력 단자로부터 전류를 싱크한다. 따라서, 오차 증폭기 (31) 가 출력하는 전압 Verr 이 클램프 전압 Vclamp 까지 상승하면, 클램프 회로 (60) 의 전류 싱크 동작이 개시되어 전압 Verr 은 클램프 전압 Vclamp 의 레벨에서 클램프된다.
도 2 는, 본 실시형태의 스위칭 레귤레이터의 동작을 나타내는 타이밍 차트이다.
시각 T1 까지는 입력 전압 Vin 은 정상적이므로, 오차 증폭기 (31) 가 출력하는 전압 Verr 은 삼각파 Vramp 의 상한 레벨 전압 VH 와 하한 레벨 전압 VL 사이의 전압이다. 따라서, 스위칭 레귤레이터는, PWM 콤퍼레이터 (27) 가 출력하는 신호 Vpwm 에 의해 스위칭 동작을 하는 통상 동작 상태이다.
여기서, 입력 전압 Vin 이 대폭 저하되고, 출력 전압 Vout 가 설정값 (Vouts) 보다 저하되면, 오차 증폭기 (31) 가 출력하는 전압 Verr 은 삼각파 Vramp 의 상한 레벨 전압 VH 를 초과한다 (시각 T2). 이 상태는, PWM 콤퍼레이터 (27) 가 출력하는 신호 Vpwm 은 항상 로우 레벨을 출력하고, 파워 트랜지스터 (40) 는 온 상태를 유지하는 100 ％ Duty 상태이다.
또한 입력 전압 Vin 이 저하해도, 전압 Verr 은 클램프 전압 Vclamp 까지 상승하면, 클램프 전압 Vclamp 의 레벨에서 클램프된다 (시각 T3). 따라서, 출력 전압 Vout 가 대폭 저하해도, 전압 Verr 은 대폭 높아지지 않고 클램프 전압 Vclamp 의 레벨을 유지한다 (기간 T3 ∼ T4). 즉, 오차 증폭기 (31) 가 출력하는 전압 Verr 은, 삼각파 Vramp 의 상한 레벨 전압 VH 로부터 비교적 작은 전압 차이의 레벨에 머무르게 된다.
그리고, 입력 전압 Vin 이 통상적인 전압으로 복귀하면, 전압 Verr 은 신속하게 삼각파 Vramp 의 진폭 범위의 전압이 되므로, 신속하게 통상적인 스위칭 상태로 복귀할 수 있다 (기간 T4 ∼ T5). 따라서, 출력 전압 Vout 의 오버 슈트를 저감시킬 수 있다.
이상 설명한 바와 같이, 본 실시형태의 스위칭 레귤레이터는, 출력 단자에 과대한 에너지 공급을 실시하는 시간이 짧아져, 출력 전압 Vout 의 오버 슈트를 저감시킬 수 있다.
도 3 은, 제 2 실시형태의 스위칭 레귤레이터의 블록도이다. 도 3 에 나타내는 블록도는, 커런트 모드형 스위칭 레귤레이터의 일례이다.
도 1 의 스위칭 레귤레이터의 회로에, 방형파 발진 회로 (2) 와, 전류 가산 회로 (45) 와, 플립 플롭 회로 (44) 가 추가되어 있다.
방형파 발진 회로 (2) 의 방형파 CLK 는, 플립 플롭 회로 (44) 의 세트 신호이다. 플립 플롭 회로 (44) 가 세트 상태일 때에는, 신호 Vpwm 은 로우 레벨이 되고, 파워 트랜지스터 (40) 는 ON 이 된다. 또, 방형파 CLK 는, 삼각파 발생 회로 (3) 에도 입력된다. 삼각파 발생 회로 (3) 는, 방형파 CLK 를 기초로 전류 신호 Islop 를 생성하여, 전류 가산 회로 (45) 에 출력한다. 파워 트랜지스터 (40) 에 흐르는 전류량을 나타내는 전류 신호 Isens 도, 전류 가산 회로 (45) 에 입력된다. 전류 가산 회로 (45) 는, 전류 신호 Islop 와 전류 신호 Isens 를 가산하여, 전압 신호 Vsum 으로서 출력한다. 전압 신호 Vsum 은, PWM 콤퍼레이터 (27) 의 비반전 입력 단자에 입력된다. PWM 콤퍼레이터 (27) 는, 반전 입력 단자에 입력된 오차 증폭기 (31) 가 출력하는 전압 Verr 이 전압 신호 Vsum 과 동일한 전압이 되면, 플립 플롭 회로 (44) 에 리셋 신호를 출력한다. 플립 플롭 회로 (44) 가 리셋 상태일 때에는, 신호 Vpwm 은 하이 레벨이 되고, 파워 트랜지스터 (40) 는 OFF 된다.
전압 신호 Vsum 은, 출력 단자에 흐르는 전류량을 포함한 신호이기 때문에, 오차 증폭기 (31) 는 출력 단자에 공급하는 전류량을 조절하고 있는 것이 된다. 즉, 출력 단자에 많은 전류를 공급할 때에는, 전압 Verr 의 전압이 상승하여, 전압 신호 Vsum 과 동일한 전압이 되는 시간이 길어진다. 따라서, 전압 신호 Vsum 의 진폭은 커진다. 반대로, 출력 단자에 공급하는 전류가 적은 경우에는, 전압 Verr 과 전압 신호 Vsum 은 바로 교차되어, 전압 신호 Vsum 의 진폭은 작아진다. 따라서, 제 1 실시형태에 나타내는 볼티지 모드형 스위칭 레귤레이터와 같이, PWM 콤퍼레이터의 비반전 입력 단자에 입력되는 전압 신호의 진폭값은 고정값으로는 되지 않는다. 또한, 100 ％ Duty 상태가 되면, 전압 Verr 은 전압 신호 Vsum 의 상한측으로 완전히 벗어나, 각각이 교차하는 일은 없어진다. 이 때, 파워 트랜지스터 (40) 에 흐르는 전류 I40 은 직류가 되는데, 상기 서술한 바와 같이 전류 신호 Islop 는 계속적으로 동작하고 있기 때문에, 전압 신호 Vsum 신호는 여전히 삼각파상의 신호로서 존재한다. 전압 신호 Vsum 은, 파워 트랜지스터 (40) 에 흐르는 전류에 의해 그 진폭이 변화한다. 즉, 도 4 와 도 5 에 나타내는 바와 같이, 100 ％ Duty 상태에서의 부하 전류에 의해 전압 신호 Vsum 의 진폭은 변화한다. 도 4 는, 100 ％ Duty 상태에 있어서, 부하 전류가 많을 때의 전압 신호 Vsum 을 나타내는 도면이다. 도 5 는, 100 ％ Duty 상태에 있어서, 부하 전류가 적을 때의 전압 신호 Vsum 을 나타내는 도면이다.
여기서, 전압 신호 Vsum 은 피크 홀드 회로 (50) 에도 입력되고 있다. 따라서, 피크 홀드 회로 (50) 와 클램프 회로 (60) 는, 전압 신호 Vsum 의 매주기마다 클램프 전압 Vclamp 를 만들고 있기 때문에, 전압 신호 Vsum 의 변동에 추종한 클램프 전압 Vclamp 가 얻어진다. 본 실시형태의 클램프 회로 (60) 는, 제 1 실시형태의 스위칭 레귤레이터와 동일하게 동작하므로, 출력 전압 Vout 가 대폭 저하해도, 오차 증폭기 (31) 가 출력하는 전압 Verr 은, 전압 신호 Vsum 의 진폭 상한으로부터 비교적 작은 전압 차이의 레벨에 머문다. 따라서, 입력 전압 Vin 이 통상적인 전압으로 복귀했을 때, 신속하게 전압 Verr 이 전압 신호 Vsum 과 교점을 갖는 것이 가능해지므로, 신속하게 통상적인 스위칭 상태로 복귀할 수 있다. 그리고, 출력 단자에 과대한 에너지 공급을 실시하는 시간이 짧아지기 때문에, 출력 전압 Vout 의 오버 슈트를 저감시킬 수 있다.
2 : 방형파 발진 회로
3 : 삼각파 발생 회로
6 : 버퍼
5, 17, 51, 61 : 연산 증폭기
20 : 분압 회로
23 : 기준 전압 회로
27 : PWM 콤퍼레이터
31 : 오차 증폭기
44 : 플립 플롭
45 : 전류 가산 회로
50 : 피크 홀드 회로
60 : 클램프 회로
80 : 정전류원

Claims (3)

  1. 삼각파를 발생시키는 삼각파 발생 회로와, 출력 전압에 기초하는 전압과 기준 전압을 비교하는 오차 증폭기와, 상기 삼각파에 기초하는 신호와 상기 오차 증폭기의 출력 신호를 비교하는 콤퍼레이터를 구비하고, 출력 단자에 접속되는 출력 트랜지스터를 제어하여 소정의 전압을 출력하는 스위칭 레귤레이터의 제어 회로로서,
    상기 삼각파에 기초하는 신호의 상한 전압에 오프셋 전압을 더한 전압을 홀드하는 피크 홀드 회로와,
    상기 피크 홀드 회로가 출력하는 전압에 기초하여 상기 오차 증폭기의 출력 단자를 클램프하는 클램프 회로를 구비한 것을 특징으로 하는 스위칭 레귤레이터 제어 회로.
  2. 제 1 항에 있어서,
    상기 삼각파에 기초하는 신호는, 상기 출력 트랜지스터에 흐르는 전류에 기초하는 전류 신호 성분이 가산된 신호인 것을 특징으로 하는 스위칭 레귤레이터 제어 회로.
  3. 제 1 항 또는 제 2 항에 기재된 스위칭 레귤레이터 제어 회로와,
    상기 스위칭 레귤레이터 제어 회로의 출력 단자에 접속된 출력 트랜지스터를 포함하는 출력 회로를 구비한, 스위칭 레귤레이터.
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