JP2013008957A - 半導体装置 - Google Patents
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Abstract
【解決手段】ボトムゲート電極12aと第1のブラックマトリックス層17aで第1の半導体層14を挟むシングルゲート型の薄膜トランジスタを有する半導体装置であって、前記第1の半導体層と前記第1のブラックマトリックス層は重畳している半導体装置である。
【選択図】図2
Description
本発明の一態様に係る液晶表示装置について、図1及び図2を参照して説明する。
図1及び図2に示すTFT基板の層構造は、ガラス基板、下地膜、ゲート電極、ゲート絶縁膜、半導体層、ソース電極及びドレイン電極、透光性を有する電極、層間絶縁膜、ブラックマトリックス層並びに配向膜の順に積層されたものである。このようにブラックマトリックス層をバックライト側であるTFT基板側に設けることにより、バックライトからの光を効率良く遮光できると共に、位置合わせずれによる光漏れを低減することができる。
対向基板の層構造は、ガラス基板、着色膜、保護膜、対向電極及び配向膜の順に積層されたものである。なお、本実施の形態では、基板としてガラス基板を用いているが、他の基板を用いても良い。
薄膜トランジスタ1及び保持容量2は、図2(A)に示すように、下地膜11を有するガラス基板10の上に形成されている。保持容量2は第1の容量素子2a及び第2の容量素子2bによって形成されている。なお、下地膜11はなくてもよく、下地膜11のないガラス基板10を用いてもよい。
下地膜11上にはボトムゲート電極12a及び第1の容量電極12cが形成されている。ボトムゲート電極12aと第1の容量電極12cは、第1の導電膜によって形成され、互いに電気的に接続されている。ボトムゲート電極12aは選択信号線(ゲート電極線)も構成している。ボトムゲート電極12a、第1の容量電極12c及び下地膜11の上には絶縁膜13が形成されている。ボトムゲート電極12a上に位置する絶縁膜13はゲート絶縁膜として機能する。ゲート絶縁膜としては例えば窒化シリコン膜を用いることができ、膜厚は300〜400nmが好ましい。絶縁膜13上であって、且つボトムゲート電極12aの上方には半導体層14が形成されている。
配線交差部4及び画素電極3は、図2(B),(C)に示すように、下地膜11を有するガラス基板10の上に形成されている。画素電極3は、第1のブラックマトリックス層17aの開口部17bxによってパッシベーション層16を介して視認される。また、開口部17bxにおいて、パッシベーション層16も開口していてもよい。図示した構成に限定されず、パッシベーション層16の上に画素電極3があってもよい。
このように寄生容量を小さくすべき配線交差部を図2(B)と同様の構造とすることにより、配線間の寄生容量を低減することができる。
なお、図1には選択信号線と容量線が交互に配置された構造を示しているが、本発明の一態様である表示装置の画素構造はこれに限定されず、選択信号線と容量線は交互に配置されていなくてもよい。
図2(B),(C)に示す下地膜11上には容量線12bが形成されており、容量線12bは第1の導電膜によって形成されている。容量線12b及び下地膜11の上には絶縁膜13が形成されており、絶縁膜13上には半導体層14eが形成されている。半導体層14eは図2(A)に示す半導体層14,14f,14gと同一層である。また絶縁膜13上には映像信号線15cが形成されており、映像信号線15cは第2の導電膜によって形成されている。また絶縁膜13及び第2の容量電極15dの上には透光性を有する電極からなる画素電極3が形成されている。画素電極3は第2の容量電極15dに電気的に接続されている。画素電極3、映像信号線15c、半導体層14e及び絶縁膜13の上にはパッシベーション層16が形成されている。パッシベーション層16にはコンタクトホール16f,16gが形成されており、コンタクトホール16f,16g内及びパッシベーション層16上には第3のブラックマトリックス層(配線)17cが形成されている。これにより、映像信号線15cは配線17cによって電気的に接続されている。第3のブラックマトリックス層(配線)17cの周囲は第1のブラックマトリックス層17aによって囲まれており、第3のブラックマトリックス層17cは第1のブラックマトリックス層17aと電気的に分離されている。第3のブラックマトリックス層17cは第1のブラックマトリックス層17aと同一層である。第3のブラックマトリックス層17cと半導体層14eは重畳している。
図3(A)は、半導体層14が微結晶シリコン領域14a及び非晶質シリコン領域14bの薄膜トランジスタを示す断面図であり、図3(B)は、半導体層14が微結晶シリコン領域14a及び一対の非晶質シリコン領域14cの薄膜トランジスタを示す断面図である。
図3(C)に示すように、微結晶シリコン領域14aの非晶質シリコン領域14b側は凹凸状であり、凸部は絶縁膜13から不純物シリコン膜18aに向かって、先端が狭まる(凸部の先端が鋭角である)凸状(錐形状)である。なお、微結晶シリコン領域14aの形状は、絶縁膜13から不純物シリコン膜18aに向かって幅が広がる凸状(逆錐形状)であってもよい。
本発明の一態様は、図1に示すTFT基板に信号線共有回路を搭載させて配線の本数を減らした半導体装置である。なお、図1に示すTFT基板の内容は本実施の形態においても同様であるため、その説明を省略する。
信号線共有回路は、1信号を所望の時間間隔に分割して、複数の信号線に供給する回路である。
図4及び図5に示すように、例えば、SP_Rがオンしている期間にはSLINE_R001に接続されたトランジスタがオンし、これによりDATA[001]からSLINE_R001に信号が供給される。このとき、SLINE_G001とSLINE_B001に接続されたトランジスタがオフしているため、SLINE_G001とSLINE_B001には、信号が供給されない。
2 保持容量
2a 第1の容量素子
2b 第2の容量素子
3 画素電極
10 ガラス基板
11 下地膜
12a ボトムゲート電極
12b 配線(容量線)
12c 第1の容量電極
13 絶縁膜
14,14e,14f,14g 半導体層
14a 微結晶シリコン領域
14b,14c 非晶質シリコン領域
14d シリコン結晶粒
15a ソース及びドレインの一方の電極
15b ソース及びドレインの他方の電極
15c 配線(映像信号線)
15d 第2の容量電極
16 絶縁膜(パッシベーション層)
16a〜16g コンタクトホール
17a 第1のブラックマトリックス層
17b 第2のブラックマトリックス層(第3の容量電極)
17c 第3のブラックマトリックス層
17d 第4のブラックマトリックス層
17e 第5のブラックマトリックス層
17bx 開口部
18a 不純物シリコン膜
Claims (15)
- ボトムゲート電極と第1のブラックマトリックス層で第1の半導体層を挟むシングルゲート型の薄膜トランジスタを有する半導体装置であって、
前記第1の半導体層と前記第1のブラックマトリックス層は重畳していることを特徴とする半導体装置。 - 請求項1において、
第1の容量電極、第1の絶縁膜、及び第2の容量電極を有する第1の容量素子と、
前記第2の容量電極、第2の絶縁膜、及び第3の容量電極を有する第2の容量素子と、を有し、
前記第1の容量素子及び前記第2の容量素子は重畳しており、
前記第1の容量電極及び前記第3の容量電極は電気的に接続されており、
前記第1の容量電極は、前記ボトムゲート電極と同一層であり、
前記第3の容量電極は、前記第1のブラックマトリックス層と同一層である第2のブラックマトリックス層によって形成されていることを特徴とする半導体装置。 - 請求項2において、
前記第1のブラックマトリックス層は、前記第3の容量電極の周囲を囲むように形成され、且つ前記第3の容量電極と電気的に分離されていることを特徴とする半導体装置。 - 請求項2または3において、
前記第3の容量電極に電気的に接続された第1の配線と、前記薄膜トランジスタのソース及びドレインの一方の電極と電気的に接続された第2の配線との交差部は、第2の半導体層を有し、
前記交差部における前記第2の配線は、前記第1のブラックマトリックス層と同一層である第3のブラックマトリックス層によって形成されており、
前記第1の配線は、前記ボトムゲート電極と同一層であり、
前記第2の半導体層と前記第3のブラックマトリックス層は重畳しており、
前記第2の半導体層は、前記第1の半導体層と同一層であることを特徴とする半導体装置。 - 請求項1乃至4のいずれか一項において、
前記ボトムゲート電極は、前記第1の半導体層よりも面積が広い導電膜によって形成されていることを特徴とする半導体装置。 - ボトムゲート電極と、
前記ボトムゲート電極上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された第1の半導体層と、
前記第1の半導体層上に形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成された第1のブラックマトリックス層と、
を具備するシングルゲート型の薄膜トランジスタを有し、
前記第1の半導体層と前記第1のブラックマトリックス層は重畳していることを特徴とする半導体装置。 - 請求項6において、
第1の容量電極、前記第1の絶縁膜、及び第2の容量電極を有する第1の容量素子と、
前記第2の容量電極、前記第2の絶縁膜、及び第3の容量電極を有する第2の容量素子と、を有し、
前記第1の容量素子及び前記第2の容量素子は重畳しており、
前記第1の容量電極及び前記第3の容量電極は電気的に接続されており、
前記第1の容量電極は、前記ボトムゲート電極と同一層であり、
前記第3の容量電極は、前記第1のブラックマトリックス層と同一層である第2のブラックマトリックス層によって形成され、
前記第1のブラックマトリックス層は、前記第3の容量電極の周囲を囲むように形成され、且つ前記第3の容量電極と電気的に分離されていることを特徴とする半導体装置。 - 請求項7において、
前記第1の絶縁膜下に形成され、且つ前記第3の容量電極に電気的に接続された第1の配線と、
前記第1の絶縁膜上に形成され、且つ前記薄膜トランジスタのソース及びドレインの一方の電極と電気的に接続され、前記第1の配線と交差する第2の配線と、を有し、
前記第1の配線と前記第2の配線との交差部は、前記第1の配線上に形成された前記第1の絶縁膜と、前記第1の絶縁膜上に形成された第2の半導体層と、前記第2の半導体層上に形成された前記第2の絶縁膜と、前記第2の絶縁膜上に形成された前記第2の配線と、を有し、
前記交差部における前記第2の配線は、前記第1のブラックマトリックス層と同一層である第3のブラックマトリックス層によって形成されており、
前記第2の半導体層と前記第3のブラックマトリックス層は重畳しており、
前記第1の配線は、前記ボトムゲート電極と同一層であることを特徴とする半導体装置。 - 請求項7または8において、
前記第1の半導体層に電気的に接続されたソース及びドレインの他方の電極と、
前記第2の絶縁膜上に形成され、且つ前記他方の電極と前記第2の容量電極を電気的に接続する第4のブラックマトリックス層と、
前記第4のブラックマトリックス層と前記ボトムゲート電極との間に配置され、且つ前記第1の絶縁膜と前記第2の絶縁膜との間に形成された第3の半導体層と、
を具備し、
前記第3の半導体層と前記第4のブラックマトリックス層は重畳していることを特徴とする半導体装置。 - 請求項6乃至9のいずれか一項において、
前記第1の半導体層に電気的に接続されたソース及びドレインの一方の電極と、
前記第1の絶縁膜上に形成された第3の配線と、
前記第2の絶縁膜上に形成され、前記一方の電極と前記第3の配線を電気的に接続する第5のブラックマトリックス層と、
前記第5のブラックマトリックス層と前記ボトムゲート電極との間に配置され、且つ前記第1の絶縁膜と前記第2の絶縁膜との間に形成された第4の半導体層と、
を具備し、
前記第4の半導体層と前記第5のブラックマトリックス層は重畳していることを特徴とする半導体装置。 - 第1の配線と、
前記第1の配線と交差する第2の配線と、を有し、
前記第1の配線と前記第2の配線との交差部は、前記第1の配線上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された第1の半導体層と、前記第1の半導体層上に形成された第2の絶縁膜と、前記第2の絶縁膜上に形成された前記第2の配線と、を有し、
前記第2の配線は第1のブラックマトリックス層によって形成されており、
前記第1のブラックマトリックス層と前記第1の半導体層は重畳していることを特徴とする半導体装置。 - 請求項11において、
前記第2の配線は薄膜トランジスタのソース及びドレインの一方の電極と電気的に接続されていることを特徴とする半導体装置。 - 請求項12において、
前記一方の電極と前記第2の配線とを電気的に接続する第3の配線と、
前記第3の配線と前記薄膜トランジスタのボトムゲート電極との間に配置された第2の半導体層と、を有し、
前記第3の配線は第2のブラックマトリックス層によって形成されていることを特徴とする半導体装置。 - 請求項4、8、11乃至13のいずれか一項において、
1信号を複数の信号に分割して複数の配線に供給する信号線共有回路を有し、
前記信号線共有回路によって分割された前記複数の信号のいずれかの信号が、 前記第1の配線または前記第2の配線に供給されることを特徴とする半導体装置。 - 請求項4、8、11乃至14のいずれか一項において、
第1のトランジスタと、
第2のトランジスタと、
第3のトランジスタと、
前記第1のトランジスタのソース及びドレインの一方の第1の電極、前記第2のトランジスタのソース及びドレインの一方の第2の電極、並びに前記第3のトランジスタのソース及びドレインの一方の第3の電極に電気的に接続された1信号が入力される第4の配線と、
前記第1のトランジスタのゲート電極に電気的に接続され、前記第1のトランジスタを制御する信号を入力する第5の配線と、
前記第2のトランジスタのゲート電極に電気的に接続され、前記第2のトランジスタを制御する信号を入力する第6の配線と、
前記第3のトランジスタのゲート電極に電気的に接続され、前記第3のトランジスタを制御する信号を入力する第7の配線と、
を有する信号線共有回路を具備し、
前記第1の配線または前記第2の配線は、前記第1のトランジスタのソース及びドレインの他方の第1の電極、前記第2のトランジスタのソース及びドレインの他方の第2の電極、並びに前記第3のトランジスタのソース及びドレインの他方の第3の電極のいずれかに電気的に接続されていることを特徴とする半導体装置。
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