JPH07230098A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH07230098A JPH07230098A JP2115594A JP2115594A JPH07230098A JP H07230098 A JPH07230098 A JP H07230098A JP 2115594 A JP2115594 A JP 2115594A JP 2115594 A JP2115594 A JP 2115594A JP H07230098 A JPH07230098 A JP H07230098A
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Abstract
(57)【要約】
【目的】 正スタガー型ＴＦＴを用いた液晶表示装置に
おいて、サージ吸収用配線の構造を改善することによ
り、絶縁膜のコンタクトホール形成を省略してマスク枚
数を減らし、製造コストを削減する。 【構成】 ゲートライン（Ｇ１〜Ｇｍ）に沿って残存し
たａ−Ｓｉ高抵抗（Ｒ）により、ドレインライン（Ｄ１
〜Ｄｎ）のサージを拡散し、特定ライン上のＴＦＴ（Ｓ
１１〜Ｓｍｎ）の静電破壊を防止する。また、ゲート側
基板端に設けたダミー端子（ＤＭ１〜ＤＭｍ）により、
基板端から入力するサージを受け、サージ吸収用ＴＦＴ
（ＰＳ１〜ＰＳｍ）を介して共通ライン（Ｃｌｎ）へ吸
収させることによりに特定ライン上のＴＦＴ（Ｓ１１〜
Ｓｍｎ）の静電破壊を防止する。
おいて、サージ吸収用配線の構造を改善することによ
り、絶縁膜のコンタクトホール形成を省略してマスク枚
数を減らし、製造コストを削減する。 【構成】 ゲートライン（Ｇ１〜Ｇｍ）に沿って残存し
たａ−Ｓｉ高抵抗（Ｒ）により、ドレインライン（Ｄ１
〜Ｄｎ）のサージを拡散し、特定ライン上のＴＦＴ（Ｓ
１１〜Ｓｍｎ）の静電破壊を防止する。また、ゲート側
基板端に設けたダミー端子（ＤＭ１〜ＤＭｍ）により、
基板端から入力するサージを受け、サージ吸収用ＴＦＴ
（ＰＳ１〜ＰＳｍ）を介して共通ライン（Ｃｌｎ）へ吸
収させることによりに特定ライン上のＴＦＴ（Ｓ１１〜
Ｓｍｎ）の静電破壊を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、マスク枚数の削減プロ
セスを可能にした液晶表示装置に関し、特に、静電気耐
圧を向上した液晶表示装置に関する。
セスを可能にした液晶表示装置に関し、特に、静電気耐
圧を向上した液晶表示装置に関する。
【０００２】
【従来の技術】液晶表示装置は小型、薄型、低消費電力
などの利点があり、ＯＡ機器、ＡＶ機器などの分野で実
用化が進んでいる。特に、スイッチング素子として、薄
膜トランジスタ（以下、ＴＦＴと略す）を用いたアクテ
ィブマトリクス型は、原理的にデューティ比１００％の
スタティック駆動をマルチプレクス的に行うことがで
き、大画面、高精細な動画ディスプレイに使用されてい
る。
などの利点があり、ＯＡ機器、ＡＶ機器などの分野で実
用化が進んでいる。特に、スイッチング素子として、薄
膜トランジスタ（以下、ＴＦＴと略す）を用いたアクテ
ィブマトリクス型は、原理的にデューティ比１００％の
スタティック駆動をマルチプレクス的に行うことがで
き、大画面、高精細な動画ディスプレイに使用されてい
る。
【０００３】アクティブマトリクス型液晶表示装置は、
マトリクス配置された表示電極にＴＦＴを接続した基板
（ＴＦＴ基板）と、共通電極を有する基板（対向基板）
が貼り合わされて、隙間に液晶が封入された構造を有す
る。ＴＦＴは表示電極へのデータ信号入力を選択するス
イッチング素子であり、ゲート電極、ドレイン電極、ソ
ース電極、及び、非単結晶半導体層より構成される。そ
れぞれの電極はゲートライン、ドレインライン及び表示
電極に接続され、また、非単結晶半導体層はアモルファ
スシリコン（ａ−Ｓｉ）やポリシリコン（ｐ−Ｓｉ）で
あり、チャンネル層として機能する。ゲートライン群は
線順次に走査選択されて１走査線上の全てのＴＦＴをＯ
Ｎとし、これと同期したデータ信号が各ドレインライン
を介してそれぞれの表示電極に入力される。共通電極は
走査信号に同期して電圧が設定されて、対向する各表示
電極との間の電圧により間隙の液晶を駆動し、光の透過
率が画素ごとに調整されて所望の表示画面が得られる。
また、ＯＦＦ期間中の液晶の駆動状態は両電極間の液晶
容量により保持されるが、これと並列に補助容量を付加
することにより、保持特性を向上することができる。ま
た、補助容量はＴＦＴの動作時に生じる表示電極電位の
シフトを抑制する作用がある。即ち、製造工程の制約上
余儀なくされるソース・ゲート間の重畳部において、Ｔ
ＦＴのＯＮ／ＯＦＦに従って寄生容量の発生／消失がお
こる。そのため、補助容量を液晶容量に並列に付加して
全容量を増大させることにより、寄生容量による直流成
分の、表示電極電位への影響が緩和される。
マトリクス配置された表示電極にＴＦＴを接続した基板
（ＴＦＴ基板）と、共通電極を有する基板（対向基板）
が貼り合わされて、隙間に液晶が封入された構造を有す
る。ＴＦＴは表示電極へのデータ信号入力を選択するス
イッチング素子であり、ゲート電極、ドレイン電極、ソ
ース電極、及び、非単結晶半導体層より構成される。そ
れぞれの電極はゲートライン、ドレインライン及び表示
電極に接続され、また、非単結晶半導体層はアモルファ
スシリコン（ａ−Ｓｉ）やポリシリコン（ｐ−Ｓｉ）で
あり、チャンネル層として機能する。ゲートライン群は
線順次に走査選択されて１走査線上の全てのＴＦＴをＯ
Ｎとし、これと同期したデータ信号が各ドレインライン
を介してそれぞれの表示電極に入力される。共通電極は
走査信号に同期して電圧が設定されて、対向する各表示
電極との間の電圧により間隙の液晶を駆動し、光の透過
率が画素ごとに調整されて所望の表示画面が得られる。
また、ＯＦＦ期間中の液晶の駆動状態は両電極間の液晶
容量により保持されるが、これと並列に補助容量を付加
することにより、保持特性を向上することができる。ま
た、補助容量はＴＦＴの動作時に生じる表示電極電位の
シフトを抑制する作用がある。即ち、製造工程の制約上
余儀なくされるソース・ゲート間の重畳部において、Ｔ
ＦＴのＯＮ／ＯＦＦに従って寄生容量の発生／消失がお
こる。そのため、補助容量を液晶容量に並列に付加して
全容量を増大させることにより、寄生容量による直流成
分の、表示電極電位への影響が緩和される。
【０００４】このように、アクティブマトリクス型液晶
表示装置は多数のＴＦＴを内蔵しており、特に、近年の
大型化、高精細化に対応して画素数が数十万にも上り、
ＴＦＴサイズの小型化も進んでいる。そのため、基板製
造段階、例えば、ラビング、ブレイク（１枚の基板を複
数の基板に切り離すための物理的切断）、基板の角部の
研摩時に発生する静電気や、その他、人体や装置との接
触及び離脱による帯電や放電などがサージ電流（大電
流）となって、これがＴＦＴに入力すると閾値や相互コ
ンダクタンスが変化する、いわゆる静電破壊が起こる。
従って、静電気対策は歩留まり向上の上で重要性を増し
てきている。
表示装置は多数のＴＦＴを内蔵しており、特に、近年の
大型化、高精細化に対応して画素数が数十万にも上り、
ＴＦＴサイズの小型化も進んでいる。そのため、基板製
造段階、例えば、ラビング、ブレイク（１枚の基板を複
数の基板に切り離すための物理的切断）、基板の角部の
研摩時に発生する静電気や、その他、人体や装置との接
触及び離脱による帯電や放電などがサージ電流（大電
流）となって、これがＴＦＴに入力すると閾値や相互コ
ンダクタンスが変化する、いわゆる静電破壊が起こる。
従って、静電気対策は歩留まり向上の上で重要性を増し
てきている。
【０００５】以下、ａ−ＳｉＴＦＴとして、ゲート電極
をａ−Ｓｉ層の上側に配置した正スタガー構造のＴＦＴ
を用いた液晶表示装置について、静電気保護用回路を内
蔵した従来例を説明する。図４はＴＦＴ基板の配線を示
した平面図である。ゲートライン（Ｇ１〜Ｇｍ）とドレ
インライン（Ｄ１〜Ｄｎ）が互いに直交して配置され、
これらの交点にはゲート電極及びドレイン電極をそれぞ
れ各ゲートライン（Ｇ１〜Ｇｍ）及びドレインライン
（Ｄ１〜Ｄｎ）に接続した、データ信号選択用のアクテ
ィブＴＦＴ（Ｓ１１〜Ｓｍｎ）が形成されている。各Ｔ
ＦＴ（Ｓ１１〜Ｓｍｎ）のソースは、液晶容量（ＬＣ）
及び補助容量（ＳＣ）の一方の電極となっている。液晶
容量（ＬＣ）の他方の電極は不図示である対向基板側の
共通電極であり、補助容量（ＳＣ）の他方の電極は補助
容量電極である。補助容量電極は水平方向について、各
補助容量ライン（ＳＬ）により共通に接続されている。
をａ−Ｓｉ層の上側に配置した正スタガー構造のＴＦＴ
を用いた液晶表示装置について、静電気保護用回路を内
蔵した従来例を説明する。図４はＴＦＴ基板の配線を示
した平面図である。ゲートライン（Ｇ１〜Ｇｍ）とドレ
インライン（Ｄ１〜Ｄｎ）が互いに直交して配置され、
これらの交点にはゲート電極及びドレイン電極をそれぞ
れ各ゲートライン（Ｇ１〜Ｇｍ）及びドレインライン
（Ｄ１〜Ｄｎ）に接続した、データ信号選択用のアクテ
ィブＴＦＴ（Ｓ１１〜Ｓｍｎ）が形成されている。各Ｔ
ＦＴ（Ｓ１１〜Ｓｍｎ）のソースは、液晶容量（ＬＣ）
及び補助容量（ＳＣ）の一方の電極となっている。液晶
容量（ＬＣ）の他方の電極は不図示である対向基板側の
共通電極であり、補助容量（ＳＣ）の他方の電極は補助
容量電極である。補助容量電極は水平方向について、各
補助容量ライン（ＳＬ）により共通に接続されている。
【０００６】周縁部には静電気対策として共通ライン
（Ｃｌｐ）が配置され、ゲートライン（Ｇ１〜Ｇｍ）と
共通ライン（Ｃｌｐ）に接続したサージ吸収用のパッシ
ブＴＦＴ（ＳＧａ１〜ＳＧａｍ，ＳＧｂ１〜ＳＧｂ
ｍ）、ドレインライン（Ｄ１〜Ｄｎ）と共通ライン（Ｃ
ｌｐ）に接続したサージ吸収用のパッシブＴＦＴ（ＳＤ
ａ１〜ＳＤａｎ，ＳＤｂ１〜ＳＤｂｎ）が形成されてい
る。これらのパッシブＴＦＴは、表示画素部のアクティ
ブＴＦＴよりもチャンネル長を大きく形成することによ
り、通常の駆動時には作動しないように設計されてい
る。
（Ｃｌｐ）が配置され、ゲートライン（Ｇ１〜Ｇｍ）と
共通ライン（Ｃｌｐ）に接続したサージ吸収用のパッシ
ブＴＦＴ（ＳＧａ１〜ＳＧａｍ，ＳＧｂ１〜ＳＧｂ
ｍ）、ドレインライン（Ｄ１〜Ｄｎ）と共通ライン（Ｃ
ｌｐ）に接続したサージ吸収用のパッシブＴＦＴ（ＳＤ
ａ１〜ＳＤａｎ，ＳＤｂ１〜ＳＤｂｎ）が形成されてい
る。これらのパッシブＴＦＴは、表示画素部のアクティ
ブＴＦＴよりもチャンネル長を大きく形成することによ
り、通常の駆動時には作動しないように設計されてい
る。
【０００７】例えば、ドレインライン（Ｄ）に正のサー
ジが入った場合、パッシブＴＦＴ（ＳＤａ）がＯＮとな
って共通ライン（Ｃｌｐ）に吸収され、負のサージが入
った場合、パッシブＴＦＴ（ＳＤｂ）がＯＮとなって共
通ライン（Ｃｌｐ）に吸収される。同様に、ゲートライ
ン（Ｇ）に正のサージが入った場合、パッシブＴＦＴ
（ＳＧａ）がＯＮとなって共通ライン（Ｃｌｐ）に吸収
され、負のサージが入った場合、パッシブＴＦＴ（ＳＧ
ｂ）がＯＮとなって共通ライン（Ｃｌｐ）に吸収され
る。
ジが入った場合、パッシブＴＦＴ（ＳＤａ）がＯＮとな
って共通ライン（Ｃｌｐ）に吸収され、負のサージが入
った場合、パッシブＴＦＴ（ＳＤｂ）がＯＮとなって共
通ライン（Ｃｌｐ）に吸収される。同様に、ゲートライ
ン（Ｇ）に正のサージが入った場合、パッシブＴＦＴ
（ＳＧａ）がＯＮとなって共通ライン（Ｃｌｐ）に吸収
され、負のサージが入った場合、パッシブＴＦＴ（ＳＧ
ｂ）がＯＮとなって共通ライン（Ｃｌｐ）に吸収され
る。
【０００８】図５はの表示画素部の断面図である。ガラ
スなどの透明基板（１０）上には、Ｃｒなどのパターニ
ングなどにより遮光膜（１１）、及び、補助容量電極
（１２）、補助容量ライン（１２Ｌ）が形成されてお
り、全面にはこれを覆うＳｉＮXが積層されて層間絶縁
膜（１３）となっている。層間絶縁膜（１３）上には、
ＩＴＯが積層されてパターニングにより表示電極（１４
Ｐ）とソース電極（１４Ｓ）、及び、ドレイン電極（１
４Ｄ）とドレインライン（１４Ｌ）に形成されている。
ソース及びドレイン電極（１４Ｓ，１４Ｄ）上には、ａ
−Ｓｉ（１７）、ゲート絶縁膜（１８）、ゲート電極
（１９Ｇ）が順次積層されてアクティブＴＦＴを構成し
ている。ゲート絶縁膜（１８）はＳｉＮXなどからな
り、ゲート電極（１９Ｇ）は、ゲートライン（１９Ｌ）
と一体でＡｌなどからなる。ａ−Ｓｉ（１７）及びゲー
ト絶縁膜（１８）は、ゲート配線（１９）と同一のパタ
ーンに形成されている。即ち、ａ−Ｓｉ、ＳｉＮX、Ａ
ｌを順次積層し、これらを同一のマスクでエッチングし
ている。
スなどの透明基板（１０）上には、Ｃｒなどのパターニ
ングなどにより遮光膜（１１）、及び、補助容量電極
（１２）、補助容量ライン（１２Ｌ）が形成されてお
り、全面にはこれを覆うＳｉＮXが積層されて層間絶縁
膜（１３）となっている。層間絶縁膜（１３）上には、
ＩＴＯが積層されてパターニングにより表示電極（１４
Ｐ）とソース電極（１４Ｓ）、及び、ドレイン電極（１
４Ｄ）とドレインライン（１４Ｌ）に形成されている。
ソース及びドレイン電極（１４Ｓ，１４Ｄ）上には、ａ
−Ｓｉ（１７）、ゲート絶縁膜（１８）、ゲート電極
（１９Ｇ）が順次積層されてアクティブＴＦＴを構成し
ている。ゲート絶縁膜（１８）はＳｉＮXなどからな
り、ゲート電極（１９Ｇ）は、ゲートライン（１９Ｌ）
と一体でＡｌなどからなる。ａ−Ｓｉ（１７）及びゲー
ト絶縁膜（１８）は、ゲート配線（１９）と同一のパタ
ーンに形成されている。即ち、ａ−Ｓｉ、ＳｉＮX、Ａ
ｌを順次積層し、これらを同一のマスクでエッチングし
ている。
【０００９】尚、ａ−Ｓｉ（１７）と、ソース及びドレ
イン電極（１４Ｓ，１４Ｄ）とのオーミックコンタクト
は、以下のように形成している。まず、ソース・ドレイ
ンの配線材料であるＩＴＯを成膜する際、ターゲットと
して、ＩＴＯに燐などの５族元素を添加したものを用い
てスパッタリングを行う。このＩＴＯ膜をパターニング
したあと、プラズマＣＶＤでａ−Ｓｉを成長させること
により、同時に、ＩＴＯ中の燐がａ−Ｓｉ側へ拡散し
て、界面でＮ+型のコンタクト層が形成される。
イン電極（１４Ｓ，１４Ｄ）とのオーミックコンタクト
は、以下のように形成している。まず、ソース・ドレイ
ンの配線材料であるＩＴＯを成膜する際、ターゲットと
して、ＩＴＯに燐などの５族元素を添加したものを用い
てスパッタリングを行う。このＩＴＯ膜をパターニング
したあと、プラズマＣＶＤでａ−Ｓｉを成長させること
により、同時に、ＩＴＯ中の燐がａ−Ｓｉ側へ拡散し
て、界面でＮ+型のコンタクト層が形成される。
【００１０】図６は基板端部のサージ吸収用回路のドレ
イン側の拡大平面図であり、一本のドレインライン（１
４Ｌ）に２つのパッシブＴＦＴ（ＳＤａ，ＳＤｂ）が設
けられている。以下、図６のＢ−Ｂ線部分の断面を示し
た図７も参照しながら説明する。透明基板（１０）上に
は表示画素部と同様に、ＳｉＮXの層間絶縁膜（１
３）、ＩＴＯが順次積層されて、ＩＴＯをパターニング
することによりソース・ドレイン配線（１４）と同時
に、サージ吸収部の下側配線（２０ａ，２０ｂ，２１
ａ，２１ｂ）が形成される。下側配線（２０ａ，２０
ｂ）はドレインライン（１４Ｌ）と一体で形成される。
次に、ａ−Ｓｉ、ＳｉＮXが順次積層されて、エッチン
グによりこの積層体の所定の部分にコンタクトホール
（ＣＴ１，ＣＴ２，ＣＴ３）を形成する。引き続き、Ａ
ｌが積層され、Ａｌ、ＳｉＮX、ａ−Ｓｉを順次パター
ニングすることにより、ゲート配線（１９）と同時に、
共通ライン（２２）、及び、サージ吸収部の上側配線
（２３ａ，２３ｂ）が形成される。上側配線（２３ｂ）
は共通ライン（２２）と一体に形成される。上側配線
（２３ａ）は、コンタクトホール（ＣＴ１）を介してド
レインライン（１４Ｌ）に接続され、共通ライン（２
２）は、コンタクトホール（ＣＴ２）と（ＣＴ３）を介
して、それぞれ、下側配線（２１ａ）と（２１ｂ）に接
続されている。上側配線（２３ａ）の、下側配線（２０
ａ）と（２１ａ）の近接部への重畳部は正サージ吸収用
のパッシブＴＦＴ（ＳＤａ）となり、上側配線（２３
ｂ）の、下側配線（２０ｂ）と（２１ｂ）との近接部へ
の重畳部は負サージ吸収用のパッシブＴＦＴ（ＳＤｂ）
となる。
イン側の拡大平面図であり、一本のドレインライン（１
４Ｌ）に２つのパッシブＴＦＴ（ＳＤａ，ＳＤｂ）が設
けられている。以下、図６のＢ−Ｂ線部分の断面を示し
た図７も参照しながら説明する。透明基板（１０）上に
は表示画素部と同様に、ＳｉＮXの層間絶縁膜（１
３）、ＩＴＯが順次積層されて、ＩＴＯをパターニング
することによりソース・ドレイン配線（１４）と同時
に、サージ吸収部の下側配線（２０ａ，２０ｂ，２１
ａ，２１ｂ）が形成される。下側配線（２０ａ，２０
ｂ）はドレインライン（１４Ｌ）と一体で形成される。
次に、ａ−Ｓｉ、ＳｉＮXが順次積層されて、エッチン
グによりこの積層体の所定の部分にコンタクトホール
（ＣＴ１，ＣＴ２，ＣＴ３）を形成する。引き続き、Ａ
ｌが積層され、Ａｌ、ＳｉＮX、ａ−Ｓｉを順次パター
ニングすることにより、ゲート配線（１９）と同時に、
共通ライン（２２）、及び、サージ吸収部の上側配線
（２３ａ，２３ｂ）が形成される。上側配線（２３ｂ）
は共通ライン（２２）と一体に形成される。上側配線
（２３ａ）は、コンタクトホール（ＣＴ１）を介してド
レインライン（１４Ｌ）に接続され、共通ライン（２
２）は、コンタクトホール（ＣＴ２）と（ＣＴ３）を介
して、それぞれ、下側配線（２１ａ）と（２１ｂ）に接
続されている。上側配線（２３ａ）の、下側配線（２０
ａ）と（２１ａ）の近接部への重畳部は正サージ吸収用
のパッシブＴＦＴ（ＳＤａ）となり、上側配線（２３
ｂ）の、下側配線（２０ｂ）と（２１ｂ）との近接部へ
の重畳部は負サージ吸収用のパッシブＴＦＴ（ＳＤｂ）
となる。
【００１１】
【発明が解決しようとする課題】従来例では、ＴＦＴ基
板の製造に要するマスクは、遮光膜（１１）及び補助容
量配線（１２）のパターニング、ＩＴＯ配線（１４，２
０，２１）のパターニング、コンタクトホール（ＣＴ）
の形成、及び、Ａｌ配線（１９，２２，２３）のパター
ニングの最低４枚であった。マスク数の増加はコストの
増大につながるため、マスク枚数の削減が望まれる。
板の製造に要するマスクは、遮光膜（１１）及び補助容
量配線（１２）のパターニング、ＩＴＯ配線（１４，２
０，２１）のパターニング、コンタクトホール（ＣＴ）
の形成、及び、Ａｌ配線（１９，２２，２３）のパター
ニングの最低４枚であった。マスク数の増加はコストの
増大につながるため、マスク枚数の削減が望まれる。
【００１２】
【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、基板上に形成された透明導電膜をエッチン
グすることにより得られ、互いに近接部を有する表示電
極群及びドレインライン群と、該表示電極郡及びドレイ
ンライン群を覆って順次積層された半導体膜、第２の絶
縁膜及び第２のメタル膜よりなる積層体を一つのマスク
を用いてエッチングすることにより前記ドレインライン
群に交差して設けられ、前記ドレインライン群と表示電
極群との各近接部に重畳して第１のＴＦＴ群を構成する
ゲートライン群とを有する液晶表示装置において、基板
端部には、前記表示電極群及びドレインライン群と同時
に前記透明導電膜をエッチングすることにより、基板端
に配列されたダミー端子群及び該ダミー端子群と前記ド
レインライン群との間で前記ダミー端子群の配列方向に
平行に配置された共通ラインが設けられ、かつ、前記ゲ
ートライン群の各端部は前記ダミー端子群及び共通ライ
ンと部分的に重畳してサージ吸収用の第２のＴＦＴ群を
構成するものである。
みて成され、基板上に形成された透明導電膜をエッチン
グすることにより得られ、互いに近接部を有する表示電
極群及びドレインライン群と、該表示電極郡及びドレイ
ンライン群を覆って順次積層された半導体膜、第２の絶
縁膜及び第２のメタル膜よりなる積層体を一つのマスク
を用いてエッチングすることにより前記ドレインライン
群に交差して設けられ、前記ドレインライン群と表示電
極群との各近接部に重畳して第１のＴＦＴ群を構成する
ゲートライン群とを有する液晶表示装置において、基板
端部には、前記表示電極群及びドレインライン群と同時
に前記透明導電膜をエッチングすることにより、基板端
に配列されたダミー端子群及び該ダミー端子群と前記ド
レインライン群との間で前記ダミー端子群の配列方向に
平行に配置された共通ラインが設けられ、かつ、前記ゲ
ートライン群の各端部は前記ダミー端子群及び共通ライ
ンと部分的に重畳してサージ吸収用の第２のＴＦＴ群を
構成するものである。
【００１３】
【作用】この構造により、各ドレインラインは、各ゲー
トラインの下部に残存するａ−Ｓｉにより共通に接続さ
れているため、通常の動作時には、ａ−Ｓｉの高抵抗に
よりドレインライン間で干渉は起こらないが、ドレイン
ラインへのサージ入力時には、入力サージはａ−Ｓｉを
介して他のドレインラインへ拡散され、特定ライン上に
発生しやすい第１群のＦＴの静電破壊が防止される。
トラインの下部に残存するａ−Ｓｉにより共通に接続さ
れているため、通常の動作時には、ａ−Ｓｉの高抵抗に
よりドレインライン間で干渉は起こらないが、ドレイン
ラインへのサージ入力時には、入力サージはａ−Ｓｉを
介して他のドレインラインへ拡散され、特定ライン上に
発生しやすい第１群のＦＴの静電破壊が防止される。
【００１４】また、ゲート側基板端より入力するサージ
は、ダミー端子からサージ吸収用の第２群のＴＦＴを介
して共通ラインに吸収され、ゲートラインへの入力が阻
止され、第１群のＴＦＴの静電破壊が防止される。
は、ダミー端子からサージ吸収用の第２群のＴＦＴを介
して共通ラインに吸収され、ゲートラインへの入力が阻
止され、第１群のＴＦＴの静電破壊が防止される。
【００１５】
【実施例】続いて、本発明の実施例を説明する。図１は
ＴＦＴ基板の配線を示した平面図である。ゲートライン
（Ｇ１〜Ｇｍ）とドレインライン（Ｄ１〜Ｄｎ）が互い
に直交して配置され、これらの交点にはゲート電極及び
ドレイン電極をそれぞれ各ゲートライン（Ｇ１〜Ｇｍ）
及びドレインライン（Ｄ１〜Ｄｎ）に接続したデータ信
号選択用のアクティブＴＦＴ（Ｓ１１〜Ｓｍｎ）が形成
されている。各ＴＦＴ（Ｓ１１〜Ｓｍｎ）のソースは、
液晶容量（ＬＣ）及び補助容量（ＳＣ）の一方の電極と
なっている。液晶容量（ＬＣ）の他方の電極は不図示で
ある対向基板側の共通電極であり、補助容量（ＳＣ）の
他方の電極は補助容量電極である。補助容量電極は水平
方向について各補助容量ライン（ＳＬ）により共通に接
続されている。各ドレインライン（Ｄ１〜Ｄｎ）間は、
各ゲートライン（Ｇ１〜Ｇｍ）に沿った高抵抗のａ−Ｓ
ｉ（Ｒ）により接続されている。ゲート側基板端にはダ
ミー端子（ＤＭ１〜ＤＭｍ）が設けられ、各ゲートライ
ン（Ｇ１〜Ｇｍ）端をゲートとしたサージ吸収用のパッ
シブＴＦＴ（ＰＳ１〜ＰＳｍ）のドレインとなってい
る。ダミー端子（ＤＭ１〜ＤＭｍ）とドレインライン
（Ｄ１）の間には、共通ライン（Ｃｌｎ）が設けられ、
パッシブＴＦＴ（ＰＳ１〜ＰＳｍ）のソースとなってい
る。
ＴＦＴ基板の配線を示した平面図である。ゲートライン
（Ｇ１〜Ｇｍ）とドレインライン（Ｄ１〜Ｄｎ）が互い
に直交して配置され、これらの交点にはゲート電極及び
ドレイン電極をそれぞれ各ゲートライン（Ｇ１〜Ｇｍ）
及びドレインライン（Ｄ１〜Ｄｎ）に接続したデータ信
号選択用のアクティブＴＦＴ（Ｓ１１〜Ｓｍｎ）が形成
されている。各ＴＦＴ（Ｓ１１〜Ｓｍｎ）のソースは、
液晶容量（ＬＣ）及び補助容量（ＳＣ）の一方の電極と
なっている。液晶容量（ＬＣ）の他方の電極は不図示で
ある対向基板側の共通電極であり、補助容量（ＳＣ）の
他方の電極は補助容量電極である。補助容量電極は水平
方向について各補助容量ライン（ＳＬ）により共通に接
続されている。各ドレインライン（Ｄ１〜Ｄｎ）間は、
各ゲートライン（Ｇ１〜Ｇｍ）に沿った高抵抗のａ−Ｓ
ｉ（Ｒ）により接続されている。ゲート側基板端にはダ
ミー端子（ＤＭ１〜ＤＭｍ）が設けられ、各ゲートライ
ン（Ｇ１〜Ｇｍ）端をゲートとしたサージ吸収用のパッ
シブＴＦＴ（ＰＳ１〜ＰＳｍ）のドレインとなってい
る。ダミー端子（ＤＭ１〜ＤＭｍ）とドレインライン
（Ｄ１）の間には、共通ライン（Ｃｌｎ）が設けられ、
パッシブＴＦＴ（ＰＳ１〜ＰＳｍ）のソースとなってい
る。
【００１６】この構成により、通常の動作時には、各ド
レインライン（Ｄ１〜Ｄｎ）はａ−Ｓｉによって接続さ
れているが高抵抗のため互いの絶縁は確保されている。
ドレインライン（Ｄ）にサージが入力した場合、このサ
ージはａ−Ｓｉを介して全ドレインライン（Ｄ１〜Ｄ
ｎ）及び共通ライン（Ｃｌｎ）へ拡散され、特定ライン
上に発生しやすいＴＦＴの静電破壊が防止される。一
方、ゲート側基板端よりサージが入力する場合、このサ
ージはダミー端子（ＤＭ）からサージ吸収用パッシブＴ
ＦＴ（ＰＳ）を介して共通ライン（Ｃｌｎ）へ吸収さ
れ、特定ライン上に発生しやすいＴＦＴの静電破壊が防
止される。
レインライン（Ｄ１〜Ｄｎ）はａ−Ｓｉによって接続さ
れているが高抵抗のため互いの絶縁は確保されている。
ドレインライン（Ｄ）にサージが入力した場合、このサ
ージはａ−Ｓｉを介して全ドレインライン（Ｄ１〜Ｄ
ｎ）及び共通ライン（Ｃｌｎ）へ拡散され、特定ライン
上に発生しやすいＴＦＴの静電破壊が防止される。一
方、ゲート側基板端よりサージが入力する場合、このサ
ージはダミー端子（ＤＭ）からサージ吸収用パッシブＴ
ＦＴ（ＰＳ）を介して共通ライン（Ｃｌｎ）へ吸収さ
れ、特定ライン上に発生しやすいＴＦＴの静電破壊が防
止される。
【００１７】図２はゲート側基板端のサージ吸収部の拡
大平面図である。各ゲートライン（１９Ｌ）の端部は基
板端よりやや内側に位置しており図面の右側へ延在して
いる。基板の最端にはダミー端子（１５）が配列され、
この配列方向に平行に共通ライン（１６）が延在配置さ
れている。ゲートライン（１９Ｌ）は各ダミー端子（１
５）の共通ライン（１６）との近接部に重畳してパッシ
ブＴＦＴ（ＰＳ）を構成している。
大平面図である。各ゲートライン（１９Ｌ）の端部は基
板端よりやや内側に位置しており図面の右側へ延在して
いる。基板の最端にはダミー端子（１５）が配列され、
この配列方向に平行に共通ライン（１６）が延在配置さ
れている。ゲートライン（１９Ｌ）は各ダミー端子（１
５）の共通ライン（１６）との近接部に重畳してパッシ
ブＴＦＴ（ＰＳ）を構成している。
【００１８】以下、図２のＡ−Ａ線部分の断面図である
図３も参照しながら詳細に説明する。表示画素部の構造
は図５に示した従来例と同様である。ガラスなどの透明
基板（１０）上には、例えば、Ｃｒのスパッタリングと
フォトエッチなどにより、遮光膜（１１）と補助容量電
極（１２）が形成され、これらを覆う全面には、例えば
ＳｉＮXがＣＶＤなどにより積層されて層間絶縁膜（１
３）となっている。層間絶縁膜（１３）上には、ＩＴＯ
のスパッタリングとフォトエッチにより、表示電極（１
４Ｐ）とソース電極（１４Ｓ）、及び、ドレイン電極
（１４Ｄ）とドレインライン（１４Ｌ）が形成されてい
る。これと同時に、ゲート側基板端にはダミー端子（１
５）が配列されるとともに、ダミー端子（１５）の配列
方向に平行に共通ライン（１６）が配置され、部分的に
ダミー端子（１５）に近接されている。
図３も参照しながら詳細に説明する。表示画素部の構造
は図５に示した従来例と同様である。ガラスなどの透明
基板（１０）上には、例えば、Ｃｒのスパッタリングと
フォトエッチなどにより、遮光膜（１１）と補助容量電
極（１２）が形成され、これらを覆う全面には、例えば
ＳｉＮXがＣＶＤなどにより積層されて層間絶縁膜（１
３）となっている。層間絶縁膜（１３）上には、ＩＴＯ
のスパッタリングとフォトエッチにより、表示電極（１
４Ｐ）とソース電極（１４Ｓ）、及び、ドレイン電極
（１４Ｄ）とドレインライン（１４Ｌ）が形成されてい
る。これと同時に、ゲート側基板端にはダミー端子（１
５）が配列されるとともに、ダミー端子（１５）の配列
方向に平行に共通ライン（１６）が配置され、部分的に
ダミー端子（１５）に近接されている。
【００１９】ここで、ＩＴＯはスパッタリングで成膜し
ているが、ターゲットとして、ＩＴＯに燐などの５族元
素を添加したものを用いて行い、特に、ソース・ドレイ
ン配線（１４）中に燐を含有させている。ソース及びド
レイン電極（１４Ｓ，１４Ｄ）上には、ａ−Ｓｉ（１
７）、ゲート絶縁膜（１８）、ゲート電極（１９Ｇ）が
順次積層されてアクティブＴＦＴとなっている。ゲート
電極（１９Ｇ）は、ゲートライン（１９Ｌ）と一体でＡ
ｌなどにより形成され、ゲート絶縁膜（１８）は例えば
ＳｉＮXである。これらａ−Ｓｉ、ＳｉＮX、Ａｌは連続
で成膜し、同一のマスクでパターニングを行っている。
この時、ゲートライン（１９Ｌ）端は、ダミー端子（１
５）と共通ライン（１６）の近接部上に配置され、パッ
シブＴＦＴが形成される。
ているが、ターゲットとして、ＩＴＯに燐などの５族元
素を添加したものを用いて行い、特に、ソース・ドレイ
ン配線（１４）中に燐を含有させている。ソース及びド
レイン電極（１４Ｓ，１４Ｄ）上には、ａ−Ｓｉ（１
７）、ゲート絶縁膜（１８）、ゲート電極（１９Ｇ）が
順次積層されてアクティブＴＦＴとなっている。ゲート
電極（１９Ｇ）は、ゲートライン（１９Ｌ）と一体でＡ
ｌなどにより形成され、ゲート絶縁膜（１８）は例えば
ＳｉＮXである。これらａ−Ｓｉ、ＳｉＮX、Ａｌは連続
で成膜し、同一のマスクでパターニングを行っている。
この時、ゲートライン（１９Ｌ）端は、ダミー端子（１
５）と共通ライン（１６）の近接部上に配置され、パッ
シブＴＦＴが形成される。
【００２０】ａ−ＳｉはプラズマＣＶＤで成膜するが、
この時、前述のＩＴＯ中の燐が膜成長と同時に、ａ−Ｓ
ｉ側へ拡散して、界面でＮ+型のコンタクト層が形成さ
れるので、ＴＦＴのオーミックコンタクトが得られる。
この構造では、ゲート配線（１９）の下層に残存するａ
−Ｓｉ（１７）により、全ドレインライン（１４Ｌ）と
共通ライン（１６）が高抵抗により接続されると共に、
各ダミー端子（１５）と共通ライン（１６）も高抵抗に
より接続される。
この時、前述のＩＴＯ中の燐が膜成長と同時に、ａ−Ｓ
ｉ側へ拡散して、界面でＮ+型のコンタクト層が形成さ
れるので、ＴＦＴのオーミックコンタクトが得られる。
この構造では、ゲート配線（１９）の下層に残存するａ
−Ｓｉ（１７）により、全ドレインライン（１４Ｌ）と
共通ライン（１６）が高抵抗により接続されると共に、
各ダミー端子（１５）と共通ライン（１６）も高抵抗に
より接続される。
【００２１】特に、ゲート側基板端では、ゲート端子を
やや内側に配置し、最端部にダミー端子（１５）を配置
したことにより、ブレイク時などに、基板の端部に発生
する静電気によりサージが表示画素部に入力するのが防
止される。更に、このサージは共通ライン（１６）によ
り吸収されることになる。液晶表示装置本体に比してパ
ッシブＴＦＴ（ＰＳ）は非常に微細であるため、ハンド
リングなどでは、ダミー端子（１５）とゲートライン
（１９Ｌ）端が同時に接触してパッシブＴＦＴ（ＰＳ）
がＯＮとなり、サージが共通ライン（１６）に吸収され
る。
やや内側に配置し、最端部にダミー端子（１５）を配置
したことにより、ブレイク時などに、基板の端部に発生
する静電気によりサージが表示画素部に入力するのが防
止される。更に、このサージは共通ライン（１６）によ
り吸収されることになる。液晶表示装置本体に比してパ
ッシブＴＦＴ（ＰＳ）は非常に微細であるため、ハンド
リングなどでは、ダミー端子（１５）とゲートライン
（１９Ｌ）端が同時に接触してパッシブＴＦＴ（ＰＳ）
がＯＮとなり、サージが共通ライン（１６）に吸収され
る。
【００２２】この構成により、ゲート絶縁膜（１８）の
コンタクトホール形成が不要となり、ＴＦＴ基板の製造
に要するマスクは、遮光膜（１１）と補助容量電極（１
２）のパターニング、ソース・ドレイン（１４）及びサ
ージ吸収用配線（１５，１６）のパターニング、及び、
ゲート配線（１９）のパターニングの最低３枚となる。
コンタクトホール形成が不要となり、ＴＦＴ基板の製造
に要するマスクは、遮光膜（１１）と補助容量電極（１
２）のパターニング、ソース・ドレイン（１４）及びサ
ージ吸収用配線（１５，１６）のパターニング、及び、
ゲート配線（１９）のパターニングの最低３枚となる。
【００２３】
【発明の効果】以上の説明から明らかな如く、サージ吸
収用配線の構造を改善したことにより、絶縁膜のコンタ
クトホール形成が不要となるので、基板製造に要するマ
スク枚数が１枚減り、コストが削減される。
収用配線の構造を改善したことにより、絶縁膜のコンタ
クトホール形成が不要となるので、基板製造に要するマ
スク枚数が１枚減り、コストが削減される。
【図１】本発明の実施例に係る液晶表示装置の配線図で
ある。
ある。
【図２】本発明の実施例に係る液晶表示装置の一部拡大
平面図である。
平面図である。
【図３】図２のＡ−Ａ線に沿う断面図である。
【図４】従来の液晶表示装置の配線図である。
【図５】表示画素部の断面図である。
【図６】液晶表示装置の一部拡大平面図である。
【図７】図６のＢ−Ｂ線に沿う断面図である。
Ｇ１〜Ｇｍ ゲートライン Ｄ１〜Ｄｎ ドレインライン Ｓ１１〜Ｓｍｎ アクティブＴＦＴ ＬＣ 液晶容量 ＳＣ 補助容量 Ｒ ａ−Ｓｉ高抵抗 ＳＬ 補助容量ライン ＤＭ１〜ＤＭｍ ダミー端子 ＰＳ１〜ＰＳｍ パッシブＴＦＴ Ｃｌｎ 共通ライン １０ 透明基板 １１ 遮光膜 １２ 補助容量電極 １３ 層間絶縁膜 １４ ソース・ドレイン配線 １５ ダミー端子 １６ 共通ライン １７ ａ−Ｓｉ １８ ゲート絶縁膜 １９ ゲート配線
Claims (2)
- 【請求項１】 基板上に形成された透明導電膜をエッチ
ングすることにより得られ、互いに近接部を有する表示
電極群及びドレインライン群と、 該表示電極群及びドレインライン群を覆って順次積層さ
れた半導体膜、第２の絶縁膜及び第２のメタル膜よりな
る積層体をエッチングすることにより前記ドレインライ
ン群に交差して設けられ、前記ドレインライン群と表示
電極群との各近接部に重畳して第１の薄膜トランジスタ
群を構成するゲートライン群とを有する液晶表示装置に
おいて、 基板端部には、前記透明導電膜をエッチングすることに
より、基板端に配列されたダミー端子群及び該ダミー端
子群と前記ドレインライン群との間で前記ダミー端子群
の配列方向に平行に配置された共通ラインが設けられ、 かつ、前記ゲートライン群の各端部が前記ダミー端子群
と共通ラインとの各近接部に重畳してサージ吸収用の第
２の薄膜トランジスタ群を構成することを特徴とする液
晶表示装置。 - 【請求項２】 前記ダミー端子群は、基板の最端に沿っ
て配列されており、前記ゲートライン端は基板の最端よ
り内側に位置していることを特徴とする請求項１記載の
液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2115594A JPH07230098A (ja) | 1994-02-18 | 1994-02-18 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2115594A JPH07230098A (ja) | 1994-02-18 | 1994-02-18 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07230098A true JPH07230098A (ja) | 1995-08-29 |
Family
ID=12047024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2115594A Pending JPH07230098A (ja) | 1994-02-18 | 1994-02-18 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07230098A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07333654A (ja) * | 1994-06-10 | 1995-12-22 | Sony Corp | アクティブマトリクス型液晶表示装置 |
| JPH09251169A (ja) * | 1996-03-15 | 1997-09-22 | Toshiba Corp | 表示装置、アクティブマトリクス型表示装置およびその製造方法 |
| JP2007171736A (ja) * | 2005-12-26 | 2007-07-05 | Epson Imaging Devices Corp | 液晶表示装置 |
| JP2007206132A (ja) * | 2006-01-31 | 2007-08-16 | Epson Imaging Devices Corp | 液晶表示装置 |
| KR100821794B1 (ko) * | 2005-07-26 | 2008-04-11 | 가시오게산키 가부시키가이샤 | 트랜지스터 어레이 패널, 액정 디스플레이 패널, 및 액정 디스플레이 패널의 제조방법 |
| JP2008170920A (ja) * | 2007-01-15 | 2008-07-24 | Samsung Sdi Co Ltd | 有機電界発光表示装置及びその製造方法 |
| JP2009237587A (ja) * | 1997-10-14 | 2009-10-15 | Samsung Electronics Co Ltd | 液晶表示装置用基板、液晶表示装置及びその製造方法 |
| JP2014002381A (ja) * | 2012-06-18 | 2014-01-09 | Samsung Display Co Ltd | 有機発光表示装置 |
| JP2015118387A (ja) * | 2004-05-21 | 2015-06-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2015166937A1 (ja) * | 2014-04-30 | 2015-11-05 | シャープ株式会社 | アクティブマトリクス基板及び当該アクティブマトリクス基板を備える表示装置 |
| US10090374B2 (en) | 2012-06-18 | 2018-10-02 | Samsung Display Co., Ltd. | Organic light-emitting display device |
-
1994
- 1994-02-18 JP JP2115594A patent/JPH07230098A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07333654A (ja) * | 1994-06-10 | 1995-12-22 | Sony Corp | アクティブマトリクス型液晶表示装置 |
| JPH09251169A (ja) * | 1996-03-15 | 1997-09-22 | Toshiba Corp | 表示装置、アクティブマトリクス型表示装置およびその製造方法 |
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| JP2016191954A (ja) * | 2004-05-21 | 2016-11-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2015118387A (ja) * | 2004-05-21 | 2015-06-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US7781769B2 (en) | 2005-07-26 | 2010-08-24 | Casio Computer Co., Ltd. | Transistor array panel, liquid crystal display panel, and method of manufacturing liquid crystal display panel |
| US7491971B2 (en) | 2005-07-26 | 2009-02-17 | Casio Computer Co., Ltd. | Transistor array panel, liquid crystal display panel, and method of manufacturing liquid crystal display panel |
| KR100821794B1 (ko) * | 2005-07-26 | 2008-04-11 | 가시오게산키 가부시키가이샤 | 트랜지스터 어레이 패널, 액정 디스플레이 패널, 및 액정 디스플레이 패널의 제조방법 |
| JP2007171736A (ja) * | 2005-12-26 | 2007-07-05 | Epson Imaging Devices Corp | 液晶表示装置 |
| JP2007206132A (ja) * | 2006-01-31 | 2007-08-16 | Epson Imaging Devices Corp | 液晶表示装置 |
| JP2008170920A (ja) * | 2007-01-15 | 2008-07-24 | Samsung Sdi Co Ltd | 有機電界発光表示装置及びその製造方法 |
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| US10090374B2 (en) | 2012-06-18 | 2018-10-02 | Samsung Display Co., Ltd. | Organic light-emitting display device |
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| JP6022118B2 (ja) * | 2014-04-30 | 2016-11-09 | シャープ株式会社 | アクティブマトリクス基板及び当該アクティブマトリクス基板を備える表示装置 |
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