CH639804A5

CH639804A5 - Amplificateur dynamique en technologie cmos.

Info

Publication number: CH639804A5
Application number: CH204881A
Authority: CH
Inventors: Eric Vittoz
Original assignee: Centre Electron Horloger
Priority date: 1981-03-26
Filing date: 1981-03-26
Publication date: 1983-11-30
Also published as: JPH026453B2; DE3207771A1; GB2095946A; JPS57170609A; DE3207771C2; GB2095946B; US4431929A

Description

La présente invention concerne un amplificateur à faible consommation réalisé en technologie MOS complémentaire (CMOS) et se rapporte plus particulièrement à un amplificateur de type dynamique destiné à servir de cellule de base dans les circuits à capacités commutées.

Les amplificateurs opérationnels permettent de réaliser un grand nombre de fonctions analogiques. En technologie MOS, ils sont nécessaires, en particulier, pour réaliser les intégrateurs utilisés dans les filtres à capacités commutées. Une caractéristique importante de l'amplificateur est son gain de tension en courant continu qui doit être aussi élevé que possible (typiquement supérieur à 10 000). Une autre caractéristique très importante est la transconductance de

91s ,

l'amplificateur, soit: gm = —QjJe 'ou rePresente 'e courant de sortie de l'amplificateur et Ue, sa tension d'entrée. Le courant consommé par l'amplificateur est d'autant plus élevé que sa transconductance, gm, est grande. L'article intitulé «High voltage gain CMOS OTA for micropower SC filters» paru dans Electronics Letters, Vol. 17, No 4 du 19 février 1981, décrit un amplificateur CMOS à très faible consommation de courant. Cependant, la rapidité de réaction s pour de grandes variations de la tension d'entrée reste, pour un tel amplificateur, limitée par le courant de sortie Is maximum à disposition pour charger ou décharger le condensateur chargeant la sortie de l'amplificateur. En effet, le courant de sortie maximum ne peut pas dépasser le courant iode polarisation. Cette limitation, due à la pente du signal de sortie (en anglais «slew rate»), peut être évitée en utilisant un amplificateur dynamique polarisé par le signal et dont la consommation de courant augmente avec l'amplitude du signal d'entrée. Un tel amplificateur dynamique est décrit is dans l'article de Bedrich J. Hosticka intitulé «Dynamic CMOS amplifier» et paru dans la revue américaine IEEE JSSC, Vol. SC 15, No 5, d'Octobre 1980. Cependant, un tel amplificateur, représenté notamment à la figure 8 de l'article précité, ne permet pas d'assurer une valeur de la 20 transconductance, gm, suffisante pour les petits signaux, ce qui ralentit fortement la fin du processus de stabilisation (retour à l'équilibre).

Aussi, un objet de la présente invention est un amplificateur dynamique réalisé en technologie CMOS et ne 25 présentant pas les inconvénients mentionnés ci-dessus. Cet amplificateur est défini dans la revendication 1.

Un autre objet de l'invention est un circuit intégrateur comportant l'amplificateur mentionné ci-dessus. Ce circuit est défini dans la revendication 4.

30 D'autres particularités ainsi que les caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description suivante d'exemples de réalisation particuliers, ladite description étant faite à titre purement illustratif et en relation avec les dessins joints dans 35 lesquels:

la figure 1 montre un amplificateur dynamique selon l'invention,.

la figure 2 montre les phases de commutation des dispositifs interrupteurs du circuit de la figure 1; 40 la figure 3 montre les courbes de variation des courants de sortie en fonction de la tension d'entrée du circuit de la figure 1;

les figures 4.a et 4.b montrent des configurations de couplage capacitif équivalentes à celle de la figure 1; 45 la figure 5 montre un circuit intégrateur comportant l'amplificateur de l'invention;

la figure 6 montre un autre circuit intégrateur comportant l'amplificateur de l'invention; et la figure 7 montre une variante du circuit de la figure L so Le circuit de la figure 1 représente un amplificateur dynamique en technologie CMOS selon les principes de la présente invention. Il comprend au moins une paire de transistors MOS de types complémentaires T1 (à canal n) et T2 (à canal p) connectés en série entre la borne positive VDD 55 et la borne négative Vss d'une source d'alimentation. Les grilles Gl et G2 des transistors TI et T2 sont couplées l'une à l'autre capacitivement à l'aide des condensateurs Cl et C2. Un dispositif interrupteur SI est connecté entre la grille Gl et le drain du transistor T1. Un deuxième dispositif interrupteur 60 S2 permet de relier périodiquement la grille G2 du transistor T2 à une source de tension 3. La source de tension 3 est réalisée au moyen d'un transistor T3, à canal p, dont le drain est relié à la borne positive d'alimentation VDD et dont la grille, reliée à la source du transistor T3 et à une source de 65 courant délivrant un courant Ib, constitue la borne de sortie de ladite source de tension 3. Le nœud d'entrée 1, qui est le point commun aux deux condensateurs Cl et C2 est connecté, à travers un troisième dispositif interrupteur S3, à une borne

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de référence 5 (Vréf) et, à travers un quatrième dispositif interrupteur S4, à une borne d'entrée 6 (Ve). Le nœud de sortie 2, qui est commun aux drains des transistors TI et T2, est connecté à une borne de sortie 4 à travers un cinquième dispositif interrupteur S5. Bien que représentés par des interrupteurs, les dispositifs interrupteurs SI à S5 sont en fait constitués par des transistors à canal n, des transistors à canal p ou des paires de transistors complémentaires.

Le circuit de la figure 1 travaille en deux phases alternées notées phase (a) et phase (b). Pendant la phase (a), ou phase de préparation, les dispositifs interrupteurs SI, S2 et S3 sont fermés tandis que les dispositifs interrupteurs S4 et S5 sont ouverts. Pendant la phase (b), ou phase d'amplification, les dispositifs interrupteurs S4 et S5 sont alors fermés, tandis que les dispositifs interrupteurs SI à S3 sont ouverts. La figure 2 montre le partage dans le temps des phases (a) et (b). La figure 2 montre également que chaque phase est séparée de la suivante par un intervalle de temps pendant lequel tous les dispositifs interrupteurs sont ouverts.

On va maintenant décrire le fonctionnement de l'amplificateur de l'invention en se référant aux figures 1 à 3. Pendant la phase de préparation (a), les dispositifs interrupteurs SI, S2 et S3 sont fermés et les dispositifs interrupteurs S4 et S5 sont ouverts. Les transistors T2 et T3 constituent un miroir de courant de sorte qu'à l'équilibre, les courants de drain II et 12 des transistors TI et T2 respectivement prennent la valeur 10 définie par la relation:

10 = Ib •

W2 L3

L2 W3

Dans cette relation, Ib est le courant de drain du transistor T3, W2 et L2 sont respectivement les largeur et longueur effectives du canal du transistor T2 et W3 et L3 sont celles du canal du transistor T3. Cette valeur de courant 10 détermine le point d'intersection des courbes de la figure 3 montrant la variation du courant II et du courant 12 en fonction de la tension Ve appliquée à la borne d'entrée 6.

Lorsque le circuit passe en phase d'amplification (b), la borne de sortie 4 étant reliée à une charge capacitive CL, les dispositifs interrupteurs SI, S2 et S3 sont alors ouverts tandis que les dispositifs S4 et S5 sont fermés. Les tensions aux bornes de Cl et C2 restent constantes et égales aux valeurs atteintes à la fin de la phase (a). La différence des tensions appliquées aux bornes 5 et 6, soit Ue = Ve-Vréf, est donc transmise intégralement aux grilles Gl et G2 des transistors T1 et T2 respectivement. La variation des tensions de grille entraîne une variation des courants II et 12 selon les courbes représentées à la figure 3. Si la différence de tension Ue est positive, le courant II sera supérieur à la valeur 10 alors que le courant 12 sera inférieur à cette valeur. Si, par contre, cette différence de tension Ue est négative, le courant II sera inférieur à la valeur 10 alors que le courant 12 sera supérieur à cette valeur. Le courant de sortie Is, qui est égal à 12—11, peut dépasser largement le courant de polarisation 10. Loin de la

Is position d'équilibré, la transconductance gm = — est

égale au signe près à la pente de la caractéristique II (ou 12) en fonction de Ve. Autour de la position d'équilibre, c'est-à-dire lorsque Ue # 0, la transconductance gm est égale à la somme des pentes des caractéristiques de II en fonction de Ve et 12 en fonction de Ve pour II = 12 = IO. Comme le courant IO est bien contrôlé, la valeur de la transconductance à l'équilibre est également bien définie.

Les figures 4.a et 4.b montrent deux configurations de couplage capacitif entre les grilles Gl et G2 et le nœud d'entrée 1 qui sont équivalentes à celle de la figure 1. Selon la figure 4.a, la grille Gl est couplée à la grille G2 à travers le condensateur Cl et au nœud d'entrée 1 à travers les condensateurs Cl et C2 en série tandis que la grille G2 est reliée au s point commun aux deux condensateurs Cl et C2. Selon la figure 4.b, la gille G2 est couplé à la grille Gl à travers le condensateur C2 et au nœud 1 à travers les condensateurs C2 et Cl en série, tandis que la grille Gl est reliée au point commun aux deux condensateurs Cl et C2.

io La figure 5 représente un circuit intégrateur de conception générale connue mais utilisant l'amplificateur de l'invention avec la configuration de la figure 4.b. Les éléments communs portent les mêmes représentés en pointillé. Ces éléments sont: un condensateur d'intégration CO connecté entre la borne de 15 sortie 4 et le nœud d'entrée 1; un condensateur d'entrée aCO qui forme, avec le commutateur SO, un équivalent connu de la résistance d'entrée des montages classiques; et une charge, symbolisée par un condensateur CL connecté entre la borne de sortie 4 et la borne de référence 5.

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Le dispositif interrupteur S4 de la figure 1 est, dans le cas du montage de la figure 5, combiné avec le commutateur SO, lequel dans la phase (a) permet la charge du condensateur aCO par le signal d'entrée E et dans la phase (b) relie le con-25 densateur ainsi chargé à la borne d'entrée 6. On a vu précédemment que le courant de sortie Is pouvait prendre une valeur très supérieure au courant de polarisation IO. Ainsi, si la tension d'entrée Ue subit une grande variation, le courant important Is qui en résulte charge ou décharge rapidement la 30 charge CL. La variation correspondante de Us est transmise à la borne d'entrée par le condensateur CO ce qui provoque un retour rapide de Ue vers zéro. Lorsque Ue est faible, le retour à l'équilibre s'achève avec une constante de temps proportion-

,, nelle à JP—

35 Qm demment.

, gm étant la transductance définie précé-

La figure 6 représente une variante particulièrement avantageuse de circuit intégrateur utilisant l'amplificateur de l'in-40 vention, avec la configuration de la figure 4.b. Selon cette variante, le condensateur d'intégration CO est connecté entre la borne de sortie 4 et la grille Gl du transistor T1. Le condensateur Cl joue à la fois le rôle de condensateur de couplage et de condensateur d'entrée formant avec les dispositifs interrup-45 teurs S3 et S4 l'équivalent d'une résistance d'entrée dans les montages classiques. Par rapport à la réalisation de la figure 5, cette variante offre l'avantage de n'ajouter qu'un condensateur supplémentaire à l'amplificateur de la figure 1 pour obtenir un circuit intégrateur et surtout de réaliser un circuit intéso grateur insensible aux capacités parasites, notamment des dispositifs interrupteurs S3 et SO (dans le cas de la figure 5).

La figure 7 représente une variante de l'amplificateur de l'invention dans laquelle le gain en continu de l'amplificateur 55 est augmenté par un montage de type cascode. Selon cette variante, deux transistors supplémentaires T4 et T5 sont connectés en série entre les drains des transistors TI et T2. Le nœud de sortie 2', relié à la borne de sortie 4 à travers l'interrupteur S5, est constitué par le point commun aux drains des 60 transistors T4 et T5. Le transistor T4 est à canal n et le transistor T5 est à canal p. Les tensions de grille Vn et Vp des transistors T4 et T5 respectivement, doivent être suffisantes pour entraîner la saturation des transistors TI et T2. Elles peuvent être obtenues à partir d'un montage tel que décrit dans la réfé-65 rence déjà mentionnée d'Electronics Letters, notamment à la figure 1 de cette référence.

C

4 feuilles dessins

Claims

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1. Amplificateur dynamique à faible consommation, en technologie CMOS, comportant au moins une paire de transistors de types complémentaires qui sont connectés en série entre les bornes d'une source d'alimentation et dont les grilles sont couplées capacitivement entre elles d'une part et à un nœud d'entrée d'autre part, caractérisé en ce qu'un premier dispositif interrupteur est connecté entre la grille et le drain d'un premier transistor de ladite paire, un deuxième dispositif interrupteur est connecté entre la grille du second transistor de ladite paire et une source de tension de polarisation, un troisième dispositif interrupteur est connecté entre ledit nœud d'entrée et une borne portée à un potentiel de référence, un quatrième dispositif interrupteur est connecté entre ledit nœud d'entrée et une borne d'entrée recevant un signal d'entrée et un cinquième dispositif interrupteur est connecté entre le point commun aux drains desdits premier et second transistors et une borne de sortie; et en ce que des moyens sont prévus pour commander dans une première phase, dite de préparation, la fermeture desdits premier, deuxième et troisième dispositifs interrupteurs et dans une deuxième phase, dite d'amplification, la fermeture desdits quatrième et cinquième dispositifs interrupteurs.

2. Amplificateur selon la revendication 1, caractérisé en ce que ladite source de tension de polarisation est constituée par un troisième transistor de même type que ledit deuxième transistor, dont la source est reliée à la source dudit deuxième transistor et dont la grille est reliée au drain dudit troisième transistor et à une source de courant, ladite grille constituant la borne de sortie de ladite source de tension de polarisation.

2

REVENDICATIONS

3. Amplificateur selon la revendication 1 ou 2, caractérisé en ce qu'un quatrième transistor, de même type que ledit premier transistor, et un cinquième transistor, de même type que ledit deuxième transistor, sont connectés en série entre ledit premier et ledit deuxième transistor, le point commun aux drains desdits quatrième et cinquième transistors étant connecté à ladite borne de sortie à travers ledit cinquième dispositif interrupteur et en ce que les grilles desdits quatrième et cinquième transistors sont portées à des tensions propres à assurer la saturation desdits premier et deuxième transistors.

4. Circuit intégrateur comportant un amplificateur selon l'une des revendications 1 à 3, caractérisé en ce que la grille dudit premier transistor est couplée à la grille dudit deuxième transistor par un premier condensateur et audit nœud d'entrée par un deuxième condensateur et en ce qu'un condensateur d'intégration est en outre connecté entre ladite borne de sortie et la grille dudit premier transistor.