JP2007318230A - 半導体集積回路 - Google Patents
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Abstract
【課題】選択的マルチスレッショルド(SMT)回路におけるスイッチ付きゲート回路の動作状態復帰の際の、内部ノードの無駄な遷移や、スイッチ付きゲート回路の同時スイッチングにより瞬時に流れる過大な電流を低減する半導体集積回路を提供する。
【解決手段】半導体集積回路は、制御信号MTEによりオン・オフ制御されるスイッチトランジスタをそれぞれ有するスイッチ付きゲート回路31、32と、入力端子がスイッチ付きゲート回路31のスイッチトランジスタのゲート電極と接続し出力端子がスイッチ付きゲート回路32のスイッチトランジスタのゲート電極と接続し、前記制御信号MTEの伝播を遅延させる遅延素子41と、を備えることを特徴とする。
【選択図】図1
【解決手段】半導体集積回路は、制御信号MTEによりオン・オフ制御されるスイッチトランジスタをそれぞれ有するスイッチ付きゲート回路31、32と、入力端子がスイッチ付きゲート回路31のスイッチトランジスタのゲート電極と接続し出力端子がスイッチ付きゲート回路32のスイッチトランジスタのゲート電極と接続し、前記制御信号MTEの伝播を遅延させる遅延素子41と、を備えることを特徴とする。
【選択図】図1
Description
本発明は、半導体集積回路に関する。
デバイスの微細化に伴い、電源電圧とトランジスタの閾値電圧は低下する傾向にある。この閾値電圧の低下はリーク電流の増加を招く。LSIの待機状態では、チップ全体または使用していないブロックへの電源を遮断するといった手法で、リーク電流に対する対策をとることができる。しかし、このリーク電流は、チップまたはブロックの動作中も定常的に流れ続け、動作時のスイッチング以外の余計な消費電力として最近問題化しつつある。
動作時を含めたリーク電流低減の手法の一つとして、マルチスレッショルドCMOS(以下MT―CMOSと称する)回路が知られている。MT−CMOS回路では、閾値の高いトランジスタと閾値の低いトランジスタを用いる。ゲート回路の論理部は閾値の低いトランジスタで構成する。そして、一または複数のゲート回路の論理部と電源線、接地線との間に閾値の高いスイッチトランジスタを挿入する。スイッチトランジスタのオン、オフはイネーブル信号により制御される。
このような構成にすることにより、動作時は、スイッチトランジスタがオンし、ゲート回路の論理部は電源電圧が供給され高速動作することができる。また、待機時は、スイッチトランジスタがオフすることにより電源線から接地線にいたるリークパスが遮断され、ゲート回路のリーク電流を閾値の高いトランジスタのオフリークだけに抑えることができる。
MT−CMOS回路では全てのゲート回路の論理部が閾値の高いスイッチトランジスタに接続されることになる。このため、回路の高速動作を実現しようとする場合、スイッチトランジスタのサイズを大きくする、スイッチトランジスタのゲート電極に高い電圧を印加する、またはトランジスタの基板端子に弱いバイアス電圧を順方向に印加してトランジスタのチャネル部に電流を流れやすくするなどといったことを行う必要があり、面積の増大を招くおそれがある。
リーク電流低減の別の手法として、選択的マルチスレッショルド(Selective−MT、以下単にSMTと称する)回路と呼ばれる回路の提案もなされている。これは、クリティカルパス以外の比較的タイミングに余裕のあるパスには、閾値の高いトランジスタで構成されるゲート回路を用いる。一方、クリティカルパスに用いるゲート回路は、閾値の低いトランジスタで構成される論理部と、閾値が高いトランジスタであって論理部と電源線または接地線との間に挿入されたスイッチトランジスタとによって構成される。スイッチトランジスタのオン、オフはイネーブル信号により制御される。
このような構成にすることにより、クリティカルパスのゲート回路は、動作時にスイッチトランジスタがオンし電源電圧が供給され高速動作でき、待機時にスイッチトランジスタをオフすることでリークパスを遮断しリーク電流を低減できる。クリティカルパス以外のパスは閾値の高いトランジスタが用いられているのでリーク電流の低減を図ることができる。また、閾値の低いトランジスタで構成された論理部と閾値の高いスイッチトランジスタにより構成されるゲート回路は一部であるため、MT−CMOS回路よりも素子形成面積を小さくすることができる。
MT−CMOS回路やSMT回路では、イネーブル信号を用いてスイッチトランジスタを制御し、不要なリーク電流を抑制しようとする。しかし、スイッチトランジスタのイネーブル信号を休止状態から動作状態に変化させる際、多くのスイッチトランジスタ付きゲート回路が電源から、またはグランドへ同時に電流を流そうとする。また、他のスイッチトランジスタ付きゲート回路の出力を受けるスイッチトランジスタ付きゲート回路では、その入力状態の変化により出力が変化するといったことをしばらく繰り返し、出力が確定するまでに余計な電流を消費するということも起きていた。
SMT回路の場合には、スイッチトランジスタ付きゲート回路の出力が、閾値の高いトランジスタで構成されるゲート回路へ入力されることがある。これにより、スイッチトランジスタ付きゲート回路の出力変化に伴って、閾値の高いトランジスタで構成されるゲート回路でも不要な遷移が起きていた。
このように、MT−CMOS回路やSMT回路のスイッチトランジスタをイネーブル信号で休止状態から動作状態に変化させようとした時、同時スイッチングによる過大な電流でラッチアップや配線の信頼性の低下を招いていた。また、通常動作では起こり得ない多くの遷移により不必要な電流を消費していた。さらに、動作状態と休止状態をきめ細かく制御しようとした場合に、逆に消費電流が増えてしまう可能性もある。
そのひとつの解決策として、システムLSIをいくつかのブロックに分けて、それらブロックに対応するスイッチトランジスタをイネーブル信号で制御し、遅延素子を使って各スイッチトランジスタにイネーブル信号が入力するタイミングをずらすことが提案されている(例えば、特許文献1参照)。
この方策を用いれば、各ブロックが休止状態から動作状態になるタイミングが異なるので、同時スイッチングによる過大な電流の抑制することは可能である。しかし、ブロック内で起きる無駄な遷移の問題は解決できていない。
また、SMT回路のように、ブロック単位でなくゲート回路ごとにリーク電流低減のためのスイッチトランジスタを持つような場合には、それらすべてのスイッチトランジスタにタイミングをずらしたイネーブル信号を入力するための遅延素子を設けることは素子形成面積の増大を招き、現実的でない。
上記のように、従来のSMT回路は、スイッチトランジスタを休止状態から動作状態に切り替えた際に、同時スイッチングにより過大な電流が流れ、また、連鎖的に起きる不必要な遷移により消費電力が大きくなるという問題を有していた。
特開2004−229193号公報
そこで本発明は、SMT回路におけるスイッチトランジスタ付きゲート回路のスイッチトランジスタを休止状態から動作状態に切り替える際の、スイッチトランジスタ付きゲート回路の同時スイッチングによる過大な電流を抑制し、また、スイッチトランジスタ付きゲート回路の出力変化が伝播したことにより生ずる各ゲート回路での無駄な遷移を低減する半導体集積回路を提案するものである。
本発明の一態様による半導体集積回路は、複数の第1のトランジスタを含む論理部と、前記第1のトランジスタよりも閾値電圧が高く、第1の基準電圧線と前記論理部の第1の基準電圧線側端子との間にソース/ドレイン電極が接続され、前記論理部へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第2のトランジスタと、前記論理部の出力端子と第2の基準電圧線との間に接続され、前記制御信号がゲート電極に入力され、前記第2のトランジスタのオン時はオフし、前記第2のトランジスタのオフ時はオンする第3のトランジスタと、をそれぞれ有する、第1および第2のスイッチ付きゲート回路と、前記第1のスイッチ付きゲート回路の出力端子と前記第2のスイッチ付きゲート回路の入力端子との間に接続され、前記第1のトランジスタよりも閾値電圧が高いトランジスタを含む論理部を有する少なくとも一つのゲート回路と、入力端子が前記第1のスイッチ付きゲート回路の第3のトランジスタのゲート電極と接続し、出力端子が前記第2のスイッチ付きゲート回路の第3のトランジスタのゲート電極と接続し、前記制御信号の伝播を遅延させる遅延素子と、を備えることを特徴とするものである。
また、本発明の一態様による半導体集積回路は、複数の第1のトランジスタを含む論理部と、前記第1のトランジスタよりも閾値電圧が高く、第1の基準電圧線と前記論理部の第1の基準電圧線側端子との間にソース/ドレイン電極が接続され、前記論理部へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第2のトランジスタと、前記論理部の出力端子と第2の基準電圧線との間に接続され、前記制御信号がゲート電極に入力され、前記第2のトランジスタのオン時はオフし、前記第2のトランジスタのオフ時はオンする第3のトランジスタと、をそれぞれ有する、第1、第2および第3のスイッチ付きゲート回路と、前記第1のスイッチ付きゲート回路の出力端子と前記第2のスイッチ付きゲート回路の入力端子との間に接続され、前記第1のトランジスタよりも閾値電圧が高いトランジスタを含む論理部を有する少なくとも一つのゲート回路と、前記第2のスイッチ付きゲート回路の出力端子と前記第3のスイッチ付きゲート回路の入力端子との間に接続され、前記第1のトランジスタよりも閾値電圧が高いトランジスタを含む論理部を有する少なくとも一つのゲート回路と、入力端子が前記第1のスイッチ付きゲート回路の第3のトランジスタのゲート電極と接続し、出力端子が前記第2のスイッチ付きゲート回路の第3のトランジスタのゲート電極と接続し、前記制御信号の伝播を遅延させる遅延素子と、を備え、動作状態と休止状態での出力レベルが同一の前記第2のスイッチ付きゲート回路の第3のトランジスタのゲート電極と前記第3のスイッチ付きトランジスタの第3のトランジスタのゲート電極との間は前記制御信号の伝播を遅延させる遅延素子を介することなく接続されていることを特徴とするものである。
また、本発明の一態様による半導体集積回路は、複数の第1のトランジスタを含む論理部と、前記第1のトランジスタよりも閾値電圧が高く、第1の基準電圧線と前記論理部の第1の基準電圧線側端子との間にソース/ドレイン電極が接続され、前記論理部へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第2のトランジスタと、前記論理部の出力端子に接続され前記論理部の出力論理を保持可能な記憶回路とを有する、スイッチ付きゲート回路を複数備え、第1の基準電圧線と第2の基準電圧線が同一方向に沿って交互に複数設けられることにより、それぞれの前記第1の基準電圧線と前記第2の基準電圧線との間に素子を配置できる素子配置領域が複数形成されており、同一の前記素子配置領域に配置される前記スイッチ付きゲート回路の個数は所定数以下であることを特徴とするものである。
本発明によれば、スイッチトランジスタ付きゲート回路の同時スイッチングによる過大な電流を抑制し、また、ゲート回路の無駄な遷移を低減するという効果がある。
以下、本発明の実施の形態にかかる半導体集積回路について図面に基づいて説明する。
(第1の実施形態)図1に本発明の第1の実施形態に係る半導体集積回路の概略構成を示す。
始点のフリップフロップ21から終点のフリップフロップ22までの間に、インバータ論理ゲート回路12〜17とインバータSMTゲート回路31〜33が直列に接続されている。SMTゲート回路のスイッチトランジスタのオン・オフ制御を行うMTイネーブル信号MTEはまずインバータSMTゲート回路31のスイッチトランジスタ(図示しない)に入力される。
続いて、遅延素子41により伝播が遅延したMTイネーブル信号MTEがインバータSMTゲート回路32のスイッチトランジスタ(図示しない)に入力され、さらに遅延素子42により伝播が遅延したMTイネーブル信号MTEがインバータSMTゲート回路33のスイッチトランジスタ(図示しない)に入力される。
図2に、SMTゲート回路の回路構成の一例を示す。SMTゲート回路は、論理部11と、スイッチトランジスタ1と、プルアップトランジスタ2とを備える。論理部11は閾値の低いトランジスタで構成される。スイッチトランジスタ1は論理部11とグランド間に設けられ、ゲート電極に入力されるMTイネーブル信号MTEでオン・オフ制御される。プルアップトランジスタ2はスイッチトランジスタ1がオフした時にオンして出力Zを‘H’に固定し、出力論理が不定にならないようにする。スイッチトランジスタ1、プルアップトランジスタ2の閾値は論理部11を構成するトランジスタの閾値よりも高い。A、Bは論理部11の入力である。図2では論理部11がNAND回路となっており、NANDSMTゲート回路を構成する。しかし、これに限らず、例えば、NAND回路をインバータに置き換えたものはインバータSMTゲート回路となる。
パスが休止状態にあるときはMTイネーブル信号MTEが‘L’であり、プルアップトランジスタにより、インバータSMTゲート回路31,32,33の出力が‘H’に固定されている。インバータ論理ゲート回路12〜17の出力は、インバータSMTゲート回路31,32,33の出力によりそれぞれ決定されている。
ここで、MTイネーブル信号MTEを‘L’から‘H’に変化させパスを動作状態に移すと、はじめに、インバータSMTゲート回路31が入力の‘H’を受けて出力‘L’となる。このインバータSMTゲート回路31の出力‘L’は、インバータ論理ゲート回路13,14に伝わり、インバータ論理ゲート回路13の出力は‘L’から‘H’に、インバータ論理ゲート回路14の出力は‘H’から‘L’に変化する。
この変化、つまりインバータ論理ゲート回路14の出力確定、を待って、インバータSMTゲート回路32のスイッチトランジスタに変化したMTイネーブル信号MTEが入力されるように、MTイネーブル信号MTEの伝播を遅延させる遅延素子41を設ける。遅延素子41はインバータSMTゲート回路31のスイッチトランジスタのゲート電極と、インバータSMTゲート回路32のスイッチトランジスタのゲート電極との間に設ける。
MTイネーブル信号MTEの変化を受けて、インバータSMTゲート回路32の出力が‘H’に確定する。そして、その出力がインバータ論理ゲート15,16に伝播し、インバータSMTゲート33の入力(インバータ論理ゲート16の出力)が確定した後に、インバータSMTゲート33のスイッチトランジスタに変化したMTイネーブル信号MTEが入力されるように、MTイネーブル信号MTEの伝播を遅延させる遅延素子42を設ける。
遅延素子42はインバータSMTゲート回路32のスイッチトランジスタのゲート電極と、インバータSMTゲート回路33のスイッチトランジスタのゲート電極との間に設ける。
遅延素子がMTイネーブル信号MTEの伝播を遅延させる時間は、内部論理回路の遅延時間に応じて設定される。例えば、遅延素子41の場合はインバータ論理ゲート回路13,14に相当する時間、つまりインバータ論理ゲート回路2段分の時間を遅延させればよい。遅延素子には複数の直列接続したインバータを用い、インバータの個数調整により遅延時間を簡単に調整することができる。遅延素子はインバータとキャパシタにより構成するなどの他の構成にしてもよい。
(比較例)比較例による半導体集積回路について説明する。図3に比較例による半導体集積回路の概略構成を示す。上記第1の実施形態と比較し、MTイネーブル信号MTEの伝播を遅延させる遅延素子を備えない点で相違する。
はじめに、MTイネーブル信号MTEが‘L’の状態を考える。インバータSMTゲート回路31,32,33の出力は、プルアップトランジスタにより‘H’に固定されている。これに応じて、インバータ論理ゲート回路12〜17の出力の‘L’と‘H’が、図4に示されるような状態で確定し、パスは休止状態となっている。
次に、MTイネーブル信号MTEを‘L’から‘H’に変化させ、パスを休止状態から動作状態に移すと、インバータSMTゲート回路31〜33の出力は、入力がすべて‘H’になっていることから一旦‘L’となる。このとき、インバータSMTゲート回路31〜33の同時スイッチングにより、電源またはグランドに対して大きな電流が流れることになる。
その後、前段のインバータSMTゲート回路の‘H’から‘L’への出力変化が後段に伝播し、インバータSMTゲート回路32,33の出力は‘L’から‘H’に変化する。さらに、このインバータSMTゲート回路32の出力変化がインバータSMTゲート回路33へ伝播し、インバータSMTゲート回路33の出力は‘H’から‘L’に変化し、出力が確定する。図5に示されるように出力の変化、無駄な遷移は後段にいくほど長く続くことがわかる。
実際のパスではインバータだけではなく、さまざまな論理回路、複雑な論理の伝播があり、MTイネーブル信号MTEによりパスを動作状態へ復帰させた時には、このような多くの無駄な遷移がいたるところで起きると考えられる。
動作する必要がない回路ブロックのクロック供給を停止して回路の消費電力を低減するクロックゲーティングという技術がある。クロック供給を制御するイネーブル信号をSMT回路で使ってパスの動作状態と休止状態を頻繁に切り替えようとした場合には、上記のような無駄な遷移による消費電力はより大きなものとなる。
このような比較例と異なり、上記第1の実施形態によれば、MTイネーブル信号MTEの伝播を遅延させる遅延素子を備えたことにより、パス内の無駄な遷移を抑制することが可能である。また、各SMTゲートのMTイネーブル信号MTE伝播時間が異なるため、同時スイッチングによる大きな電流が瞬時に流れることを防ぐことができる。
このように、第1の実施形態により、パス内の無駄な遷移を無くすことができ、SMTゲートを用いたパスの休止状態から動作状態への復帰の際の同時スイッチングによる過大な電流を抑えることができる。
また、予め、インバータSMTゲート回路32のように、MTイネーブル信号MTEを‘L’から‘H’に変化させたとき、出力の状態が‘H’のまま変わらないことが論理シミュレーションなどによりわかっているSMTゲート回路については、図6に示す変形例ように、遅延素子42を設けることなく、インバータSMTゲート回路32と33のスイッチトランジスタにMTイネーブル信号MTEを同時に入力してもよい。
これにより、パスの動作復帰の際に、パスの最終段のゲート回路の出力を早く確定することができる。
(第2の実施形態)本発明の第2の実施形態に係る半導体集積回路について図を用いて説明する。
図7に示す半導体集積回路は、第1の実施形態で説明した回路より論理回路の種類、数が多く、実際のSoC(System On a Chip)に近い構成を備えている。このような場合、すべてのSMTゲート回路のスイッチトランジスタに対してタイミングをずらしてMTイネーブル信号MTEを入力させると、遅延素子数の増大を招く虞がある。
そこで、図8に示すように遅延素子を設けずにレイアウト設計した後、クロストークの解析に用いるタイミングウィンドウ・ファイルを利用し、スイッチトランジスタに同時にMTイネーブル信号MTEを入力させる複数のSMTゲート回路を決め、遅延素子を設ける場所を決定する。
図9にタイミングウィンドウ・ファイルの一例を示す。SMTゲート回路34〜38を同時に動作状態に復帰させた場合、SMTゲート回路34はサイクル2で、SMTゲート回路35はサイクル1と3で信号の変化があることがわかる。同様に、SMTゲート回路36はサイクル4で、SMTゲート回路37はサイクル4と5で信号が変化する。SMTゲート回路38はサイクル6と7で信号変化がある。
これを基に、パス内の無駄な遷移を減らすように、スイッチトランジスタに同時にMTイネーブル信号MTEを入力し動作復帰させるSMTゲート回路のグループを決定する。信号変化のタイミングの近いSMTゲート回路を同じグループにすることとし、ここでは、SMTゲート回路34と35を同じグループ、SMTゲート回路36と37を同じグループにする。
図7に示すように、SMTゲート回路35のスイッチトランジスタ(図示しない)とSMTゲート回路36のスイッチトランジスタ(図示しない)との間に遅延素子43を設ける。また、SMTゲート回路37のスイッチトランジスタ(図示しない)とSMTゲート回路38のスイッチトランジスタ(図示しない)との間に遅延素子44を設ける。MTE2は遅延素子43により伝播が遅延したMTイネーブル信号MTEを、MTE3は遅延素子43、44により伝播が遅延したMTイネーブル信号MTEを表す。
これにより、SMTゲート回路34と35は同じタイミングで動作状態に復帰し、その後、SMTゲート回路36と37が同じタイミングで動作状態に復帰する。また、SMTゲート回路38はSMTゲート回路37の動作状態復帰後に動作復帰する。
図7に示すパスの動作復帰の際の各SMTゲート回路の出力変化を図10に示す。MTイネーブル信号MTE(MTE1)はサイクル2で‘L’から‘H’に変化し、SMTゲート回路34、35が動作復帰する。SMTゲート回路34はサイクル2まではプルアップされた‘H’が出力されているが、動作復帰によりサイクル3で出力は‘L’に変化し、出力が確定する。SMTゲート回路35はサイクル2まではプルアップされた‘H’が出力されているが、点線で囲まれた部分A1に示されるように、動作復帰によりサイクル3で出力は‘L’に変化する。さらに、SMTゲート回路34の出力変化に伴い、サイクル4で‘H’に変化する。SMTゲート回路35の出力は、a1に示されるように、サイクル4で確定する。
MTE2は、遅延素子43によりMTイネーブル信号MTEの伝播が遅延するため、サイクル4で‘L’から‘H’に変化し、SMTゲート回路36、37が動作復帰する。SMTゲート回路36はサイクル4まではプルアップされた‘H’が出力されているが、動作復帰によりサイクル5で出力は‘L’に変化し、出力が確定する。SMTゲート回路37はサイクル4まではプルアップされた‘H’が出力されているが、点線で囲まれた部分B1に示されるように、動作復帰によりサイクル5で出力は‘L’に変化する。さらに、SMTゲート回路36の出力変化に伴い、サイクル6で‘H’に変化する。SMTゲート回路37の出力は、b1に示されるように、サイクル6で確定する。
MTE3は、遅延素子43、44によりMTイネーブル信号MTEの伝播が遅延するため、サイクル7で‘L’から‘H’に変化し、SMTゲート回路38が動作復帰する。SMTゲート回路38はサイクル7まではプルアップされた‘H’が出力され、サイクル8では入力(ゲート回路55の出力)が‘L’であるので、サイクル7までと同様‘H’が出力される。
すべてのSMTゲート回路の出力確定までに起きた無駄な遷移はSMTゲート回路35のサイクル3、4とSMTゲート回路37のサイクル5、6の4回である。
(比較例)比較例による半導体集積回路は、図8に示される構成を備え、上記第2の実施形態と比較し、遅延素子を備えない点で相違する。この場合のパスの動作復帰の際の各SMTゲート回路の出力変化を図11に示す。MTイネーブル信号MTEはサイクル2で‘L’から‘H’に変化し、SMTゲート回路34〜38は同時に動作復帰する。
SMTゲート回路34はサイクル3で出力が‘L’に変化し、出力が確定する。SMTゲート回路35は点線で囲まれた部分A2に示されるように、サイクル3で出力が‘L’に変化する。さらに、SMTゲート回路34の出力変化に伴い、サイクル4で‘H’に変化する。SMTゲート回路35の出力はサイクル4で確定する。
SMTゲート回路36は点線で囲まれた部分B2に示されるように、サイクル3で出力が‘L’に変化する。さらに、SMTゲート回路35の出力変化に伴い、サイクル4で‘H’に、サイクル5で‘L’に変化し、出力が確定する。
ゲート回路52の出力がサイクル4で‘H’に変化すること、およびSMTゲート回路36の出力がサイクル4で‘H’に、サイクル5で‘L’に変化することによって、SMTゲート回路37の出力は、点線で囲まれた部分C2に示されるように、サイクル5で‘L’、サイクル6で‘H’に変化し、出力が確定する。
このSMTゲート回路37の出力変化に伴い、SMTゲート回路38の出力は、点線で囲まれた部分D2に示されるように、サイクル7、8で変化し、出力が確定する。
すべてのSMTゲート回路の出力確定までに起きた無駄な遷移はSMTゲート回路35のサイクル3、4、SMTゲート回路36のサイクル3、4、SMTゲート回路37のサイクル5、6、SMTゲート回路38のサイクル7、8の合計8回である。
以上より、第2の実施形態によれば、タイミングウィンドウ・ファイルを利用して同時に動作状態に復帰させるSMTゲート回路をグルーピングし、遅延素子を設けてMTイネーブル信号MTEの伝播を調整することにより、MTイネーブル信号MTEをすべてのSMTゲート回路のスイッチトランジスタに同時に入力する比較例と比べて、無駄な遷移を半分に低減でき、復帰にかかる時間を早めることもできる。
また、SMTゲート回路が動作状態になるタイミングがグループ毎に異なるため、動作状態復帰の際のSMTゲート回路による同時スイッチングにより過大な電流が瞬時に流れることも緩和できる。
グルーピングするSMTゲート回路の選択方法の一例としては、すべてのSMTゲート回路を同時に動作復帰させた時に出力が確定するまでの時間が、一つの遅延素子がMTイネーブル信号MTEの伝播を遅延させる時間以内であるSMTゲート回路をタイミングウィンドウ・ファイルを用いて選択し、グルーピングする方法が考えられる。
また、一つのグループ内で起きる無駄な遷移の許容回数を予め決めておき、グループ内で起きる無駄な遷移の回数がその許容回数に収まるように、パスの始点に近いSMTゲート回路から順番にグルーピングしていく方法も考えられる。この方法では、許容回数が多いほど、グルーピングされるSMTゲート回路の数が増え、必要な遅延素子の数は少なくなる。一方、許容回数を少なくするほど、必要な遅延素子の数は多くなる。
その他、グルーピングするSMTゲート回路の選択方法は、動作状態復帰の際の内部ノードでの無駄な遷移を低減できるようにするものであれば、本発明に適用できる。
このように第2の実施形態により、パス内の無駄な遷移を低減することができ、復帰にかかる時間を早めることができる。また、SMTゲート回路の休止状態から動作状態への復帰の際の同時スイッチングによる過大な電流が瞬時に流れることを緩和することができる。
遅延素子の配置方法は次のような工程で行うことができる。まず、遅延素子を用いずにレイアウト設計を行い、タイミングウィンドウ・ファイルの情報を使って、各SMTゲート回路の出力が確定するまでの時間を得る。そして、出力が確定するまでの時間が早いSMTゲート回路から遅いSMTゲート回路に順番にMTイネーブル信号が入力されるよう各SMTゲート回路のスイッチトランジスタ間に遅延素子を配置していく。遅延素子として、バッファ回路(インバータを2個直列に接続したもの)を用いることができる。その後、同時に動作復帰するSMTゲート回路には同時にMTイネーブル信号が入力されるように遅延素子を除くというものである。
例えば図8に示す回路構成の場合、図9に示すタイミングウィンドウ・ファイルから明らかなように、出力が確定するまでの時間が一番早いのはSMTゲート回路34であり、続いて順番にSMTゲート回路35、36、37、38である。従って、遅延素子は先ず、SMTゲート回路34と35のスイッチトランジスタ間、遅延素子はSMTゲート回路35と36のスイッチトランジスタ間、遅延素子はSMTゲート回路36と37のスイッチトランジスタ間、遅延素子はSMTゲート回路37と38のスイッチトランジスタ間の4箇所に配置される。
そして、同時に動作状態に復帰させるSMTゲート回路のグループとして、SMTゲート回路34と35、SMTゲート回路36と37をグルーピングするためSMTゲート回路34と35のスイッチトランジスタ間、遅延素子はSMTゲート回路36と37のスイッチトランジスタ間の2箇所に配置される遅延素子を除く。以上のような工程で、すべてのSMTゲート回路のスイッチトランジスタのMTイネーブル信号入力端子を1本ないしは複数本の信号線で接続すること、およびSMTゲート回路の動作復帰のタイミングに基づくグループに応じた遅延素子の配置をすることができる。
従って、第2の実施形態におけるSMTゲート回路のMTイネーブル信号MTEの接続及び遅延素子の配置も、既存のEDA(自動電子設計)技術の応用で行うことができる。
(第3の実施形態)本発明の第3の実施形態に係る半導体集積回路について説明する。
SMTゲート回路を、図12に示すような、プルアップトランジスタの代わりにラッチ回路3を付けた構成とすることもできる。この場合、SMTゲート回路の出力は、休止状態において‘H’に固定するのではなく、動作状態のデータを保持することができる。
したがって、図2に示されたSMTゲート回路と異なり、SMTゲート回路の休止状態から動作状態への復帰の際も、無駄な遷移はほとんどなくなる。そこで、SMTゲート回路が休止状態から動作状態に復帰した際に、同時スイッチングが発生しないように配慮すればよいことになる。
一般に、SMTゲート回路はクリティカルパスに使用されることが多いため、自動レイアウトでは近くに集められる傾向がある。そのため、同一のロー(電源線を共有するゲート回路が配置可能な行)に入るSMTゲート回路の数が多くなることがある。よって、休止状態から動作状態への復帰の際の同時スイッチングにより一本の電源線に過大な電流が流れることになり、電源線の信頼性を損なうおそれがある。
そこで、休止状態から動作状態へ復帰する際に各SMTゲート回路で消費する電流の合計がある一定以上にならないよう同一のローに配置するSMTゲート回路の数を制限して、SMTゲート回路の配置を分散させることで、上記問題を解決しようとするものである。
SMTゲート回路の配置例について図13を用いて説明する。MTイネーブル信号MTEがバッファ71によりSMTゲート回路61〜63に、バッファ72によりSMTゲート回路64〜68に分配される。電源線VDDと接地線VSSで挟まれた場所がゲート回路をロー方向に配置可能な素子配置領域である。ひとつのローに配置されるSMTゲート回路の最大数は3として、レイアウトを行っている。
MTイネーブル信号MTEが‘L’から‘H’に変化し、SMTゲート回路が動作復帰した場合、始点のF/F73が出力した信号は順にSMTゲート回路61、SMTゲート回路62、SMTゲート回路65、SMTゲート回路63、SMTゲート回路66、ゲート回路76、SMTゲート回路68を経てSMTゲート回路64に入力される。また、始点のF/F74が出力した信号は順にゲート回路77、SMTゲート回路67、ゲート回路78を経てSMTゲート回路64に入力される。上記2つの信号が入力されるSMTゲート回路64が出力する信号が終点のF/F75に入力される。
このとき、SMTゲート回路61〜68は同時に動作復帰することになる。しかし、ひとつのローに配置するSMTゲート回路の数を最大3と制限しているため、一本の電源線に過大な電流が瞬時に流れることを防ぐことができ、電源線の信頼性を維持することができる。
また図14に示すように、MTイネーブル信号MTEの伝播を遅延させる遅延素子81〜83を設けるようにしてもよい。バッファ72が出力したMTイネーブル信号MTEはSMTゲート回路65、67、68に同時に入力される。また、遅延素子81により伝播が遅延したMTイネーブル信号MTEがSMTゲート回路66に入力される。また、遅延素子82、83により伝播が遅延したMTイネーブル信号MTEがSMTゲート回路64に入力される。
このような構成にすることにより、MTイネーブル信号MTEが‘L’から‘H’に変化し、SMTゲート回路が動作復帰した場合、SMTゲート回路61〜63、65、68が同時に動作復帰する。次にSMTゲート回路66が動作復帰し、最後にSMTゲート回路64が動作復帰する。従って、同一のローに配置されているSMTゲート回路64〜66をそれぞれ別のタイミングで動作復帰させることができ、同時スイッチングにより一本の電源線に過大な電流が瞬時に流れることを抑制することができる。
このように、第3の実施形態により、SMTゲート回路が休止状態から動作状態に復帰した際の、同時スイッチングによる過大な電流が瞬時に流れることを緩和することができる。
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 スイッチトランジスタ(NMOSトランジスタ)
2 プルアップトランジスタ(PMOSトランジスタ)
3 ラッチ回路
11 論理部
12〜17 インバータ論理ゲート回路
21〜28 フリップフロップ
31〜33 インバータSMTゲート回路
34〜38 SMTゲート回路
41〜44 遅延素子
51〜59 論理ゲート回路
61〜68 SMTゲート回路
71、72 バッファ
73〜75 フリップフロップ
76〜78 ゲート回路
81〜83 遅延素子
2 プルアップトランジスタ(PMOSトランジスタ)
3 ラッチ回路
11 論理部
12〜17 インバータ論理ゲート回路
21〜28 フリップフロップ
31〜33 インバータSMTゲート回路
34〜38 SMTゲート回路
41〜44 遅延素子
51〜59 論理ゲート回路
61〜68 SMTゲート回路
71、72 バッファ
73〜75 フリップフロップ
76〜78 ゲート回路
81〜83 遅延素子
Claims (5)
- 複数の第1のトランジスタを含む論理部と、
前記第1のトランジスタよりも閾値電圧が高く、第1の基準電圧線と前記論理部の第1の基準電圧線側端子との間にソース/ドレイン電極が接続され、前記論理部へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第2のトランジスタと、
前記論理部の出力端子と第2の基準電圧線との間に接続され、前記制御信号がゲート電極に入力され、前記第2のトランジスタのオン時はオフし、前記第2のトランジスタのオフ時はオンする第3のトランジスタと
をそれぞれ有する、第1および第2のスイッチ付きゲート回路と、
前記第1のスイッチ付きゲート回路の出力端子と前記第2のスイッチ付きゲート回路の入力端子との間に接続され、前記第1のトランジスタよりも閾値電圧が高いトランジスタを含む論理部を有する少なくとも一つのゲート回路と、
入力端子が前記第1のスイッチ付きゲート回路の第3のトランジスタのゲート電極と接続し、出力端子が前記第2のスイッチ付きゲート回路の第3のトランジスタのゲート電極と接続し、前記制御信号の伝播を遅延させる遅延素子と、
を備えることを特徴とする半導体集積回路。 - 複数の第1のトランジスタを含む論理部と、
前記第1のトランジスタよりも閾値電圧が高く、第1の基準電圧線と前記論理部の第1の基準電圧線側端子との間にソース/ドレイン電極が接続され、前記論理部へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第2のトランジスタと、
前記論理部の出力端子と第2の基準電圧線との間に接続され、前記制御信号がゲート電極に入力され、前記第2のトランジスタのオン時はオフし、前記第2のトランジスタのオフ時はオンする第3のトランジスタと
をそれぞれ有する、第1、第2および第3のスイッチ付きゲート回路と、
前記第1のスイッチ付きゲート回路の出力端子と前記第2のスイッチ付きゲート回路の入力端子との間に接続され、前記第1のトランジスタよりも閾値電圧が高いトランジスタを含む論理部を有する少なくとも一つのゲート回路と、
前記第2のスイッチ付きゲート回路の出力端子と前記第3のスイッチ付きゲート回路の入力端子との間に接続され、前記第1のトランジスタよりも閾値電圧が高いトランジスタを含む論理部を有する少なくとも一つのゲート回路と、
入力端子が前記第1のスイッチ付きゲート回路の第3のトランジスタのゲート電極と接続し、出力端子が前記第2のスイッチ付きゲート回路の第3のトランジスタのゲート電極と接続し、前記制御信号の伝播を遅延させる遅延素子と、
を備え、
動作状態と休止状態での出力レベルが同一の前記第2のスイッチ付きゲート回路の第3のトランジスタのゲート電極と前記第3のスイッチ付きトランジスタの第3のトランジスタのゲート電極との間は前記制御信号の伝播を遅延させる遅延素子を介することなく接続されている
ことを特徴とする半導体集積回路。 - 前記遅延素子が前記制御信号の伝播を遅延させる時間は、前記第1のスイッチ付きゲート回路の出力した信号が前記第2のスイッチ付きゲート回路に入力されるまでの時間以上であることを特徴とする請求項1または2に記載の半導体集積回路。
- 複数の第1のトランジスタを含む論理部と、
前記第1のトランジスタよりも閾値電圧が高く、第1の基準電圧線と前記論理部の第1の基準電圧線側端子との間にソース/ドレイン電極が接続され、前記論理部へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第2のトランジスタと、
前記論理部の出力端子に接続され前記論理部の出力論理を保持可能な記憶回路と
を有する、スイッチ付きゲート回路を複数備え、
第1の基準電圧線と第2の基準電圧線が同一方向に沿って交互に複数設けられることにより、それぞれの前記第1の基準電圧線と前記第2の基準電圧線との間に素子を配置できる素子配置領域が複数形成されており、
同一の前記素子配置領域に配置される前記スイッチ付きゲート回路の個数は所定数以下であることを特徴とする半導体集積回路。 - 前記所定数は同一の前記素子配置領域に配置される前記スイッチ付きゲート回路の消費電流の合計値に基づいて設定されていることを特徴とする請求項4に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006142881A JP2007318230A (ja) | 2006-05-23 | 2006-05-23 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006142881A JP2007318230A (ja) | 2006-05-23 | 2006-05-23 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
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JP2007318230A true JP2007318230A (ja) | 2007-12-06 |
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ID=38851734
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2006142881A Pending JP2007318230A (ja) | 2006-05-23 | 2006-05-23 | 半導体集積回路 |
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Country | Link |
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JP (1) | JP2007318230A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009200690A (ja) * | 2008-02-20 | 2009-09-03 | Renesas Technology Corp | 半導体集積回路の設計方法及び半導体集積回路 |
CN116430212A (zh) * | 2023-06-13 | 2023-07-14 | 飞腾信息技术有限公司 | 芯片闩锁状态的监测方法、微处理器和相关设备 |
-
2006
- 2006-05-23 JP JP2006142881A patent/JP2007318230A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2009200690A (ja) * | 2008-02-20 | 2009-09-03 | Renesas Technology Corp | 半導体集積回路の設計方法及び半導体集積回路 |
CN116430212A (zh) * | 2023-06-13 | 2023-07-14 | 飞腾信息技术有限公司 | 芯片闩锁状态的监测方法、微处理器和相关设备 |
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