CN101692346B - 一种存储器数据采样装置及一种采样控制器 - Google Patents

一种存储器数据采样装置及一种采样控制器 Download PDF

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Abstract

本发明提供了一种存储器数据采样装置，能够准确地实现存储器芯片输出数据的采样，以提高装置的可靠性。所述存储器数据采样装置包括：存储器芯片和采样控制器。存储器芯片包括：输出数据端口以及输出数据采样时钟端口。采样控制器包括：第一输入单元、第二输入单元以及异步数据缓存器。异步数据缓存器写数据端接收时钟信号并作为输入写时钟，控制将采样数据存储到内部存储器，采样数据存储到内部存储器后，触发缓存器读数据端口从内部存储器读出该采样数据。输出读数据端口在内部寄存器存入新的采样数据的情况下才会被触发，去读取采样数据并将采样数据输出，能够准确地完成存储器芯片数据采样工作。

Description

一种存储器数据采样装置及一种采样控制器
技术领域
本发明涉及处理器技术领域，特别是涉及一种存储器数据采样装置及一种采样控制器。 
背景技术
存储器是处理器的重要组成部分，主要功能是为处理器提供数据存放区域，可以用于存放正在执行的程序、原始数据、中间结果和运算结果，也可以作为处理器运行程序的区域，还可以配合处理器与外部设备进行通讯。因此，存储器通常需要具备容量大、速度快、可靠性高的特点。 
对于高速存储器，在时钟周期的上升沿和下降沿时都会传输数据，即在一个时钟周期内，存储器工作两次。由于在高频时钟下，每笔数据的有效长度很短，所以需要采样电路能非常准确地采样，采样电路的性能将影响到整个存储器的可靠性。高频的时钟和快速的数据传输率，使存储器的数据采样装置成为设计的难点。 
目前，常用的存储器采样装置是以同步方式进行数据采样的，一种实现方案原理图如图1所示。所述采样装置包括采样控制器和存储器芯片。其中，控制器包含三个三态门单元PMEMIO、PMEMIO1、PMEMIO2和两个寄存器单元DQ_S1、DQ_S2。所述三态门单元PMEMIO，包括端口I，端口C和端口PAD，信号从端口I输入，端口PAD输出。所述三态门单元PMEMIO1，包括端口I，端口C和端口PAD，信号从端口PAD输入，端口C输出。所述三态门单元PMEMIO2，包括端口I，端口C和端口PAD，信号从端口PAD输入，端口C输出。存储器芯片包括工作时钟输入端口CK、输出数据端口DQn以及输出采样时钟信号端口DQS。工作原理如下： 
控制器将时钟DCLK反相后，由三态门单元PMEMIO的端口I输入到三态门后，由端口PAD输出，作为存储器芯片的工作时钟；存储器芯片的时钟输入端口CK接收所述工作时钟，经过信号延迟后，输出数据端口DQn输出数据，由三态门单元PMEMIO1的端口PAD输入到三态门后，由端口C 输出到寄存器DQ_S1；同时，输出采样时钟信号端口DQS输出的采样时钟，由三态门单元PMEMIO2的端口PAD输入到三态门后，由端口C输出到寄存器DQ_S1的时钟端口CK1，对输入到寄存器DQ_S1中的数据进行采样，并且在寄存器DQ_S1中保存一个DCLK时钟周期，然后控制器将DCLK作为寄存器DQ_S2的采样时钟输入到寄存器DQ_S2的采样时钟端口CK2，对寄存器DQ_S1中数据进行采样，将采样数据同步到寄存器DQ_S2的时钟域，完成同步方式数据采样。 
由上述工作原理可以看出，存储器芯片延迟和控制器输入/输出端口读写延迟造成寄存器DQ_S1和寄存器DQ_S2的时钟信号存在相位差，因此，所述同步采样装置需要预先将可能的最大延迟估算出来，进而根据所述延迟估算出所述相位差，这样寄存器DQ_S1和寄存器DQ_S2的时钟信号按照所述相位差来进行同步过程，才能保证数据采样的准确性。但是，如果温度变化或者受到外部电磁干扰，所述延迟会变大，所产生的相位差也会随之变大，当所述相位差大于预先估算的相位差时，所述寄存器DQ_S2将不能从寄存器DQ_S1正确读取有效数据，不能准确采样，使得整个存储器采样装置的可靠性降低。 
发明内容
本发明所要解决的技术问题是提供一种存储器数据采样装置及一种采样控制器，能够准确地实现存储器芯片输出数据的采样，以提高装置的可靠性和使用率。 
为了解决上述问题，本发明公开了一种存储器数据采样装置，包括存储器芯片和采样控制器，所述存储器芯片包括输出数据端口以及输出数据采样时钟端口，所述采样控制器包括： 
第一输入单元，用于接收来自存储器芯片输出数据端口的采样数据； 
第二输入单元，用于接收来自存储器芯片输出数据采样时钟端口的时钟信号； 
异步数据缓存器，包括缓存器写数据端、缓存器读数据端和内部存储器， 所述缓存器写数据端接收所述时钟信号并作为输入写时钟，控制将所述第一输入单元的采样数据存储到内部存储器；当所述采样数据存储到内部存储器后，触发所述缓存器读数据端从所述内部存储器读出该采样数据。 
其中，所述缓存器写数据端包括： 
输入写时钟端口，用于接收来自第二输入单元的时钟信号，并作为输入写时钟； 
输入写控制端口，用于接收写控制信号； 
输入写数据端口，用于根据所述输入写时钟和写控制信号，将所述第一输入单元的采样数据存储到内部存储器，并将写操作计数器加一。 
其中，所述缓存器读数据端包括： 
输入读时钟端口，用于接收读时钟信号； 
输入读控制端口，用于接收读控制信号； 
输出读数据端口，用于当内部存储器存有新采样数据时，根据所述读时钟信号和读控制信号，从内部存储器读出所述采样数据，并将读操作计数器加一。 
优选的，所述缓存器读数据端还包括： 
输出内部存储器状态端口，用于当输入写操作的计数器和输出读操作的计数器值不相等时，输出表示内部存储器中存在新采样数据的状态信号； 
所述状态信号取反后作为读控制信号，触发输出读数据端口从内部存储器读出所述采样数据。 
其中，所述输入读时钟端口将采样控制器的时钟作为输入读时钟。 
其中，所述写控制信号一直保持高电平。 
其中，所述内部存储器包括多个。 
其中，所述异步数据缓存器为先进先出缓存器。 
本发明还提供了一种采样控制器，用于从存储器芯片读取采样数据，所述存储器芯片包括输出数据端口以及输出数据采样时钟端口，所述采样控制器包括： 
第一输入单元，用于接收来自存储器芯片输出数据端口的采样数据； 
第二输入单元，用于接收来自存储器芯片输出数据采样时钟端口的时钟信号； 
异步数据缓存器，包括缓存器写数据端、缓存器读数据端和内部存储器，所述缓存器写数据端接收所述时钟信号并作为输入写时钟，控制将所述第一输入单元的采样数据存储到内部存储器；当所述采样数据存储到内部存储器后，触发所述缓存器读数据端从所述内部存储器读出该采样数据。 
优选的，所述缓存器写数据端包括： 
输入写时钟端口，用于接收来自第二输入单元的时钟信号，并作为输入写时钟； 
输入写控制端口，用于接收写控制信号； 
输入写数据端口，用于根据所述输入写时钟和写控制信号，将所述第一输入单元的采样数据存储到内部存储器，并将写操作计数器加一； 
所述缓存器读数据端包括： 
输入读时钟端口，用于接收读时钟信号； 
输入读控制端口，用于接收读控制信号； 
输出读数据端口，用于当内部存储器存有新采样数据时，根据所述读时钟信号和读控制信号，从内部存储器读出所述采样数据，并将读操作计数器加一； 
输出内部存储器状态端口，用于当输入写操作的计数器和输出读操作的计数器值不相等时，输出表示内部存储器中存在新采样数据的状态信号； 
所述状态信号取反后作为读控制信号，触发输出读数据端口从内部存储器读出所述采样数据。 
与现有技术相比，本发明具有以下优点： 
首先，本发明所提供的一种数据采样装置，其采样控制器通过异步缓存器将存储器芯片输出的采样数据存储到异步缓存器内部的存储器，当所述采样数据存储到异步缓存器内部的存储器时，异步缓存器会发出控制信号去触发异步缓存器的读数据端口从所述存储器中读出数据，同时由输出读数据端口输出该数据。由于所述输出读数据端口在内部寄存器存入新的采样数据的情况下才会被触发，去读取采样数据并将采样数据输出，及时准确地完成数据采样工作。所以该装置能够准确地完成存储器芯片数据采样工作。 
其次，该装置工作过程中，所述异步缓存器的写数据时钟与存储器芯片输出的采样时钟相关，读数据时钟和采样控制器的时钟相关，而写时钟和读时钟互不相关，所述异步缓存器的内部存储器存入采样数据和读取采样数据是相互独立完成的过程，不需要考虑时钟的相位关系，而延迟又是导致时钟信号出现相位差的主要因素之一，因此，整个工作过程对板上的延迟不像传统方案那么敏感，信号的延迟范围可以比较大，这样在温度变化或外部电磁干扰的情况下，该装置同样能够准确地完成数据采样工作。 
附图说明
图1是现有技术所述的一种实现方案原理图； 
图2是本发明实施例一所述一种存储器数据采样装置的结构图； 
图3是本发明实施例二所述一种DDR数据采样装置的结构图； 
图4是本发明实施例二所述一种异步FIFO的结构图； 
图5是本发明实施例二所述一种DDR芯片在DDR控制器作用下的工作状况时序图。 
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。 
本发明提供一种存储器数据采样装置，该装置通过异步缓存器将采样数据从外部时钟域同步到内部时钟域，从而准确地完成数据采样工作。 
下面将通过实施例对存储器数据采样装置进行详细说明。 
实施例一： 
参照图2，一种存储器数据采样装置，包括存储器芯片和采样控制器。所述存储器芯片包括输出数据端口DQn，用于输出存储器芯片中采样数据，以及输出数据采样时钟端口DQS，用于输出存储器芯片采样时钟信号。所述采样控制器包括第一输入单元21，用于接收来自存储器芯片输出数据端口 DQn的采样数据，第二输入单元22，用于接收来自存储器芯片输出数据采样时钟端口DQS的时钟信号，异步数据缓存器23，包括缓存器写数据端231、缓存器读数据端232和内部存储器233。所述缓存器写数据端接收所述时钟信号并作为输入写时钟信号，控制将所述第一输入单元的采样数据存储到内部存储器；当所述采样数据存储到内部存储器后，触发所述缓存器输出读数据端口从所述内部存储器读出该采样数据。 
其中，存储器芯片的输出数据端口DQn与采样控制器的第一输入单元21相连，存储器芯片的输出数据采样时钟端口DQS与采样控制器的第二输入单元22相连，采样控制器的第一输入单元21与异步数据缓存器的写数据端231相连，采样控制器的第二输入单元22与异步数据缓存器的写数据端231相连。 
本实施例中采样数据从存储器芯片输出数据端口DQn输出，通过第一输入单元21，接到异步缓存器写数据端231，作为异步缓存器输入数据信号，采样时钟信号从存储器芯片输出数据采样时钟端口DQs输出，通过第二输入单元，接到异步缓存器写数据端，作为输入写时钟信号，控制所述输入数据信号存储到异步缓存器内部的存储器，存储器中有新的数据存入后，将输出控制信号，该信号触发所述缓存器输出端口从内部存储器读取采样数据，并从缓存器输出读数据端口输出。从而准确读取了存储器芯片的输出数据，顺利地完成数据采样工作。 
上述装置工作过程中，采用异步机制实现，所谓异步机制在本实施例中体现在：当所述异步缓存器内部的存储器中存入新的采样数据时，发出控制信号，去触发异步缓存器的输出端口从所述存储器中读取采样数据并将采样数据输出。本装置通过上述异步机制准确及时地读取了采样数据，顺利地完成了存储器芯片数据采样工作。 
实施例二： 
上述实施例一对存储器数据采样装置进行了介绍，本实施例中，将以一种双通道同步动态随机存储器(DDR SDRAM，全称Double Date Rate Synchronous Dynamic Random Access Memory，人们习惯称DDR)数据采样装置为例，做进一步具体说明。其中，异步数据缓存器仅以异步FIFO(简称异步FIFO，First In First Out)为例进行说明，但本发明所述的异步数据缓存器不限于异步FIFO。 
参照图3，DDR数据采样装置，包括DDR芯片和DDR控制器。 
所述DDR芯片包括输入时钟信号端口CK，用于接收DDR芯片外部的时钟，作为DDR芯片的工作时钟；输出数据端口DQn，用于输出DDR芯片中的采样数据；输出数据采样时钟端口DQs，用于输出DDR芯片的采样时钟信号。 
所述DDR控制器，包括DDR控制器输入读时钟信号端口DCLK，接收DDR控制器外部时钟信号，作为DDR控制器的工作时钟信号；输出时钟信号单元PMEMIO，所述PMEMIO为三态门，包括端口I，端口C和端口PAD，所述输出时钟信号单元PMEMIO，用来输出DDR控制器的工作时钟，DDR控制器的工作时钟信号取反后由三态门单元PMEMIO的端口I输入到三态门后，由端口PAD输出；第一输入单元PMEMIO1，用于接收来自存储器芯片输出数据端口DQn的采样数据，由三态门单元PMEMIO1的端口PAD输入；第二输入单元PMEMIO2，用于接收来自存储器芯片输出数据采样时钟端口DQS的时钟信号，采样时钟信号由三态门单元PMEMIO2的端口PAD输入；输出数据状态端口Read ready，用于输出数据状态信号，当Read ready输出状态信号为1时，表示DDR控制器中存在新采样数据需要读取，当Readready输出状态信号为0时，表示DDR控制器中不存在新采样数据需要读取；输出读数据端口Read Data，用于将读取的采样数据输出到DDR控制器外部；异步先入先出数据缓存器，包括异步FIFO写数据端、异步FIFO读数据端和异步FIFO内部存储器。 
所述异步FIFO写数据端包括输入写时钟端口wclk，用于接收来自第二输入单元的时钟信号，并作为输入写时钟；输入写控制信号端口winc，用于接收写控制信号，本装置中写控制信号一直为高；输入写数据端口wdata，用于根据所述输入写时钟和写控制信号，将所述第一输入单元的采样数据存 储到内部存储器，并将相应的写操作计数器加一；输出内部存储器空间状态端口wfull，用于输出存储器空间状态信号，本装置中内部存储器包含多个，则内部存储器的采样数据会及时被读取，避免了出现存储器空间状态为满的情况；输入读时钟端口rclk，用于接收读时钟信号；输入读控制端口rinc，用于接收读控制信号。 
所述异步FIFO读数据端包括输出读数据端口rdata，用于当内部存储器存有新的采样数据时，根据所述输出读时钟和读控制信号，从内部存储器读出所述采样数据将其输出，并将相应的读操作计数器加一；异步FIFO输出内部存储器状态端口rempty，用于当输入写操作的计数器和输出读操作的计数器值相等时，输出表示内部存储器中不存在新采样数据的信号1；不相等时，输出表示内部存储器中存在新采样数据的信号0；本装置中，将输出状态端口输出的信号取反后接到输入读控制端口rinc，作为读控制信号。 
所述异步FIFO采用一种成熟的异步时钟模块，参照图4，wclk是输入写时钟端口，wda ta是输入写数据端口，winc是输入写控制端口，wfull是输出内部存储器空间状态端口，rclk是输入读时钟端口，rinc是输入读控制端口，rdata是输出读数据端口，rempty是输出内部存储器状态端口，分别对应图3中相应的端口，wrst_n是wclk下的异步复位，rrst_n是rclk下的异步复位。 
其中，时钟信号输入端DCLK经过一个逻辑非门与PMEMIO的端口I相连，PMEMIO的端口PAD与DDR芯片的输入时钟信号端口CK相连，DDR芯片输出数据端口DQn与PMEMIO1的端口PAD相连，DDR芯片输出数据采样时钟端口DQS与PME MIO2的端口PAD相连，PMEMIO1的端口C与异步FIFO的输入写数据端口wdata相连，PMEMIO2的端口C与异步FIFO输入写时钟端口wclk相连，缓存器输出内部存储器状态端口rempty，经过一个逻辑非门，与输出数据状态端口Read ready相连，与缓存器输入读控制端口rinc相连，缓存器输出读数据端口rdata与DDR控制器输出数据状态端口Read Data相连。 
下面通过一个时序图举例说明DDR芯片在DDR控制器作用下的工作状 况。参照图5，CK为DDR芯片的输入工作时钟信号端口，其后为时钟信号波形；COMMAND为DDR控制器向DDR芯片发送命令的端口，其后为命令信号波形；ADDRESS为DDR控制器向DDR芯片发送对应地址的端口，其后为地址信号波形；DQn为DDR芯片的输出采样数据端口，其后为采样数据信号波形；DQs为DDR芯片的输出数据采样时钟端口，其后为数据采样时钟信号波形。 
在T0时刻，DDR控制器向DDR芯片发出读请求命令和对应的地址信号，由于信号通过电路板和输入输出端口都会存在时间上的延迟，假设延迟两个时钟周期，那么在T2时刻左右，DDR芯片输出对应的采样数据和采样时钟信号，实际工作中将采样时钟信号延迟1/4周期作为异步FIFO的采样时钟，采样数据就作为异步FIFO的输入数据，所述采样数据信号和采样时钟信号经过相同的电路板延迟和相同的输入输出端口延迟，所以采样时钟信号延迟1/4周期正好处于采样数据的正中间，最大限度的满足数据建立和保持的时间要求。 
本实施例中，DDR控制器外部时钟信号通过DCLK输入到控制器，取反后通过三态门PMEMIO，输出到DDR芯片的输入时钟信号端口CK，在工作时钟信号的作用下，DDR芯片输出对应的采样数据信号和采样时钟信号，分别经过三态门PMEMIO1和PMEMIO2传输到异步FIFO写数据端，作为异步FIFO的写数据信号和写时钟信号，本实施例中异步FIFO的输入写数据控制信号端口winc，输入的信号一直为有效状态，而写时钟信号只是在DDR芯片采样数据有效时和采样数据一起输入到DDR控制器，因此每一个采样数据来临时，异步FIFO都会将其存储到内部存储器中。所述存储器中存入新的数据后，将写操作计数器加一，由于起始时刻读操作和写操作都未进行，两计数器的值相等，进行一次写操作后，读时钟计数器和写时钟计数器数值不相等，缓存器内部存储器的状态输出端口rempty输出信号将由1跳到0，又因为读控制信号是将存储器状态输出信号取反后得到，所以此时读控制信号由0跳到1，将与读时钟信号一起控制缓存器输出读数据端口从内部寄存器中读取新存入的采样数据，并将读取数据输出到DDR控制器的 输出端口Read Data，由Read Data将所读取的采样数据输出到时钟DDR控制器外部，此过程中读操作也进行了一次，将读操作计数器加一，读操作计数器写操作计数器再次变得相等，输出状态端口rempty输出信号由0跳回到1，准确完整地进行了一次数据采样，之后整个装置将循环上述过程，完成数据采样工作。 
上述装置工作过程中，所述异步FIFO，其内部的存储器中存入新的采样数据，输出端口会及时被触发将采样数据输出到DDR控制器外部。所述异步FIFO的写数据时钟与存储器芯片输出的采样时钟相关，读数据时钟和采样控制器的时钟相关，写时钟和读时钟互不相关，所述异步FIFO的内部存储器，存入采样数据和读取采样数据是相互独立完成的过程，不需要考虑时钟的相位关系，而延迟又是导致时钟信号出现相位差的主要因素之一，因此，整个工作过程对板上的延迟不像传统方案那么敏感，信号的延迟范围可以比较大，这样在温度变化或外部电磁干扰的情况下，该装置同样能够及时准确地完成数据采样工作。 
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。 
以上对本发明所提供的一种存储器数据采样装置及一种采样控制器，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。 

Claims (10)

1.一种存储器数据采样装置，包括存储器芯片和采样控制器，所述存储器芯片包括输出数据端口以及输出数据采样时钟端口，其特征在于，所述采样控制器包括：
第一输入单元，用于接收来自存储器芯片输出数据端口的采样数据；
第二输入单元，用于接收来自存储器芯片输出数据采样时钟端口的时钟信号；
异步数据缓存器，包括缓存器写数据端、缓存器读数据端和内部存储器，所述缓存器写数据端接收所述时钟信号并作为输入写时钟，控制将所述第一输入单元的采样数据存储到内部存储器；当所述采样数据存储到内部存储器后，触发所述缓存器读数据端从所述内部存储器读出该采样数据。
2.根据权利要求1所述的装置，其特征在于，所述缓存器写数据端包括：
输入写时钟端口，用于接收来自第二输入单元的时钟信号，并作为输入写时钟；
输入写控制端口，用于接收写控制信号；
输入写数据端口，用于根据所述输入写时钟和写控制信号，将所述第一输入单元的采样数据存储到内部存储器，并将写操作计数器加一。
3.根据权利要求2所述的装置，其特征在于，所述缓存器读数据端包括：
输入读时钟端口，用于接收读时钟信号；
输入读控制端口，用于接收读控制信号；
输出读数据端口，用于当内部存储器存有新采样数据时，根据所述读时钟信号和读控制信号，从内部存储器读出所述采样数据，并将读操作计数器加一。
4.根据权利要求3所述的装置，其特征在于，所述缓存器读数据端还包括：
输出内部存储器状态端口，用于当输入写操作的计数器和输出读操作的计数器值不相等时，输出表示内部存储器中存在新采样数据的状态信号；
所述状态信号取反后作为读控制信号，触发输出读数据端口从内部存储器读出所述采样数据。
5.根据权利要求3所述的装置，其特征在于：所述输入读时钟端口将采样控制器的时钟作为输入读时钟。
6.根据权利要求2所述的装置，其特征在于：所述写控制信号一直保持高电平。
7.根据权利要求1至6任一所述的装置，其特征在于：所述内部存储器包括多个。
8.根据权利要求1所述的装置，其特征在于：所述异步数据缓存器为先进先出缓存器。
9.一种采样控制器，用于从存储器芯片读取采样数据，所述存储器芯片包括输出数据端口以及输出数据采样时钟端口，其特征在于，所述采样控制器包括：
第一输入单元，用于接收来自存储器芯片输出数据端口的采样数据；
第二输入单元，用于接收来自存储器芯片输出数据采样时钟端口的时钟信号；
异步数据缓存器，包括缓存器写数据端、缓存器读数据端和内部存储器，所述缓存器写数据端接收所述时钟信号并作为输入写时钟，控制将所述第一输入单元的采样数据存储到内部存储器；当所述采样数据存储到内部存储器后，触发所述缓存器读数据端从所述内部存储器读出该采样数据。
10.根据权利要求9所述的采样控制器，其特征在于：
所述缓存器写数据端包括：
输入写时钟端口，用于接收来自第二输入单元的时钟信号，并作为输入写时钟；
输入写控制端口，用于接收写控制信号；
输入写数据端口，用于根据所述输入写时钟和写控制信号，将所述第一输入单元的采样数据存储到内部存储器，并将写操作计数器加一；
所述缓存器读数据端包括：
输入读时钟端口，用于接收读时钟信号；
输入读控制端口，用于接收读控制信号；
输出读数据端口，用于当内部存储器存有新采样数据时，根据所述读时钟信号和读控制信号，从内部存储器读出所述采样数据，并将读操作计数器加一；
输出内部存储器状态端口，用于当输入写操作的计数器和输出读操作的计数器值不相等时，输出表示内部存储器中存在新采样数据的状态信号；
所述状态信号取反后作为读控制信号，触发输出读数据端口从内部存储器读出所述采样数据。
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