JP2011192827A

JP2011192827A - Ｎａｎｄ型不揮発性半導体記憶装置

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Publication number: JP2011192827A
Application number: JP2010058126A
Authority: JP
Inventors: Hidehito Horii; 秀人堀井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-03-15
Filing date: 2010-03-15
Publication date: 2011-09-29
Also published as: US8446771B2; US20110222347A1

Abstract

【課題】セル間干渉効果によるしきい値ばらつきが抑制されたＮＡＮＤ型不揮発性半導体記憶装置を提供する。
【解決手段】列方向及び行方向にマトリクス状に配置される複数のメモリセルＭＴと、メモリセルに書込みを行う書込み回路８と、を具備し、メモリセルは、列方向において直列に接続され、行方向において共通のワード線に接続され、第１のメモリセルと、列方向において第１のメモリセルよりも寸法が小さい第２のメモリセルとを含み、書込み回路は、同一列に配置されたメモリセルのうち、所定の第１のメモリセルに書込みを行った後、別の第１のメモリセルに書込みを行い、所定の第１のメモリセルへの書込み及び別の第１のメモリセルへの書込みを行った後に、第２のメモリセルに書込みを行う。
【選択図】図４

Description

本発明は、ＮＡＮＤ型不揮発性半導体記憶装置に関する。

現在、ＮＡＮＤ型不揮発性半導体記憶装置（メモリ）の用途拡大にともない、メモリの容量も増大してきている。メモリの容量の増大に貢献する技術として素子寸法の縮小が進められており、リソグラフィーの制限によらない加工方法として、側壁転写プロセスが採用されるようになってきている。しかし、側壁転写プロセスを採用した場合、芯材を挟む側壁の間の寸法と、スペースを挟む側壁の間の寸法とがばらつく。各側壁間が、最終的にＡＡ（active area）やＣＧ（コントロールゲート電極）になるように加工すると、ＡＡまたはＣＧおよび電荷蓄積層が太いメモリセルトランジスタ（メモリセル）と、ＡＡまたはＣＧおよび電荷蓄積層が細いメモリセルトランジスタとが交互に形成される。この場合、セル間干渉効果の影響力がメモリセルトランジスタ毎に異なる。このため、特許文献１記載のＬＭ（lower middle）方式のような従来型のプログラミング方式を採用すると、読み出し時のしきい値ばらつきが増大する。このしきい値ばらつきを抑えるようにプログラムをおこなうと、プログラム速度を高速化できないという問題が生じる。

特開２００１−９３２８８号公報

本発明は、セル間干渉効果によるしきい値ばらつきが抑制されたＮＡＮＤ型不揮発性半導体記憶装置を提供することを目的としている。

本発明の第一の視点に係るＮＡＮＤ型不揮発性半導体記憶装置の態様は、列方向及び行方向にマトリクス状に配置され、電荷蓄積層、及び前記電荷蓄積層の電荷蓄積状態を制御するコントロールゲート電極をそれぞれが有する複数のメモリセルトランジスタと、列方向に配置された前記メモリセルトランジスタの一端とソース線との間に配置される第１セレクトゲートトランジスタと、列方向に配置された前記メモリセルトランジスタの他端とビット線との間に配置される第２セレクトゲートトランジスタと、前記複数のメモリセルトランジスタに書込みを行うための書込み回路と、を具備し、前記複数のメモリセルトランジスタは、前記列方向において直列に接続され、前記行方向において共通のワード線に接続され、第１のメモリセルトランジスタと、前記列方向において前記第１のメモリセルトランジスタよりも寸法が小さい第２のメモリセルトランジスタとを含み、前記書込み回路は、同一列に配置された前記メモリセルトランジスタのうち、所定の第１のメモリセルトランジスタに書込みを行った後、別の第１のメモリセルトランジスタに書込みを行い、前記所定の第１のメモリセルトランジスタへの書込み及び前記別の第１のメモリセルトランジスタへの書込みを行った後に、前記第２のメモリセルトランジスタに書込みを行うことを特徴とする。

本発明の第二の視点に係るＮＡＮＤ型不揮発性半導体記憶装置の態様は、列方向及び行方向にマトリクス状に配置され、電荷蓄積層、及び前記電荷蓄積層の電荷蓄積状態を制御するコントロールゲート電極をそれぞれが有する複数のメモリセルトランジスタと、列方向に配置された前記メモリセルトランジスタの一端とソース線との間に配置される第１セレクトゲートトランジスタと、列方向に配置された前記メモリセルトランジスタの他端とビット線との間に配置される第２セレクトゲートトランジスタと、前記複数のメモリセルトランジスタに書込みを行うための書込み回路と、を具備し、前記複数のメモリセルトランジスタは、前記列方向において直列に接続され、前記行方向において共通のワード線に接続され、第３のメモリセルトランジスタと、前記行方向において前記第３のメモリセルトランジスタよりも寸法が小さい第４のメモリセルトランジスタとを含み、前記書込み回路は、同一行に配置されたメモリセルトランジスタのうち、前記第３のメモリセルトランジスタが属する列を選択し、前記選択された列に属する前記メモリセルトランジスタに書込みを行った後、前記第４のメモリセルトランジスタが属する列を選択し、前記選択された列に属する前記メモリセルトランジスタに書込みを行うことを特徴とする。

本発明によれば、セル間干渉効果によるしきい値ばらつきが抑制されたＮＡＮＤ型不揮発性半導体記憶装置を提供することができる。

本発明の実施形態の比較例に係るＮＡＮＤ型不揮発性半導体記憶装置の構成を模式的に示したブロック図である。本発明の実施形態の比較例に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的なプログラミング順序を模式的に示した平面図である。本発明の実施形態の比較例に係る二つのメモリセルトランジスタＭＴを模式的に示した断面図である。本発明の第１の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の構成を模式的に示したブロック図である。本発明の第１の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的なプログラミング順序を模式的に示した平面図である。本発明の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的な製造方法の一部を示す列方向に沿った断面図である。本発明の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的な製造方法の一部を示す列方向に沿った断面図である。本発明の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的な製造方法の一部を示す列方向に沿った断面図である。本発明の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的な製造方法の一部を示す列方向に沿った断面図である。本発明の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的な製造方法の一部を示す列方向に沿った断面図である。本発明の第１の実施形態の変形例１に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的なプログラミング順序を模式的に示した平面図である。本発明の第１の実施形態の変形例２に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的なプログラミング順序を模式的に示した平面図である。本発明の第１の実施形態の変形例３に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的なプログラミング順序を模式的に示した平面図である。本発明の第２の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的なプログラミング順序を模式的に示した平面図である。本発明の第２の実施形態の変形例に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的なプログラミング順序を模式的に示した平面図である。本発明の第３の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的なプログラミング順序を模式的に示した平面図である。本発明の第３の実施形態の変形例に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的なプログラミング順序を模式的に示した平面図である。

以下、本発明の実施形態の詳細を図面を参照して説明する。

まず、図１〜図３を用いて、本発明の実施形態の比較例を説明する。図１は、本発明の実施形態の比較例に係るＮＡＮＤ型不揮発性半導体記憶装置の構成を模式的に示したブロック図である。図２は、本発明の実施形態の比較例に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的なプログラミング順序を模式的に示した平面図である。図３は、本発明の実施形態の比較例に係る二つのメモリセルトランジスタＭＴを模式的に示した図である。

図１に示すように、ＮＡＮＤ型不揮発性半導体記憶装置は、メモリセルアレイ１、電圧発生回路２、ロウデコーダ３、カラムデコーダ４、及び制御部６を備えている。まずメモリセルアレイ１について説明する。

図示するようにメモリセルアレイ１は、複数の不揮発性のメモリセルトランジスタ（メモリセル）ＭＴが列方向に直列接続された複数のＮＡＮＤ列５を備えている。ＮＡＮＤ列５の各々は、複数のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にトンネル絶縁膜（不図示）を介在して形成された電荷蓄積層（不図示）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、電極間絶縁膜と呼ぶ）（不図示）と、更に電極間絶縁膜上に形成されたコントロールゲート電極（制御ゲート電極：ＣＧ）（不図示）とを有する。なお、このメモリセルトランジスタＭＴは多値の書込みが可能とされている。また、メモリセルトランジスタＭＴの個数は、８個、１６個、３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。また、互いに隣接するメモリセルトランジスタＭＴ同士は、ソース／ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続された複数のメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴのＣＧはワード線ＷＬｎ（ｎは整数）のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬｎを区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬｎ（ｎは整数）に共通接続される。以下、ビット線ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

メモリセルアレイ１内には複数列のＮＡＮＤ列５が設けられている。同一列にあるＮＡＮＤ列５は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには例えば一括してデータが書込まれ、この単位をページと呼ぶ。更に、同一行にある複数のＮＡＮＤ列は一括してデータが消去され、この単位をメモリブロックと呼ぶ。

ロウデコーダ３は、メモリセルアレイ１のワード線ＷＬを選択して、選択したワード線ＷＬに対して電圧を印加する。

カラムデコーダ４は、メモリセルアレイ１のビット線ＢＬを選択する。

電圧発生回路２は電圧を発生し、発生した電圧をロウデコーダ３に供給する。

電圧発生回路２、ロウデコーダ３、及びカラムデコーダ４は、例えば電圧ＶＤＤ（例えば１．５Ｖ）を駆動電圧として用いる低耐圧ＭＯＳトランジスタと、低耐圧ＭＯＳトランジスタの電源電圧よりも高電圧の、例えば電圧ＶＰＰ（例えば２０Ｖ）を駆動電圧として用いる高耐圧ＭＯＳトランジスタとを含んでいる。

制御部６は、ＮＡＮＤ型不揮発性半導体記憶装置全体の動作を制御する。すなわち、図示せぬホストから与えられたアドレス、及びコマンドに基づいて、データの書込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。具体的には、電圧発生回路２の電圧の出力タイミングの制御等である。そして、制御部６は、上記アドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。制御部６は、ブロック選択信号をロウデコーダ３に出力し、カラム選択信号をカラムデコーダ４に出力する。

次に、図２に示すように、例えばｐ型半導体基板には列方向（ＡＡ方向）に延びるストライプ形状の素子領域ＡＡが、列方向に直交する行方向に沿って複数設けられている。隣接する素子領域ＡＡ間には列方向に延びる素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって隣接する素子領域ＡＡ同士は電気的に分離されている。ｐ型半導体基板上には、複数の素子領域ＡＡを跨ぐようにして、行方向（ワード線ＷＬ方向）に延びたストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳが形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。列方向で隣接するワード線ＷＬ間、及びワード線ＷＬとセレクトゲート線との間の素子領域ＡＡには、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。

選択トランジスタＳＴ１の素子領域ＡＡに形成される、列方向でメモリセルトランジスタＭＴと隣接しない不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、列方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。また選択トランジスタＳＴ２の素子領域ＡＡに形成される、列方向でメモリセルトランジスタＭＴと隣接しない不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上には、コンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は図示せぬソース線ＳＬに接続される。

また、図示するように、ＮＡＮＤ型不揮発性半導体記憶装置では、プログラミング時にＮＡＮＤ列５のソース側のセルからドレイン側のメモリセルトランジスタＭＴに向かって順次プログラミングをおこなっていく。このプログラミング方法としては、セル間干渉効果を考慮した通常のＬＭ（Lower Middle）方式を用いている。図２では、簡単のため、ひとつのＮＡＮＤ列５におけるプログラミング順序を示している。図中のメモリセルトランジスタＭＴ内の右側の番号がＬｏｗｅｒＰａｇｅのプログラミングされる順番を示す番号であり、メモリセルトランジスタＭＴ内の左側の番号がＵｐｐｅｒＰａｇｅのプログラミングされる順番を示す番号である。

次に、図３を用いて、セル間干渉効果のひとつである電荷蓄積層間の容量結合によるしきい値変動について説明する。図３は２つのメモリセルトランジスタＭＴのビット線中央におけるビット線ＢＬ方向に沿った断面図である。

図３に示すように、二つのメモリセルトランジスタＭＴを、メモリセルトランジスタＭＴ１０、ＭＴ２０とする。このメモリセルトランジスタＭＴ１０、ＭＴ２０は、半導体基板１００上に形成されたトンネル絶縁膜ＯＸ（不図示）と、トンネル絶縁膜上に形成された電荷蓄積層１０４と、電荷蓄積層１０４上に形成され、電荷蓄積層より誘電率の高い電極間絶縁膜ＩＰＤ（不図示）と、電極間絶縁膜上に形成されたＣＧ１０８とを具備している。また、メモリセルトランジスタＭＴ１０とメモリセルトランジスタＭＴ２０とは、半導体基板１００内に形成された不純物拡散領域（ソース／ドレイン領域）１００ａによって電気的に接続されている。ここで、Ｃｉｐｄ１はメモリセルトランジスタＭＴ１０のＩＰＤ容量であり、Ｃｏｘ１はメモリセルトランジスタＭＴ１０のトンネル酸化膜容量である。また、Ｃｉｐｄ２はメモリセルトランジスタＭＴ２０のＩＰＤ容量であり、Ｃｏｘ２はメモリセルトランジスタＭＴ２０のトンネル酸化膜容量である。Ｃ１２はメモリセルトランジスタＭＴ１０とメモリセルトランジスタＭＴ２０との間の容量である。Ｃｏｔｈｅｒｓ１はメモリセルトランジスタＭＴ１０の全容量からＣｉｐｄ１と、Ｃｏｘ１と、Ｃ１２とを除いた容量であり、Ｃｏｔｈｅｒｓ２はメモリセルトランジスタＭＴ２０の全容量からＣｉｐｄ２と、Ｃｏｘ２と、Ｃ１２とを除いた容量である。

例えば、メモリセルトランジスタＭＴ１０はすでにプログラミングが終了しており、メモリセルトランジスタＭＴ２０のプログラミングはこれから行われる。メモリセルトランジスタＭＴ２０にプログラミングが行われ、電荷がｄＱ２（＜０）だけ増加したとき、メモリセルトランジスタＭＴ１０のしきい値変動ｄＶｔｈ１は、
（式１）ｄVth1 = - {C12 / (Cipd2 + Cox2 + Cothers2 + C12) Cipd1} ｄQ2
となる。メモリセルトランジスタＭＴ２０のしきい値変動ｄＶｔｈ２は
（式２）ｄVth2 = − ｄQ2 / Cipd2
であるから、プログラミングによってメモリセルトランジスタＭＴ２０のしきい値がｄＶｔｈ２だけ上昇したとき、メモリセルトランジスタＭＴ１０のしきい値は、
（式３）ｄVth1 = {C12 / (Cipd2 + Cox2 + Cothers2 + C12)} (Cipd2 / Cipd1) ｄVth2
の変動を受ける。

ここで、メモリセルトランジスタＭＴの寸法（例えば、列方向において、ＣＧ及び電荷蓄積層の幅の寸法）がメモリセルトランジスタＭＴ毎にばらつき、メモリセルトランジスタＭＴ１０が、メモリセルトランジスタＭＴ２０よりも大きい場合、Ｃｉｐｄ１>Ｃｉｐｄ２、Ｃｏｘ１>Ｃｏｘ２となる。この場合、メモリセルトランジスタＭＴ１０が、メモリセルトランジスタＭＴ２０よりも小さい場合よりも、メモリセルトランジスタＭＴ１０のしきい値変動が小さい。

これにより、メモリセルトランジスタＭＴ毎にメモリセルトランジスタＭＴの寸法に差があり、ＣＧ及び電荷蓄積層の幅（以下、ＣＧの幅と称す）が太い（ＣＧの寸法が大きい）メモリセルトランジスタＭＴと、ＣＧの幅が細い（ＣＧの寸法が小さい）メモリセルトランジスタＭＴとが隣接している場合、ＣＧの幅が太いメモリセルトランジスタＭＴよりも先にＣＧの幅が細いメモリセルトランジスタＭＴにプログラミングをおこなうと、ＣＧの幅が細いメモリセルトランジスタＭＴは大きなセル間干渉効果を受けてしまうことになる。

（第１の実施形態）
次に、図４〜１０を用いて、本発明の第１の実施形態について説明する。上記比較例では、通常のＬＭ方式でプログラミングされる場合について説明した。第１の実施形態では、ＣＧの幅が太い（ＣＧの寸法が大きい）メモリセルトランジスタＭＴと、ＣＧの幅が細い（ＣＧの寸法が小さい）メモリセルトランジスタＭＴとを有するＮＡＮＤ型不揮発性半導体記憶装置において、ＣＧの幅が太いメモリセルトランジスタＭＴを優先的にプログラミングする場合について説明する。なお、ＣＧの幅（ＣＧの寸法）は、メモリセルトランジスタＭＴのゲート長に相当する。

図４は、本発明の第１の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の構成を模式的に示したブロック図である。図５は、本発明の第１の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的なプログラミング順序を模式的に示した平面図である。なお、ＮＡＮＤ型不揮発性半導体記憶装置の基本的な構成は、上述した比較例と同様である。したがって、上述した比較例で説明した事項及び上述した比較例から容易に類推可能な事項についての説明は省略する。

図４に示すように、本発明の第１の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置は、メモリセルアレイ１、電圧発生回路２、ロウデコーダ３、カラムデコーダ４、制御部６及び記憶回路７を備えている。なお、本発明の各実施形態では、電圧発生回路２、ロウデコーダ３、カラムデコーダ４、制御部６及び記憶回路７をまとめて、書込み回路８と呼ぶ。

記憶回路７は、各メモリセルトランジスタＭＴの寸法の情報を記憶することが可能である。また、予め、ＣＧの幅の太いメモリセルトランジスタＭＴ及びＣＧの幅の細いメモリセルトランジスタＭＴの周期毎にプログラミング順序を設定しておいても良い。具体的には、メモリセルアレイ１への書込みが行われ、書込み特性から各メモリセルトランジスタＭＴ同士の寸法差（書込み速度の差）が判定される。これにより、各メモリセルトランジスタＭＴは、例えばＣＧ幅の太いメモリセルトランジスタＭＴと、ＣＧ幅の細いメモリセルトランジスタＭＴとの二つに分類され、メモリセルトランジスタＭＴの分類情報は寸法の情報（２値情報）として記憶回路７に記憶される。なお、しきい値が高いメモリセルトランジスタＭＴは書込みが速い（ＣＧの幅の寸法が太い）メモリセルトランジスタＭＴであり、しきい値が低いメモリセルトランジスタＭＴは書込みが遅い（ＣＧの幅の寸法が細い）メモリセルトランジスタＭＴであるとする。この場合、全てのメモリセルトランジスタＭＴのデータを消去した後、ソース側のメモリセルトランジスタＭＴから順に決まった数の書込みパルスを加えてしきい値を読み取り、メモリセルトランジスタＭＴの寸法の情報として、記憶回路７に記録しておく。この情報から、ＣＧの幅の太いメモリトランジスタＭＴ及びＣＧの幅が細いメモリトランジスタＭＴの周期を導出することも可能である。前記周期により、予め設定されている周期に対応するプログラミング順序を選択し、メモリセルアレイ１へのプログラミングに適応することが可能である。前記情報または、前記周期は、書込み順序を決定する際に使用される。

次に、図５に示すように、列方向において、ＡＡとワード線ＷＬ０、ＷＬ２及びＷＬ４との交差部分のメモリセルトランジスタＭＴのＣＧの幅は、ＡＡとワード線ＷＬ１、ＷＬ３及びＷＬ５との交差部分のメモリセルトランジスタＭＴのＣＧの幅よりも太い。つまり、選択トランジスタＳＴ２側（ソース側）から選択トランジスタＳＴ１側（ドレイン側）に向かって、ＣＧの幅が太いメモリセルトランジスタＭＴと、ＣＧの幅が細いメモリセルトランジスタＭＴとが交互（周期的）に配置されている。

また、行方向（ワード線ＷＬ方向）において、各ＡＡの幅のばらつきは無い。つまり、ワード線ＷＬ方向において、各メモリセルトランジスタＭＴのＡＡの幅にばらつきは無い。なお、簡単のため、ＮＡＮＤ列５は６個のメモリセルトランジスタＭＴを有しているとする。

ＮＡＮＤ型不揮発性半導体記憶装置では、プログラミング時にＮＡＮＤ列５のソース側のメモリセルトランジスタＭＴからドレイン側のメモリセルトランジスタＭＴに向かって順次プログラミングをおこなっていく。このプログラミングの順序は、記憶回路７に記憶されたメモリセルトランジスタＭＴの寸法の情報に基づいて決定される。図中のメモリセルトランジスタＭＴ内の右側の番号がＬｏｗｅｒＰａｇｅのプログラミングされる順番を示す番号であり、メモリセルトランジスタＭＴ内の左側の番号がＵｐｐｅｒＰａｇｅのプログラミングされる順番を示す番号である。

まず、ソース線側に最も近いＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ０に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（１番目の書込み）。次に、ＬｏｗｅｒＰａｇｅのデータが書込まれ、ワード線ＷＬ０に属するメモリセルトランジスタＭＴのドレイン側に隣接するＬｏｗｅｒＰａｇｅのデータの書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴ（ワード線ＷＬ１に属する）のドレイン側に隣接するＬｏｗｅｒＰａｇｅのデータの書込まれていないＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ２に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（２番目の書込み）。その後、ワード線ＷＬ０及びワード線ＷＬ２に属するメモリセルトランジスタ間のワード線ＷＬ１に属するＬｏｗｅｒＰａｇｅのデータが書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴにＬｏｗｅｒＰａｇｅのデータを書込む（３番目の書込み）。

次に、ＣＧの幅が細いメモリセルトランジスタＭＴ（ワード線ＷＬ１に属する）にＬｏｗｅｒＰａｇｅのデータが書込まれた後、ワード線ＷＬ０に属するＣＧの幅が太いメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（４番目の書込み）。そして、ＬｏｗｅｒＰａｇｅデータの書込まれたワード線ＷＬ２に属するＣＧの幅が太いメモリセルトランジスタＭＴのドレイン側に隣接するＬｏｗｅｒＰａｇｅデータの書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴ（ワード線ＷＬ３に属する）のドレイン側に隣接するＬｏｗｅｒＰａｇｅデータの書込まれていないＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ４に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（５番目の書込み）。その後、ワード線ＷＬ２及びワード線ＷＬ４に属するメモリセルトランジスタＭＴ間のワード線ＷＬ３に属するＬｏｗｅｒＰａｇｅのデータが書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴにＬｏｗｅｒＰａｇｅのデータを書込む（６番目の書込み）。

次に、ワード線ＷＬ２に属するＣＧの幅が太いメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（７番目の書込み）。その後、ワード線ＷＬ０及びワード線ＷＬ２に属するメモリセルトランジスタＭＴ間のワード線ＷＬ１に属するＵｐｐｅｒＰａｇｅのデータが書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（８番目の書込み）。そして、ＬｏｗｅｒＰａｇｅデータの書込まれたワード線ＷＬ４に属するＣＧの幅が太いメモリセルトランジスタＭＴのドレイン側に隣接するＬｏｗｅｒＰａｇｅデータの書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴ（ワード線ＷＬ５に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（９番目の書込み）。

次に、ワード線ＷＬ４に属するＣＧの幅が太いメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（１０番目の書込み）。その後、ワード線ＷＬ２及びワード線ＷＬ４に属するメモリセルトランジスタＭＴ間のワード線ＷＬ３に属するＵｐｐｅｒＰａｇｅのデータが書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（１１番目の書込み）。最後に、ワード線ＷＬ５に属するＣＧの幅が細いメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込むことができる（１２番目の書込み）。

このように、ＣＧの幅が細いメモリセルトランジスタＭＴのソース側およびドレイン側に隣接するＣＧの幅が太いメモリセルトランジスタＭＴを優先的にプログラミングしている。つまり、ＣＧの幅が細いメモリセルトランジスタＭＴのドレイン側に隣接するＣＧの幅が太いメモリセルトランジスタＭＴへのＬｏｗｅｒｐａｇｅデータのプログラミングが完了した後に、該ＣＧの幅が細いメモリセルトランジスタＭＴへのＬｏｗｅｒｐａｇｅデータのプログラミングを完了させる。その後、ＣＧの幅が細いメモリセルトランジスタＭＴのソース側に隣接するＣＧの幅が太いメモリセルトランジスタＭＴへのＵｐｐｅｒｐａｇｅデータのプログラミングが完了した後に、該ＣＧの幅が細いメモリセルトランジスタＭＴへのＵｐｐｅｒｐａｇｅデータのプログラミングを完了させる。

上述した第１の実施形態によれば、列方向において、ＣＧの幅が太いメモリセルトランジスタＭＴと、ＣＧの幅が細いメモリセルトランジスタＭＴとが交互に配置されている。この場合、プログラミングを行う前に、全てのメモリセルトランジスタＭＴに書込みパルスを加えて、メモリセルトランジスタ毎にしきい値を読み取り、記憶回路７にメモリセルトランジスタＭＴの寸法の情報として記憶する。このメモリセルトランジスタＭＴの寸法情報に基づいて、メモリセルアレイ１へのプログラミング順序を決定している。

プログラミング順序としては、ＣＧの幅が細いメモリセルトランジスタＭＴよりも先にＣＧの幅が太いメモリセルトランジスタＭＴのプログラミングを行う。つまり、ＣＧの幅が太いメモリセルトランジスタＭＴへのプログラミング（ＬｏｗｅｒＰａｇｅまたはＵｐｐｅｒＰａｇｅのプログラミング）が終了した後にＣＧの幅が細いメモリセルトランジスタＭＴへのプログラミング（ＬｏｗｅｒＰａｇｅまたはＵｐｐｅｒＰａｇｅのプログラミング）を完了させる。具体的には、ソース側のＣＧの幅が太いメモリセルトランジスタＭＴから書込みを開始し、書込まれたＣＧの幅が太いメモリセルトランジスタＭＴのドレイン側のＣＧの幅が太い別のメモリセルトランジスタＭＴに書込み、書込まれたＣＧの幅が太いメモリセルトランジスタＭＴに挟まれたＣＧの幅が細いメモリセルトランジスタＭＴの書込みを行っている。

そのため、ＣＧの幅が細いメモリセルトランジスタＭＴが受けるセル間干渉効果を抑制することができる。また、ＣＧの幅が太いメモリセルトランジスタＭＴがＣＧの幅が細いメモリセルトランジスタＭＴから受けるセル間干渉効果は小さい。このため、セル寸法に無関係にプログラミングをおこなう場合と比較して、プログラミング時のセル間干渉効果を抑制することができる。

なお、今回作成したメモリセルトランジスタはハーフピッチが３２ｎｍであり、第１の実施形態を採用した結果、上述した比較例と比較して、しきい値変動を６．９％抑制することができた。

次に、図６〜図１０を用いて、本発明の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的な製造方法を説明する。図６〜図１０は、本発明の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的な製造方法の列方向に沿った断面図である。

まず、図６に示すように、半導体基板（シリコン基板）１００上にゲート酸化膜（トンネル絶縁膜）１０２として１０ｎｍの熱酸化膜を形成後、ＬＰＣＶＤ法を用いて電荷蓄積層１０４として９５ｎｍのポリシリコン層を形成する。次に、電極間絶縁膜（ＩＰＤ膜）１０６として電荷蓄積層１０４の表面を窒素雰囲気中でプラズマ窒化し、その上にＬＰＣＶＤ法でシリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順に成膜し、再び表面をプラズマ窒化する。続いて、電極間絶縁膜１０６上にＬＰＣＶＤ法でコントロールゲート電極膜（ＣＧ膜）１０８として１００ｎｍのポリシリコン層を形成する。次に、ＣＧ膜１０８上にＬＰＣＶＤ法でマスク材１１０として２００ｎｍのシリコン窒化膜を形成する。この積層膜上に側壁転写プロセスの芯材１１２となるシリコン酸化膜を成膜し、リソグラフィーによってハーフピッチ６４ｎｍのレジストパターン１１４を形成する。

次に、図７に示すように、レジストパターン１１４をマスクとして用いて、芯材１１２をＲＩＥ（Reactive Ion Etching）によってエッチングする。続いてＷｅｔエッチングによって、芯材１１２の幅を３０ｎｍまで縮小する。その上に側壁材１１６として３４ｎｍのアモルファスシリコン膜を形成する。

次に、図８に示すように、ＲＩＥを用いて、芯材の上面部及びマスク材１１０の上面の一部が露出するまで側壁材１１６をエッチングする。その後、全面に芯材１１２と同一の材料であるシリコン酸化膜１１８を堆積する。これにより、芯材１１２を挟まない側壁材１１６間にもシリコン酸化膜が形成される。なお、本例では、芯材１１２を挟む側壁材１１６の間の幅は、芯材１１２を挟まない側壁材１１６の間の幅よりも狭い。また、図８及び図９では、簡単のため芯材１１２もシリコン酸化膜１１８として図示している。

次に、図９に示すように、ＲＩＥを用いて、側壁材１１６の上面が露出するまでシリコン酸化膜１１８をエッチングする。そして、側壁材１１６であるアモルファスシリコン膜をＷｅｔエッチングを用いて除去する。これにより、芯材１１２を挟む側壁材１１６の間に形成されていたシリコン酸化膜１１８の幅は、芯材１１２を挟まない側壁材１１６の間に形成されていたシリコン酸化膜１１８の幅よりも細くなる。

次に、図１０に示すように、シリコン酸化膜１１８をマスクとして用いて、ＲＩＥによりマスク材１１０、ＣＧ膜１０８、電極間絶縁膜１０６、電荷蓄積層１０４及びゲート酸化膜１０２を順次エッチングする。これにより、メモリセルトランジスタＭＴ構造が形成される。このとき、芯材１１２を挟む側壁材１１６の間の下に形成されたメモリセルトランジスタＭＴ構造の列方向に沿った幅は、芯材１１２を挟まない側壁材１１６の間の下に形成されたメモリセルトランジスタＭＴ構造の列方向に沿った幅よりも細くなる。このように、列方向において、ＣＧの幅が太いメモリセルトランジスタＭＴとＣＧの幅が細いメモリセルトランジスタＭＴとが交互に形成されてしまう。

なお、芯材１１２、レジストパターン１１４、または側壁材１１６の膜厚や、エッチングの条件等によって、芯材１１２を挟む側壁材１１６の間の幅は、芯材１１２を挟まない側壁材１１６の間の幅よりも広くなることもある。

（変形例１）
次に、図１１を用いて、本発明の第１の実施形態の変形例１について説明する。上記第１の実施形態では、一つのＮＡＮＤ列５が６個のメモリセルトランジスタＭＴを有しており、６個のメモリセルトランジスタＭＴのＣＧの幅がそれぞれ、列方向に沿って異なっており、ＣＧの幅が太いメモリセルトランジスタＭＴを優先的にプログラミングする場合について説明した。第１の実施形態の変形例１では、一つのＮＡＮＤ列５がさらに多くのメモリセルトランジスタＭＴを有している場合のプログラミングについて説明する。

図１１は、本発明の第１の実施形態の変形例１に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的なプログラミング順序を模式的に示した平面図である。なお、ＮＡＮＤ型不揮発性半導体記憶装置の基本的な構成は、上述した比較例及び第１の実施形態と同様である。したがって、上述した比較例及び第１の実施形態で説明した事項及び上述した比較例及び第１の実施形態から容易に類推可能な事項についての説明は省略する。

図１１に示すように、列方向において、ＡＡとワード線ＷＬ０、ＷＬ２、ＷＬ４、…、との交差部分のメモリセルトランジスタＭＴのＣＧの幅は、ＡＡとワード線ＷＬ１、ＷＬ３、ＷＬ５、…、との交差部分のメモリセルトランジスタＭＴのＣＧの幅よりも太い。つまり、選択トランジスタＳＴ２側（ソース側）から選択トランジスタＳＴ１側（ドレイン側）に向かって、ＣＧの幅が太いメモリセルトランジスタＭＴと、ＣＧの幅が細いメモリセルトランジスタＭＴとが交互（周期的）に配置されている。また、行方向において、各ＡＡの幅のばらつきは無い。つまり、行方向において、各メモリセルトランジスタＭＴの幅にばらつきは無い。

また、第１の実施形態と同様に、プログラミングを行う前に、全てのメモリセルトランジスタＭＴに書込みパルスを加えて、メモリセルトランジスタ毎にしきい値を読み取り、記憶回路７にメモリセルトランジスタＭＴの寸法の情報として記憶する。このメモリセルトランジスタＭＴの寸法情報に基づいて、メモリセルアレイ１へのプログラミング順序を決定している。

次に、ワード線ＷＬ０に属するメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（４番目の書込み）。そして、ＬｏｗｅｒＰａｇｅデータの書込まれたワード線ＷＬ２に属するメモリセルトランジスタＭＴのドレイン側に隣接するＬｏｗｅｒＰａｇｅデータの書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴ（ワード線ＷＬ３に属する）のドレイン側に隣接するＬｏｗｅｒＰａｇｅデータの書込まれていないＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ４に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（５番目の書込み）。その後、ワード線ＷＬ２及びワード線ＷＬ４に属するメモリセルトランジスタＭＴ間のワード線ＷＬ３に属するＬｏｗｅｒＰａｇｅのデータが書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴにＬｏｗｅｒＰａｇｅのデータを書込む（６番目の書込み）。

次に、ワード線ＷＬ２に属するメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（７番目の書込み）。その後、ワード線ＷＬ０及びワード線ＷＬ２に属するメモリセルトランジスタＭＴ間のワード線ＷＬ１に属するＵｐｐｅｒＰａｇｅのデータが書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（８番目の書込み）。

そして、ＬｏｗｅｒＰａｇｅデータの書込まれたワード線ＷＬ４に属するメモリセルトランジスタＭＴのドレイン側に隣接するＬｏｗｅｒＰａｇｅデータの書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴ（ワード線ＷＬ５に属する）のドレイン側に隣接するＬｏｗｅｒＰａｇｅデータの書込まれていないＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ６（不図示）に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（９番目の書込み）。その後、ワード線ＷＬ４及びワード線ＷＬ６に属するメモリセルトランジスタＭＴ間のワード線ＷＬ５に属するＬｏｗｅｒＰａｇｅのデータが書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴにＬｏｗｅｒＰａｇｅのデータを書込む（１０番目の書込み）。以後、同様の順序でプログラミングを繰り返して行く。

次に、ＬｏｗｅｒＰａｇｅデータの書込まれたワード線ＷＬｎ―２（ｎは２以上の整数）に属するメモリセルトランジスタＭＴのドレイン側に隣接するＬｏｗｅｒＰａｇｅデータの書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴ（ワード線ＷＬｎー１に属する）のドレイン側に隣接するＬｏｗｅｒＰａｇｅデータの書込まれていないＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬｎに属する）にＬｏｗｅｒＰａｇｅのデータを書込む（ｎ番目の書込み）。その後、ワード線ＷＬｎ―２及びワード線ＷＬｎに属するメモリセルトランジスタＭＴ間のワード線ＷＬｎー１に属するＬｏｗｅｒＰａｇｅのデータが書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴにＬｏｗｅｒＰａｇｅのデータを書込む（ｎ＋１番目の書込み）。次に、ワード線ＷＬｎ―１に属するメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（ｎ＋２番目の書込み）。その後、ワード線ＷＬｎ−４及びワード線ＷＬｎ−２に属するメモリセルトランジスタＭＴ間のワード線ＷＬｎ―３に属するＵｐｐｅｒＰａｇｅのデータが書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（ｎ＋３番目の書込み）。例えば、ワード線ＷＬｎ、ＷＬｎ−２に属するＣＧの幅が太いセルにＬｏｗｅｒＰａｇｅのデータを書込んだ後で、その間にあるワード線ＷＬｎ−１に属するＣＧの幅が細いセルにＬｏｗｅｒＰａｇｅのデータを書込む。その後、ワード線ＷＬｎ−４、ＷＬｎ−２に属するＣＧの幅が太いセルにＬｏｗｅｒＰａｇｅのデータを書込んだ後で、その間にあるワード線ＷＬｎ−３に属するＣＧの幅が細いセルにＬｏｗｅｒＰａｇｅのデータを書込む。

この後も同様の順番で、ＣＧの幅が細いメモリセルトランジスタＭＴのソース側およびドレイン側に隣接するＣＧの幅が太いメモリセルトランジスタＭＴを優先的にプログラミングしていく。

上述した第１の実施形態の変形例１によれば、列方向において、ＣＧの幅が太いメモリセルトランジスタＭＴと、ＣＧの幅が細いメモリセルトランジスタＭＴとが交互に配置されている。

プログラミング順序としては、ＣＧの幅が細いメモリセルトランジスタＭＴよりも先にＣＧの幅が太いメモリセルトランジスタＭＴのプログラミングを行う。つまり、ＣＧの幅が太いメモリセルトランジスタＭＴへのプログラミング（ＬｏｗｅｒＰａｇｅまたはＵｐｐｅｒＰａｇｅのプログラミング）が終了した後にＣＧの幅が細いメモリセルトランジスタＭＴへのプログラミング（ＬｏｗｅｒＰａｇｅまたはＵｐｐｅｒＰａｇｅのプログラミング）を完了させる。

このため、ＮＡＮＤ列５がメモリセルトランジスタＭＴを多く含む場合でも、容易かつ適切にプログラミング順序を決定することができ、プログラミング時のセル間干渉効果を抑制することができる。

（変形例２）
次に、図１２を用いて、本発明の第１の実施形態の変形例２について説明する。第１の実施形態の変形例２では、上述した第１の実施形態で説明したメモリセルトランジスタＭＴが異なって配置されている場合について説明する。

図１２は、本発明の第１の実施形態の変形例２に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的なプログラミング順序を模式的に示した平面図である。なお、ＮＡＮＤ型不揮発性半導体記憶装置の基本的な構成は、上述した比較例及び第１の実施形態と同様である。したがって、上述した比較例及び第１の実施形態で説明した事項及び上述した比較例及び第１の実施形態から容易に類推可能な事項についての説明は省略する。

次に、図１２に示すように、列方向において、ＡＡとワード線ＷＬ０、ＷＬ２及びＷＬ４との交差部分のメモリセルトランジスタＭＴのＣＧの幅は、ＡＡとワード線ＷＬ１、ＷＬ３及びＷＬ５との交差部分のメモリセルトランジスタＭＴのＣＧの幅よりもＣＧの幅が細い。つまり、選択トランジスタＳＴ２側（ソース側）から選択トランジスタＳＴ１側（ドレイン側）に向かって、ＣＧの幅が細いメモリセルトランジスタＭＴと、ＣＧの幅が太いメモリセルトランジスタＭＴとが交互（周期的）に配置されている。また、行方向において、各ＡＡの幅のばらつきは無い。つまり、行方向において、各メモリセルトランジスタＭＴの幅にばらつきは無い。なお、簡単のため、ＮＡＮＤ列５は６個のメモリセルトランジスタＭＴを有しているとする。

まず、ＣＧの幅が太いメモリセルトランジスタＭＴのうち、ソース線に最も近いもの（ワード線ＷＬ１に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（１番目の書込み）。次に、ＬｏｗｅｒＰａｇｅのデータが書込まれ、ワード線ＷＬ１に属するメモリセルトランジスタＭＴのソース側に隣接するＬｏｗｅｒＰａｇｅのデータの書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴ（ワード線ＷＬ０に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（２番目の書込み）。

次に、ＬｏｗｅｒＰａｇｅのデータが書込まれ、ワード線ＷＬ１に属するメモリセルトランジスタＭＴのドレイン側に隣接するＬｏｗｅｒＰａｇｅのデータの書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴ（ワード線ＷＬ２に属する）のドレイン側に隣接するＬｏｗｅｒＰａｇｅのデータの書込まれていないＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ３に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（３番目の書込み）。続いて、ワード線ＷＬ１及びワード線ＷＬ３に属するメモリセルトランジスタＭＴ間のワード線ＷＬ２に属するＬｏｗｅｒＰａｇｅのデータが書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴにＬｏｗｅｒＰａｇｅのデータを書込む（４番目の書込み）。次に、ワード線ＷＬ１に属するメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（５番目の書込み）。その後、ワード線ＷＬ１のソース側に隣接するＵｐｐｅｒＰａｇｅのデータが書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴ（ワード線ＷＬ０に属する）にＵｐｐｅｒＰａｇｅのデータを書込む（６番目の書込み）。

次に、ＬｏｗｅｒＰａｇｅのデータが書込まれ、ワード線ＷＬ３に属するメモリセルトランジスタＭＴのドレイン側に隣接するＬｏｗｅｒＰａｇｅのデータの書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴ（ワード線ＷＬ４に属する）のドレイン側に隣接するＬｏｗｅｒＰａｇｅのデータの書込まれていないＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ５に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（７番目の書込み）。続いて、ワード線ＷＬ３及びワード線ＷＬ５に属するメモリセルトランジスタＭＴ間のワード線ＷＬ４に属するＬｏｗｅｒＰａｇｅのデータが書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴにＬｏｗｅｒＰａｇｅのデータを書込む（８番目の書込み）。次に、ワード線ＷＬ３に属するメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（９番目の書込み）。そして、ＬｏｗｅｒＰａｇｅデータ及びＵｐｐｅｒＰａｇｅデータの書込まれたワード線ＷＬ３及びワード線ＷＬ１に属するメモリセルトランジスタＭＴ間のＵｐｐｅｒＰａｇｅデータの書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴ（ワード線ＷＬ２に属する）にＵｐｐｅｒＰａｇｅのデータを書込む（１０番目の書込み）。

次に、ＵｐｐｅｒＰａｇｅのデータが書込まれ、ワード線ＷＬ３に属するメモリセルトランジスタＭＴのドレイン側に隣接するＵｐｐｅｒＰａｇｅのデータの書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴ（ワード線ＷＬ４に属する）のドレイン側に隣接するＵｐｐｅｒＰａｇｅのデータの書込まれていないＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ５に属する）にＵｐｐｅｒＰａｇｅのデータを書込む（１１番目の書込み）。そして、ＬｏｗｅｒＰａｇｅデータ及びＵｐｐｅｒＰａｇｅデータの書込まれたワード線ＷＬ５及びワード線ＷＬ３に属するメモリセルトランジスタＭＴ間のＵｐｐｅｒＰａｇｅデータの書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴ（ワード線ＷＬ４に属する）にＵｐｐｅｒＰａｇｅのデータを書込む（１２番目の書込み）。

このように、ＣＧの幅が細いメモリセルトランジスタＭＴのソース側およびドレイン側に隣接するＣＧの幅が太いメモリセルトランジスタＭＴを優先的にプログラミングしている。

上述した第１の実施形態の変形例２によれば、列方向において、ソース線側からドレイン線側に向かって幅がＣＧの幅が細いメモリセルトランジスタＭＴと、幅がＣＧの幅が太いメモリセルトランジスタＭＴとが交互に配置されている。

このため、上述した第１の実施形態と同様に、プログラミング時のセル間干渉効果を抑制することができる。

なお、本変形例２では、ＮＡＮＤ列５に含まれるメモリセルトランジスタＭＴを６個しか記載していないが、上述した第１の変形例１に記載したように、ＮＡＮＤ列５に含まれるメモリセルトランジスタＭＴは６個以上であっても同様のプログラミング方法を用いることが可能である。

（変形例３）
次に、図１３を用いて、本発明の第１の実施形態の変形例３について説明する。第１の実施形態の変形例３では、ＣＧの幅が太いメモリセルトランジスタＭＴがＣＧの幅が細いメモリセルトランジスタＭＴを二つ挟んで配置されている場合について説明する。

図１３は、本発明の第１の実施形態の変形例３に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的なプログラミング順序を模式的に示した平面図である。なお、ＮＡＮＤ型不揮発性半導体記憶装置の基本的な構成は、上述した比較例及び第１の実施形態と同様である。したがって、上述した比較例及び第１の実施形態で説明した事項及び上述した比較例及び第１の実施形態から容易に類推可能な事項についての説明は省略する。

図１３に示すように、列方向において、ＡＡとワード線ＷＬ０、ＷＬ３、ＷＬ６、…、ＷＬ３ｍ―３（ｍは整数）との交差部分のメモリセルトランジスタＭＴは、ＡＡとワード線ＷＬ１、ＷＬ２、ＷＬ４、ＷＬ５、…、ＷＬ３ｍ―２、ＷＬ３ｍ−１との交差部分のメモリセルトランジスタＭＴよりもＣＧの幅が太い。つまり、選択トランジスタＳＴ２側（ソース側）から選択トランジスタＳＴ１側（ドレイン側）に向かって、ＣＧの幅が太いメモリセルトランジスタＭＴが二つのＣＧの幅が細いメモリセルトランジスタＭＴを挟んで（周期的）配置されている。また、行方向において、各ＡＡの幅のばらつきは無い。つまり、行方向において、各メモリセルトランジスタＭＴの幅にばらつきは無い。

まず、ソース線側に最も近いＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ０に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（１番目の書込み）。次に、ＬｏｗｅｒＰａｇｅのデータが書込まれ、ワード線ＷＬ０に属するメモリセルトランジスタＭＴのドレイン側のＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ３に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（２番目の書込み）。次に、ＬｏｗｅｒＰａｇｅのデータが書込まれ、ワード線ＷＬ０及びＷＬ３に属するＣＧの幅が太いメモリセルトランジスタＭＴに挟まれたワード線ＷＬ１及びＷＬ２に属するＣＧの幅が細いメモリセルトランジスタＭＴにＬｏｗｅｒＰａｇｅのデータを書込む（３、４番目の書込み）。

次に、ＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ３に属する）にＬｏｗｅｒＰａｇｅのデータが書込まれた後、ワード線ＷＬ０に属するメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（５番目の書込み）。続いて、ＬｏｗｅｒＰａｇｅのデータが書込まれ、ワード線ＷＬ３に属するメモリセルトランジスタＭＴのドレイン側のＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ６に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（６番目の書込み）。次に、ＬｏｗｅｒＰａｇｅのデータが書込まれ、ワード線ＷＬ３及びＷＬ６に属するＣＧの幅が太いメモリセルトランジスタＭＴに挟まれたワード線ＷＬ４及びＷＬ５に属するＣＧの幅が細いメモリセルトランジスタＭＴにＬｏｗｅｒＰａｇｅのデータを書込む（７、８番目の書込み）。そして、ワード線ＷＬ３に属するメモリセルトランジスタＭＴのドレイン側のＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ６に属する）にＬｏｗｅｒＰａｇｅのデータが書込まれた後、ワード線ＷＬ３に属するメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（９番目の書込み）。次に、ＬｏｗｅｒＰａｇｅのデータが書込まれ、ワード線ＷＬ０及びＷＬ３に属するＣＧの幅が太いメモリセルトランジスタＭＴに挟まれたワード線ＷＬ１及びＷＬ２に属するＣＧの幅が細いメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（１０、１１番目の書込み）。以後、同様の順番でプログラミングを繰り返して行く。

次に、ＬｏｗｅｒＰａｇｅのデータが書込まれ、ワード線ＷＬｎ―３（ｎは３以上の整数）に属するメモリセルトランジスタＭＴのドレイン側のＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬｎに属する）にＬｏｗｅｒＰａｇｅのデータを書込む（ｎ番目の書込み）。次に、ＬｏｗｅｒＰａｇｅのデータが書込まれ、ワード線ＷＬｎ−３及びＷＬｎに属するＣＧの幅が太いメモリセルトランジスタＭＴに挟まれたワード線ＷＬｎ−２及びＷＬｎ−１に属するＣＧの幅が細いメモリセルトランジスタＭＴにＬｏｗｅｒＰａｇｅのデータを書込む（ｎ＋１、ｎ＋２番目の書込み）。そして、ワード線ＷＬｎ−３に属するメモリセルトランジスタＭＴのドレイン側のＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬｎに属する）にＬｏｗｅｒＰａｇｅのデータが書込まれた後、ワード線ＷＬｎ−３に属するメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（ｎ＋３番目の書込み）。次に、ＬｏｗｅｒＰａｇｅのデータが書込まれ、ワード線ＷＬｎ―６及びＷＬｎ―３に属するＣＧの幅が太いメモリセルトランジスタＭＴに挟まれたワード線ＷＬｎ−５及びＷＬｎ―４に属するＣＧの幅が細いメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（ｎ＋４、ｎ＋５番目の書込み）。例えば、ワード線ＷＬｎ、ＷＬｎ＋３に属するＣＧの幅が太いセルにＬｏｗｅｒＰａｇｅのデータを書込んだ後で、その間にあるワード線ＷＬｎ＋１、ＷＬｎ＋２に属するＣＧの幅が細いセルにＬｏｗｅｒＰａｇｅのデータを書込む。その後、ワード線ＷＬｎに属するＣＧの幅が太いセルにＵｐｐｅｒＰａｇｅのデータを書込んだ後で、ワード線ＷＬｎ−３とＷＬｎの間にあるワード線ＷＬｎ−２、ＷＬｎ−１に属するＣＧの幅が細いセルにＵｐｐｅｒＰａｇｅのデータを書込む。

上述した第１の実施形態の変形例３によれば、列方向において、ＣＧの幅が太い二つのメモリセルトランジスタＭＴが、ＣＧの幅が細い二つのメモリセルトランジスタＭＴを挟んで配置されている。

プログラミング順序としては、ＣＧの幅が細いメモリセルトランジスタＭＴよりも先にＣＧの幅が太いメモリセルトランジスタＭＴのプログラミングを行う。つまり、列方向でＣＧの幅が細い二つのメモリトランジスタＭＴを挟むＣＧの幅が太いメモリセルトランジスタＭＴへのプログラミング（ＬｏｗｅｒＰａｇｅまたはＵｐｐｅｒＰａｇｅのプログラミング）が終了した後に該ＣＧの幅が細いメモリセルトランジスタＭＴへのプログラミング（ＬｏｗｅｒＰａｇｅまたはＵｐｐｅｒＰａｇｅのプログラミング）を完了させる。

このため、ＣＧの幅が太いメモリセルトランジスタＭＴとＣＧの幅が細いメモリトランジスタＭＴとが交互に形成されていない場合においても、容易かつ適切にプログラミング順序を決定することができ、プログラミング時のセル間干渉効果を抑制することができる。

なお、第１の実施形態、第１の実施形態の変形例１、第１の実施形態の変形例２、及び
第１の実施形態の変形例３では、列方向に沿ったひとつのＮＡＮＤ列５に関するプログラミング方法のみを示したが、列方向においては上述したプログラミング方法を用い、行方向においては通常のＬＭ方式を用いてプログラミングを行っても良い。

（第２の実施形態）
次に、図１４を用いて、本発明の第２の実施形態について説明する。上述した第１の実施形態では、複数のメモリセルトランジスタＭＴのＣＧの幅がそれぞれ、列方向に沿って異なっており、ＣＧの幅が太いメモリセルトランジスタＭＴを優先的にプログラミングする場合について説明した。第２の実施形態では、複数のメモリセルトランジスタＭＴのＡＡ及び電荷蓄積層の幅（以下、ＡＡの幅と称す）がそれぞれ、行方向に沿って異なっており、ＡＡの幅が細い（ＡＡの寸法が小さい）メモリセルトランジスタＭＴよりもＡＡの幅が太い（ＡＡの寸法が大きい）メモリセルトランジスタＭＴを優先的にプログラミングする場合について説明する。なお、ＡＡの幅（ＡＡの寸法）は、メモリセルトランジスタＭＴのゲート幅に相当する。

図１４は、本発明の第２の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的なプログラミング順序を模式的に示した平面図である。なお、ＮＡＮＤ型不揮発性半導体記憶装置の基本的な構成は、上述した比較例と同様である。したがって、上述した比較例で説明した事項及び上述した比較例から容易に類推可能な事項についての説明は省略する。

図１４に示すように、行方向において、ワード線ＷＬとＡＡ０、ＡＡ２の交差部分のメモリセルトランジスタＭＴのＡＡの幅は、ワード線ＷＬとＡＡ１、ＡＡ３との交差部分のメモリセルトランジスタＭＴのＡＡの幅よりも太い。つまり、行方向において、ＡＡの幅が太いメモリセルトランジスタＭＴと、ＡＡの幅が細いメモリセルトランジスタＭＴとが交互（周期的）に配置されている。また、列方向において、各ワード線ＷＬの幅（ＣＧの幅）のばらつきは無い。なお、簡単のため、ＮＡＮＤ列５は６個のメモリセルトランジスタＭＴを有し、ＮＡＮＤ列５は４個のみ図示している。

プログラミングを行う前に、全てのメモリセルトランジスタＭＴに書込みパルスを加えて、メモリセルトランジスタ毎にしきい値を読み取り、記憶回路７にメモリセルトランジスタＭＴの寸法の情報として記憶する。このメモリセルトランジスタＭＴの寸法情報に基づいて、メモリセルアレイ１へのプログラミング順序を決定する。

ＮＡＮＤ型不揮発性半導体記憶装置では、プログラミング時にソース側のメモリセルトランジスタＭＴからドレイン側のメモリセルトランジスタＭＴに向かって順次プログラミングをおこなっていく。このプログラミングの順序は、記憶回路７に記憶されたメモリセルトランジスタＭＴの寸法の情報に基づいて決定される。図中のメモリセルトランジスタＭＴ内の右側または下側の番号がＬｏｗｅｒＰａｇｅのプログラミングされる順番を示す番号であり、メモリセルトランジスタＭＴ内の左側または上側の番号がＵｐｐｅｒＰａｇｅのプログラミングされる順番を示す番号である。

まず、行方向において、メモリセルトランジスタＭＴのＡＡの幅が太いＮＡＮＤ列５（ＡＡ０、ＡＡ２に属する）において、通常のＬＭ方式を用いてプログラミングを開始する。ワード線ＷＬ５に属するメモリセルトランジスタＭＴへのプログラミングが完了した後、メモリセルトランジスタＭＴのＡＡの幅が細いＮＡＮＤ列５（ＡＡ１、ＡＡ３に属する）において、通常のＬＭ方式を用いてプログラミングを完了させる。

上述した第２の実施形態によれば、行方向において、ＡＡの幅が太いメモリセルトランジスタＭＴと、ＡＡの幅が細いメモリセルトランジスタＭＴとが交互に配置されている。

プログラミング順序としては、ＡＡの幅が細いメモリセルトランジスタＭＴよりも先にＡＡの幅が太いメモリセルトランジスタＭＴのプログラミングを行う。つまり、ＡＡの幅が太いメモリセルトランジスタＭＴへのプログラミング（ＬｏｗｅｒＰａｇｅまたはＵｐｐｅｒＰａｇｅのプログラミング）が終了した後にＡＡの幅が細いメモリセルトランジスタＭＴへのプログラミング（ＬｏｗｅｒＰａｇｅまたはＵｐｐｅｒＰａｇｅのプログラミング）を完了させる。具体的には、ワード線方向においてメモリセルトランジスタＭＴのゲート幅が太いＮＡＮＤ列５を先に書込み、前記ＮＡＮＤ列５のプログラミングが完了した後に、ワード線方向においてメモリセルトランジスタＭＴのゲート幅が細いＮＡＮＤ列５へのプログラミングを行っている。

そのため、ＡＡの幅が細いメモリセルトランジスタＭＴが受けるセル間干渉効果を抑制することができる。また、ＡＡの幅が太いメモリセルトランジスタＭＴがＡＡの幅が細いメモリセルトランジスタＭＴから受けるセル間干渉効果は小さい。このため、セル寸法に無関係にプログラミングをおこなう場合と比較して、プログラミング時のセル間干渉効果を抑制することができる。

なお、列方向のプログラミング順序は、通常のＬＭ方式と同様である。

（変形例）
次に、図１５を用いて、本発明の第２の実施形態の変形例について説明する。

図１５は、本発明の第２の実施形態の変形例に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的なプログラミング順序を模式的に示した平面図である。なお、ＮＡＮＤ型不揮発性半導体記憶装置の基本的な構成は、上述した比較例及び第２の実施形態と同様である。したがって、上述した比較例及び第２の実施形態で説明した事項及び上述した比較例及び第２の実施形態から容易に類推可能な事項についての説明は省略する。

図１５に示すように、行方向において、ワード線ＷＬとＡＡ０、ＡＡ２の交差部分のメモリセルトランジスタＭＴのＡＡの幅は、ワード線ＷＬとＡＡ１、ＡＡ３との交差部分のメモリセルトランジスタＭＴのＡＡの幅よりも太い。つまり、行方向において、ＡＡの幅が太いメモリセルトランジスタＭＴと、ＡＡの幅が細いメモリセルトランジスタＭＴとが交互（周期的）に配置されている。また、列方向において、各ワード線ＷＬの幅（ＣＧの幅）のばらつきは無い。なお、簡単のため、ＮＡＮＤ列５は６個のメモリセルトランジスタＭＴを有し、ＮＡＮＤ列５は４個のみ図示している。

まず、行方向において、メモリセルトランジスタＭＴのＡＡの幅が太いＮＡＮＤ列５（ＡＡ０、ＡＡ２に属する）において、ソース線側に最も近いメモリセルトランジスタＭＴ（ワード線ＷＬ０に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（１番目の書込み）。次に、ＬｏｗｅｒＰａｇｅのデータが書込まれたワード線ＷＬ０に属するメモリセルトランジスタＭＴのドレイン側のメモリセルトランジスタＭＴ（ワード線ＷＬ１に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（２番目の書込み）。ワード線ＷＬ０及びワード線ＷＬ１に属するＡＡの幅が太いメモリセルトランジスタＭＴのＬｏｗｅｒＰａｇｅの書込みを行った後、メモリセルトランジスタＭＴのＡＡの幅が細いＮＡＮＤ列５（ＡＡ１、ＡＡ３に属する）において、ソース線側に最も近いメモリセルトランジスタＭＴ（ワード線ＷＬ０に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（３番目の書込み）。次に、ＬｏｗｅｒＰａｇｅのデータが書込まれたワード線ＷＬ０に属するメモリセルトランジスタＭＴのドレイン側のメモリセルトランジスタＭＴ（ワード線ＷＬ１に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（４番目の書込み）。

次に、ワード線ＷＬ０及びワード線ＷＬ１に属するＡＡの幅が太いメモリセルトランジスタＭＴのＬｏｗｅｒＰａｇｅの書込みを行った後、メモリセルトランジスタＭＴのＡＡの幅が太いＮＡＮＤ列５（ＡＡ０、ＡＡ２に属する）において、ＵｐｐｅｒＰａｇｅのデータが書込まれていないメモリセルトランジスタＭＴの中でソース線に近いメモリセルトランジスタＭＴ（ワード線ＷＬ０に属する）にＵｐｐｅｒＰａｇｅのデータを書込む（５番目の書込み）。次に、ＬｏｗｅｒＰａｇｅのデータが書込まれたワード線ＷＬ１に属するメモリセルトランジスタＭＴのドレイン側に隣接するメモリセルトランジスタＭＴ（ワード線ＷＬ２に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（６番目の書込み）。ワード線ＷＬ０に属するＡＡの幅が太いメモリセルトランジスタＭＴのＵｐｐｅｒＰａｇｅ及びワード線ＷＬ２に属するＡＡの幅が太いメモリセルトランジスタＭＴのＬｏｗｅｒＰａｇｅの書込みを行った後、メモリセルトランジスタＭＴのＡＡの幅が細いＮＡＮＤ列５（ＡＡ１、ＡＡ３に属する）において、ＵｐｐｅｒＰａｇｅのデータが書込まれていないメモリセルトランジスタＭＴの中でソース線に近いメモリセルトランジスタＭＴ（ワード線ＷＬ０に属する）にＵｐｐｅｒＰａｇｅのデータを書込む（７番目の書込み）。次に、ＬｏｗｅｒＰａｇｅのデータが書込まれたワード線ＷＬ１に属するメモリセルトランジスタＭＴのドレイン側に隣接するメモリセルトランジスタＭＴ（ワード線ＷＬ２に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（８番目の書込み）。

次に、ワード線ＷＬ０に属するメモリセルトランジスタＭＴのＵｐｐｅｒＰａｇｅ及びワード線ＷＬ２に属するメモリセルトランジスタＭＴのＬｏｗｅｒＰａｇｅの書込みを行った後、メモリセルトランジスタＭＴのＡＡの幅が太いＮＡＮＤ列５（ＡＡ０、ＡＡ２に属する）において、ＵｐｐｅｒＰａｇｅのデータが書込まれていないメモリセルトランジスタＭＴの中でソース線に近いメモリセルトランジスタＭＴ（ワード線ＷＬ１に属する）にＵｐｐｅｒＰａｇｅのデータを書込む（９番目の書込み）。次に、ＬｏｗｅｒＰａｇｅのデータが書込まれたワード線ＷＬ２に属するメモリセルトランジスタＭＴのドレイン側のメモリセルトランジスタＭＴ（ワード線ＷＬ３に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（１０番目の書込み）。ワード線ＷＬ１に属するＡＡの幅が太いメモリセルトランジスタＭＴのＵｐｐｅｒＰａｇｅ及びワード線ＷＬ３に属するＡＡの幅が太いメモリセルトランジスタＭＴのＬｏｗｅｒＰａｇｅの書込みを行った後、メモリセルトランジスタＭＴのＡＡの幅が細いＮＡＮＤ列５（ＡＡ１、ＡＡ３に属する）において、ＵｐｐｅｒＰａｇｅのデータが書込まれていないメモリセルトランジスタＭＴの中でソース線に近いメモリセルトランジスタＭＴ（ワード線ＷＬ１に属する）にＵｐｐｅｒＰａｇｅのデータを書込む（１１番目の書込み）。次に、ＬｏｗｅｒＰａｇｅのデータが書込まれたワード線ＷＬ２に属するメモリセルトランジスタＭＴのドレイン側に隣接するメモリセルトランジスタＭＴ（ワード線ＷＬ３に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（１２番目の書込み）。

この後も同様の順番で、ＡＡの幅が太いメモリセルトランジスタＭＴをソース側から優先的にプログラミングしていく。

上述した第２の実施形態の変形例によれば、上述した第２の実施形態と同様に行方向においてＡＡの幅が太いメモリセルトランジスタＭＴと、ＡＡの幅が細いメモリセルトランジスタＭＴとが交互に配置されている。

プログラミング順序としては、ＡＡの幅が細いメモリセルトランジスタＭＴよりも先にＡＡの幅が太いメモリセルトランジスタＭＴのプログラミングを行う。つまり、ＡＡの幅が太いメモリセルトランジスタＭＴへのプログラミング（ＬｏｗｅｒＰａｇｅまたはＵｐｐｅｒＰａｇｅのプログラミング）を行った後にＡＡの幅が細いメモリセルトランジスタＭＴへのプログラミング（ＬｏｗｅｒＰａｇｅまたはＵｐｐｅｒＰａｇｅのプログラミング）を行う。

そのため、上述した第２の実施形態と同様に、ＡＡの幅が細いメモリセルトランジスタＭＴが受けるセル間干渉効果を抑制することができる。また、ＡＡの幅が太いメモリセルトランジスタＭＴがＡＡの幅が細いメモリセルトランジスタＭＴから受けるセル間干渉効果は小さい。このため、セル寸法に無関係にプログラミングをおこなう場合と比較して、プログラミング時のセル間干渉効果を抑制することができる。

（第３の実施形態）
次に、図１６を用いて、本発明の第３の実施形態について説明する。上述した第１の実施形態では、複数のメモリセルトランジスタＭＴのＣＧの幅がそれぞれ、列方向に沿って異なっており、ＣＧの幅が太いメモリセルトランジスタＭＴを優先的にプログラミングする場合について説明した。また、上述した第２の実施形態では、複数のメモリセルトランジスタＭＴのＡＡの幅がそれぞれ、行方向に沿って異なっており、ＡＡの幅が太いメモリセルトランジスタＭＴを優先的にプログラミングする場合について説明した。第３の実施形態では、複数のメモリセルトランジスタＭＴのＣＧの幅がそれぞれ、列方向及び行方向に沿って異なっており、かつ、複数のメモリセルトランジスタＭＴのＡＡの幅がそれぞれ、行方向に沿って異なっており、ＣＧまたはＡＡの幅が太いメモリセルトランジスタＭＴを優先的にプログラミングする場合について説明する。なお、ＣＧの幅は、メモリセルトランジスタＭＴのゲート長に相当し、ＡＡの幅は、メモリセルトランジスタＭＴのゲート幅に相当する。

図１６は、本発明の第３の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的なプログラミング順序を模式的に示した平面図である。なお、ＮＡＮＤ型不揮発性半導体記憶装置の基本的な構成は、上述した比較例、第１及び第２の実施形態と同様である。したがって、上述した比較例、第１及び第２の実施形態で説明した事項及び上述した比較例、第１及び第２の実施形態から容易に類推可能な事項についての説明は省略する。

図１６に示すように、列方向において、ＡＡとワード線ＷＬ０、ＷＬ２、ＷＬ４、…、との交差部分のメモリセルトランジスタＭＴのＣＧの幅は、ＡＡとワード線ＷＬ１、ＷＬ３、ＷＬ５、…、との交差部分のメモリセルトランジスタＭＴのＣＧの幅より太い。つまり、列方向において、太いメモリセルトランジスタＭＴと、細いメモリセルトランジスタＭＴとが交互（周期的）に配置されている。かつ、行方向において、ワード線ＷＬとＡＡ０、ＡＡ２の交差部分のメモリセルトランジスタＭＴのＡＡの幅は、ワード線ＷＬとＡＡ１、ＡＡ３との交差部分のメモリセルトランジスタＭＴのＡＡの幅よりも太い。つまり、行方向において、太いメモリセルトランジスタＭＴと、細いメモリセルトランジスタＭＴとが交互（周期的）に配置されている。なお、簡単のため、ＮＡＮＤ列５は６個のメモリセルトランジスタＭＴを有し、ＮＡＮＤ列５は４個のみ図示している。

まず、行方向において、メモリセルトランジスタＭＴのＡＡの幅が太いＮＡＮＤ列５（ＡＡ０、ＡＡ２に属する）において、上述した第１の実施形態と同様のプログラミング方法を用いる。ワード線ＷＬ５に属するメモリセルトランジスタＭＴへのプログラミングが完了した後、メモリセルトランジスタＭＴのＡＡの幅が細いＮＡＮＤ列５（ＡＡ１、ＡＡ３に属する）において、上述した第１の実施形態と同様のプログラミング方法を用いる。

上述した第３の実施形態によれば、行方向においてＡＡの幅が太いメモリセルトランジスタＭＴと、ＡＡの幅が細いメモリセルトランジスタＭＴとが交互に配置され、さらに列方向においてＣＧの幅が太いメモリセルトランジスタＭＴと、ＣＧの幅が細いメモリセルトランジスタＭＴとが交互に配置されている。

プログラミング順序としては、細いメモリセルトランジスタＭＴよりも先に太いメモリセルトランジスタＭＴのプログラミングを行う。つまり、太いメモリセルトランジスタＭＴへのプログラミング（ＬｏｗｅｒＰａｇｅまたはＵｐｐｅｒＰａｇｅのプログラミング）が終了した後に細いメモリセルトランジスタＭＴへのプログラミング（ＬｏｗｅｒＰａｇｅまたはＵｐｐｅｒＰａｇｅのプログラミング）を完了させる。具体的には、行方向においてメモリセルトランジスタＭＴが太いＮＡＮＤ列５において、上述した第１の実施形態と同様に、ソース側の太いメモリセルトランジスタＭＴから書込みを開始し、書込まれた太いメモリセルトランジスタＭＴの次に太いメモリセルトランジスタＭＴに書込み、書込まれた太いメモリセルトランジスタＭＴに挟まれた細いメモリセルトランジスタＭＴの書込みを行っている。

このようにして、前記ＮＡＮＤ列５のプログラミングが完了した後に、行方向においてメモリセルトランジスタＭＴが細いＮＡＮＤ列５において、上述した第１の実施形態と同様に、ソース側の太いメモリセルトランジスタＭＴから書込みを開始し、書込まれた太いメモリセルトランジスタＭＴの次に太いメモリセルトランジスタＭＴに書込み、書込まれた太いメモリセルトランジスタＭＴに挟まれた細いメモリセルトランジスタＭＴの書込みを行っている。

このため、細いメモリセルトランジスタＭＴが受けるセル間干渉効果を抑制することができる。また、太いメモリセルトランジスタＭＴが細いメモリセルトランジスタＭＴから受けるセル間干渉効果は小さい。このため、セル寸法に無関係にプログラミングをおこなう場合と比較して、プログラミング時のセル間干渉効果を抑制することができる。

（変形例）
次に、図１７を用いて、本発明の第３の実施形態の変形例について説明する。

図１７は、本発明の第３の実施形態の変形例に係るＮＡＮＤ型不揮発性半導体記憶装置の基本的なプログラミング順序を模式的に示した平面図である。なお、ＮＡＮＤ型不揮発性半導体記憶装置の基本的な構成は、上述した比較例、第１、第２及び第３の実施形態と同様である。したがって、上述した比較例、第１、第２及び第３の実施形態で説明した事項及び上述した比較例、第１、第２及び第３の実施形態から容易に類推可能な事項についての説明は省略する。

図１７に示すように、列方向において、ＡＡとワード線ＷＬ０、ＷＬ２、ＷＬ４の交差部分のメモリセルトランジスタＭＴのＣＧの幅は、ＡＡとワード線ＷＬ１、ＷＬ３、ＷＬ５の交差部分のメモリセルトランジスタＭＴのＣＧの幅よりも太い。つまり、列方向において、ＣＧの幅が太いメモリセルトランジスタＭＴと、ＣＧの幅が細いメモリセルトランジスタＭＴとが交互（周期的）に配置されている。かつ、行方向において、ワード線ＷＬとＡＡ０、ＡＡ２の交差部分のメモリセルトランジスタＭＴのＡＡの幅は、ワード線ＷＬとＡＡ１、ＡＡ３との交差部分のメモリセルトランジスタＭＴのＡＡの幅よりも太い。つまり、行方向において、ＡＡの幅が太いメモリセルトランジスタＭＴと、ＡＡの幅が細いメモリセルトランジスタＭＴとが交互（周期的）に配置されている。なお、簡単のため、ＮＡＮＤ列５は６個のメモリセルトランジスタＭＴを有し、ＮＡＮＤ列５は４個のみ図示している。

まず、メモリセルトランジスタＭＴのＡＡの幅が太いＮＡＮＤ列５（ＡＡ０、ＡＡ２に属する）において、ソース線側に最も近いＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ０に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（１番目の書込み）。次に、ＬｏｗｅｒＰａｇｅのデータが書込まれ、ワード線ＷＬ０に属するメモリセルトランジスタＭＴのドレイン側に隣接するＬｏｗｅｒＰａｇｅのデータの書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴ（ワード線ＷＬ１に属する）のドレイン側に隣接するＬｏｗｅｒＰａｇｅのデータの書込まれていないＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ２に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（２番目の書込み）。ワード線ＷＬ０及びワード線ＷＬ２に属するＡＡの幅が太く、ＣＧの幅が太いメモリセルトランジスタＭＴのＬｏｗｅｒＰａｇｅの書込みを行った後、メモリセルトランジスタＭＴのＡＡの幅が細いＮＡＮＤ列５（ＡＡ１、ＡＡ３に属する）において、ソース線側に最も近いＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ０に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（３番目の書込み）。次に、ＬｏｗｅｒＰａｇｅのデータが書込まれ、ワード線ＷＬ０に属するメモリセルトランジスタＭＴのドレイン側に隣接するＬｏｗｅｒＰａｇｅのデータの書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴ（ワード線ＷＬ１に属する）のドレイン側に隣接するＬｏｗｅｒＰａｇｅのデータの書込まれていないＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ２に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（４番目の書込み）。

次に、ワード線ＷＬ２に属するＡＡの幅が細く、ＣＧの幅が太いメモリセルトランジスタＭＴのＬｏｗｅｒＰａｇｅの書込みを行った後、メモリセルトランジスタＭＴのＡＡの幅が太いＮＡＮＤ列５（ＡＡ０、ＡＡ２に属する）において、ワード線ＷＬ０及びワード線ＷＬ２に属するメモリセルトランジスタ間のワード線ＷＬ１に属するＬｏｗｅｒＰａｇｅのデータが書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴにＬｏｗｅｒＰａｇｅのデータを書込む（５番目の書込み）。そして、ワード線ＷＬ１に属するＡＡの幅が太く、ＣＧの幅が細いメモリセルトランジスタＭＴのＬｏｗｅｒＰａｇｅの書込みを行った後、メモリセルトランジスタＭＴのＡＡの幅が細いＮＡＮＤ列５（ＡＡ１、ＡＡ３に属する）において、ワード線ＷＬ０及びワード線ＷＬ２に属するメモリセルトランジスタ間のワード線ＷＬ１に属するＬｏｗｅｒＰａｇｅのデータが書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴにＬｏｗｅｒＰａｇｅのデータを書込む（６番目の書込み）。

次に、ワード線ＷＬ１に属するＡＡの幅が細く、ＣＧの幅が細いメモリセルトランジスタＭＴのＬｏｗｅｒＰａｇｅの書込みを行った後、メモリセルトランジスタＭＴのＡＡの幅が太いＮＡＮＤ列５（ＡＡ０、ＡＡ２に属する）において、ＵｐｐｅｒＰａｇｅのデータが書込まれていないＣＧの幅が太いメモリセルトランジスタＭＴの中でソース線に近いメモリセルトランジスタＭＴ（ワード線ＷＬ０に属する）にＵｐｐｅｒＰａｇｅのデータを書込む（７番目の書込み）。そして、ＬｏｗｅｒＰａｇｅデータの書込まれたワード線ＷＬ２に属するメモリセルトランジスタＭＴのドレイン側に隣接するＬｏｗｅｒＰａｇｅデータの書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴ（ワード線ＷＬ３に属する）のドレイン側に隣接するＬｏｗｅｒＰａｇｅデータの書込まれていないＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ４に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（８番目の書込み）。

次に、ワード線ＷＬ４に属するＡＡの幅が太く、ＣＧの幅が太いメモリセルトランジスタＭＴのＬｏｗｅｒＰａｇｅの書込みを行った後、メモリセルトランジスタＭＴのＡＡの幅が細いＮＡＮＤ列５（ＡＡ１、ＡＡ３に属する）において、ＵｐｐｅｒＰａｇｅのデータが書込まれていないＣＧの幅が太いメモリセルトランジスタＭＴの中でソース線に近いメモリセルトランジスタＭＴ（ワード線ＷＬ０に属する）にＵｐｐｅｒＰａｇｅのデータを書込む（９番目の書込み）。そして、ＬｏｗｅｒＰａｇｅデータの書込まれたワード線ＷＬ２に属するメモリセルトランジスタＭＴのドレイン側に隣接するＬｏｗｅｒＰａｇｅデータの書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴ（ワード線ＷＬ３に属する）のドレイン側に隣接するＬｏｗｅｒＰａｇｅデータの書込まれていないＣＧの幅が太いメモリセルトランジスタＭＴ（ワード線ＷＬ４に属する）にＬｏｗｅｒＰａｇｅのデータを書込む（１０番目の書込み）。

次に、ワード線ＷＬ４に属するＡＡの幅が細く、ＣＧの幅が太いメモリセルトランジスタＭＴのＬｏｗｅｒＰａｇｅの書込みを行った後、メモリセルトランジスタＭＴのＡＡの幅が太いＮＡＮＤ列５（ＡＡ０、ＡＡ２に属する）において、ワード線ＷＬ２及びワード線ＷＬ４に属するメモリセルトランジスタ間のワード線ＷＬ３に属するＬｏｗｅｒＰａｇｅのデータが書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴにＬｏｗｅｒＰａｇｅのデータを書込む（１１番目の書込み）。そして、ワード線ＷＬ３に属するＡＡの幅が太く、ＣＧの幅が細いメモリセルトランジスタＭＴのＬｏｗｅｒＰａｇｅの書込みを行った後、メモリセルトランジスタＭＴのＡＡの幅が細いＮＡＮＤ列５（ＡＡ１、ＡＡ３に属する）において、ワード線ＷＬ２及びワード線ＷＬ４に属するメモリセルトランジスタ間のワード線ＷＬ３に属するＬｏｗｅｒＰａｇｅのデータが書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴにＬｏｗｅｒＰａｇｅのデータを書込む（１２番目の書込み）。

次に、ワード線ＷＬ３に属するＡＡの幅が細く、ＣＧの幅が細いメモリセルトランジスタＭＴのＬｏｗｅｒＰａｇｅの書込みを行った後、メモリセルトランジスタＭＴのＡＡの幅が太いＮＡＮＤ列５（ＡＡ０、ＡＡ２に属する）において、ＵｐｐｅｒＰａｇｅのデータが書込まれていないＣＧの幅が太いメモリセルトランジスタＭＴの中でソース線に近いメモリセルトランジスタＭＴ（ワード線ＷＬ２に属する）にＵｐｐｅｒＰａｇｅのデータを書込む（１３番目の書込み）。ワード線ＷＬ２に属するＡＡの幅が太く、ＣＧの幅が太いメモリセルトランジスタＭＴのＬｏｗｅｒＰａｇｅの書込みを行った後、メモリセルトランジスタＭＴのＡＡの幅が細いＮＡＮＤ列５（ＡＡ１、ＡＡ３に属する）において、ＵｐｐｅｒＰａｇｅのデータが書込まれていないＣＧの幅が太いメモリセルトランジスタＭＴの中でソース線に近いメモリセルトランジスタＭＴ（ワード線ＷＬ２に属する）にＵｐｐｅｒＰａｇｅのデータを書込む（１４番目の書込み）。

次に、ワード線ＷＬ２に属するＡＡの幅が細く、ＣＧの幅が太いメモリセルトランジスタＭＴのＬｏｗｅｒＰａｇｅの書込みを行った後、メモリセルトランジスタＭＴのＡＡの幅が太いＮＡＮＤ列５（ＡＡ０、ＡＡ２に属する）において、ワード線ＷＬ０及びワード線ＷＬ２に属するＵｐｐｅｒＰａｇｅのデータが書込まれたメモリセルトランジスタＭＴ間のワード線ＷＬ１に属するＵｐｐｅｒＰａｇｅのデータが書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（１５番目の書込み）。そして、ワード線ＷＬ１に属するＡＡの幅が太く、ＣＧの幅が細いメモリセルトランジスタＭＴのＵｐｐｅｒＰａｇｅの書込みを行った後、メモリセルトランジスタＭＴのＡＡの幅が細いＮＡＮＤ列５（ＡＡ１、ＡＡ３に属する）において、ワード線ＷＬ０及びワード線ＷＬ２に属するメモリセルトランジスタＭＴ間のワード線ＷＬ１に属するＵｐｐｅｒＰａｇｅのデータが書込まれていないＣＧの幅が細いメモリセルトランジスタＭＴにＵｐｐｅｒＰａｇｅのデータを書込む（１６番目の書込み）。

この後も同様の順番で、ＡＡの幅およびＣＧの幅が太いメモリセルトランジスタＭＴをソース側から優先的にプログラミングしていく。

上述した第３の実施形態の変形例によれば、行方向においてＡＡの幅が太いメモリセルトランジスタＭＴと、ＡＡの幅が細いメモリセルトランジスタＭＴとが交互に配置され、さらに列方向においてＣＧの幅が太いメモリセルトランジスタＭＴと、ＣＧの幅が細いメモリセルトランジスタＭＴとが交互に配置されている。

プログラミング順序としては、ＡＡの幅またはＣＧの幅が細いメモリセルトランジスタＭＴよりも先にＡＡの幅またはＣＧの幅が太いメモリセルトランジスタＭＴのプログラミングを行う。つまり、行方向または列方向で隣接する複数のメモリセルトランジスタＭＴにおいて、ＡＡの幅またはＣＧの幅が太いメモリセルトランジスタＭＴへのプログラミング（ＬｏｗｅｒＰａｇｅまたはＵｐｐｅｒＰａｇｅのプログラミング）を行った後にＡＡの幅またはＣＧの幅が細いメモリセルトランジスタＭＴへのプログラミング（ＬｏｗｅｒＰａｇｅまたはＵｐｐｅｒＰａｇｅのプログラミング）を行う。

このため、上述した各実施形態と同様に、細いメモリセルトランジスタＭＴが受けるセル間干渉効果を抑制することができる。また、太いメモリセルトランジスタＭＴが細いメモリセルトランジスタＭＴから受けるセル間干渉効果は小さい。このため、セル寸法に無関係にプログラミングをおこなう場合と比較して、プログラミング時のセル間干渉効果を抑制することができる。

なお、幅の太いメモリセルトランジスタＭＴにＬｏｗｅｒＰａｇｅまたはＵｐｐｅｒＰａｇｅのデータを書込んだ後に、隣接する幅の細いメモリセルトランジスタＭＴにＬｏｗｅｒＰａｇｅまたはＵｐｐｅｒＰａｇｅのデータを書込むプログラミング順序であれば、幅の太いメモリセルトランジスタＭＴ及び幅の細いメモリセルトランジスタＭＴの配置はどのようなものでも良い。また、上述した各実施形態において、ＬＭ方式を用いているが、本発明による書込み順序はＬＭ方式以外に対しても適用可能である。

また、上述した第１の実施形態では、ＮＡＮＤ型不揮発性半導体記憶装置の基本的な製造方法を説明したが、これに限らず、幅の太いメモリセルトランジスタＭＴ及び幅の細いメモリセルトランジスタＭＴが形成される場合には、どのような方法も適用可能である。

また、上述した各実施形態において、メモリセルトランジスタＭＴの電荷蓄積層として、ポリシリコンを用いているが、電荷蓄積絶縁膜を用いても良い。この場合、電極間絶縁膜はブロック絶縁膜となる。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１…メモリセルアレイ
２…電圧発生回路
３…ロウデコーダ
４…カラムデコーダ
５…ＮＡＮＤ列
６…制御部
７…記憶回路
８…書込み回路
１００…半導体基板
１００ａ…不純物拡散領域
１０２…ゲート酸化膜
１０４…電荷蓄積層
１０６…電極間絶縁膜
１０８…制御ゲート電極
１１０…マスク材
１１２…芯材
１１４…レジストパターン
１１６…側壁材
１１８…シリコン酸化膜
ＣＰ１、ＣＰ２…コンタクトプラグ
ＭＴ１０、ＭＴ２０…メモリセルトランジスタ
ＳＴ１、ＳＴ２…選択トランジスタ

Claims

列方向及び行方向にマトリクス状に配置され、電荷蓄積層、及び前記電荷蓄積層の電荷蓄積状態を制御するコントロールゲート電極をそれぞれが有する複数のメモリセルトランジスタと、列方向に配置された前記メモリセルトランジスタの一端とソース線との間に配置される第１セレクトゲートトランジスタと、列方向に配置された前記メモリセルトランジスタの他端とビット線との間に配置される第２セレクトゲートトランジスタと、前記複数のメモリセルトランジスタに書込みを行うための書込み回路と、を具備し、
前記複数のメモリセルトランジスタは、前記列方向において直列に接続され、前記行方向において共通のワード線に接続され、第１のメモリセルトランジスタと、前記列方向において前記第１のメモリセルトランジスタよりも寸法が小さい第２のメモリセルトランジスタとを含み、
前記書込み回路は、同一列に配置された前記メモリセルトランジスタのうち、所定の第１のメモリセルトランジスタに書込みを行った後、別の第１のメモリセルトランジスタに書込みを行い、前記所定の第１のメモリセルトランジスタへの書込み及び前記別の第１のメモリセルトランジスタへの書込みを行った後に、前記第２のメモリセルトランジスタに書込みを行うことを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
前記書込み回路は、前記メモリセルトランジスタの寸法を検出して、前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタを識別するための回路をさらに具備していることを特徴とする請求項１記載のＮＡＮＤ型不揮発性半導体記憶装置。
前記列方向で互いに隣接する前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタにおいて、前記第１のメモリセルトランジスタに書込みを行った後に、前記第１のメモリセルトランジスタに隣接する前記第２のメモリセルトランジスタに書込みを行うことを特徴とする請求項１記載のＮＡＮＤ型不揮発性半導体記憶装置。
前記メモリセルトランジスタは、第３のメモリセルトランジスタと、前記行方向において前記第３のメモリセルトランジスタよりも寸法が小さい第４のメモリセルトランジスタとをさらに備え、
前記書込み回路は、同一行に配置された前記メモリセルトランジスタのうち、所定の第３のメモリセルトランジスタに書込みを行った後、別の第３のメモリセルトランジスタに書込みを行い、前記所定の第３のメモリセルトランジスタへの書込み及び前記別の第３のメモリセルトランジスタへの書込みを行った後に、前記第４のメモリセルトランジスタに書込みを行うことを特徴とする請求項１記載のＮＡＮＤ型不揮発性半導体記憶装置。
列方向及び行方向にマトリクス状に配置され、電荷蓄積層、及び前記電荷蓄積層の電荷蓄積状態を制御するコントロールゲート電極をそれぞれが有する複数のメモリセルトランジスタと、列方向に配置された前記メモリセルトランジスタの一端とソース線との間に配置される第１セレクトゲートトランジスタと、列方向に配置された前記メモリセルトランジスタの他端とビット線との間に配置される第２セレクトゲートトランジスタと、前記複数のメモリセルトランジスタに書込みを行うための書込み回路と、を具備し、
前記複数のメモリセルトランジスタは、前記列方向において直列に接続され、前記行方向において共通のワード線に接続され、第３のメモリセルトランジスタと、前記行方向において前記第３のメモリセルトランジスタよりも寸法が小さい第４のメモリセルトランジスタとを含み、
前記書込み回路は、同一行に配置されたメモリセルトランジスタのうち、前記第３のメモリセルトランジスタが属する列を選択し、前記選択された列に属する前記メモリセルトランジスタに書込みを行った後、前記第４のメモリセルトランジスタが属する列を選択し、前記選択された列に属する前記メモリセルトランジスタに書込みを行うことを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
前記書込み回路は、前記メモリセルトランジスタの寸法を検出して、前記第３のメモリセルトランジスタ及び前記第４のメモリセルトランジスタを識別するための回路をさらに具備していることを特徴とする請求項５記載のＮＡＮＤ型不揮発性半導体記憶装置。
前記書込み回路は、前記行方向で互いに隣接する前記第３のメモリセルトランジスタ及び前記第４のメモリセルトランジスタにおいて、前記第３のメモリセルトランジスタに書込みを行った後に、前記第３のメモリセルトランジスタに隣接する前記第４のメモリセルトランジスタに書込みを行うことを特徴とする請求項５記載のＮＡＮＤ型不揮発性半導体記憶装置。