JP4086368B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体メモリのセルアレイ内の特定のメモリセルを活性化状態からスタンバイ状態に復帰させるために、上記メモリセルに接続されたワード線を駆動して同ワード線のリセット動作を行う機能を有する半導体装置に関する。
近年、ランダム・アクセス・メモリ(以後、DRAMと略記する)等の半導体メモリからなる半導体装置には、バッテリー駆動を見据えた低消費電力への対応が要求されている。このため、上記のようなリセット動作を行うための回路にて消費される電力も可能な限り節減していく必要がある。
【0002】
【従来の技術】
一般に、DRAM内のセルアレイを構成する複数のメモリセルの各々は、データの書き込みまたは読み出しを行うための1個のセルトランジスタと、このセルトランジスタのソースに接続された1個のセルキャパシタとを有している。このセルキャパシタは、メモリセルに書き込まれるデータの“1”または“0”の状態に応じて電荷を蓄積するものである。さらに、各々のセルトランジスタのゲートには、このセルトランジスタを動作状態(活性化状態)にするために必要な電圧を供給するワード線が接続されている。
【0003】
さらに、各々のメモリセル内のセルトランジスタとしてNチャネル型トランジスタを使用している場合、このNチャネル型トランジスタのゲート−ソース間のしきい値電圧を考慮する必要がある。すなわち、複数のメモリセル内の特定のメモリセルを選択してデータの書き込みまたは読み出しを行う場合、当該メモリセル内のセルトランジスタを確実にスタンバイ状態から活性化状態にするために、Nチャネル型トランジスタのゲート−ソース間のしきい値電圧の分以上に高くした昇圧電圧を、ワード線からNチャネル型トランジスタのゲートへ供給するようにしている。さらに、DRAMの高速化を実現するために、選択されたメモリセルに対しデータの書き込みまたは読み出しを実行した後に、当該メモリセル内のセルトランジスタを活性化状態からスタンバイ状態に速やかに復帰させなければならない。
【0004】
このように、活性化状態のセルトランジスタをスタンバイ状態に復帰させるために、ワード線から上記セルトランジスタへ所定のレベルのリセット信号を供給する動作は、通常、ワード線のリセット動作とよばれている。このリセット動作においては、セルキャパシタに蓄積された蓄積電荷のリークをできる限り低減させるために、ワード線駆動回路から出力されるリセット信号のレベル(リセットレベル、すなわちリセット電位)を、接地電位ではなく負の電圧レベルの電位(負電位、すなわち、マイナス電位)に設定する技術が採用されてきている。
【0005】
ここで、DRAM内のメモリセルに対するリセット動作を行う際に、ワード線のリセット電位を負電位に設定する場合の問題点を分かり易くするために、添付の図面(図16および図17)を参照しながら、従来のリセット動作を行う機能を有するDRAM等の半導体装置の構成および動作を説明する。
図16は、従来のリセット電位を負電位に設定する機能を備えた半導体装置の構成を示す回路図であり、図17は、図16の従来技術の動作を説明するためのタイミングチャートである。ただし、この場合は、説明を簡単にするために、半導体装置内でワード線を駆動するための回路構成を図示することとする。
【0006】
図16においては、メモリセル内のセルトランジスタのゲートに接続されたワード線に対し、所定の電圧レベルの駆動信号SWLを供給するためのワード線駆動回路200が設けられている。このワード線駆動回路200は、選択信号MWLに基づいて駆動信号SWLを出力するためのPチャネル型トランジスタ210およびNチャネル型トランジスタ220からなるインバータと、リセット制御信号SWDXに基づいてワード線を所定のリセットレベル(リセット電位)にクランプするためのNチャネル型トランジスタ230とを有している。Nチャネル型トランジスタ220、230のソースは、ワード線をリセットするための負の電圧Vnwl の電源(マイナス電源)に接続されている。ワード線のリセット動作時には、Nチャネル型トランジスタ230が動作状態(オン状態)になり、ワード線駆動回路から出力される駆動信号SWLの出力レベルがマイナス電源の電位にほぼ等しくなる。
【0007】
さらに、図16においては、ワード線駆動回路200のPチャネル型トランジスタ210のソースに対し、高電圧側電源供給信号SWDZを供給して駆動信号SWLの電圧レベルを制御するためのワード線駆動制御回路100が設けられている。このワード線駆動制御回路100は、Pチャネル型トランジスタ110およびNチャネル型トランジスタ120からなるインバータを有している。Pチャネル型トランジスタ110のソースは、昇圧電圧Vppの電源(昇圧電源)に接続され、Nチャネル型トランジスタ120のソースは、負の電圧Vnwl のマイナス電源に接続される。ここでは、上記インバータの入力側のノードn01から入力される制御信号に基づいて、ワード線駆動回路200の高電圧側電源に対し、昇圧電圧Vppまたは負の電圧Vnwl の高電圧側電源供給信号SWDZが供給されることになる。
【0008】
図16の半導体装置の動作は図17のタイミングチャートに示すとおりである。図17から明らかなように、まず、メモリセルがスタンバイ状態にある場合、ノードn01での信号のレベル、および各部の信号のレベルは、次のようになっている。
ノードn01での信号のレベル=Vpp(高電圧レベル(“H(High)”レベル)、高電圧側電源供給信号SWDZ=Vnwl (低電圧レベル(“L(Low )”レベル)、選択信号MWL=Vpp、リセット制御信号SWDX=Vii(“H”レベル)、これにより、駆動信号SWL=Vnwl となる。ここで、Viiは、DRAM内部の降圧電源の電圧を表しており、昇圧電圧Vppの“H”レベルよりも低い“H”レベルを意味する。
【0009】
つぎに、メモリセルがアクティブ動作を開始して活性化状態になった場合、ノードn01での信号のレベルが負の電圧Vnwl に等しくなり、高電圧側電源供給信号SWDZのレベルが昇圧電圧Vppになるように駆動される。これと同じタイミングで、リセット制御信号SWDX=Vnwl になるように制御される。さらに、選択信号MWLのレベルを負の電圧Vnwl に設定することによって、駆動信号SWLが昇圧電圧Vppにまで立ち上がる。
【0010】
また、上記メモリセルの活性化状態をスタンバイ状態に戻すときに、ワード線のリセット動作が行われる。この場合、まず、ノードn01を昇圧電圧Vppにすることにより、高電圧側電源供給信号SWDZのレベルが電圧Vnwl になるように駆動される。このとき、選択信号MWLのレベルは負の電圧Vnwl のままなので、Pチャネル型トランジスタ210が動作状態になって同Pチャネル型トランジスタ210のソースがノードSWLに接続された状態になり、ワード線に充電されていた電荷が、Pチャネル型トランジスタ210を通じてマイナス電源に吸収され、駆動信号SWLが出力されるノード(ワード線)の電位が低下する。このノードの電位が低下していくと、Pチャネル型トランジスタ210のしきい値が見えてくるため、適切なタイミングにより、選択信号MWL=Vppとなるよう制御する。さらに、Nチャネル型トランジスタ220を通じて、駆動信号SWLが出力されるノードをリセットし、負の電圧Vnwl にクランプする。このようにしてクランプされる負の電圧Vnwl が、ワード線のリセット電位に相当する。
【0011】
この場合、駆動信号SWLが出力されるノードに充電されていた電荷Qの全て(Q=(Vpp−Vnwl )×Cswl )を、負の電圧Vnwl のマイナス電源にて吸収しなければならない。ここで、Cswl は、上記ノードが持つ全容量を示している。
【0012】
【発明が解決しようとする課題】
上記のようなワード線のリセット動作にて使用される負の電圧Vnwl に相当する負の電位は、DRAMの外部から印加されないために、DRAMの内部で発生させなければならない。このような負の電位を発生させるための負電位発生回路(詳細な回路構成は図6にて後述する)としては、接地電位を基準にして、発振回路部とポンプ回路部により構成される回路が一般に知られている。しかしながら、一般的にいって、上記の発振回路部およびポンプ回路部により負の電位を発生させるようなマイナス電源は、電源の効率が悪く、消費電力が比較的大きい。
【0013】
このために、セルトランジスタが活性化状態のときに昇圧電圧に充電されたワード線の電荷をマイナス電源にて吸収するような従来の半導体装置の構成は、接地電位の電源にて吸収する構成と比較して、大幅に消費電力が増大してしまうという問題が生じる。また一方で、セルキャパシタに蓄積された蓄積電荷のリークをできる限り低減させるために、ワード線のリセット動作時の電位を、できる限り低い電圧レベルに設定することが不可欠である。
【0014】
本発明は上記問題点に鑑みてなされたものであり、ワード線をリセットするために同ワード線をマイナス電位に設定する場合でも、消費電力の増加を極力少なくすることが可能な半導体装置を提供することを目的とするものである。
【0015】
【課題を解決するための手段】
上記問題点を解決するために、本発明の半導体装置は、複数のメモリセルを含むセルアレイ内の特定のメモリセルを活性化状態からスタンバイ状態に復帰させる場合に、この特定のメモリセルに接続されたワード線を駆動して上記ワード線をリセットする機能を有するワード線駆動回路を備えており、上記ワード線のリセット動作を行う際に設定される上記ワード線駆動回路のリセットレベルを、第1の電位と第2の電位との間で切り替えるように構成される。
【0016】
好ましくは、本発明の半導体装置においては、上記リセットレベルの上記第1の電位と上記第2の電位との切り替えを行うリセットレベル切替スイッチ回路を、上記ワード線駆動回路とは別に設けるようにしている。
【0017】
さらに、好ましくは、本発明の半導体装置は、複数のメモリセルを含むセルアレイ内の特定のメモリセルを活性化状態からスタンバイ状態に復帰させる場合に、この特定のメモリセルに接続されたワード線を駆動して該ワード線をリセットする機能を有する複数のワード線駆動回路を備え、さらに、上記ワード線のリセット動作を行う際に設定される上記複数のワード線駆動回路のリセットレベルを、第1の電位と第2の電位との間で切り替えるリセットレベル切替スイッチ回路を、上記複数のワード線駆動ドライバ回路とは別に設けており、これらの複数のワード線駆動回路に対し、上記リセットレベル切替スイッチ回路による上記リセットレベルの上記第1の電位と上記第2の電位との切り替えを一括して行うようにしている。
【0018】
さらに、好ましくは、本発明の半導体装置においては、上記第2の電位が、上記第1の電位よりも低いレベルに設定される。
さらに、好ましくは、本発明の半導体装置においては、上記リセットレベルの上記第1の電位が接地電位であり、上記第2の電位が負の電圧レベルの電位であるように設定される。
【0019】
さらに、好ましくは、本発明の半導体装置においては、上記リセットレベルの上記第1の電位への切り替えは、上記ワード線のリセット動作を開始する前に行うようになっている。
さらに、好ましくは、本発明の半導体装置においては、上記リセットレベルの上記第2の電位への切り替えは、上記リセット動作が開始され、上記ワード線のレベルが低下した後に行うようになっている。
【0020】
さらに、好ましくは、本発明の半導体装置は、上記リセット動作が開始されてから上記ワード線のレベルが所定のレベルに低下するまでの時間を予め設定し、上記リセット動作の開始のタイミングから上記時間が経過した後に、上記リセットレベルの上記第1の電位と上記第2の電位との切り替えを行うためのリセットレベル切替制御タイミング回路を有する。
【0021】
さらに、好ましくは、本発明の半導体装置は、上記ワード線の電位を監視して上記ワード線の電位が所定のレベルより低下したことを検出したときに、上記リセットレベルの上記第1の電位と上記第2の電位との切り替えを行うためのワード線電位判定回路を有する。
さらに、好ましくは、本発明の半導体装置においては、上記リセットレベルの上記第1の電位と上記第2の電位との切り替えは、上記セルアレイに設けられたセンスアンプを活性化したり非活性化したりするための活性化信号および非活性化信号を用いて行うようになっている。
【0022】
前述のような半導体装置内部での消費電力が増大するという問題点は、そもそも、“H”レベル、特に昇圧電圧のレベルに充電された電荷を、全て半導体装置内部の発生電源であるマイナス電源にて吸収することに起因するものと考えられる。
そこで、本発明の半導体装置では、ワード線のリセット動作の最初の期間では、“H”レベルに充電された電荷を第1の電位(例えば、接地電位)の電源に吸収させ、ワード線のレベルが充分低下した後に、第1の電位よりも低い第2の電位(例えば、負の電圧レベルの電位)の電源(例えば、マイナス電源)に残りの電荷を吸収させるようにしている。
【0023】
このようにすれば、ワード線のリセット動作を行う前に“H”レベルに充電されていたワード線のノードが有する電荷の大部分をまず、接地電位の電源へ逃がしてやることで、電源効率の悪いマイナス電源へ逃がす電荷量が大幅に減少する。かくして、本発明では、従来技術に比べて、半導体装置内部での消費電力を大幅に節減することが可能になる。
【0024】
【発明の実施の形態】
以下、添付図面(図1〜図15)を参照しながら、本発明の好ましい実施例を説明することとする。
図1は、本発明の第1の実施例の構成を示す回路図であり、図2は、図1の実施例の動作を説明するためのタイミングチャートである。ただし、この場合も、説明を簡単にするために、半導体装置内でワード線を駆動するための回路構成を図示することとする。
【0025】
図1に示す第1の実施例においては、メモリセル内のセルトランジスタのゲートに接続されたワード線に対し、所定の電圧レベルの駆動信号SWLを供給するためのワード線駆動回路2が設けられている。このワード線駆動回路2は、選択信号MWLに基づいて駆動信号SWLを出力するためのPチャネル型トランジスタ21およびNチャネル型トランジスタ22からなるインバータと、リセット制御信号SWDXに基づいてワード線をリセット電位にクランプするためのNチャネル型トランジスタ23とを有している。
【0026】
上記ワード線駆動回路2内のPチャネル型トランジスタ21、Nチャネル型トランジスタ22、およびNチャネル型トランジスタ23は、それぞれ、前述の従来例(図16参照)のワード線駆動回路200内のPチャネル型トランジスタ210、Nチャネル型トランジスタ220、およびNチャネル型トランジスタ230にほぼ対応するものである。
【0027】
さらに、図1の実施例においては、ワード線駆動回路2のPチャネル型トランジスタ21のソースに対し、高電圧側電源供給信号SWDZを供給して駆動信号SWLの電圧レベルを制御するためのワード線駆動制御回路1が設けられている。このワード線駆動制御回路1は、Pチャネル型トランジスタ11およびNチャネル型トランジスタ12からなるインバータを有している。Pチャネル型トランジスタ11のソースは、昇圧電圧Vppの電源(昇圧電源)に接続され、Nチャネル型トランジスタ12のソースは、負の電圧Vnwl のマイナス電源に接続される。ここでは、上記インバータの入力側のノードn01から入力される制御信号に基づいて、ワード線駆動回路2の高電圧側電源に対し、昇圧電圧Vppまたは負の電圧Vnwl の高電圧側電源供給信号SWDZが供給されることになる。
【0028】
上記ワード線駆動制御回路1内のPチャネル型トランジスタ11およびNチャネル型トランジスタ12は、それぞれ、前述の従来例(図16参照)のワード線駆動制御回路100内のPチャネル型トランジスタ110およびNチャネル型トランジスタ120にほぼ対応するものである。
さらに、図1の実施例においては、上記ワード線駆動回路2の内部に、リセットレベルの接地電圧Vssの電位と、負の電圧Vnwl の電位との切り替え(すなわち、リセット電位の切り替え)を行うリセットレベル切替スイッチ回路部3を設けている。このリセットレベル切替スイッチ回路部3は、接地電圧Vssと負の電圧Vnwl の間で、ワード線のノードに接続されたNチャネル型トランジスタ22のソースの電位を切り替えるためのNチャネル型トランジスタ31、32と、Nチャネル型トランジスタ31のゲートとNチャネル型トランジスタ32のゲートとの間に接続されるインバータ33とを有している。さらに、上記のリセットレベル切替スイッチ回路部3は、接地電圧Vssと負の電圧Vnwl の間で、ワード線のノードに接続されたNチャネル型トランジスタ23のソースの電位を切り替えるためのNチャネル型トランジスタ34、35とを有している。
【0029】
ワード線のリセット動作を行う場合、ワード線駆動回路2のNチャネル型トランジスタ22のノードn03のレベル(すなわち、リセットレベル)は、ノードn02からNチャネル型トランジスタ31、32のゲートに供給されるリセット電位切替用制御信号に応じて、接地電圧Vssの電位(第1の電位)、または負の電圧Vnwl の電位(第2の電位)に設定される。ワード線のリセット動作が開始されたときに、まず、ノードn02から“L”レベルの制御信号が供給されてNチャネル型トランジスタ32が動作状態になり、リセットレベルが接地電圧Vssの電位になる。さらに、上記ワード線のレベル(すなわち、駆動信号SWLのレベル)が充分低下した後に、ノードn02から“H”レベルの制御信号が供給されてNチャネル型トランジスタ31が動作状態になり、リセットレベルが負の電圧Vnwl の電位に切り替わる。
【0030】
図1の実施例の動作は図2のタイミングチャートに示すとおりである。図1から明らかなように、まず、メモリセルがスタンバイ状態にある場合、ノードn01、n02およびn03、ならびに各部の信号のレベルは、次の状態になっている。
ノードn01での信号のレベル=Vpp(“H”レベル)、ノードn02での信号のレベル=Vii(“H”レベル)、高電圧側電源供給信号SWDZ=Vnwl (低電圧レベル(“L”レベル)、選択信号MWL=Vpp、リセット制御信号SWDX=Vii(“H”レベル)、これにより、駆動信号SWL=Vnwl となる。ここで、Viiは、前述したように、DRAM内部の降圧電源の電圧を表している。
【0031】
つぎに、メモリセルがアクティブ動作を開始して活性化状態になった場合、ノードn01での信号のレベルが負の電圧Vnwl に等しくなり、高電圧側電源供給信号SWDZのレベルが昇圧電圧Vppになるように駆動される。これと同じタイミングで、リセット制御信号SWDX=Vnwl になるように制御される。さらに、選択信号MWLのレベルを負の電圧Vnwl に設定することによって、駆動信号SWLが昇圧電圧Vppにまで立ち上がる。
【0032】
さらに、上記メモリセルの活性化状態をスタンバイ状態に戻すために、ワード線のリセット動作が行われる。この場合、ワード線のリセット動作は、選択信号MWL=Vppに設定し、ワード線駆動回路2のNチャネル型トランジスタ22、32を通じて接地電圧Vssの電源に電荷を引き抜くことによって行われる。このときに、ノードn02での信号のレベルは、既に負の電圧Vnwl になっている。このようなノードn02でのレベル変化は、ワード線の電位が昇圧電圧Vppになるように立ち上がって活性化状態の期間中になるように制御することにより実現される。
【0033】
このようにして、ワード線駆動回路2のNチャネル型トランジスタ22、32を介して、ワード線に充電された電荷を接地電圧Vssの電源に吸収させる(駆動信号SWLの波形参照)。その後、駆動信号SWLのレベルに相当するワード線の電位が充分低下した後に、ノードn02=“Vii”になるように制御し、Nチャネル型トランジスタ32を非動作状態(オフ状態)にすると共に、Nチャネル型トランジスタ31を動作状態にして、負の電圧Vnwl のマイナス電源へ電荷吸収の経路を切り替え、ワード線のリセット電位を上記マイナス電源にクランプする。上記ワード線の電位が充分低下した後に、ノードn02=“Vii”になるように制御する方法として、▲1▼ワード線の電位が充分低下する時間を、タイミング回路で模倣し制御する方法、および、▲2▼ワード線の電位を半導体装置内部で監視し、ノードn02の電位を自動的に変化させる方法が考えられる。これらの制御方法を実現するための具体的な回路構成は、図12〜図15にて後述する。
【0034】
上記第1の実施例において、ワード線のリセット動作を行う場合の電荷の流れに関していえば、リセット動作の開始時は、ワード線→Nチャネル型トランジスタ22→Nチャネル型トランジスタ32→接地電圧Vssの電源のようになっており、ワード線の電位が充分低下したときは、ワード線→Nチャネル型トランジスタ22→Nチャネル型トランジスタ31→負の電圧Vnwl の電源のようになっている。換言すれば、ワード線のリセット動作の開始時にワード線のノードが持っている電荷の大部分をまず、接地電圧Vssの電源へ逃がしてやることにより、電源効率の悪いマイナス電源へ逃がす電荷量が大幅に減少する。それゆえに、半導体装置内部での消費電力を大幅に節減することが可能になる。
【0035】
図3は、本発明の第2の実施例の構成を示す回路図、図4は、図3の実施例におけるリセット電位発生回路の詳細な構成を示す回路図、そして、図5は、図3の実施例の動作を説明するためのタイミングチャートである。ただし、この場合も、説明を簡単にするために、半導体装置内でワード線を駆動するための回路構成を図示することとする。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
【0036】
図3に示す第2の実施例においては、メモリセル内のセルトランジスタのゲートに接続されたワード線に対し、所定の電圧レベルの駆動信号SWLを供給するためのワード線駆動回路2aが設けられている。このワード線駆動回路2aは、選択信号MWLに基づいて駆動信号SWLを出力するためのPチャネル型トランジスタ24およびNチャネル型トランジスタ25からなるインバータと、リセット制御信号SWDXに基づいてワード線を所定のリセット電位にクランプするためのNチャネル型トランジスタ26とを有している。Nチャネル型トランジスタ25、26のソースは、ワード線をリセットするための負の電圧Vnwl の電源(マイナス電源)に接続されている。
【0037】
上記ワード線駆動回路2a内のPチャネル型トランジスタ24、Nチャネル型トランジスタ25、およびNチャネル型トランジスタ26は、それぞれ、前述の従来例(図16参照)のワード線駆動回路200内のPチャネル型トランジスタ210、Nチャネル型トランジスタ220、およびNチャネル型トランジスタ230にほぼ対応するものである。
【0038】
さらに、図3の実施例においては、前述の第1の実施例(図1参照)の場合と同じように、ワード線駆動回路2aのPチャネル型トランジスタ24のソースに対し、高電圧側電源供給信号SWDZを供給して駆動信号SWLの電圧レベルを制御するためのワード線駆動制御回路1が設けられている。このワード線駆動制御回路1は、前述の第1の実施例の場合と同じように、Pチャネル型トランジスタ11およびNチャネル型トランジスタ12からなるインバータを有している。Pチャネル型トランジスタ11のソースは、昇圧電圧Vppの電源(昇圧電源)に接続され、Nチャネル型トランジスタ12のソースは、リセット電位発生回路4の出力端子に接続される。このリセット電位発生回路4の出力端子からNチャネル型トランジスタ12のソースに対し、ワード線のリセット電源供給信号VRSTが供給される。
【0039】
この場合、リセット電位発生回路4は、ワード線駆動回路2aのリセットレベルの第1の電位と第2の電位との切り替えを行うリセットレベル切替スイッチ回路の機能を有しており、ワード線駆動回路2aとは別個に設けられる。
上記のリセット電位発生回路4の詳細な構成を図4に示す。ここでは、リセット電位発生回路4は、2個のNチャネル型トランジスタ41、42と、一方のNチャネル型トランジスタ41のゲートと他方のNチャネル型トランジスタ42のゲートとの間に接続されるインバータ43とを有している。ワード線のリセット動作を行う場合、リセット電源供給信号VRSTのレベル(すなわち、リセットレベル)は、ノードn02からNチャネル型トランジスタ41、42のゲートに供給されるリセット電位切替用制御信号に応じて、接地電圧Vssの電位、または負の電圧Vnwl の電位に設定される。ワード線のリセット動作が開始されたときに、まず、ノードn02から“L”レベルの制御信号が供給されてNチャネル型トランジスタ42が動作状態になり、リセットレベルが接地電圧Vssの電位になる。さらに、ワード線のレベル(すなわち、駆動信号SWLのレベル)が充分低下した後に、ノードn02から“H”レベルの制御信号が供給されてNチャネル型トランジスタ41が動作状態になり、リセットレベルが負の電圧Vnwl の電位に切り替わる。
【0040】
図3および図4の実施例の動作は図5のタイミングチャートに示すとおりである。図3から明らかなように、まず、メモリセルがスタンバイ状態にある場合、ノードn01、n02、および各部の信号のレベルは、次の状態になっている。
ノードn01での信号のレベル=Vpp(“H”レベル)、ノードn02での信号のレベル=Vii(“H”レベル)、高電圧側電源供給信号SWDZ=Vnwl (低電圧レベル(“L”レベル)、選択信号MWL=Vpp、リセット制御信号SWDX=Vii、これにより、駆動信号SWL=Vnwl となる。
【0041】
つぎに、メモリセルがアクティブ動作を開始して活性化状態になった場合、ノードn01での信号のレベルが負の電圧Vnwl に等しくなり、高電圧側電源供給信号SWDZのレベルが昇圧電圧Vppになるように駆動される。これと同じタイミングで、リセット制御信号SWDX=Vnwl になるように制御される。さらに、選択信号MWLのレベルを負の電圧Vnwl に設定することによって、駆動信号SWLが昇圧電圧Vppにまで立ち上がる。
【0042】
また、上記メモリセルの活性化状態をスタンバイ状態に戻すときに、ワード線のリセット動作が行われる。この場合、ワード線のリセット動作は、ノードn01での信号のレベルを昇圧電圧Vppに設定し、ワード線駆動回路2aのPチャネル型トランジスタ24を通じて、リセット電位発生回路4内の接地電圧Vssの電源に電荷を引き抜くことによって行われる。このときに、ノードn02での信号のレベルは、既に負の電圧Vnwl になっている。このようなノードn02でのレベル変化は、ワード線の電位が昇圧電圧Vppになるように立ち上がって活性化状態の期間中になるように制御することにより実現される。
【0043】
このようにして、ワード線駆動制御回路1のNチャネル型トランジスタ12とリセット電位発生回路4のNチャネル型トランジスタ42を介して、ワード線に充電された電荷を接地電圧Vssの電源に吸収させる(駆動信号SWLの波形参照)。その後、駆動信号SWLのレベルに相当するワード線の電位が充分低下した後に、ノードn02=“Vii”になるように制御し、Nチャネル型トランジスタ42を非動作状態にすると共に、Nチャネル型トランジスタ41を動作状態にして、負の電圧Vnwl のマイナス電源へ電荷吸収の経路を切り替え、ワード線のリセット電位を上記マイナス電源にクランプする。
【0044】
この経路には、ワード線駆動回路2aのPチャネル型トランジスタ24が介在しているので、Pチャネル型トランジスタのしきい値電圧が見えてしまうことになり、負の電圧Vnwl のマイナス電源へ電荷を充分に吸収させることができない。このような事態を回避するために、適切なタイミングにて選択信号MWLおよびリセット制御信号SWDXを“H”レベルにし、ワード線のリセット電位を上記マイナス電源にクランプする。
【0045】
このような構成にすることによって、ワード線のリセット動作時にマイナス電源(負の電圧Vnwl )で吸収しなければならない電荷Qの量は、従来の場合と比べて格段に小さくなる〔Q={(Vnwl +Vthp )−Vnwl }×Cswl 〕。ここで、Cswl は、ワード線のノードが持つ全容量を示しており、Vthp は、ワード線駆動回路2aのPチャネル型トランジスタ24のゲート−ソース間のしきい値電圧を示している。この場合、Pチャネル型トランジスタ24のソースの電位は、Vnwl +Vthp しか下がらない。
【0046】
上記ワード線の電位が十分低下した後に、ノードn02=“Vii”になるように制御する方法としては、前述の第1の実施例の場合と同じように、▲1▼ワード線の電位が充分低下する時間を、タイミング回路で模倣し制御する方法、および、▲2▼ワード線の電位を半導体装置内部で監視し、ノードn02の電位を自動的に変化させる方法が考えられる。
【0047】
上記第2の実施例において、ワード線のリセット動作を行う場合の電荷の流れに関していえば、リセット動作の開始時は、ワード線→Pチャネル型トランジスタ24→Nチャネル型トランジスタ12→リセット電源供給信号VRSTの信号ライン→Nチャネル型トランジスタ42→接地電圧Vssの電源のようになっており、ワード線の電位が充分低下したときは、ワード線→Pチャネル型トランジスタ24→Nチャネル型トランジスタ12→リセット電源供給信号VRSTの信号ライン→Nチャネル型トランジスタ41→負の電圧Vnwl の電源のようになっている。
前述の第1の実施例では、ワード線駆動回路からなるワードデコーダのNチャネル型トランジスタから直接電荷を引き抜いていたが、上記第2の実施例では、Pチャネル型トランジスタを介して電荷を引き抜くことになる。
【0048】
さらに、前述の第1の実施例では、ワードデコーダの内部にリセットレベル切替スイッチ回路部を設けていたが、上記第2の実施例では、リセットレベル切替スイッチ回路(例えば、リセット電位発生回路4)のみをワードデコーダから独立させて配置している。
一般に、ワードデコーダの図面では、メモリセルに接続されたワード線のピッチに対応している幅が決まってしまうため、リセットレベル切替スイッチ回路部等の構成素子の増加は、ワードデコーダの長さの増加を招く結果になる。さらに、最近では、ワード線の抵抗の影響を小さくするために、ワードデコーダを複数配置してワード線を短く分割するといった手法も多く用いられている。このため、ワードデコーダを構成する素子の数が多くなることは、チップ面積の増加につながる。
【0049】
このような不都合を解消するために、上記第2の実施例では、制約の多いワードデコーダの部分からリセットレベル切替スイッチ回路を分離し、制約の少ない箇所に配置することによって、半導体チップの面積の増加を防止している。
また一方で、リセットレベルの切り替えを行う際に、切り替えのための特別な制御信号を用いることなく、センスアンプの非活性化信号を用いることが可能である。センスアンプの活性化および非活性化のタイミングは、次のようになっている。すなわち、ワード線が立ち上がり、セルキャパシタに蓄積された電荷がビット線を伝搬し、ビット線対に電位差がつく頃合いで活性化が行われ、また一方で、メモリセルへの再書き込みを行い、ワード線の電位を下げ、セルトランジスタが非動作状態になった頃合いで非活性化が行われる。このため、本発明の半導体装置にて所望される制御信号の動作タイミングと、既存のセンスアンプの活性化信号および非活性化信号の制御タイミングが一致することになる。制御信号の増加は、制御回路を増加させることになり、このことは回路動作による消費電力増加につながるため、好ましくない。
【0050】
図6は、本発明の実施例に使用される負電位発生回路の詳細な構成を示す回路図であり、図7は、図6の負電位発生回路の動作を説明するためのタイミングチャートである。
リセットレベルの負の電位への切り替えのときに使用される負電位発生回路としては、図6に示すように、接地電圧Vssの電位を基準にして、発振回路部5aとポンプ回路部5bにより構成された回路が一般的に知られている。発振回路部5aは、3つのインバータ50〜52をリング状に接続して形成される。ポンプ回路部5bは、ポンピングキャパシタ53と、2個のNチャネル型トランジスタ54、55とを有している。発振回路部5aから出力された矩形波の発振信号は、ポンピングキャパシタ53とNチャネル型トランジスタ54、55によるポンピング動作によって、負の電位が生成される。
【0051】
図6の負電位発生回路の動作は図7に示すとおりである。図7から明らかなように、発振回路部5aの最終段目のインバータ52(ノードA)から、電圧Vddの矩形波の発振信号が出力される。さらに、ポンピングキャパシタ53のノードBから、3つの電圧Vdd、VT1、および−VT2を含むパルス状の電圧波形が得られる。さらに、Nチャネル型トランジスタ54、55によるポンピング動作に従って上記の3つの電圧を重畳することにより、−Vdd+VT1+VT2の電圧レベルを有する負の電位が生成される。一般的にいって、上記のような負電位発生回路にて生成されるマイナス電源は、電源効率が悪く、消費電力が大きい。
【0052】
本発明の実施例では、ワード線のリセット動作の開始時にワード線のノードが持っている電荷の大部分をまず、接地電圧Vssの電源へ逃がし、電源効率の悪いマイナス電源へ逃がす電荷量を大幅に減少させることによって、消費電力をできる限り節減するようにしている。
図8は、本発明の実施例に使用される半導体メモリの概略的構成を示す平面図である。DRAM等の半導体メモリ6においては、図8に示すように、マトリクス状に配置された複数のメモリセルを含むセルアレイ60に対し、複数のワード線61と、これらのワード線61と直交する複数のビット線対62が設けられている。複数のワード線61には、ワード線駆動回路からなるワードデコーダ63が接続されており、複数のビット線対62には、データの読み出し動作時に使用されるセンスアンプ64が接続されている。上記ワードデコーダ63から複数のワード線61に対し、選択されたメモリセルを活性化状態にしたりスタンバイ状態に戻したりするための駆動信号が供給される。さらに、最近では、ワード線の抵抗の影響を小さくするために、複数のワードデコーダを配置してワード線を短く分割するといった手法が用いられる傾向にある。
【0053】
図9は、本発明の第1の実施例に係る半導体メモリの主要部の構成を示す回路ブロック図である。ここでは、図1に示したワード線駆動制御回路1、ワード線駆動回路2およびリセットレベル切替スイッチ回路部3を組み込んで形成した半導体メモリの構成を例示する。
図9の第1の実施例に係る半導体メモリにおいては、複数のワードデコーダ2−1〜2−n(nは2以上の任意の正の整数)の内部に、複数のリセットレベル切替スイッチ回路部3−1〜3−nがそれぞれ設けられている。この場合、各々のワードデコーダに対し、一つのリセットレベル切替スイッチ回路部を持つことになる。さらに、複数のワードデコーダ2−1〜2−nとは独立して、これらのワードデコーダの高電圧側電源供給信号を供給するための複数の制御回路1−1〜1−nがそれぞれ設けられている。これらの制御回路1−1〜1−nは、複数のワードデコーダ2−1〜2−nとセンスアンプ64が配置されていない場所に配置される。
【0054】
図9の半導体メモリにおける複数のワードデコーダ2−1〜2−nの各々(例えば、第1のワードデコーダ2−1)の構成は、前述の図1のワード線駆動回路2の構成と同じである。さらに詳しく説明すると、第1のワードデコーダ2−1は、選択信号MWLに基づいて駆動信号SWLを出力するためのPチャネル型トランジスタ21−1およびNチャネル型トランジスタ22−1からなるNAND回路部と、リセット制御信号SWDXに基づいてワード線61をリセット電位にクランプするためのNチャネル型トランジスタ23−1とを有している。
【0055】
さらに、図9の半導体メモリにおいては、第1のワードデコーダ2−1のPチャネル型トランジスタ21−1のソースに対し、高電圧側電源供給信号SWDZを供給して駆動信号SWLの電圧レベルを制御するための第1の制御回路1−1が設けられている。この第1の制御回路1−1は、Pチャネル型トランジスタ11−1およびNチャネル型トランジスタ12−1からなるインバータを有している。Pチャネル型トランジスタ11−1のソースは、昇圧電圧Vppの電源に接続され、Nチャネル型トランジスタ12−1のソースは、負の電圧Vnwl のマイナス電源に接続される。ここでは、上記インバータの入力側のノードn01から入力される制御信号に基づいて、第1のワードデコーダ2−1の高電圧側電源に対し、昇圧電圧Vppまたは負の電圧Vnwl の高電圧側電源供給信号SWDZが供給されることになる。
【0056】
さらに、図9の半導体メモリにおいては、上記ワード線駆動回路2の内部に、リセットレベルの接地電圧Vssの電位と、負の電圧Vnwl の電位との切り替えを行う第1のリセットレベル切替スイッチ回路部3−1を設けている。この第1のリセットレベル切替スイッチ回路部3−1は、接地電圧Vssと負の電圧Vnwl の間で、ワード線61のノードに接続されたNチャネル型トランジスタ22−1のソースの電位を切り替えるためのNチャネル型トランジスタ31−1、32−1と、Nチャネル型トランジスタ31−1のゲートとNチャネル型トランジスタ32−1のゲートとの間に接続されるインバータ33−1とを有している。さらに、上記第1のリセットレベル切替スイッチ回路部3−1は、接地電圧Vssと負の電圧Vnwl の間で、ワード線61のノードに接続されたNチャネル型トランジスタ23−1のソースの電位を切り替えるためのNチャネル型トランジスタ34−1、35−1とを有している。
【0057】
図10は、本発明の第2の実施例に係る半導体メモリの主要部の構成を示す回路ブロック図である。ここでは、図3に示したワード線駆動回路1、ワード線駆動回路2aおよびリセット電位発生回路(すなわち、リセットレベル切替スイッチ回路)4を組み込んで形成した半導体メモリの構成を例示する。
図10の第2の実施例に係る半導体メモリにおいては、複数のワードデコーダ2a−1〜2a−n(nは2以上の任意の正の整数)から複数のリセット電位発生回路4−1〜4−nを切り離し、複数の制御回路1−1〜1−nと同じ場所に配置している。この場合も、各々のワードデコーダに対し、一つのリセット電位発生回路、すなわち、リセットレベル切替スイッチ回路を持つことになる。
【0058】
図10の半導体メモリにおける複数のワードデコーダ2a−1〜2a−nの各々(例えば、第1のワードデコーダ2a−1)の構成は、前述の図3のワード線駆動回路2aの構成と同じである。さらに詳しく説明すると、第1のワードデコーダ2a−1は、選択信号MWLに基づいて駆動信号SWLを出力するためのPチャネル型トランジスタ24−1およびNチャネル型トランジスタ25−1からなるインバータと、リセット制御信号SWDXに基づいてワード線を所定のリセット電位にクランプするためのNチャネル型トランジスタ26−1とを有している。Nチャネル型トランジスタ25−1、26−1のソースは、ワード線をリセットするための負の電圧Vnwl の電源に接続されている。
【0059】
さらに、図10の半導体メモリにおいては、前述の図9の場合と同じように、第1のワードデコーダ2a−1のPチャネル型トランジスタ24−1のソースに対し、高電圧側電源供給信号SWDZを供給して駆動信号SWLの電圧レベルを制御するための第1の制御回路1−1が設けられている。この第1の制御回路1−1は、前述の図9の場合と同じように、Pチャネル型トランジスタ11−1およびNチャネル型トランジスタ12−1からなるインバータを有している。Pチャネル型トランジスタ11−1のソースは、昇圧電圧Vppの電源に接続され、Nチャネル型トランジスタ12−1のソースは、第1のリセット電位発生回路4−1の出力端子に接続される。この第1のリセット電位発生回路4−1の出力端子からNチャネル型トランジスタ12−1のソースに対し、ワード線のリセット電源供給信号VRSTが供給される。
【0060】
この場合、第1のリセット電位発生回路4−1は、第1のワードデコーダ2a−1のリセットレベルの切り替えを行うリセットレベル切替スイッチ回路の機能を有している。上記第1のリセット電位発生回路4−1は、第1のワードデコーダ2aとは別個に設けられ、かつ、第1のリセット電位発生回路4−1と同じ場所に配置される。
【0061】
図11は、本発明の第3の実施例に係る半導体メモリの主要部の構成を示す回路ブロック図である。
図11の第3の実施例に係る半導体メモリにおいては、複数のワードデコーダ2a−1〜2a−nから複数のリセット電位発生回路(すなわち、リセットレベル切替スイッチ回路)4b−1〜4b−n/2を切り離し、複数の制御回路1b−1〜1b−n/2と同じ場所に配置している。基本的な回路構成や動作は、図10の半導体メモリと同じである。ただし、この場合は、ある単位の複数のワードデコーダ(例えば、2つのワードデコーダ)が、一つのリセットレベル切替スイッチ回路を共有し、上記の単位に基づいてリセットレベル切替スイッチ回路によるリセットレベルの切り替えを一括して行うようにしている。ここで、共有するワードデコーダの選択は、選択信号MWL等により他の系列から行うようにしている。
【0062】
図11の半導体メモリにおける複数のワードデコーダ2a−1〜2a−nの各々(例えば、第1のワードデコーダ2a−1)の構成は、前述の図10のワードデコーダの構成と同じである。さらに、複数の制御回路1b−1〜1b−n/2の各々(例えば、第1の制御回路1b−1)の構成は、前述の図10の制御回路1−1の構成と同じであり、複数のリセットレベル切替スイッチ回路4b−1〜4b−n/2の各々(例えば、第1のリセットレベル切替スイッチ回路4b−1)の構成は、前述の図10のリセットレベル切替スイッチ回路4−1の構成と同じである。したがって、ここでは、ワードデコーダ、制御回路およびリセットレベル切替スイッチ回路の詳細な説明は省略することとする。
【0063】
本発明の第3の実施例に係る半導体メモリによれば、複数のワードデコーダに対し、リセットレベル切替スイッチ回路によるリセットレベルの切り替えを一括して行っているので、リセットレベル切替スイッチ回路の数が少なくなって無駄な消費電力を抑えることが可能になる。
図12は、本発明の実施例に使用されるリセットレベル切替制御タイミング回路の構成を示す回路ブロック図であり、図13は、図12のリセットレベル切替制御タイミング回路の動作を説明するためのタイミングチャートである。
【0064】
図12においては、ワード線のリセット動作時に同ワード線の電位が充分低下した後に、ノードn02=“Vii”になるように制御するための第1の方法として、ワード線の電位が充分低下する時間を、リセットレベル切替制御タイミング回路で模倣し制御する方法を実行するためのリセットレベル切替制御タイミング回路の構成を図示し、図13においては、図12のリセットレベル切替制御タイミング回路の各部の信号波形を図示することとする。
【0065】
さらに、図12において、半導体装置がリセットコマンドを受けた際に出力される信号をRESETとし、本発明にて注目されるワード線駆動回路をリセットするためのトリガとなる信号(図1であれば選択信号MWL、図3であればノードn01での信号)をRSTとし、リセットレベルの切り替え信号をSWとする。図12のリセットレベル切替制御タイミング回路は、信号RESETが入力されるロジック部7と、このロジック部のノードsw00から出力される制御信号に所定の遅延を与える制御信号ディレイ部8とを有している。この制御信号ディレイ部8は、キャパシタ81〜83と抵抗84〜86との組み合せにより、制御信号に対し所望の遅延量を付与する。
【0066】
図13のタイミングチャートから明らかなように、図12のロジック部7に信号RESETが入力されると、ロジック部7にて各種論理がとられ、信号RSTが出力されてワード線のリセットが開始される。これと同時に、ロジック部7のノードsw00から制御信号が出力され、ワード線のレベルが充分低下するまでの時間に予め設定された制御信号ディレイ部8を通過する。この制御信号ディレイ部8を伝搬した制御信号は、リセットレベル切替スイッチ回路の切替信号SWとして出力される。このようにして出力された切替信号SWは、リセット電位切替用制御信号として、図1または図3のノードn02に供給される。
【0067】
図14は、本発明の実施例に使用されるワード線電位判定回路の構成を示す回路ブロック図であり、図15は、図14のワード線電位判定回路の動作を説明するためのタイミングチャートである。
図14においては、ワード線のリセット動作時に同ワード線の電位が充分低下した後に、ノードn02=“Vii”になるように制御するための第2の方法として、ワード線の電位を半導体装置内部で監視し、ノードn02の電位を自動的に変化させる方法を実行するためのワード線電位判定回路の構成を図示し、図15においては、図14のワード線電位判定回路の各部の信号波形を図示することとする。
【0068】
さらに、図14に示すワード線電位判定回路は、信号RESETが入力されるロジック部7と、このロジック部のノードsw00から出力される制御信号を分圧して所定のレベルの信号を得るための分圧回路部と、ワード線の電位判定の基準となる抵抗92と、3個のPチャネル型トランジスタ91、93および95と、2個のNチャネル型トランジスタ94、96とを有している。上記の分圧回路部は、4つの分圧用抵抗74〜77と、Pチャネル型トランジスタ72と、Nチャネル型トランジスタ73と、Pチャネル型トランジスタ72のゲートとNチャネル型トランジスタ73のゲートとの間に接続されるインバータ71とを含む。
【0069】
図15のタイミングチャートから明らかなように、図14のロジック部7に信号RESETが入力されると、ロジック部7にて各種論理がとられ、信号RSTが出力されてワード線のリセットが開始される。これと同時に、ロジック部7のノードsw00から制御信号が出力され、ワード線の電位を監視しはじめる。この場合、4つの分圧用抵抗74〜77の抵抗比によって分圧された電位が、ノードsw01にて得られる。
【0070】
ノードsw01のレベルによって制御されるPチャネル型トランジスタ91のオン抵抗と、抵抗92(抵抗値r10)の抵抗比によってノードsw02の電位が得られ、このノードsw02電位が次段のインバータを動作させている。
ここで、ワード線の電位が高い状態では、ノードsw01が“H”であると認識されるレベルにいるので、ノードsw02が“L”、切替信号SWが“L”となっている。つぎに、ワード線の電位が充分低下すると、ノードsw01は“L”であると認識されるレベルにまで低下し、次段のPチャネル型トランジスタ91を動作状態にする。このとき、Pチャネル型トランジスタ91のオン抵抗が抵抗92の抵抗値r10よりも充分に小さくなって、ノードsw02が“H”となり、この結果として切替信号SWは“H”となる。このようにして“L”から“H”に変化した切替信号SWは、リセット電位切替用制御信号として図1または図3のノードn02に供給される。
【0071】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、第1に、メモリセルに接続されたワード線のリセット動作を行う際のリセットレベルを、接地電位等の第1の電位と、マイナス電位等の第2の電位との間で切り替えているので、ワード線のノードが有する電荷の大部分を接地電位の電源へ逃がしてやることができるようになり、電源効率の悪いマイナス電位の電源へ逃がす電荷量が大幅に減少し、消費電力を大幅に節減することが可能になる。
【0072】
さらに、本発明の半導体装置によれば、第2に、ワード線駆動回路内に、リセットレベルの第1の電位と第2の電位との切り替えを行うリセットレベル切替スイッチ回路部を設けているので、ワード線のノードが有する電荷の大部分を接地電位の電源へ直接引き抜くことができるようになり、トランジスタのしきい値電圧に影響されることなくリセット動作が安定に行われる。
【0073】
さらに、本発明の半導体装置によれば、第3に、リセットレベルの第1の電位と第2の電位との切り替えを行うリセットレベル切替スイッチ回路を、ワード線駆動回路とは別に設けているので、半導体チップ上の空いている空間を有効に利用することができるようになり、半導体チップの面積を最小限に抑えることが可能になる。
【0074】
さらに、本発明の半導体装置によれば、第4に、複数のワード線駆動回路に対しリセットレベル切替スイッチ回路を共有し、リセットレベルの第1の電位と第2の電位との切り替えを一括して行うようにしているので、リセットレベル切替スイッチ回路による無駄な消費電力を抑えることが可能になる。
さらに、本発明の半導体装置によれば、第5に、リセットレベルの接地電位への切り替えを、ワード線のリセット動作を開始する前に行うようにしているので、ワード線のノードが有する電荷の大部分を接地電位の電源へ逃がしてやることができるので、消費電力を大幅に節減することが可能になる。
【0075】
さらに、本発明の半導体装置によれば、第6に、リセットレベルのマイナス電位への切り替えを、ワード線のレベルが充分低下した後に行うようにしているので、電源効率の悪いマイナス電源へ逃がす電荷量が大幅に減少し、消費電力を大幅に節減することが可能になる。
さらに、本発明の半導体装置によれば、第7に、リセットレベルの第1の電位と第2の電位との切り替えを、セルアレイに設けられたセンスアンプの活性化信号および非活性化信号を用いて行えるので、リセットレベル切り替えのための制御信号を付加する必要がなくなり、このような制御信号による余計な回路動作に起因した消費電力の増加が抑制される。
【図面の簡単な説明】
【図1】本発明の第1の実施例の構成を示す回路図である。
【図2】図1の実施例の動作を説明するためのタイミングチャートである。
【図3】本発明の第2の実施例の構成を示す回路図である。
【図4】図3の実施例におけるリセット電位発生回路の詳細な構成を示す回路図である。
【図5】図3の実施例の動作を説明するためのタイミングチャートである。
【図6】本発明の実施例に使用される負電位発生回路の詳細な構成を示す回路図である。
【図7】図6の負電位発生回路の動作を説明するためのタイミングチャートである。
【図8】本発明の実施例に使用される半導体メモリの概略的構成を示す平面図である。
【図9】本発明の第1の実施例に係る半導体メモリの主要部の構成を示す回路ブロック図である。
【図10】本発明の第2の実施例に係る半導体メモリの主要部の構成を示す回路ブロック図である。
【図11】本発明の第3の実施例に係る半導体メモリの主要部の構成を示す回路ブロック図である。
【図12】本発明の実施例に使用されるリセットレベル切替制御タイミング回路の構成を示す回路ブロック図である。
【図13】図12のリセットレベル切替制御タイミング回路の動作を説明するためのタイミングチャートである。
【図14】本発明の実施例に使用されるワード線電位判定回路の構成を示す回路ブロック図である。
【図15】図14のワード線電位判定回路の動作を説明するためのタイミングチャートである。
【図16】従来のリセット電位を負電位に設定する機能を備えた半導体装置の構成を示す回路図である。
【図17】図16の従来技術の動作を説明するためのタイミングチャートである。
【符号の説明】
1…ワード線駆動制御回路
2…ワード線駆動回路
2a…ワード線駆動回路
3…リセットレベル切替スイッチ回路部
4…リセット電位発生回路
5a…発振回路部
5b…ポンプ回路部
6…半導体メモリ
7…ロジック部
8…制御信号ディレイ部
11…Pチャネル型トランジスタ
12…Nチャネル型トランジスタ
21…Pチャネル型トランジスタ
22、23…Nチャネル型トランジスタ
24…Pチャネル型トランジスタ
25、26…Nチャネル型トランジスタ
31、32…Nチャネル型トランジスタ
33…インバータ
34、35…Nチャネル型トランジスタ
41、42…Nチャネル型トランジスタ
43…インバータ
50、51および52…インバータ
53…ポンピングキャパシタ
54、55…Nチャネル型トランジスタ
60…セルアレイ
61…ワード線
62…ビット線対
63…ワードデコーダ
64…センスアンプ
Claims (3)
- メモリセルを活性化状態からスタンバイ状態に復帰させる場合に、前記メモリセルに接続されたワード線のリセット動作を行う半導体装置において、
前記ワード線を駆動した後、前記ワード線の電位を、高電圧レベルから予め定められたリセットレベルに移行させる前記リセット動作を行うワード線駆動回路と、
前記リセットレベルを、接地電圧の電位と負の電圧の電位との間で切り替えるリセットレベル切替スイッチ回路と、
前記ワード線駆動回路と前記リセットレベル切替スイッチ回路との間に設けられ、前記ワード線の電位が前記高電圧レベルまたは前記リセットレベルに設定されるように前記ワード線の電位を制御するワード線駆動制御回路と、
前記リセット動作が開始されてから前記ワード線の電圧レベルが前記高電圧レベルから十分低下するまでの時間を予め設定しておき、前記リセット動作の開始のタイミングから該時間が経過した後に、前記リセットレベル切替スイッチ回路に切り替えを行うための信号を供給するリセットレベル切替制御タイミング回路とを有し、
前記リセットレベル切替スイッチ回路が、前記ワード線駆動回路と別に設けられており、かつ、前記リセット動作を開始する前に前記リセットレベルを前記接地電圧の電位へ切り替え、前記リセット動作中に前記リセットレベルを前記接地電圧の電位から前記負の電圧の電位へ切り替えることを特徴とする半導体装置。 - メモリセルを活性化状態からスタンバイ状態に復帰させる場合に、前記メモリセルに接続されたワード線のリセット動作を行う半導体装置において、
前記ワード線を駆動した後、前記ワード線の電位を、高電圧レベルから予め定められたリセットレベルに移行させる前記リセット動作を行うワード線駆動回路と、
前記リセットレベルを、接地電圧の電位と負の電圧の電位との間で切り替えるリセットレベル切替スイッチ回路と、
前記ワード線駆動回路と前記リセットレベル切替スイッチ回路との間に設けられ、前記ワード線の電位が前記高電圧レベルまたは前記リセットレベルに設定されるように前記ワード線の電位を制御するワード線駆動制御回路と、
前記リセット動作が開始されてから前記ワード線の電位を監視し、前記ワード線の電圧レベルが前記高電圧レベルから十分低下したことを検出したときに、前記リセットレベル切替スイッチ回路に切り替えを行うための信号を供給するワード線電位判定回路とを有し、
前記リセットレベル切替スイッチ回路が、前記ワード線駆動回路と別に設けられており、かつ、前記リセット動作を開始する前に前記リセットレベルを前記接地電圧の電位へ切り替え、前記リセット動作中に前記リセットレベルを前記接地電圧の電位から前記負の電圧の電位へ切り替えることを特徴とする半導体装置。 - 複数の前記ワード線駆動回路に対し、前記ワード線駆動制御回路を介して、前記リセットレベル切替スイッチ回路による前記リセットレベルの前記接地電圧の電位と前記負の電圧の電位との切り替えを一括して行うことを特徴とする請求項1又は2記載の半導体装置。
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