JPH1097787A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ディスターブテストのプログラムの簡単化を
図ることができる半導体記憶装置を提供する。 【解決手段】 ＤＲＡＭのアドレス発生回路３のカウン
タ３１にゲート回路３２を設ける。セルフリフレッシュ
モード時はカウンタ３１のフリップフロップＦＦ０の出
力Ｃ０が内部アドレス信号ｑ０となり、テストモード時
は内部アドレス信号ｑ０は「Ｌ」レベルに固定される。
セルフリフレッシュモード時は各ワード線ＷＬが１回ず
つ選択され、テストモード時は偶数番のワード線ＷＬが
２回ずつ選択される。テスタが外部アドレス信号をＤＲ
ＡＭに与えてワード線ＷＬを複数回ずつ選択していた従
来に比べ、テストのプログラムが簡単化される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、各ワード線を１回ずつ選択レベルにして各
メモリセルのデータのリフレッシュを行なうセルフリフ
レッシュモードと、各ワード線を複数回ずつ選択レベル
にして不良メモリセルのデータを消滅させるディスター
ブテストモードとを有する半導体記憶装置に関する。

【０００２】

【従来の技術】図１４は、従来のダイナミックランダム
アクセスメモリ（以下、ＤＲＡＭと称す）の要部の構成
を示す一部省略した回路ブロック図である。

【０００３】図１４を参照して、このＤＲＡＭは、メモ
リセルアレイＭＡ、トランスファゲートＴＧ０〜ＴＧｍ
（ｍは正の整数である）、センスアンプＳＡ０〜ＳＡ
ｍ、列選択ゲートＣＳＧ０〜ＣＳＧｍおよびデータ入出
力線対ＩＯ０，／ＩＯ０；…；ＩＯ３，／ＩＯ３を備え
る。

【０００４】メモリセルアレイＭＡは、行列状に配列さ
れた複数のメモリセルＭＣと、各行に対応して設けられ
たワード線ＷＬｉ（ｉは０以上の整数である）と、各列
に対応して設けられたビット線対ＢＬ０，／ＢＬ０；
…；ＢＬｍ，／ＢＬｍとを含む。

【０００５】メモリセルＭＣは、アクセス用のＮチャネ
ルＭＯＳトランジスタＱと情報記憶用のキャパシタＣと
を含む。各メモリセルＭＣのＮチャネルＭＯＳトランジ
スタＱのゲートは対応する行のワード線ＷＬｉに接続さ
れる。隣接する２つのワード線ＷＬｉ，ＷＬｉ＋１のう
ちの１方のワード線ＷＬｉに対応する行のメモリセルＭ
ＣのＮチャネルＭＯＳトランジスタＱは、それぞれ対応
する列のビット線ＢＬ０〜ＢＬｍと各メモリセルＭＣの
キャパシタＣの一方電極（ストレージノードＳＭ）との
間に接続される。ワード線ＷＬｉに隣接するワード線Ｗ
Ｌｉ＋１に対応する列のメモリセルＭＣのＮチャネルＭ
ＯＳトランジスタＱは、それぞれ対応する列のビット線
／ＢＬ０〜ＢＬｍと各メモリセルＭＣのキャパシタＣの
一方電極との間に接続される。各メモリセルＭＣのキャ
パシタＣの他方電極はセル電位Ｖｃｐを受ける。

【０００６】ビット線対ＢＬ０，／ＢＬ０；…；ＢＬ
ｍ，／ＢＬｍは、それぞれトランスファゲートＴＧ０〜
ＴＧｍ、センスアンプＳＡ０〜ＳＡｍ、列選択ゲートＣ
ＳＧ０〜ＣＳＧｍを介して、データ入出力線対ＩＯ０，
／ＩＯ０；…；ＩＯ３，／ＩＯ３のうちのいずれかに接
続されている。トランスファゲートＴＧ０〜ＴＧｍは、
各々のゲートがともに信号ＢＬＩを受ける１対のＮチャ
ネルＭＯＳトランジスタを含む。列選択ゲートＣＳＧ０
〜ＣＳＧｍは、各々のゲートがともにコラム選択線ＣＳ
Ｌ０〜ＣＳＬｍに接続される１対のＮチャネルＭＯＳト
ランジスタを含む。

【０００７】次に、このＤＲＡＭの動作について簡単に
説明する。書込動作時は、信号ＢＬＩが活性化レベルの
「Ｈ」レベルに立上げられてトランスファゲートＴＧ０
〜ＴＧｍが導通するとともに、外部アドレス信号によっ
て選択された列の列選択線（たとえばＣＳＬ０）が活性
化レベルの「Ｈ」に立上げられて列選択ゲートＣＳＧ０
が導通状態になり、選択された列のビット線対ＢＬ０，
／ＢＬ０と対応のデータ入出力線対ＩＯ０，／ＩＯ０が
導通する。ビット線対ＢＬ０，／ＢＬ０には、データ入
出力線対ＩＯ０，／ＩＯ０を介して書込データが与えら
れる。書込データは、ビット線対ＢＬ０，／ＢＬ０間の
電位差として与えられる。

【０００８】次いで、外部アドレス信号によって選択さ
れた行のワード線（たとえばＷＬｉ）が活性化レベルの
「Ｈ」レベルに立上げられて、その行のメモリセルＭＣ
のＮチャネルＭＯＳトランジスタＱが導通する。これに
より、選択されたメモリセルＭＣのキャパシタＣにビッ
ト線対ＢＬ０の電位に応じた量の電荷が蓄えられる。

【０００９】メモリセルＭＣのキャパシタＣの電荷は徐
々に流出するので、所定の周期でデータのリフレッシュ
が行なわれる。リフレッシュ動作時は、信号ＢＬＩが活
性化レベルの「Ｈ」レベルに立上げられて、トランスフ
ァゲートＴＧ０〜ＴＧｍが導通状態になり、ビット線対
ＢＬ０，／ＢＬ０；…；ＢＬｍ，／ＢＬｍとセンスアン
プＳＡ０〜ＳＡｍがそれぞれ導通するとともに、各ビッ
ト線対ＢＬ０，／ＢＬ０；…；ＢＬｍ，／ＢＬｍが所定
の電位にイコライズされる。

【００１０】次いで、内部アドレス信号によって選択さ
れたワード線ＷＬｉが「Ｈ」レベルに立上げられる。こ
れにより、ビット線ＢＬ０〜ＢＬｍの電位は、活性化さ
れたメモリセルＭＣのキャパシタＣの電荷量に応じて微
少量だけ変化する。次いで、センスアンプＳＡ０〜ＳＡ
ｍが活性化されてビット線対ＢＬ０，／ＢＬ０；…；Ｂ
Ｌｍ，／ＢＬｍの電位差が増幅される。すなわち、ビッ
ト線対ＢＬと／ＢＬのうちの電位が高い方は「Ｈ」レベ
ル（電源電位Ｖｃｃ）まで引上げられ、電位が低い方は
「Ｌ」レベル（接地電位ＧＮＤ）まで引下げられる。ワ
ード線ＷＬｉが「Ｌ」レベルに立下げられて、その行の
データのリフレッシュが終了する。内部アドレス信号は
ＤＲＡＭ内部において所定の周期で生成され、これによ
って各ワード線ＷＬが順次「Ｈ」レベルに立上げられ、
各ワード線ＷＬに対応する行のデータのリフレッシュが
行なわれる。

【００１１】なお、リフレッシュには、データのリフレ
ッシュが指示される毎に１本のワード線ＷＬを選択する
ＣＢＲリフレッシュ方式と、データのリフレッシュの開
始が指示されてからその終了が指示されるまでの間ワー
ド線ＷＬを１本ずつ所定の周期で選択していくセルフリ
フレッシュ方式とがある。ＣＢＲリフレッシュ方式で
は、リフレッシュを指示する信号の入力回数をカウント
するカウンタが設けられ、このカウンタのカウント値
（内部アドレス信号）によってリフレッシュすべき行ア
ドレスが指定される。セルフリフレッシュ方式では、リ
フレッシュの開始が指示されてからその終了が指示され
るまでの間にクロック信号を出力するクロック発生回路
と、そのクロック発生回路から出力されたクロック信号
のパルス数をカウントするカウンタとが設けられ、この
カウンタのカウント値（内部アドレス信号）によってリ
フレッシュすべき行アドレスが指定される。

【００１２】読出動作時は、外部アドレス信号によって
選択された行のメモリセルＭＣのデータがリフレッシュ
動作時と同様にしてビット線対ＢＬ０，／ＢＬ０；…；
ＢＬｍ，／ＢＬｍに読出され、外部アドレス信号によっ
て選択された列のビット線対（たとえばＢＬ０，／ＢＬ
０）のデータが列選択ゲートＣＳＧ０およびデータ入出
力線対ＩＯ０，／ＩＯ０を介して外部に出力される。

【００１３】ところで、このようなＤＲＡＭにおいて、
製造プロセスに何らかの異常があって、ＮチャネルＭＯ
ＳトランジスタＱのしきい値電圧が所定値よりも低い不
良メモリセルＭＣが生じた場合、以下のような現象が生
じる。

【００１４】今、ワード線ＷＬｉに隣接するワード線Ｗ
Ｌｉ＋１とビット線／ＢＬ０に接続されているメモリセ
ルＭＣが不良であり、各メモリセルＭＣのストレージノ
ードＳＮには「Ｈ」レベルが書込まれているものとす
る。

【００１５】この状態において図１５に示すように、外
部制御信号／ＲＡＳの立下がりに応答してワード線ＷＬ
ｉが立上がると、ワード線ＷＬｉとＷＬｉ＋１の間の寄
生容量Ｃｆによりワード線ＷＬｉ＋１の電位もパルス的
に若干上昇する。これによって、不良メモリセルＭＣの
ＮチャネルＭＯＳトランジスタＱの抵抗値が低下し、ス
トレージノードＳＮからビット線／ＢＬ０に電荷が流出
してストレージノードＳＮの電位が低下する。不良メモ
リセルＭＣのストレージノードＳＮの電位は隣接する行
のワード線ＷＬｉが立上げられる毎に少しずつ低下し、
遂にはデータを正常に読み取れない値になってしまう。

【００１６】そこで、このような不良メモリセルＭＣを
スペアのメモリセルＭＣと置換するため、各メモリセル
ＭＣに「Ｈ」レベルを書込み各ワード線ＷＬを複数回ず
つ立上げた後各メモリセルＭＣのデータの読出を行なう
ことにより不良メモリセルＭＣを検出するディスターブ
テストが実施されている。

【００１７】

【発明が解決しようとする課題】しかし、従来のＤＲＡ
Ｍでは、ディスターブテストにおいて各ワード線ＷＬを
複数回ずつ立上げるためには各ワード線ＷＬを指定する
外部アドレス信号を複数回ずつＤＲＡＭに入力する必要
があったので、テスタのプログラムが複雑になるという
問題があった。

【００１８】それゆえに、この発明の主たる目的は、デ
ィスターブテストを行なうテスタのプログラムの簡単化
を図ることができる半導体記憶装置を提供することであ
る。

【００１９】

【課題を解決するための手段】請求項１に係る発明は、
行列状に配列された複数のメモリセルと、各行に対応し
て設けられたワード線と、各列に対応して設けられたビ
ット線対とを含むメモリセルアレイを備え、各ワード線
を１回ずつ選択レベルにして各メモリセルのデータのリ
フレッシュを行なうセルフリフレッシュモードと、各ワ
ード線を複数回ずつ選択レベルにして不良メモリセルの
データを消滅させるディスターブテストモードとを有す
る半導体記憶装置であって、クロック信号発生手段、ワ
ード線指定手段、およびワード線駆動手段を備える。ク
ロック信号発生手段は、セルフリフレッシュモードおよ
びディスターブテストモードのうちのいずれか一方が指
示されたことに応じて第１のクロック信号を出力する。
ワード線指定手段は、セルフリフレッシュモードが指示
されたことに応じて第１のクロック信号と同じ周期で各
ワード線を順次指定し、ディスターブテストモードが指
示されたことに応じて第１のクロック信号の複数倍の周
期で各ワード線を順次指定する。ワード線駆動手段は、
ワード線指定手段によって指定されたワード線を第１の
クロック信号と同じ周期で選択レベルにする。

【００２０】請求項２に係る発明では、各ワード線に固
有のアドレスが割当てられ、請求項１に係る発明のワー
ド線指定手段は、カウンタおよび第１〜第Ｎのゲート手
段を含む。カウンタは、直列接続された第１〜第Ｍのフ
リップフロップを含み、クロック信号発生手段から出力
された第１のクロック信号のパルス数をカウントし、そ
のカウント値によって各ワード線のアドレスを指定す
る。第１〜第Ｎのゲート手段は、それぞれ、第１〜第Ｍ
のフリップフロップのうちの下位アドレスを指定する第
１〜第Ｎ（Ｎ＜Ｍ）のフリップフロップに対応して設け
られる。各ゲート手段は、セルフリフレッシュモードが
指示されたことに応じて対応のフリップフロップの出力
を通過させ、ディスターブテストモードが指示されたこ
とに応じて対応のフリップフロップの出力の通過を遮断
するとともに第１または第２の論理信号を出力する。ワ
ード線駆動手段は、第１〜第Ｎのゲート手段と第Ｎ＋１
〜第Ｍのフリップフロップの出力によって指定されたア
ドレスのワード線を第１のクロック信号と同じ周期で選
択レベルにする。

【００２１】請求項３に係る発明では、各ワード線に固
有のアドレスが割当てられ、請求項１に係る発明のワー
ド線指定手段は、分周手段、ゲート手段およびカウンタ
を含む。分周手段は、クロック信号発生手段から出力さ
れた第１のクロック信号を分周して、第１のクロック信
号の複数倍の周期を有する第２のクロック信号を出力す
る。ゲート手段は、クロック信号発生手段から出力され
た第１のクロック信号と分周手段から出力された第２の
クロック信号とを受け、セルフリフレッシュモードが指
示されたことに応じて第１のクロック信号を通過させ、
ディスターブテストモードが指示されたことに応じて第
２のクロック信号を通過させる。カウンタは、ゲート手
段を通過した第１または第２のクロック信号のパルス数
をカウントし、そのカウント値によって各ワード線のア
ドレスを指定する。ワード線駆動手段は、カウンタによ
って指定されたアドレスのワード線を第１のクロック信
号と同じ周期で選択レベルにする。

【００２２】請求項４に係る発明では、請求項１から請
求項３のいずれかに係る発明のクロック信号発生手段
は、第１のクロック信号の周波数の変更を指示する信号
に応答して、第１のクロック信号の周波数を変更する。

【００２３】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１によ
るＤＲＡＭ１の構成を示す一部省略したブロック図であ
る。

【００２４】図１を参照して、このＤＲＡＭ１は、制御
回路２、アドレス発生回路３、アドレスバッファ４、メ
モリセルアレイＭＡ、行デコーダ＋ワード線駆動回路
５、列デコーダ６、センスアンプ＋入出力制御回路７、
およびデータ入出力回路８〜１１を備える。制御回路２
は、外部制御信号／ＲＡＳ，／ＣＡＳ，／Ｗ，／ＯＥに
基づいて所定の動作モードを選択し、ＤＲＡＭ１全体を
制御する。

【００２５】アドレス発生回路３は、リフレッシュモー
ドおよび特殊ディスターブテストモード時に内部アドレ
ス信号ｑ０〜ｑ９をアドレスバッファ４に与える。アド
レスバッファ４は、読出および書込動作時に、外部アド
レス信号Ａ０〜Ａ９を行デコーダ＋ワード線駆動回路５
および列デコーダ６に選択的に与える。また、アドレス
バッファ４は、リフレッシュモードおよび特殊ディスタ
ーブテストモード時に、アドレス発生回路３からの内部
アドレス信号ｑ０〜ｑ９を行デコーダ＋ワード線駆動回
路５に与える。

【００２６】メモリセルアレイＭＡは、図１４で説明し
たとおり、行列状に配列された複数のメモリセルＭＣ
と、各行に対応して設けられたワード線ＷＬと各列に対
応して設けられたビット線対ＢＬＰ（ＢＬ，／ＢＬ）と
を含む。各メモリセルＭＣに１ビットのデータが記憶さ
れる。

【００２７】行デコーダ＋ワード線駆動回路５は、アド
レスバッファ４から与えられたアドレス信号に応答し
て、メモリセルアレイＭＡのうちのいずれかの行のワー
ド線ＷＬを選択する。列デコーダ６は、アドレスバッフ
ァ４から与えられたアドレス信号に応答して、メモリセ
ルアレイＭＡのうちのいずれかの列に対応する列選択線
ＣＳＬを選択する。

【００２８】センスアンプ＋入出力制御回路７は、図１
４で説明したトランスファゲートＴＧ、センスアンプＳ
Ａ、および列選択ゲートＣＳＧを含む。センスアンプ＋
入出力制御回路７は、読出および書込動作時に、行デコ
ーダ＋ワード線駆動回路５および列デコーダ６によって
選択されたアドレスのメモリセルＭＣをデータ入出力線
対ＩＯ，／ＩＯを介してデータ入出力回路８〜１１に接
続する。また、センスアンプ＋入出力制御回路７は、リ
フレッシュモードおよび特殊ディスターブテストモード
時に、行デコーダ＋ワード線駆動回路５によって選択さ
れたワード線ＷＬに対応するメモリセルＭＣのデータを
リフレッシュする。

【００２９】データ入出力回路８〜１１は、書込動作時
に、外部から与えられたデータをセンスアンプ＋入出力
制御回路７を介して選択されたメモリセルＭＣに与え
る。また、データ入出力回路８〜１１は、読出動作時
に、選択されたメモリセルＭＣからの読出データを外部
に出力する。

【００３０】次に、図１に示したＤＲＡＭ１のうちのリ
フレッシュモードおよび特殊ディスターブテストモード
に関連する部分について詳細に説明する。

【００３１】制御回路２は、図２に示すように、クロッ
ク発生回路１８、入力バッファ１９、３入力ＮＡＮＤゲ
ート２０、２入力ＮＡＮＤゲート２１、インバータ２
２、および遅延回路２３を含む。クロック発生回路１８
は、ＮＡＮＤゲート１２および複数のインバータ１３〜
１７を含む。インバータ１４〜１７は、ＮＡＮＤゲート
１２の出力ノードと一方入力ノードの間に直列接続され
る。制御回路２内で生成されるセルフリフレッシュエン
トリ制御信号／ＢＢＵはインバータ１３を介してＮＡＮ
Ｄゲート１２の他方入力ノードに入力される。信号／Ｂ
ＢＵが活性化レベルの「Ｌ」レベルに立下がると、ＮＡ
ＮＤゲート１２およびインバータ１４〜１７からなるリ
ングオシレータが発振し、インバータ１７からセルフリ
フレッシュマスタクロック信号φｓｅｌｆが出力され
る。

【００３２】ＮＡＮＤゲート２０は、信号／ＢＢＵと、
入力バッファ１９を介して入力された外部制御信号／Ｒ
ＡＳと、ＣＢＲリフレッシュ時に活性化される信号／Ｒ
ＥＦとを受ける。ＮＡＮＤゲート２１は、クロック信号
φｓｅｌｆとＮＡＮＤゲート２０の出力とを受ける。Ｎ
ＡＮＤゲート２１の出力は、インバータ２２を介して遅
延回路２３に入力される。インバータ２２の出力は信号
／ｒａｓとなる。

【００３３】信号／ＢＢＵまたは／ＲＥＦが活性化レベ
ルの「Ｌ」レベルの場合はＮＡＮＤゲート２０の出力が
「Ｈ」レベルとなり、ＮＡＮＤゲート２１はクロック信
号φｓｅｌｆに対してインバータとして動作する。した
がって、この場合は信号／ｒａｓは信号φｓｅｌｆの遅
延信号となる。信号／ＢＢＵおよび／ＲＥＦがともに非
活性化レベルの「Ｈ」レベルの場合はＮＡＮＤゲート２
０，２１が信号／ＲＡＳに対してインバータとして動作
し、信号／ｒａｓは信号／ＲＡＳの遅延信号となる。

【００３４】遅延回路２３は、リフレッシュモードおよ
び特殊ディスターブテストモード時に活性化レベルの
「Ｌ」レベルとなる信号／ＲＥＦＡによって活性化さ
れ、入力された信号／ｒａｓの立下がりエッジのみを遅
延させる。信号／ＲＥＦＡが「Ｈ」レベルの期間は、遅
延回路２３は信号／ｒａｓの通過を遮断する。遅延回路
２３の出力がカウントアップ信号ＣＵ０となる。カウン
トアップ信号ＣＵ０はアドレス発生回路３に入力され
る。

【００３５】アドレス発生回路３は、図３に示すよう
に、カウンタ３１、ゲート回路３２、および複数のイン
バータ３８を含む。カウンタ３１は、直列接続された複
数（外部アドレス信号Ａ０〜Ａ９と同じ数の１０個）の
フリップフロップＦＦ０〜ＦＦ９を含む。フリップフロ
ップＦＦ０〜ＦＦ９は、初段のフリップフロップＦＦ０
に入力されたカウントアップ信号ＣＵ０のパルス数をカ
ウントして、それぞれカウント信号Ｃ０〜Ｃ９を出力す
る。

【００３６】ゲート回路３２は、インバータ３３，３４
およびＮＡＮＤゲート３５〜３７を含む。制御回路２で
生成された下位アドレス設定信号φ１および特殊ディス
ターブテストモード制御信号／φＴＭがそれぞれインバ
ータ３３，３４を介してＮＡＮＤゲート３５に入力され
る。ＮＡＮＤゲート３６は、信号／φＴＭとフリップフ
ロップＦＦ０の出力Ｃ０を受ける。ＮＡＮＤゲート３７
は、ＮＡＮＤゲート３５，３６の出力を受け、最下位桁
の内部アドレス信号ｑ０を出力する。フリップフロップ
ＦＦ１〜ＦＦ９の出力Ｃ１〜Ｃ９は、それぞれ２段のイ
ンバータ３８によって遅延されて内部アドレス信号ｑ１
〜ｑ９となる。

【００３７】特殊ディスターブテストモードが設定され
て信号／φＴＭが活性化レベルの「Ｌ」レベルとなる
と、ＮＡＮＤゲート３６の出力が「Ｈ」レベルに固定さ
れる。ＮＡＮＤゲート３５，３７は、下位アドレス設定
信号φ１に対してインバータとして動作し、内部アドレ
ス信号ｑ０は、下位アドレス設定信号φ１の反転信号と
なる。すなわち、信号φ１が「Ｈ」レベルに設定されて
いるときは内部アドレス信号ｑ０が「Ｌ」レベルに固定
され、信号φ１が「Ｌ」レベルに設定されているときは
内部アドレス信号ｑ０が「Ｈ」レベルに固定される。し
たがって、特殊ディスターブテストモード時は、カウン
トアップ信号ＣＵ０のパルスが２つ入力される毎に内部
アドレス信号ｑ０〜ｑ９のうちのｑ１〜ｑ９が変化し、
内部アドレス信号ｑ０が「Ｌ」レベルに固定されたとき
は偶数番のワード線ＷＬが２回ずつ指定され、内部アド
レス信号ｑ０が「Ｈ」レベルに固定されたときは奇数番
のワード線ＷＬが２回ずつ指定される。

【００３８】特殊ディスターブテストモードが設定され
ておらず信号／φＴＭが非活性化レベルの「Ｈ」レベル
である場合は、ＮＡＮＤゲート３５の出力が「Ｈ」レベ
ルに固定され、ＮＡＮＤゲート３６，３７は、フリップ
フロップＦＦ０の出力Ｃ０に対してインバータとして動
作する。したがって、フリップフロップＦＦ０の出力Ｃ
０は、２段のインバータによって遅延されて内部アドレ
ス信号ｑ０となる。したがって、カウントアップ信号Ｃ
Ｕ０のパルスが１つ入力される毎に内部アドレス信号ｑ
０〜ｑ９が変化し、各ワード線ＷＬが１回ずつ指定され
る。

【００３９】アドレスバッファ４は、図４に示すよう
に、外部アドレス信号Ａ０〜Ａ９の数と同じ組数すなわ
ち１０組の入力バッファ４０、切換回路４１、ラッチ回
路４２、および相補信号生成回路４３を含む。入力バッ
ファ４０は、電源電位Ｖｃｃのラインと中間ノードＮ４
５との間に直列接続されたＰチャネルＭＯＳトランジス
タ４４，４５と、中間ノードＮ４５と接地電位ＧＮＤの
ラインとの間に並列接続されたＮチャネルＭＯＳトラン
ジスタ４６，４７と、その入力ノードがノードＮ４５に
接続されたインバータ４８とを含む。ＭＯＳトランジス
タ４４，４６のゲートは、ともに外部アドレス信号（た
とえばＡ０）を受ける。ＭＯＳトランジスタ４５，４７
のゲートは、制御回路２で生成され、アクセス時に活性
化レベルの「Ｌ」レベルとなる信号／φａを受ける。入
力バッファ４０は、アクセス時に活性化され、アドレス
信号Ａ０を切換回路４１に伝達する。

【００４０】切換回路４１は、２つのトランスファゲー
ト４９，５０を含む。トランスファゲート４９は、入力
バッファ４０のインバータ４８の出力ノードとラッチ回
路４２との間に接続される。トランスファゲート５０の
一方導通電極はアドレス発生回路３で生成された内部ア
ドレス信号ｑ０を受け、その他方導通電極はラッチ回路
４２に接続される。制御回路２で生成され、リフレッシ
ュモードおよび特殊ディスターブテストモード時に活性
化レベルの「Ｌ」レベルとなる信号／ＲＥＦＡがトラン
スファゲート４９のＮチャネルＭＯＳトランジスタ側の
ゲート４９ｂおよびトランスファゲート５０のＰチャネ
ルＭＯＳトランジスタ側のゲート５０ａに入力され、そ
の反転信号ＲＥＦＡがトランスファゲート４９のＰチャ
ネルＭＯＳトランジスタ側のゲート４９ａおよびトラン
スファゲート５０のＮチャネルＭＯＳトランジスタ側の
ゲート５０ｂに入力される。

【００４１】リフレッシュモードおよび特殊ディスター
ブテストモード時において信号／ＲＥＦＡが活性化レベ
ルの「Ｌ」レベルになると、トランスファゲート５０が
導通しトランスファゲート４９が非導通になって、内部
アドレス信号ｑ０がラッチ回路４２に与えられる。それ
以外の期間において信号／ＲＥＦＡが非活性化レベルの
「Ｈ」レベルになると、トランスファゲート４９が導通
しトランスファゲート５０が非導通になって、外部アド
レス信号Ａ０がラッチ回路４２に与えられる。

【００４２】ラッチ回路４２は、切換回路４１と相補信
号生成回路４３の間に接続されたインバータ５１と、イ
ンバータ５２に逆並列に接続され、信号／ｒａｓの遅延
信号である信号／ＲＡＬによって活性化されるインバー
タ５２を含む。ラッチ回路４２は、信号／ＲＡＬの立下
がり時のアドレス信号Ａ０またはｑ０をラッチして相補
信号生成回路４３に与える。

【００４３】相補信号生成回路４３は、インバータ５３
〜５６およびＮＡＮＤゲート５７，５８を含む。ラッチ
回路４２の出力は、インバータ５３，５４を介してＮＡ
ＮＤゲート５７の一方入力ノードに入力されるととも
に、インバータ５３を介してＮＡＮＤゲート５８の一方
入力ノードに入力される。ＮＡＮＤゲート５７，５８の
他方入力ノードは、共に信号／ＲＡＬの遅延信号である
信号ＲＡＤＥを受ける。ＮＡＮＤゲート５７，５８の出
力は、それぞれインバータ５５，５６で反転され、相補
アドレス信号／ａ０，ａ０となる。

【００４４】アドレス信号ａ０はアドレス信号Ａ０また
はｑ０と信号ＲＡＤＥの論理積信号となり、アドレス信
号／ａ０はアドレス信号／Ａ０または／ｑ０と信号ＲＡ
ＤＥの論理積信号となる。

【００４５】行デコーダ＋ワード線駆動回路５は、図５
に示すように、ワード線ＷＬの数と同じ組数のインバー
タ６０およびＮチャネルＭＯＳトランジスタ６１〜６６
を含む。各ワード線ＷＬｉにアドレス信号ａ０〜ａ９，
／ａ０〜／ａ９が割当てられている。図５では、ワード
線ＷＬｉに２つのアドレス信号ａｊ，ａｋ（ｊ，ｋは０
〜９の整数である）が割当てられ、このアドレス信号ａ
ｊ，ａｋが共に「Ｈ」レベルになったときにワード線Ｗ
Ｌｉが選択される。

【００４６】ＮチャネルＭＯＳトランジスタ６１は電源
電位Ｖｃｃのラインと中間ノードＮ６１の間に接続さ
れ、そのゲートが信号／ｒａｓに基づいて生成された行
デコーダプリチャージ信号ＲＰを受ける。ＰチャネルＭ
ＯＳトランジスタ６２，６３は、中間ノードＮ６１と接
地電位ＧＮＤのラインとの間に接続され、各々のゲート
はそれぞれアドレス信号ａｊ，ａｋを受ける。

【００４７】ＮチャネルＭＯＳトランジスタ６５のドレ
インは信号／ｒａｓに基づいて生成されるワード線駆動
信号ＲＸを受け、そのソースはワード線ＷＬｉに接続さ
れる。ＮチャネルＭＯＳトランジスタ６６はワード線Ｗ
Ｌｉと接地電位ＧＮＤのラインとの間に接続され、その
ゲートは中間ノードＮ６１に接続される。インバータ６
０およびＮチャネルＭＯＳトランジスタ６４は中間ノー
ドＮ６１とＮチャネルＭＯＳトランジスタ６５のゲート
との間に直列接続され、ＮチャネルＭＯＳトランジスタ
６４のゲートは電源電位Ｖｃｃを受ける。

【００４８】信号ＲＰが振幅してＮチャネルＭＯＳトラ
ンジスタ６１がパルス的に導通すると中間ノードＮ６１
が「Ｈ」レベルにプリチャージされる。対応のアドレス
信号ａｊ，ａｋが共に「Ｈ」レベルになるとＮチャネル
ＭＯＳトランジスタ６２，６３が導通して、中間ノード
Ｎ６１が「Ｌ」レベルに放電される。これにより、Ｎチ
ャネルＭＯＳトランジスタ６５が導通しＮチャネルＭＯ
Ｓトランジスタ６６が非導通になり、信号ＲＸが「Ｈ」
レベルに立上がると、ワード線ＷＬｉが「Ｈ」レベルに
立上げられる。

【００４９】対応のアドレス信号ａｊ，ａｋのうちの少
なくとも１つが「Ｌ」レベルの場合は、中間ノードＮ６
１が放電されず「Ｈ」レベルとなる。これにより、Ｎチ
ャネルＭＯＳトランジスタ６６が導通しＮチャネルＭＯ
Ｓトランジスタ６５が非導通になり、信号ＲＸが「Ｈ」
レベルに立上がっても、ワード線ＷＬｉは「Ｌ」レベル
に固定される。

【００５０】図６〜図８は、図１〜図５で示したＤＲＡ
Ｍ１のディスターブテスト時の動作を示すタイムチャー
トである。以下、このタイムチャートに従ってＤＲＡＭ
１のディスターブテストについて説明する。

【００５１】まずテスタは、外部制御信号／Ｗを書込動
作を指示する「Ｌ」レベルに固定し、外部制御信号／Ｒ
ＡＳ，／ＣＡＳ、書込データおよび外部アドレス信号Ａ
０，Ａ９を所定の周期でＤＲＡＭ１に与えて、データの
書込を行なう。

【００５２】このとき図２の制御回路２では、信号／Ｂ
ＢＵ，／ＲＥＦ，／ＲＥＦＡが共に非活性化レベルの
「Ｈ」レベルとなるので、セルフリフレッシュマスタク
ロック信号φｓｅｌｆは生成されず、信号／ｒａｓは外
部制御信号／ＲＡＳの遅延信号となる。また、遅延回路
２３は活性化されず、カウントアップ信号ＣＵ０および
内部アドレス信号ｑ０〜ｑ９は生成されない。

【００５３】また図４のアドレスバッファ４では、信号
／ＲＥＦＡが非活性化レベルの「Ｈ」レベルとなるの
で、切換回路４１のトランスファゲート４９が導通し、
相補アドレス信号ａ０〜ａ９，／ａ０〜／ａ９は外部ア
ドレス信号Ａ０〜Ａ９に基づいて生成される。

【００５４】図１の行デコーダ＋ワード線駆動回路５
は、アドレスバッファ４から与えられた相補アドレス信
号ａ０〜ａ９，／ａ０〜／ａ９に従ってワード線ＷＬを
選択レベルの「Ｈ」レベルに立上げ、列デコーダ６はア
ドレスバッファ４から与えられた相補アドレス信号ａ０
〜ａ９，／ａ０〜／ａ９に従って列選択線ＣＳＬを選択
レベルの「Ｈ」レベルに立上げ、データ入出力回路８〜
１１はテスタから与えられたデータをセンスアンプ＋入
出力制御回路７を介して選択されたメモリセルＭＣに書
込む。このようにして、すべてのメモリセルＭＣのスト
レージノードＳＮに「Ｈ」レベルが書込まれる。

【００５５】次いでテスタは、ＷＣＢＲ（／Ｗ ａｎｄ
／ＣＡＳ ｂｅｆｏｒｅ ／ＲＡＳ）のタイミングで
信号／ＲＡＳ，／ＣＡＳ，／Ｗを「Ｌ」レベルに固定す
るとともに、特定の外部アドレス信号のレベルをスーパ
ーＶｃｃレベル（たとえば８Ｖ）にして、ＤＲＡＭ１を
特殊ディスターブテストモードに設定する。これによ
り、特殊ディスターブテストモード制御信号／φＴＭ、
セルフリフレッシュモードエントリ制御信号／ＢＢＵが
活性化レベルの「Ｌ」レベルとなり、下位アドレス設定
信号φ１が「Ｈ」レベルに設定される。

【００５６】図２の制御回路２では、信号／ＢＢＵ，／
ＲＥＦＡが活性化レベルの「Ｌ」レベルとなるので、ク
ロック発生回路１８が活性化されてクロック信号φｓｅ
ｌｆが生成され、信号／ｒａｓ，ＣＵ０はクロック信号
φｓｅｌｆの遅延信号となる。

【００５７】図３のアドレス発生回路３では、信号／φ
ＴＭが活性化レベルの「Ｌ」レベルとなり信号φ１が
「Ｈ」レベルとなるので、内部アドレス信号ｑ０が
「Ｌ」レベルに固定される。内部アドレス信号ｑ１は、
図８に示すように、信号／ｒａｓを４分周した信号の遅
延信号となる。

【００５８】図４のアドレスバッファ４では、信号／Ｒ
ＥＦＡが活性化レベルの「Ｌ」レベルとなるので切換回
路４１のトランスファゲート５０が導通し、相補アドレ
ス信号ａ０〜ａ９，／ａ０〜／ａ９は内部アドレス信号
ｑ０〜ｑ９に基づいて生成される。内部アドレス信号ｑ
０が「Ｌ」レベルに固定されるので、相補アドレス信号
ａ０，／ａ０は、それぞれ「Ｌ」レベルおよび「Ｈ」レ
ベルに固定される。

【００５９】信号／ＲＡＬ，ＲＡＤＥは、信号／ｒａｓ
に基づく信号である。図８に示すように、信号／ｒａｓ
の立下がりすなわち信号／ＲＡＬの立下がりで内部アド
レス信号ｑ１がラッチ回路４２にラッチされる。ラッチ
された内部アドレス信号ｑ１と、信号／ｒａｓの反転信
号となっている信号ＲＡＤＥとの論理積信号が相補アド
レス信号ａ１となる。相補アドレス信号ａ１は、たとえ
ば内部アドレス信号ｑ１が「Ｈ」レベルの間に２回振幅
する。相補アドレス信号ａ０は、「Ｌ」レベルに固定さ
れているので、偶数番の同じアドレスが２回ずつ指定さ
れる。

【００６０】図５の行デコーダ＋ワード線駆動回路５で
は、偶数番の同じアドレスが２回ずつ指定されるので偶
数番のアドレスのワード線ＷＬｉが２回ずつ選択レベル
の「Ｈ」レベルとなる。すなわち、図８に示すように、
行デコーダプリチャージ信号ＲＰは信号／ｒａｓと同様
に振幅する信号であり、ワード線駆動信号ＲＸは信号Ｒ
Ｐの反転信号のパルス幅を狭めた信号となっている。信
号ＲＰが「Ｈ」レベルになって図５の行デコーダ＋ワー
ド線駆動回路５の中間ノードＮ６１が「Ｈ」レベルにプ
リチャージされた後、相補アドレス信号ａｊ，ａｋが
「Ｈ」レベルとなり信号ＲＸは「Ｈ」レベルとなってワ
ード線ＷＬｉが「Ｈ」レベルに立上げられる。

【００６１】このようにして、偶数番のワード線ＷＬｉ
が２回ずつ立上げられて、従来技術で説明したように、
しきい値電圧の低いトランジスタＱを含む不良メモリセ
ルＭＣのデータが消滅させられる。

【００６２】なお、図８で信号／ＲＡＳ，／ＣＡＳ，／
Ｗが「Ｌ」レベルになった直後に信号／ｒａｓなどが１
回振幅しているのは、この時点では特殊ディスターブテ
ストモードが設定されたのかＣＢＲリフレッシュモード
が設定されたのか判別できず、ＣＢＲリフレッシュが１
回行なわれたためである。

【００６３】次いで、テスタは、信号／ＲＡＳ，／ＣＡ
Ｓ，／Ｗを「Ｈ」レベルに立上げて特殊ディスターブテ
ストモードを終了させ、ＣＢＲ（／ＣＡＳ ｂｅｆｏｒ
ｅ／ＲＡＳ）のタイミングで信号／ＲＡＳ，／ＣＡＳを
与えてＤＲＡＭ１をリセットさせる。これにより、信号
／φｔｍ，／ＢＢＵは非活性化レベルの「Ｈ」レベルと
なり、信号φ１は「Ｌ」レベルとなる。

【００６４】最後にテスタは、外部制御信号／Ｗを読出
動作を指定する「Ｈ」レベルに固定し、外部制御信号／
ＲＡＳ，／ＣＡＳおよび外部アドレス信号ａ０〜ａ９を
ＤＲＡＭ１に所定の周期で与えて、データの読出を行な
う。

【００６５】このとき図３の制御回路２および図４のア
ドレスバッファ４は、上述した書込動作時と同じ状態に
なる。図１の行デコーダ＋ワード線駆動回路５はアドレ
スバッファ４から与えられた相補アドレス信号ａ０〜ａ
９，／ａ０〜／ａ９に従ってワード線ＷＬを選択レベル
の「Ｈ」レベルに立上げ、列デコーダ６はアドレスバッ
ファ４から与えられた相補アドレス信号ａ０〜ａ９，／
ａ０〜／ａ９に従って列選択線ＣＳＬを選択レベルの
「Ｈ」レベルに立上げ、データ入出力回路８〜１１は選
択されたメモリセルＭＣからの読出データをテスタに伝
達する。

【００６６】テスタは、書込データと同じデータが読出
されたメモリセルＭＣを正常と判定し、書込データと異
なるデータが読出されたメモリセルＭＣやデータの読出
が不可能なメモリセルＭＣを不良と判定する。不良メモ
リセルＭＣは、たとえばスペアのメモリセルＭＣと置換
される。

【００６７】なお、セルフリフレッシュモード時は、図
２の制御回路２では、信号／ＢＢＵ，／ＲＥＦＡが活性
化レベルの「Ｌ」レベルとなり、クロック信号φｓｅｌ
ｆが生成され、信号／ｒａｓ，ＣＵ０はクロック信号φ
ｓｅｌｆの遅延信号となる。図３のアドレス発生回路３
では、信号／φＴＭが非活性化レベルの「Ｈ」レベルと
なり、信号φ１が「Ｌ」レベルとなり、内部アドレス信
号ｑ０はフリップフロップＦＦ０の出力信号Ｃ０の遅延
信号となる。したがって、内部アドレス信号ｑ０はカウ
ントアップ信号ＣＵ０が立下がる毎に変化し、各ワード
線ＷＬが１回ずつ指定される。図４のアドレスバッファ
４では、信号／ＲＥＦＡが活性化レベルの「Ｌ」レベル
となり、トランスファゲート５０が導通し、相補アドレ
ス信号ａ０〜ａ９，／ａ０〜／ａ９は内部アドレス信号
ｑ０〜ｑ９に基づいて生成される。図１の行デコーダ＋
ワード線駆動回路５は、各ワード線ＷＬを１回ずつ選択
し、センスアンプ＋入出力制御回路７は選択されたワー
ド線ＷＬに対応するメモリセルＭＣのデータのリフレッ
シュを行なう。

【００６８】この実施の形態では、テスタが特殊ディス
ターブテストモードを指示したことに応じてＤＲＡＭ１
自体が内部アドレス信号ｑ０〜ｑ９を生成し、その内部
アドレス信号ｑ０〜ｑ９に基づいて偶数番のワード線Ｗ
Ｌを２回ずつ「Ｈ」レベルに立上げて不良メモリセルＭ
Ｃのデータを消滅させるので、テスタが外部アドレス信
号Ａ０〜Ａ９をＤＲＡＭに与えて各ワード線ＷＬを
「Ｈ」レベルに立上げる必要があった従来に比べ、テス
タのプログラムが大幅に簡単化される。

【００６９】しかも、従来からＤＲＡＭ１に内蔵されて
いるセルフリフレッシュ用のアドレス発生回路を利用し
て特殊ディスターブテストモードを実行するので、ＤＲ
ＡＭ１の構成が複雑になることがない。

【００７０】なお、この実施の形態では、下位アドレス
設定信号φ１を「Ｈ」レベルに設定して偶数番のワード
線ＷＬを２回ずつ選択したが、下位アドレス設定信号φ
１を「Ｌ」レベルに設定して奇数番のワード線ＷＬを２
回ずつ選択してもよい。また、下位アドレス設定信号φ
１を「Ｈ」レベルに設定して偶数番のワード線ＷＬを２
回ずつ選択した後に、下位アドレス設定信号φ１を
「Ｌ」レベルに設定して奇数番のワード線ＷＬを２回ず
つ選択して、すべてのワード線ＷＬを２回ずつ選択して
もよい。

【００７１】また、この実施の形態では、図３において
ゲート回路３２を１つだけ設けて内部アドレス信号ｑ０
のみを「Ｌ」レベルに固定したが、他の下位アドレス用
のフリップフロップ（たとえばＦＦ１）にもゲート回路
３２を設けて内部アドレス信号ｑ０およびｑ１を「Ｈ」
レベルに固定してもよい。これにより、同じワード線Ｗ
Ｌを４回ずつ選択できる。換言すると、第１〜第Ｍ（Ｍ
は正の整数である）のフリップフロップのうちの下位ア
ドレスを指定する第１〜第Ｎ（Ｎ＜Ｍ；Ｎは正の整数で
ある）のフリップフロップの各々にゲート回路３２を設
けてＮビットの内部アドレス信号のうちの下位アドレス
を指定するＮビットの内部アドレス信号を「Ｈ」レベル
または「Ｌ」レベルに固定してもよい。

【００７２】［実施の形態２］図９は、この発明の実施
の形態２によるＤＲＡＭの構成を示す一部省略したブロ
ック図である。図９を参照して、このＤＲＡＭが実施の
形態１のＤＲＡＭ１と異なる点は、制御回路２の遅延回
路２３とアドレス発生回路３との間に分周回路７０およ
び切換回路７６が新たに設けられている点である。

【００７３】分周回路７０は、たとえば１段のフリップ
フロップで構成され、遅延回路２３から出力されたカウ
ントアップ信号ＣＵ０を分周して、信号ＣＵ０の２倍の
周期を持つカウントアップ信号ＣＵ１を生成する。

【００７４】切換回路７６は、インバータ７１，７５、
ＡＮＤゲート７２，７３およびＮＯＲゲート７４を含
む。セルフリフレッシュモード時に「Ｌ」レベルに設定
され、特殊ディスターブテストモード時に「Ｈ」レベル
に設定されるカウントアップ制御信号φ２が、ＡＮＤゲ
ート７２の一方入力ノードに直接入力されるとともに、
インバータ７１を介してＡＮＤゲート７３の一方入力ノ
ードに入力される。カウントアップ信号ＣＵ１，ＣＵ０
は、それぞれＡＮＤゲート７２，７３の他方入力ノード
に入力される。ＮＯＲゲート７４はＡＮＤゲート７２，
７３の出力を受け、その出力がインバータ７５に入力さ
れる。インバータ７５の出力がカウントアップ信号ＣＵ
２となり、アドレス発生回路３に入力される。このカウ
ントアップ信号ＣＵ２のパルス数は図３で示したアドレ
ス発生回路３のカウンタ３１でカウントされる。

【００７５】次に、図９で示したＤＲＡＭの動作につい
て説明する。セルフリフレッシュモード時は、図１０に
示すように、ＷＣＢＲのタイミングで信号／ＲＡＳ，／
ＣＡＳ，／Ｗが「Ｌ」レベルに立下げられ、応じて信号
／φＴＭ，／ＢＢＵが「Ｌ」レベルとなる。カウントア
ップ制御信号φ２は「Ｌ」レベルのまま変化しない。

【００７６】信号φ２が「Ｌ」レベルであるので、図９
のＡＮＤゲート７２の出力は「Ｌ」レベルに固定され、
カウントアップ信号ＣＵ０はＡＮＤゲート７３，ＮＯＲ
ゲート７４，インバータ７５を通過してカウントアップ
信号ＣＵ２となる。したがって、信号ＣＵ２は信号／Ｒ
ＡＳと同じ周期で振幅し内部アドレス信号ｑ０〜ｑ９は
信号／ｒａｓと同じ周期で変化する。したがって各ワー
ド線ＷＬが１回ずつ「Ｈ」レベルに立上げられる。

【００７７】特殊ディスターブテストモード時は、図１
１に示すように、ＷＣＢＲのタイミングで信号／ＲＡ
Ｓ，／ＣＡＳ，／Ｗが「Ｈ」レベルに立上げられるとと
もに、スーパーＶｃｃレベル（図示せず）が与えられ、
応じて信号／φＴＭ，／ＢＢＵが「Ｌ」レベルに立下が
るとともに信号φ２が「Ｈ」レベルに立上がる。

【００７８】信号φ２が「Ｈ」レベルになったので、図
９のＡＮＤゲート７３の出力は「Ｌ」レベルに固定さ
れ、分周回路７０の出力ＣＵ１がＡＮＤゲート７２、Ｎ
ＯＲゲート７４およびインバータ７５を通過してカウン
トアップ信号ＣＵ２となる。したがって、信号ＣＵ２は
信号／ｒａｓの２倍の周期で振幅する。また、このモー
ドでは図３で説明したとおり内部アドレス信号ｑ０が
「Ｌ」レベルに固定される。したがって、内部アドレス
信号ｑ１〜ｑ９は信号／ｒａｓの４倍の周期で変化す
る。このため、各ワード線ＷＬは４回ずつ「Ｈ」レベル
に立上げられる。

【００７９】この実施の形態でも、実施の形態１と同じ
効果が得られる。なお、この実施の形態では、分周回路
７０はカウントアップ信号ＣＵ０の周期を２倍にした
が、分周回路７０がカウントアップ信号ＣＵ０の周期を
さらに大きな倍数（４倍，８倍，…）にしてもよい。こ
の場合は、各ワード線ＷＬが立上げらる回数がさらに増
大する。

【００８０】また、この実施の形態では、特殊ディスタ
ーブテストモードにおいて内部アドレス信号ｑ０を
「Ｌ」レベルに固定されたが、図３のアドレス発生回路
３のゲート回路３２の代わりに２段のインバータ３８を
設けて内部アドレス信号ｑ０も振幅させてもよい。但
し、この場合は、各ワード線ＷＬが２回ずつ「Ｈ」レベ
ルに立上げられることとなる。

【００８１】［実施の形態３］図１２は、この発明の実
施の形態３によるＤＲＡＭの要部の構成を示す回路図で
ある。

【００８２】図１２を参照して、このＤＲＡＭが実施の
形態１のＤＲＡＭ１と異なる点は、図２で説明したクロ
ック発生回路１８がクロック発生回路８０で置換されて
いる点である。

【００８３】クロック発生回路８０は、ＮＡＮＤゲート
８１および複数のインバータ８２〜８７を含む。インバ
ータ８３〜８６は、ＮＡＮＤゲート８１の出力ノードと
一方入力ノードの間に直列接続される。インバータ８７
は、ＮＡＮＤゲート８１の出力ノードとインバータ８５
の出力ノードとの間に接続される。発振周期制御信号φ
３がインバータ８３，８５の接地ノードおよびインバー
タ８７の電源ノードに入力され、その反転信号／φ３が
インバータ８３，８５の電源ノードおよびインバータ８
７の接地ノードに入力される。セルフリフレッシュエン
トリ制御信号／ＢＢＵがインバータ８２を介してＮＡＮ
Ｄゲート８１の他方入力ノードに入力される。

【００８４】図１３（ａ）〜（ｈ）は、図１２に示した
ＤＲＡＭの動作を示すタイムチャートである。同図
（ａ）〜（ｃ）に示すようにＷＣＢＲのタイミングで信
号／ＲＡＳ，／ＣＡＳ，／Ｗが「Ｌ」レベルに立下げら
れ、かつスーパーＶｃｃレベルが与えられて特殊ディス
ターブテストモードが指示されると、同図（ｄ）（ｅ）
に示すように特殊ディスターブテストモード制御信号／
φＴＭおよびセルフリフレッシュエントリ制御信号／Ｂ
ＢＵが活性化レベルの「Ｌ」レベルに立下がり、同図
（ｆ）の実線で示すように信号φ３が「Ｈ」レベルに立
上がる。これにより、インバータ８７が活性化状態とな
りインバータ８３，８５は非活性化状態となってインバ
ータ８７，８６およびＮＡＮＤゲート８１によってリン
グオシレータが構成され、同図（ｇ）に示すように比較
的短い周期のセルフリフレッシュマスタクロック信号φ
ｓｅｌｆがインバータ８６から出力される。

【００８５】一方セルフリフレッシュモード時は、同図
（ｆ）の点線で示すように、信号φ３が「Ｈ」レベルに
立上がらず、「Ｌ」レベルの状態が維持される。この場
合は、インバータ８３，８５が活性化状態となりインバ
ータ８７が非活性化状態となってインバータ８３〜８６
およびＮＡＮＤゲート８１によってリングオシレータが
構成され、同図（ｈ）に示すように比較的長い周期のセ
ルフリフレッシュマスタクロック信号φｓｅｌｆがイン
バータ８６から出力される。

【００８６】この実施の形態では、特殊ディスターブテ
ストモード時はクロック信号φｓｅｌｆの周期が短くな
るので、単位時間当りのワード線ＷＬを立上げる回数を
増大させることができ、ディスターブテストを短時間で
行なうことが可能となる。

【００８７】なお、この実施の形態では、特殊ディスタ
ーブテストモード時のクロック信号φｓｅｌｆの周期を
セルフリフレッシュモード時のクロック信号φｓｅｌｆ
の周期よりも短くしたが、逆に、特殊ディスターブテス
トモード時のクロック信号φｓｅｌｆの周期をセルフリ
フレッシュモード時のクロック信号φｓｅｌｆの周期よ
りも長くしてもよい。この場合は、各ワード線ＷＬを
「Ｈ」レベルに維持する時間を長くすることができ、メ
モリセルＭＣとビット線ＢＬ，／ＢＬの間のリークをよ
り精度よく検出できる。

【００８８】

【発明の効果】以上のように、請求項１に係る発明で
は、セルフリフレッシュモードが指示されたことに応じ
て第１のクロック信号と同じ周期で各ワード線が順次指
定され、ディスターブテストモードが指示されたことに
応じてその複数倍の周期で各ワード線が指定され、指定
されたワード線は第１のクロック信号と同じ周期でパル
ス的に選択レベルにされる。したがって、ディスターブ
テストモードが指示されたことに応じて半導体記憶装置
自体が各ワード線を複数回ずつ選択レベルにするので、
テスタが外部アドレス信号を与えてワード線を選択レベ
ルにしていた従来に比べ、テスタのプログラムの簡単化
が図られる。しかも、従来から半導体記憶装置に内蔵さ
れているセルフリフレッシュモードの実行手段を利用し
てディスターブテストモードを実行するので、半導体記
憶装置の構成が複雑になることもない。

【００８９】請求項２に係る発明では、請求項１に係る
ワード線指定手段は、直列接続された複数のフリップフ
ロップを含み、第１のクロック信号のパルス数をカウン
トし、そのカウント値によって各ワード線のアドレスを
指定するカウンタと、ディスターブテストモードが指示
されたことに応じて下位アドレスを固定するためのゲー
ト手段とを含む。これにより、ワード線指定手段が容易
に構成される。

【００９０】請求項３に係る発明では、請求項１に係る
発明のワード線指定手段は、第１のクロック信号を分周
してその複数倍の周期の第２のクロック信号を出力する
分周手段と、セルフリフレッシュモードが指示されたこ
とに応じて第１のクロック信号を通過させディスターブ
テストモードが指示されたことに応じて第２のクロック
信号を通過させるゲート手段と、ゲート手段を通過した
第１または第２のクロック信号のパルス数をカウント
し、そのカウント値によって各ワード線のアドレスを指
定するカウンタとを含む。これにより、ワード線指定手
段が容易に構成される。

【００９１】請求項４に係る発明では、請求項１から請
求項３のいずれかに係る発明において第１のクロック信
号の周波数の変更が可能になっている。したがって、ワ
ード線を選択レベルに維持する時間を容易に変更するこ
とができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＤＲＡＭの構
成を示すブロック図である。

【図２】 図１に示したＤＲＡＭの制御回路の構成を示
す回路ブロック図である。

【図３】 図１に示したＤＲＡＭのアドレス発生回路の
構成を示す一部省略した回路ブロック図である。

【図４】 図１に示したＤＲＡＭのアドレスバッファの
構成を示す一部省略した回路図である。

【図５】 図１に示したＤＲＡＭの行デコーダ＋ワード
線駆動回路の構成を示す一部省略した回路図である。

【図６】 図１に示したＤＲＡＭのディスターブテスト
時の動作を示すタイムチャートである。

【図７】 図１に示したＤＲＡＭのディスターブテスト
時の動作を示す他のタイムチャートである。

【図８】 図１に示したＤＲＡＭのディスターブテスト
時の動作を示すさらに他のタイムチャートである。

【図９】 この発明の実施の形態２によるＤＲＡＭの要
部の構成を示す回路ブロック図である。

【図１０】 図９に示したＤＲＡＭのセルフリフレッシ
ュモード時の動作を示すタイムチャートである。

【図１１】 図９に示したＤＲＡＭの特殊ディスターブ
テストモード時の動作を示すタイムチャートである。

【図１２】 この発明の実施の形態３によるＤＲＡＭの
要部の構成を示す回路図である。

【図１３】 図１２に示したＤＲＡＭの特殊ディスター
ブテストモードおよびセルフリフレッシュモード時の動
作を示すタイムチャートである。

【図１４】 従来のＤＲＡＭの要部の構成を示す回路ブ
ロック図である。

【図１５】 図１４に示したＤＲＡＭに対して行なわれ
るディスターブテストを説明するためのタイムチャート
である。

【符号の説明】

１ ＤＲＡＭ、２ 制御回路、３ アドレス発生回路、
４ アドレスバッファ、５ 行デコーダ＋ワード線駆動
回路、６ 列デコーダ、７ センスアンプ＋入出力制御
回路、８〜１１ データ入出力回路、１２，２０，２
１，３５〜３７，５７，５８，８１ ＮＡＮＤゲート、
１３〜１７，２２，３３〜３６，３８，４８，５１〜５
６，６０，７１，７５，８２〜８７ インバータ、１
８，８０ クロック発生回路、１９，４０ 入力バッフ
ァ、２３ 遅延回路、３１ カウンタ、３２ ゲート回
路、４１，７６ 切換回路、４２ ラッチ回路、４３
相補信号生成回路、４４，４５ ＰチャネルＭＯＳトラ
ンジスタ、４６，４７，６１〜６６ ＮチャネルＭＯＳ
トランジスタ、４９，５０ トランスファゲート、７０
分周回路、７２，７３ ＡＮＤゲート、７４ ＮＯＲゲ
ート、ＭＡ メモリセルアレイ、ＭＣ メモリセル、Ｑ
ＮチャネルＭＯＳトランジスタ、Ｃ キャパシタ、Ｓ
Ｎ ストレージノード、ＷＬ ワード線、ＢＬ，／ＢＬ
ビット線、ＴＧ トランスファゲート、ＳＡ センス
アンプ、ＣＳＧ 列選択ゲート、ＩＯ，／ＩＯ データ
信号入出力線。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 行列状に配列された複数のメモリセル
   と、各行に対応して設けられたワード線と、各列に対応
   して設けられたビット線対とを含むメモリセルアレイを
   備え、 各ワード線を１回ずつ選択レベルにして各メモリセルの
   データのリフレッシュを行なうセルフリフレッシュモー
   ドと、各ワード線を複数回ずつ選択レベルにして不良メ
   モリセルのデータを消滅させるディスターブテストモー
   ドとを有する半導体記憶装置であって、 前記セルフリフレッシュモードおよび前記ディスターブ
   テストモードのうちのいずれか一方が指示されたことに
   応じて第１のクロック信号を出力するクロック信号発生
   手段、 前記セルフリフレッシュモードが指示されたことに応じ
   て前記第１のクロック信号と同じ周期で各ワード線を順
   次指定し、前記ディスターブテストモードが指示された
   ことに応じて前記第１のクロック信号の複数倍の周期で
   各ワード線を順次指定するワード線指定手段、および前
   記ワード線指定手段によって指定されたワード線を前記
   第１のクロック信号と同じ周期で選択レベルにするワー
   ド線駆動手段を備える、半導体記憶装置。
2. 【請求項２】 各ワード線に固有のアドレスが割当てら
   れ、 前記ワード線指定手段は、 直列接続された第１〜第Ｍのフリップフロップを含み、
   前記クロック信号発生手段から出力された第１のクロッ
   ク信号のパルス数をカウントし、そのカウント値によっ
   て各ワード線のアドレスを指定するカウンタ、およびそ
   れぞれが、前記第１〜第Ｍのフリップフロップのうちの
   下位アドレスを指定する第１〜第Ｎ（Ｎ＜Ｍ）のフリッ
   プフロップに対応して設けられ、セルフリフレッシュモ
   ードが指示されたことに応じて対応のフリップフロップ
   の出力を通過させ、前記ディスターブテストモードが指
   示されたことに応じて対応のフリップフロップの出力の
   通過を遮断するとともに第１または第２の論理信号を出
   力する第１〜第Ｎのゲート手段を含み、 前記ワード線駆動手段は、前記第１〜第Ｎのゲート手段
   と前記第Ｎ＋１〜第Ｍのフリップフロップの出力によっ
   て指定されたアドレスのワード線を前記第１のクロック
   信号と同じ周期で選択レベルにする、請求項１に記載の
   半導体記憶装置。
3. 【請求項３】 各ワード線に固有のアドレスが割当てら
   れ、 前記ワード線指定手段は、 前記クロック信号発生手段から出力された第１のクロッ
   ク信号を分周して、該第１のクロック信号の複数倍の周
   期を有する第２のクロック信号を出力する分周手段、 前記クロック信号発生手段から出力された第１のクロッ
   ク信号と前記分周手段から出力された第２のクロック信
   号とを受け、前記セルフリフレッシュモードが指示され
   たことに応じて前記第１のクロック信号を通過させ、前
   記ディスターブテストモードが指示されたことに応じて
   前記第２のクロック信号を通過させるゲート手段、およ
   び前記ゲート手段を通過した第１または第２のクロック
   信号のパルス数をカウントし、そのカウント値によって
   各ワード線のアドレスを指定するカウンタを含み、 前記ワード線駆動手段は、前記カウンタによって指定さ
   れたアドレスのワード線を前記第１のクロック信号と同
   じ周期で選択レベルにする、請求項１に記載の半導体記
   憶装置。
4. 【請求項４】 前記クロック信号発生手段は、第１のク
   ロック信号の周波数の変更を指示する信号に応答して、
   第１のクロック信号の周波数を変更する、請求項１から
   請求項３のいずれかに記載の半導体記憶装置。