JP2012164876A - Method of forming interconnection or electrode, electronic device, and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、配線又は電極の形成方法と、この配線又は電極の形成方法により配線又は電極を形成した電子デバイス及びその製造方法に関するものである。 The present invention relates to a wiring or electrode forming method, an electronic device in which a wiring or an electrode is formed by the wiring or electrode forming method, and a manufacturing method thereof.
従来、電界効果トランジスタなどの電子デバイスは、蒸着法、ＰＶＤ（物理蒸着法）、ＣＶＤ（化学蒸着法）などの高真空下での素子作製プロセスを経て製造されているが、高価な製造設備を必要とすると共に、製造工程での消費エネルギーが多い。 Conventionally, electronic devices such as field effect transistors are manufactured through element manufacturing processes under high vacuum such as vapor deposition, PVD (physical vapor deposition), and CVD (chemical vapor deposition). It is necessary and consumes a lot of energy in the manufacturing process.
これに対し、塗布法により半導体層を形成する塗布プロセスは、大面積の電子デバイスであっても比較的簡易な設備によって製造することができると共に、製造工程での消費エネルギーも少ない。 On the other hand, a coating process for forming a semiconductor layer by a coating method can be manufactured with relatively simple equipment even for a large-area electronic device and consumes less energy in the manufacturing process.
塗布プロセスによる電解効果トランジスタの製造方法として、特許文献１には、ビシクロ化合物を基板上に塗布して、半導体材料へ変換させて電界効果トランジスタを製造する方法が記載されている。この方法では、溶解性の高いビシクロ化合物を加熱することによりエチレンを脱離させ、平面性の高い構造に変換することにより、アモルファスまたはアモルファスに近い有機薄膜から、高い結晶性を有する有機半導体層を形成する。そのため、低分子でありながら塗布プロセスにより成膜することが可能であり、高い移動度を持った電界効果トランジスタを形成することができる。
As a method for producing a field effect transistor by a coating process,
電界効果トランジスタの配線及び電極をエッチングプロセスで形成する場合、エッチング液やエッチングガスが、半導体やゲート絶縁膜等の下地を溶解したり、化学反応を起こしたり、エッチング液及びエッチングガスの成分が残留したりすることにより、半導体特性が低下することがある。 When forming the wiring and electrodes of a field effect transistor by an etching process, the etching solution or etching gas dissolves the substrate such as a semiconductor or a gate insulating film, causes a chemical reaction, or the etching solution and etching gas components remain. In some cases, the semiconductor characteristics may deteriorate.
高精細なトランジスタアレイを製造するには、ボトムコンタクト・ボトムゲート型の構造が最も有望である。しかしながら、ゲート絶縁膜などの有機材料が電極のエッチング液及びエッチングガスに対して耐性が無く、特性が低下したり、ばらついたりするところから、高特性のボトムコンタクト・ボトムゲート構造のトランジスタを低コストで製造することが難しい。特に、安価なフレキシブルデバイスを製造する為にポリマーゲート絶縁膜を使用した場合、エッチング液及びエッチングガスの影響が大きい。 The bottom contact / bottom gate structure is the most promising for manufacturing a high-definition transistor array. However, organic materials such as gate insulating films are not resistant to the etching solution and etching gas of the electrode, and the characteristics deteriorate or vary. Difficult to manufacture with. In particular, when a polymer gate insulating film is used to manufacture an inexpensive flexible device, the influence of the etching solution and the etching gas is great.
リフトオフプロセスにより配線又は電極を製造する場合、下地に対するエッチング液及びエッチングガスによるダメージは小さいものの、不要な電極材料を剥離するときに電極材料のゴミが大量に発生し、このゴミが基板上に再付着することにより欠陥が生じ、不良品を発生させることがある。 When wiring or electrodes are manufactured by the lift-off process, although damage to the underlying layer by the etching solution and etching gas is small, a large amount of electrode material dust is generated when unnecessary electrode material is peeled off, and this dust is regenerated on the substrate. Adhesion may cause defects and cause defective products.
本発明は上記の課題に鑑みて創案されたもので、下地にダメージを与えず、また、電極材料のゴミの再付着も防止される配線又は電極の形成方法と、この配線又は電極の形成方法により配線又は電極を形成した電子デバイス及びその製造方法を提供することを目的とする。 The present invention was devised in view of the above problems, and a wiring or electrode forming method that does not damage the ground and prevents reattachment of dust of the electrode material, and a method of forming the wiring or electrode It is an object of the present invention to provide an electronic device having a wiring or an electrode formed thereon and a method for manufacturing the same.
請求項１の配線又は電極の形成方法は、下地上に第１のレジスト層を形成する工程と、該第１のレジスト層に溝状又は孔状の開口部を形成する工程と、該開口部及び第１のレジスト層上に導電材料層を成膜する導電材料成膜工程と、該開口部の導電材料層を覆う保護レジスト層を形成する保護レジスト層形成工程と、該保護レジスト層で覆われていない導電材料層を除去する工程と、該第１のレジスト層及び該開口部の導電材料層上の保護レジスト層を除去する工程とによって、該開口部に残留した導電材料よりなる配線又は電極を形成することを特徴とするものである。
The method of forming a wiring or electrode according to
請求項２の配線又は電極の形成方法は、請求項１において、前記保護レジスト層形成工程は、前記導電材料層成膜工程で形成された導電材料層の全体を覆う第２のレジスト層形成工程と、該開口部以外の導電材料層上の第２のレジスト層を除去する工程とを有することを特徴とするものである。 According to a second aspect of the present invention, there is provided the wiring or electrode forming method according to the first aspect, wherein the protective resist layer forming step includes a second resist layer forming step for covering the entire conductive material layer formed in the conductive material layer forming step. And a step of removing the second resist layer on the conductive material layer other than the opening.
請求項３の配線又は電極の形成方法は、請求項１において、前記保護レジスト層形成工程は、前記開口部の導電材料層の上にパターン印刷により保護レジストを印刷する工程を有することを特徴とするものである。 According to a third aspect of the present invention, there is provided the wiring or electrode forming method according to the first aspect, wherein the protective resist layer forming step includes a step of printing a protective resist by pattern printing on the conductive material layer of the opening. To do.
請求項４の配線又は電極の形成方法は、請求項１ないし３のいずれか１項において、前記保護レジスト形成工程において、前記開口部の導電材料層のみを覆うように前記保護レジスト層を形成することを特徴とするものである。 According to a fourth aspect of the present invention, in the method for forming a wiring or an electrode according to any one of the first to third aspects, in the protective resist forming step, the protective resist layer is formed so as to cover only the conductive material layer of the opening. It is characterized by this.
請求項５の配線又は電極の形成方法は、請求項１ないし３のいずれか１項において、前記保護レジスト形成工程において、前記開口部の導電材料層と、該開口部に沿う第１のレジスト層上の導電材料層とを覆うように前記保護レジスト層を形成することを特徴とするものである。
The method of forming a wiring or electrode according to
請求項６の電子デバイスの製造方法は、配線又は電極を形成する工程を有する電子デバイスの製造方法において、該配線又は電極を請求項１ないし５のいずれか１項に記載の配線又は電極の形成方法によって形成することを特徴とするものである。
The method for manufacturing an electronic device according to
請求項７の電子デバイスは、配線又は電極を有する電子デバイスにおいて、該配線又は電極は請求項１ないし５のいずれか１項に記載の配線又は電極の形成方法によって形成されたものであることを特徴とするものである。
The electronic device according to
請求項８の電子デバイスは、請求項７において、電界効果トランジスタであることを特徴とするものである。 An electronic device according to an eighth aspect of the present invention is the electronic device according to the seventh aspect, wherein the electronic device is a field effect transistor.
本発明においては、第１のレジスト層に形成した開口部に導電材料層を形成し、この導電材料層を覆う保護レジスト層を形成した後、該保護レジスト層で覆われていない導電材料層を除去し、その後、保護レジスト層を除去する。この下地上に残っている導電材料にて配線又は電極が構成される。このように、配線又は電極を保護レジスト層で覆った状態で不要な導電材料層を除去するので、この導電材料層除去に際して下地や配線又は電極がダメージを受けない。また、除去の際に発生するゴミが下地に付着することも防止され、特性の優れた電子デバイスが製造される。 In the present invention, after forming a conductive material layer in the opening formed in the first resist layer, forming a protective resist layer covering the conductive material layer, the conductive material layer not covered with the protective resist layer is formed. Then, the protective resist layer is removed. A wiring or an electrode is composed of the conductive material remaining on the base. As described above, since the unnecessary conductive material layer is removed in a state where the wiring or the electrode is covered with the protective resist layer, the ground, wiring, or electrode is not damaged when the conductive material layer is removed. Also, dust generated during removal is prevented from adhering to the base, and an electronic device having excellent characteristics is manufactured.
以下、本発明について図面を参照してさらに詳細に説明する。但し、以下に記載する説明は、本発明の実施形態の一例（代表例）であり、本発明はその要旨を越えない限り、これらの内容に限定されるものではない。 Hereinafter, the present invention will be described in more detail with reference to the drawings. However, the description described below is an example (representative example) of the embodiment of the present invention, and the present invention is not limited to these contents as long as the gist of the present invention is not exceeded.
図１（ａ）は本発明の一例を示す断面図であり、下地２上に配線又は電極を形成するプロセスを示している。
FIG. 1A is a cross-sectional view showing an example of the present invention, and shows a process of forming wirings or electrodes on the
まず、（１）の通り、下地２上に第１のレジスト層１（未硬化層）を塗布法により形成する。次いで、（２）の通り、第１のレジスト層１を所定パターンに露光し、現像することにより、溝状又は孔状の開口部５を形成し、開口部５において下地２を露出させる。次に、（３）の通り、全面すなわち第１のレジスト層１上と、開口部５に露出した下地２上とに導電材料層３を形成する。
First, as shown in (1), the first resist layer 1 (uncured layer) is formed on the
次いで、（４）の通り、この導電材料層３上の全面に第２のレジスト層４（未硬化層）を塗布法により形成する。そして、（５）の通り、この第２のレジスト層４のうち開口部５に重なる部分のみを露光して硬化させ、残余のレジスト層４すなわち開口部５以外の導電材料層３上のレジスト層４を除去する。これにより、開口部５の導電材料３を覆う保護レジスト層４’が残留する。また、開口部５以外では導電材料３が露出する。そこで、次に、（６）の通り、開口部５以外の導電材料層３を除去する。最後に、（７）の通り、第１のレジスト層１と保護レジスト層４’とを除去し、保護レジスト層４’の下に残留していた導電材料３を配線又は電極として得る。
Next, as shown in (4), a second resist layer 4 (uncured layer) is formed on the entire surface of the
この実施の形態では、工程（３）からリフトオフプロセスにより直ちに開口部５以外のレジスト層及びその上の導電材料層３を除去する（図１（ｂ）参照）のではなく、工程（４）〜（６）の通り、開口部５の導電材料層３を覆う保護レジスト層４’を形成した後、それ以外の（すなわち開口部５以外の）不要な導電材料層３を除去する。従って、この不要な導電材料層３を除去する際に大量のゴミが生じるが、このゴミが下地２には付着しない。また、この導電材料層３の除去に際して、レジスト層１，４’が存在するので、下地２や、開口部５の導電材料３がエッチング液の影響を受けない。このため、本発明の形成方法で形成された電極を用いることにより、移動度、シフト電圧、オン−オフ比などに優れた電界効果トランジスタを得ることが可能となる。
In this embodiment, the resist layer other than the
なお、図１（ｂ）は、後述の比較例１のプロセスを示すものであり、工程（１）〜（３）の後、直ちにリフトオフプロセスによって第１のレジスト層１を除去して、第１のレジスト層１と共にその上の不要な導電材料層（開口部５以外の導電材料層）を除去する。この図１（ｂ）の方法では、リフトオフプロセスにおいて大量に発生する導電材料層３由来のゴミが下地２に付着するおそれがある。
FIG. 1B shows a process of Comparative Example 1 to be described later. After the steps (1) to (3), the first resist
図１（ａ）では、保護レジスト層４’が開口部５と同一幅となっているが、図２の工程（５）のように、開口部５とそれに隣接する領域（すなわち、開口部５に沿う第１のレジスト層上）において第２のレジスト層４を硬化させることにより、開口部５から張り出した幅広の保護レジスト層４’’を形成してもよい。この保護レジスト層４’’の幅広部の幅は、開口部５の幅の１〜１０倍特に１．０１〜２倍程度の幅を有することが好ましい。
In FIG. 1A, the protective resist
図２のその他の工程は図１と同一である。 Other steps in FIG. 2 are the same as those in FIG.
図１，２では、第２のレジスト層４を全面に塗布した後、開口部５部分のみを残すことにより保護レジスト層４’，４’’を形成しているが、図３の工程（４）のように、開口部５の導電材料層３のみを覆うようにレジストを印刷し、これを硬化させて保護レジスト層４Ａを形成してもよい。その後は、（５）の通り不要な導電材料層３を除去した後、（６）の通り、レジスト層１及び保護レジスト層４Ａを除去する。図３の工程（１）〜（３）は図１，２の工程（１）〜（３）と同一である。図３の工程（５），（６）は、図１の工程（６），（７）と同一である。
In FIGS. 1 and 2, after the second resist
次に、下地層、各レジスト層及び導電材料の材料等について説明する。 Next, the material of the underlayer, each resist layer, and the conductive material will be described.
＜下地層＞
下地層の種類は特に限定はないが、ガラス、石英等の無機材料や、ポリイミド膜、ポリエステル膜、ポリエチレン膜、ポリフェニレンスルフィド膜、ポリパラキシレン膜等の絶縁プラスチック、無機材料、金属・合金板、絶縁プラスチックを組み合わせたハイブリッド基板等が使用可能である。又、導電性ｎ型シリコンウェハーのように、後述のゲート絶縁膜と基板が一体になったものを用いても構わない。
<Underlayer>
There are no particular limitations on the type of underlayer, but inorganic materials such as glass and quartz, insulating plastics such as polyimide films, polyester films, polyethylene films, polyphenylene sulfide films, polyparaxylene films, inorganic materials, metal / alloy plates, A hybrid substrate combined with an insulating plastic can be used. Also, a gate insulating film and a substrate which will be described later may be integrated, such as a conductive n-type silicon wafer.
下地層は、ゲート絶縁膜であってもよい。ゲート絶縁膜の種類には特に限定は無い。ゲート絶縁膜は、例えば、ポリイミド、ポリビニルフェノール、ポリビニルアルコール、ポリシスセスキオキサン、ポリシラザン、パーヒドロポリシラザン、エポキシ等の絶縁ポリマーを塗布・焼成したり、ＣＶＤやスパッターによってＳｉＯ２やＳｉＮｘ、酸化アルミニウム、酸化タンタル等を成膜すること等によって形成される。ゲート電極にタンタルやアルミニウムを用いている場合は、ＵＶ・オゾン処理や陽極酸化処理等によりゲート電極表面に形成される酸化タンタルや酸化アルミニウムを下地層としてもよい。また、シリコン基板を酸化雰囲気下で加熱することにより形成される熱酸化膜を用いてもよい。 The underlayer may be a gate insulating film. There is no particular limitation on the type of gate insulating film. For example, the gate insulating film may be formed by applying and baking an insulating polymer such as polyimide, polyvinylphenol, polyvinyl alcohol, polycissesquioxane, polysilazane, perhydropolysilazane, and epoxy, or by SiO 2 or SiN x , oxidation by CVD or sputtering. It is formed by depositing aluminum, tantalum oxide or the like. When tantalum or aluminum is used for the gate electrode, tantalum oxide or aluminum oxide formed on the surface of the gate electrode by UV / ozone treatment or anodizing treatment may be used as the base layer. Alternatively, a thermal oxide film formed by heating a silicon substrate in an oxidizing atmosphere may be used.
下地層は、半導体であってもよい。この半導体としては特に限定はなく、ｐ型半導体であってもよく、ｎ型半導体であってもよく、有機半導体材料や無機半導体材料を用いてもよい。無機半導体としては、ａ−Ｓｉ、ｐ−Ｓｉ等のシリコン半導体や、ＩＧＺＯ、Ｉｎ２Ｏ３、ＺｎＯ等の酸化物半導体を用いることができる。また、有機半導体としては、有機材料としては、ペンタセン等のアセン類、ベンゾチオフェン等の含複素縮合環芳香族化合物、ポルフィリン、フタロシアニン等のアヌレン化合物が挙げられ、中でもポルフィリン、フタロシアニン等のアヌレン化合物が好ましい。 The underlayer may be a semiconductor. The semiconductor is not particularly limited, and may be a p-type semiconductor, an n-type semiconductor, or an organic semiconductor material or an inorganic semiconductor material. As the inorganic semiconductor, a silicon semiconductor such as a-Si or p-Si, or an oxide semiconductor such as IGZO, In 2 O 3 , or ZnO can be used. Examples of organic semiconductors include organic materials such as acenes such as pentacene, heterocondensed condensed aromatic compounds such as benzothiophene, and annulene compounds such as porphyrin and phthalocyanine. preferable.
半導体層の形成方法としては、真空蒸着、スパッター、ＣＶＤ等の真空プロセスや、塗布法等が例示されるが、これに限定されない。半導体層を塗布法によって形成する方法としては、具体的には（ａ）半導体を含む塗布液を塗布し、乾燥後半導体層とする方法、（ｂ）半導体の前駆体を含有する塗布液を塗布し、その後半導体に変換して半導体層とする方法などが挙げられる。 Examples of the method for forming the semiconductor layer include, but are not limited to, vacuum processes such as vacuum deposition, sputtering, and CVD, and coating methods. Specifically, as a method of forming the semiconductor layer by a coating method, (a) a method of applying a coating solution containing a semiconductor to form a semiconductor layer after drying, and (b) applying a coating solution containing a semiconductor precursor. Then, a method of converting to a semiconductor to form a semiconductor layer can be used.
半導体の前駆体とは、変換することによって半導体特性を有するものであれば、特に限定はなく、その変換方法も特に限定はない。具体的には、加熱もしくは光照射により逆ディールス・アルダー反応を起こす熱・光変換型のビシクロ構造を有するアヌレン化合物、アセン類（例えば、ナフタレン、アントラセン、ペンタセン等）、芳香族オリゴマー（例えば、オリゴチオフェン、オリゴフラン等）、含複素縮合環芳香族化合物（例えば、ベンゾチオフェン、チエノチオフェン等）等が挙げられる。無機材料としては、光照射によって開環するシクロペンタシラン、熱分解によりＩＧＺＯ等の半導体層を形成するアルコキシ化合物の混合物等がある。好ましくは加熱により逆ディールス・アルダー反応を起こす熱変換型のビシクロ構造であり、中でも式（Ｉ）にあるビシクロポルフィリン類が好ましい。 The semiconductor precursor is not particularly limited as long as it has semiconductor characteristics by conversion, and the conversion method is not particularly limited. Specifically, an anurene compound, acene (eg, naphthalene, anthracene, pentacene, etc.) having a heat / light conversion bicyclo structure that undergoes reverse Diels-Alder reaction by heating or light irradiation, an aromatic oligomer (eg, an oligo) Thiophene, oligofuran, etc.), hetero-condensed ring aromatic compounds (eg, benzothiophene, thienothiophene, etc.) and the like. Examples of the inorganic material include cyclopentasilane that is ring-opened by light irradiation, and a mixture of alkoxy compounds that form a semiconductor layer such as IGZO by thermal decomposition. Preferably, it is a heat conversion type bicyclo structure which causes reverse Diels-Alder reaction by heating, and among them, bicycloporphyrins represented by formula (I) are preferable.
半導体の前駆体は、加熱、光照射等により半導体に変換される。変換条件は、前駆体の種類に応じて適宜選択可能である。例えば、加熱により逆ディールス・アルダー反応を起こす熱変換型のビシクロ構造を有するポルフィリンは、下記式の様に変換するが、１５０℃以上の加熱条件で変換され、結晶化する。 A semiconductor precursor is converted into a semiconductor by heating, light irradiation, or the like. Conversion conditions can be appropriately selected according to the type of the precursor. For example, a porphyrin having a heat conversion type bicyclo structure that causes a reverse Diels-Alder reaction by heating is converted as shown in the following formula, but is converted and crystallized under a heating condition of 150 ° C. or higher.
＜第１のレジスト層＞
第１のレジスト層のレジストは、特に限定は無く、ポジ型及びネガ型のどちらも使用可能である。また、２層又は３層レジストを形成することもできる。ポジ型レジストとしては、東京応化工業社製のＯＦＰＲ−８００、ネガ型レジストとしては日本ゼオン社製のＺＰＮ−１１５０等があげられる。また、２層レジスト及び３層レジストを使用する場合には、化薬マイクロケム社製のＰＭＧＩレジストや、ビニルピロリドンと酢酸ビニルの共重合体等を下層のレジストとして用いることができる。成膜方法としては、スピンコート、スリットコート、スプレーコート、ディップコート等が使用可能である。また、インクジェット、シルクスクリーン印刷、グラビア印刷、フレキソ印刷などにより、露光・現像なしに開口部を有するレジストパターンを形成してもよい。
<First resist layer>
The resist of the first resist layer is not particularly limited, and both positive and negative types can be used. A two-layer or three-layer resist can also be formed. Examples of the positive resist include OFPR-800 manufactured by Tokyo Ohka Kogyo Co., Ltd., and examples of the negative resist include ZPN-1150 manufactured by Nippon Zeon Co., Ltd. When a two-layer resist or a three-layer resist is used, a PMGI resist manufactured by Kayaku Microchem, a copolymer of vinyl pyrrolidone and vinyl acetate, or the like can be used as a lower layer resist. As a film forming method, spin coating, slit coating, spray coating, dip coating, or the like can be used. Moreover, you may form the resist pattern which has an opening part by an inkjet, silk screen printing, gravure printing, flexographic printing, etc., without exposure and image development.
本発明においては、配線の断面形状はテーパー形状であることが好ましく、例えば、感光性を持たない下層レジスト上にフォトレジストを成膜し、露光後の現像時間を制御することによって上層のフォトレジストがひさしのように張り出した形状を形成させた２層レジストを使用したり、単体でオーバーハング形状を作ることができるフォトレジストを用いたりすることで、テーパー形状の断面を形成させることが可能である。また、テーパー形状の角度は、第１のレジスト層の形状及び、導電材料層の成膜方法および成膜条件等を変えることにより制御することができる。 In the present invention, the cross-sectional shape of the wiring is preferably a tapered shape. For example, a photoresist is formed on a lower resist that does not have photosensitivity, and the upper photoresist is controlled by controlling the development time after exposure. It is possible to form a taper-shaped cross section by using a two-layer resist that has an overhang-like shape or using a photoresist that can form an overhang by itself. is there. In addition, the angle of the tapered shape can be controlled by changing the shape of the first resist layer, the method for forming the conductive material layer, the film forming conditions, and the like.
＜配線又は電極＞
本発明方法により形成される配線又は電極は、配線又は電極上に成膜される層のカバレッジを向上させるために、そのチャネル長方向に平行でかつ下地に対して垂直な断面において、テーパーを有し、該テーパーの前記下地に対する角度が８０°以下であることが好ましい。ここで、「テーパー」とは、先端部が先細りになっている形状を意味し、従って、「上記断面において配線がテーパーを有する」とは、配線又は電極の先端部が下地に接し、配線又は電極の側面が、基板に対して傾斜状となっていることを意味する。「テーパーの下地に対する角度（テーパー角）」は、図４（ａ）に示すように下地に対して垂直な断面において、電極の先端部と、上記チャネル領域に面した電極側面の底面から高さ１０ｎｍにおける点とを結んだ直線が、ゲート絶縁膜平面となす角度を表わす。
<Wiring or electrode>
In order to improve the coverage of the layer formed on the wiring or electrode, the wiring or electrode formed by the method of the present invention has a taper in a cross section parallel to the channel length direction and perpendicular to the base. The angle of the taper with respect to the ground is preferably 80 ° or less. Here, “taper” means a shape in which the tip is tapered, and therefore “the wiring has a taper in the cross section” means that the tip of the wire or electrode is in contact with the ground, and the wiring or It means that the side surface of the electrode is inclined with respect to the substrate. As shown in FIG. 4A, the “taper angle with respect to the base (taper angle)” is a height from the tip of the electrode and the bottom of the side surface of the electrode facing the channel region in a cross section perpendicular to the base. A straight line connecting a point at 10 nm represents an angle formed with the plane of the gate insulating film.
電極としては、各種電子デバイス等の電極、例えば電界効果トランジスタのソース・ドレイン電極等が挙げられる。 Examples of the electrode include electrodes of various electronic devices, for example, source / drain electrodes of field effect transistors.
＜導電材料＞
配線又は電極となる導電材料としては、例えば、Ｍｇ、Ｔｉ、Ｖ、Ｃｒ、Ｍｇ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｓｅ、Ｎｂ、Ｍｏ、Ａｇ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔａ、Ｗ、Ｐｄ、Ａｕ、Ｐｔ等の金属およびこれらの金属を含む合金を用いることができるが、これに限定されない。なお、これらの金属又は合金の積層膜を用いても良い。カーボンを用いても良い。また、表面酸化されたものやチオール化合物等を用いて表面修飾を行ったものを用いても良い。
<Conductive material>
Examples of conductive materials to be used as wirings or electrodes include Mg, Ti, V, Cr, Mg, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Se, Nb, Mo, Ag, In, Sn, Metals such as Sb, Ta, W, Pd, Au, and Pt, and alloys containing these metals can be used, but are not limited thereto. Note that a laminated film of these metals or alloys may be used. Carbon may be used. Further, a surface-oxidized one or a surface-modified one using a thiol compound may be used.
＜第２のレジスト層＞
第２のレジスト層のレジストに、特に限定は無い。図３の保護レジスト４Ａを形成するための第２のレジストは、感光性が有ってもよく、無くてもよい。感光性のレジストとしては、ポジ型及びネガ型のどちらも使用可能である。ポジ型レジストとしては、東京応化工業社製のＯＦＰＲ−８００、ネガ型レジストとしては日本ゼオン社製のＺＰＮ−１１５０等があげられる。また、第１のレジストがポジ型の場合、第２のレジストをネガ型にすることにより、同一のマスクによってパターニングを行うことができる。第１のレジストをネガ型、第２のレジストをポジ型にした場合も、同様に１枚のマスクでパターニングが可能である。同一のマスクを使用した場合でも、第１および第２のレジスト層のベーク、露光、現像条件や、マスクの焦点距離を制御することにより、図２の（５）の通り、第１のレジスト層の開口部５よりも第２のレジストよりなる保護レジスト層４’’の幅を大きくすることが可能であり、マスクアライナーのアライメント精度を補うことができる。図２（５）の場合、開口部５に沿う部分では、保護レジスト４’’の張り出し部分によって、開口部５に沿う第１のレジスト層１上の導電材料３が覆われてしまうが、エッチング時間を延ばすことでこの部分の導電材料もエッチングすることができる。
<Second resist layer>
There is no particular limitation on the resist of the second resist layer. The second resist for forming the protective resist 4A in FIG. 3 may or may not be photosensitive. As the photosensitive resist, either a positive type or a negative type can be used. Examples of the positive resist include OFPR-800 manufactured by Tokyo Ohka Kogyo Co., Ltd., and examples of the negative resist include ZPN-1150 manufactured by Nippon Zeon Co., Ltd. Further, when the first resist is a positive type, patterning can be performed with the same mask by making the second resist a negative type. Even when the first resist is a negative type and the second resist is a positive type, patterning is possible with a single mask. Even when the same mask is used, the first resist layer is controlled as shown in (5) of FIG. 2 by controlling the baking, exposure and development conditions of the first and second resist layers and the focal length of the mask. The width of the protective resist
図３の保護レジスト４Ａを形成するためのレジストとしては、ポリスチレン、ＰＭＭＡのような非感光性、非架橋性ポリマーや、アクリル樹脂などに架橋剤を加えた熱架橋性のポリマーを使用しても良い。 As a resist for forming the protective resist 4A in FIG. 3, a non-photosensitive, non-crosslinkable polymer such as polystyrene or PMMA, or a heat-crosslinkable polymer obtained by adding a crosslinking agent to an acrylic resin or the like may be used. good.
成膜方法としては、スピンコート、スリットコート、スプレーコート、ディップコート等が使用可能であるが、これらに限定はされない。感光性のレジストを使用する場合、フォトリソグラフィー及び現像プロセスによって、配線上にレジストが残るようにパターニングを行い、図１（ａ），図２のように第１のレジスト層１上の不要な配線材料を露出させることができる。
As a film forming method, spin coating, slit coating, spray coating, dip coating, or the like can be used, but is not limited thereto. When a photosensitive resist is used, patterning is performed so that the resist remains on the wiring by photolithography and development processes, and unnecessary wiring on the first resist
フォトリソグラフィーによるパターニングを行わない場合、スピンコート、スリットコート、スプレーコート、ディップコート等により全面にレジストを成膜した後に、レジストの現像液及び現像時間の調整により、不要な導電材料を選択的に露出させるようにしてもよい。インクジェット法、ノズルプリンティング法、シルクスクリーン法、グラビア印刷法等の印刷法によって開口部５の導電材料３上に直接パターニングしても良い。また、開口部５の導電材料３上に直接印刷されたレジストを光又は熱などにより架橋させたり、加熱によってリフローしても良い。
When patterning by photolithography is not performed, after forming a resist film on the entire surface by spin coating, slit coating, spray coating, dip coating, etc., unnecessary conductive materials are selectively selected by adjusting the resist developer and development time. You may make it expose. You may pattern directly on the
以下、実施例及び比較例について説明する。 Hereinafter, examples and comparative examples will be described.
［実施例１］
図１（ａ）のプロセスによってゲート電極及びソース電極を電界効果トランジスタ用下地基板の上に形成した。下地としては、基板とゲート電極を兼ねた導電性ｎ型シリコンウェハーの表面に、ゲート絶縁膜として膜厚３００ｎｍの熱酸化シリコン膜を形成した板を用いた。ゲート絶縁膜容量（Ｃｉ）は、誘電率を３．９と置き、１．１５×１０−４Ｆ／ｍ２である。
[Example 1]
A gate electrode and a source electrode were formed on a base substrate for a field effect transistor by the process of FIG. As a base, a plate in which a 300 nm-thick thermal silicon oxide film was formed as a gate insulating film on the surface of a conductive n-type silicon wafer serving as a substrate and a gate electrode was used. The gate insulating film capacitance (Ci) has a dielectric constant of 3.9 and is 1.15 × 10 −4 F / m 2 .
＜工程（１）＞
この基板上にポリメチルグルタルイミド（ＰＭＧＩ）レジスト（化薬マイクロケム社製ＳＦ−９を０．５μｍの厚さにスピンコートし、１８０℃、５分間加熱した。さらに、その上に、ネガ型のフォトレジスト（日本ゼオン社製ＺＰＮ−１１５０）を厚さ４μｍにスピンコートし、９０℃、１２０秒加熱して２層構造の第１のレジスト層１（未硬化）を形成した。
<Step (1)>
On this substrate, polymethylglutarimide (PMGI) resist (SF-9 manufactured by Kayaku Microchem Co., Ltd.) was spin-coated to a thickness of 0.5 μm, and heated at 180 ° C. for 5 minutes. The photoresist (ZPN-1150 manufactured by Nippon Zeon Co., Ltd.) was spin-coated to a thickness of 4 μm and heated at 90 ° C. for 120 seconds to form a first resist layer 1 (uncured) having a two-layer structure.
＜工程（２）＞
その後、４０秒露光し、１１０℃、１２０秒加熱した。次いで、有機アルカリ現像液（ナガセケムテックス社製ＮＰＤ−１８）によって現像し、上層のフォトレジストが、下層のレジストよりも張り出した形状（開口部の入口側の幅が奥側よりも小さいテーパ形断面形状）の開口部５を形成した。
<Step (2)>
Thereafter, the film was exposed for 40 seconds and heated at 110 ° C. for 120 seconds. Next, the film was developed with an organic alkali developer (NPD-18 manufactured by Nagase ChemteX Corporation), and the upper layer photoresist was projected beyond the lower layer resist (the width of the opening on the entrance side was smaller than the back side). A cross-sectional shape)
＜工程（３）＞
第１のレジスト層１及び開口部５の下地２上に、導電材料３として、Ｍｏを厚さ１００ｎｍとなるようにスパッターによって成膜した。
<Step (3)>
On the 1st resist
＜工程（４）＞
さらに、基板を１５０℃、５分間加熱して第１のレジスト層１を硬化させた後に、Ｍｏ膜上にネガ型のフォトレジスト（日本ゼオン社製ＺＰＮ−１１５０）を厚さ４μｍにスピンコートし、９０℃、１８０秒加熱して第２のレジスト層４を形成した。
<Process (4)>
Furthermore, after the substrate was heated at 150 ° C. for 5 minutes to cure the first resist
＜工程（５）＞
その後、上記第１のレジスト層を露光する時に用いたのとは、逆のパターンを有するマスクを用いて１２０秒露光し、１１０℃、１８０秒加熱し、有機アルカリ現像液（ナガセケムテックス社製ＮＰＤ−１８）によって現像することにより、開口部５の導電材料３の上にのみ保護レジスト層４’を形成した。
<Step (5)>
Thereafter, the first resist layer was exposed for 120 seconds using a mask having a reverse pattern, and heated at 110 ° C. for 180 seconds to prepare an organic alkali developer (manufactured by Nagase ChemteX Corporation). The protective resist
＜工程（６）＞
第１のレジスト層１上の不要なＭｏを燐酸７５重量部、硝酸１０重量部、酢酸１０重量部、水５重量部からなるエッチング液によって除去した。
<Step (6)>
Unnecessary Mo on the first resist
＜工程（７）＞
次いで、ジメチルホルムアミドに１分間浸漬し、全てのレジストを溶解させ、電界効果トランジスタ用の電極付き基板を得た。図４（ａ）は、この電極付き基板を示す断面図である。この基板は、ボトムコンタクト型電界効果トランジスタの基板であり、ゲート電極１１上にゲート絶縁膜１２が形成され、該ゲート絶縁膜１２上にソース電極１３とドレイン電極１４が形成されている。ここで、図４（ａ）のゲート電極１１及びゲート絶縁膜１２は、図１（ａ）の下地２に相当し、図４（ａ）のソース電極１３とドレイン電極１４は、図１（ａ）の導電材料３に相当する。
<Step (7)>
Next, the substrate was immersed in dimethylformamide for 1 minute to dissolve all resists, and a substrate with an electrode for a field effect transistor was obtained. FIG. 4A is a cross-sectional view showing the substrate with electrodes. This substrate is a substrate for a bottom contact type field effect transistor. A
［実施例２］
上記実施例１の方法によって製造した図４（ａ）の電極付き基板をヘキサメチルシラザン中に３０分間浸漬してゲート絶縁膜の表面処理を行なった後、この上に前記式（Ｉ）に示す、加熱により逆ディールス・アルダー反応を起こす熱変換型のビシクロ構造を有したポルフィリン誘導体（ＭはＣｕ）のクロロホルム溶液をスピンコートし、２１０℃、２０分間の加熱により変換および結晶化させて、図４（ｂ）の通り有機半導体層１５を形成して電界効果トランジスタを製造した。
[Example 2]
The substrate with the electrode shown in FIG. 4A manufactured by the method of Example 1 is immersed in hexamethylsilazane for 30 minutes to treat the surface of the gate insulating film, and then the above formula (I) is applied thereto. , A chloroform solution of a porphyrin derivative (M is Cu) having a heat conversion type bicyclo structure that causes reverse Diels-Alder reaction by heating is spin-coated, and converted and crystallized by heating at 210 ° C. for 20 minutes. A field effect transistor was manufactured by forming the
得られた電界効果トランジスタは、１０μｍのチャネル長および５００μｍのチャネル幅を有しており、μ＝２．４ｃｍ２／Ｖ・ｓ、Ｖｔｈ＝１．８Ｖ、オン−オフ比＝１．４×１０７の半導体特性を有していた。これは、通常のリフトオフプロセスによって得られた半導体特性と同等であり、本発明により、エッチング液による電極及び、ゲート絶縁膜表面へのダメージを防ぐことができることが認められた。 The obtained field effect transistor has a channel length of 10 μm and a channel width of 500 μm, μ = 2.4 cm 2 / V · s, Vth = 1.8 V, on-off ratio = 1.4 × 10 7 semiconductor characteristics. This is equivalent to the semiconductor characteristics obtained by the normal lift-off process, and it was recognized that the present invention can prevent damage to the electrode and the gate insulating film surface by the etching solution.
［比較例１］
工程（４）〜（６）を行なかったこと以外は、実施例１と同様にして電界効果トランジスタ用の電極付き基板を得た。すなわち、図１（ｂ）の工程（１）〜（３）を行った後第２のレジスト層を形成せず、図１（ｂ）のように、ジメチルホルムアミドに浸漬することにより第１のレジスト層上の不要な電極材料を剥離した後、ジメチルホルムアミドに超音波をかけて３０分間浸漬したこと以外は実施例１と同様にして電極付き基板を製造した。この基板上に、実施例２と同様にして有機半導体層を形成して電界効果トランジスタを得た。得られた電界効果トランジスタは、１０μｍのチャネル長および５００μｍのチャネル幅を有しており、μ＝２．１ｃｍ２／Ｖ・ｓ、Ｖｔｈ＝４．６Ｖ、オン−オフ比＝３．０×１０６の半導体特性を有していた。
[Comparative Example 1]
A substrate with an electrode for a field effect transistor was obtained in the same manner as in Example 1 except that the steps (4) to (6) were not performed. That is, after the steps (1) to (3) in FIG. 1B are performed, the second resist layer is not formed, and the first resist is immersed in dimethylformamide as shown in FIG. A substrate with an electrode was produced in the same manner as in Example 1 except that unnecessary electrode material on the layer was peeled off and then immersed in dimethylformamide for 30 minutes by applying ultrasonic waves. On this substrate, an organic semiconductor layer was formed in the same manner as in Example 2 to obtain a field effect transistor. The obtained field effect transistor has a channel length of 10 μm and a channel width of 500 μm, μ = 2.1 cm 2 / V · s, Vth = 4.6 V, on-off ratio = 3.0 × 10 It had 6 semiconductor characteristics.
１ 第１のレジスト層
２ 下地
３ 導電材料
４ 第２のレジスト層
４’，４’’，４Ａ 保護レジスト層
５ 開口部
１１ ゲート電極
１２ ゲート絶縁膜
１３ ソース電極
１４ ドレイン電極
１５ 有機半導体層
α テーパ角
DESCRIPTION OF
Claims (8)
該第１のレジスト層に溝状又は孔状の開口部を形成する工程と、
該開口部及び第１のレジスト層上に導電材料層を成膜する導電材料成膜工程と、
該開口部の導電材料層を覆う保護レジスト層を形成する保護レジスト層形成工程と、
該保護レジスト層で覆われていない導電材料層を除去する工程と、
該第１のレジスト層及び該開口部の導電材料層上の保護レジスト層を除去する工程と
によって、該開口部に残留した導電材料よりなる配線又は電極を形成することを特徴とする配線又は電極の形成方法。 Forming a first resist layer on the ground;
Forming a groove-like or hole-like opening in the first resist layer;
A conductive material film forming step of forming a conductive material layer on the opening and the first resist layer;
A protective resist layer forming step of forming a protective resist layer covering the conductive material layer of the opening;
Removing the conductive material layer not covered with the protective resist layer;
A wiring or electrode made of a conductive material remaining in the opening is formed by removing the first resist layer and a protective resist layer on the conductive material layer in the opening. Forming method.
前記導電材料層成膜工程で形成された導電材料層の全体を覆う第２のレジスト層形成工程と、
該開口部以外の導電材料層上の第２のレジスト層を除去する工程と
を有することを特徴とする配線又は電極の形成方法。 In claim 1, the protective resist layer forming step,
A second resist layer forming step for covering the entire conductive material layer formed in the conductive material layer film forming step;
And a step of removing the second resist layer on the conductive material layer other than the opening.
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