JP2011003753A - Field effect transistor - Google Patents
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Abstract
Description
本発明は、電界効果トランジスタに関する。 The present invention relates to a field effect transistor.
従来、電界効果トランジスタなどの電子デバイスは、蒸着、PVD（物理蒸着法）、CVD（化学蒸着法）などの高真空下での素子作製プロセスを経て製造されていたため、製造ラインに高価な設備を必要とし、多くのエネルギーを要していた。
一方、塗布プロセスによって半導体層を形成できる塗布型半導体材料は、大面積の電子デバイスを高価な設備を必要とせず低コスト、低エネルギーで製造できる利点がある。
Conventionally, electronic devices such as field effect transistors have been manufactured through high-vacuum device manufacturing processes such as vapor deposition, PVD (physical vapor deposition), and CVD (chemical vapor deposition). Necessary and required a lot of energy.
On the other hand, a coating type semiconductor material capable of forming a semiconductor layer by a coating process has an advantage that a large-area electronic device can be manufactured at low cost and low energy without requiring expensive equipment.
このような半導体材料の例として、特許文献１には、ビシクロ化合物を基板上に塗布して、半導体材料へ変換させて電界効果トランジスタとする記載がある。この方法は、溶解性の高いビシクロ化合物を加熱によりエチレンを脱離し、平面性の高い構造となることで、アモルファスまたはアモルファスに近い半導体層を形成する。そのため、低分子でありながら塗布プロセスにより製膜することが可能であり、さらに高い移動度を持った電界効果トランジスタを形成することができる。
しかしながら、本願発明者らの検討によれば、移動度のばらつきが大きく、実用上には問題があった。
As an example of such a semiconductor material, Patent Document 1 describes that a field effect transistor is obtained by applying a bicyclo compound on a substrate and converting it to a semiconductor material. In this method, ethylene is desorbed by heating a highly soluble bicyclo compound to form a highly planar structure, whereby an amorphous or nearly amorphous semiconductor layer is formed. Therefore, it is possible to form a film by a coating process with a low molecular weight, and it is possible to form a field effect transistor having higher mobility.
However, according to the examination by the inventors of the present application, the variation in mobility is large, and there is a problem in practical use.
一方、ソース・ドレイン電極をゲート絶縁膜に埋め込み、電極の高さをゲート絶縁膜表面の高さに近づけることで移動度の向上を行った例がある。特許文献２では、Cr接着層とAuからなるソース・ドレイン電極をゲート絶縁膜上に形成した凹部に作製し、その高さをゲート絶縁膜表面と同等にすることで、蒸着によって形成した半導体ペンタセンの結晶膜が連続的にソース・ドレイン電極間に形成され、移動度の向上、オン電流の増加がなされている。 On the other hand, there is an example in which mobility is improved by embedding source / drain electrodes in a gate insulating film and bringing the height of the electrode close to the height of the surface of the gate insulating film. In Patent Document 2, a source / drain electrode made of a Cr adhesive layer and Au is formed in a recess formed on a gate insulating film, and the height thereof is made equal to the surface of the gate insulating film, thereby forming a semiconductor pentacene formed by vapor deposition. The crystal film is continuously formed between the source and drain electrodes to improve mobility and increase on-current.
従来の電界効果トランジスタには、移動度、Ｖｔｈ（スレッショルド電圧）、Ｏｎ／Ｏｆｆ比などの半導体特性にバラツキを生じる問題が有った。 Conventional field effect transistors have a problem in that semiconductor characteristics such as mobility, Vth (threshold voltage), and On / Off ratio vary.
本発明は上記の課題に鑑みて創案されたもので、塗布型の半導体材料を使用した電界効果トランジスタの移動度のばらつきを抑制する方法を提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a method for suppressing variation in mobility of a field effect transistor using a coating type semiconductor material.
本発明の発明者は、上記の課題を解決するべく鋭意検討した結果、半導体材料としてポルフィリンを用い、ソース・ドレイン電極をゲート絶縁膜に埋め込むことで、移動度のばらつき抑制が実現できる電界効果トランジスタが得られることを見出し、本発明を完成させた。
すなわち本発明は、少なくともゲート絶縁膜、ゲート電極、ソース電極、ドレイン電極及び半導体層を有する電界効果トランジスタにおいて、該半導体層がポルフィリン骨格を有する化合物を含有し、ソース電極及び／又はドレイン電極がゲート絶縁膜の凹部に配置
された構造を有する電界効果トランジスタに存する。
The inventor of the present invention has intensively studied to solve the above-mentioned problems, and as a result, a field effect transistor that can suppress mobility variation by using porphyrin as a semiconductor material and embedding a source / drain electrode in a gate insulating film. And the present invention was completed.
That is, the present invention relates to a field effect transistor having at least a gate insulating film, a gate electrode, a source electrode, a drain electrode, and a semiconductor layer, wherein the semiconductor layer contains a compound having a porphyrin skeleton, and the source electrode and / or the drain electrode is a gate. It exists in the field effect transistor which has the structure arrange | positioned at the recessed part of an insulating film.
本発明により、有機半導体材料を使用した電界効果トランジスタにおいて、素子間の移動度のばらつきが小さく、安定した性能の電界効果トランジスタを得ることができる。 According to the present invention, in a field effect transistor using an organic semiconductor material, a variation in mobility between elements is small, and a field effect transistor with stable performance can be obtained.
以下、本発明の実施形態を詳細に説明する。
以下に記載する構成要件の説明は、本発明の実施形態の一例（代表例）であり、本発明はその要旨を超えない限り、これらの内容に特定はされない。
本発明は、少なくともゲート絶縁膜、ゲート電極、ソース電極、ドレイン電極及び半導体層を有する電界効果トランジスタにおいて、該半導体層がポルフィリン骨格を有する化合物を含有し、ソース電極及び／又はドレイン電極がゲート絶縁膜の凹部に配置された構造を有する電界効果トランジスタである。
Hereinafter, embodiments of the present invention will be described in detail.
The description of the constituent requirements described below is an example (representative example) of an embodiment of the present invention, and the present invention is not specified in these contents unless it exceeds the gist.
The present invention relates to a field effect transistor having at least a gate insulating film, a gate electrode, a source electrode, a drain electrode, and a semiconductor layer, wherein the semiconductor layer contains a compound having a porphyrin skeleton, and the source electrode and / or the drain electrode are gate-insulated. It is a field effect transistor having a structure disposed in a concave portion of the film.
（ソース電極、ドレイン電極）
本発明のソース電極及び／又はドレイン電極は、ゲート絶縁膜の凹部に配置された構造を有することを特徴とする。ゲート絶縁膜の凹部に配置されたとは、ゲート絶縁膜表面に対して、ソース電極及び／又はドレイン電極が埋め込まれた構造であることである。ゲート絶縁膜の凹部の高さは少なくとも１ｎｍ以下であることが好ましい。さらに好ましくは５ｎｍ以下であり、より好ましくは１０ｎｍ以下である。高さの差が小さすぎると電極の埋め込みによる移動度のバラツキ抑制効果が得られず、大きすぎるとソース電極及び／又はドレイン電極とゲート電極間のリークが生じ易くなる。
(Source electrode, drain electrode)
The source electrode and / or drain electrode of the present invention is characterized in that it has a structure disposed in a recess of a gate insulating film. Arranging in the concave portion of the gate insulating film means a structure in which the source electrode and / or the drain electrode are embedded in the surface of the gate insulating film. The height of the concave portion of the gate insulating film is preferably at least 1 nm or less. More preferably, it is 5 nm or less, More preferably, it is 10 nm or less. If the difference in height is too small, the effect of suppressing variation in mobility due to electrode embedding cannot be obtained, and if it is too large, leakage between the source electrode and / or drain electrode and the gate electrode tends to occur.
ソース電極及び／又はドレイン電極とゲート絶縁膜との間に、後述の接着層を使用する場合、ゲート絶縁膜の凹部の高さは、接着層の膜厚よりも大きいことが望ましい。接着層は、電荷注入効率は良いが、基板から剥離し易い電極材料に対して用いられている。しかし、接着層を使用した場合でも、電極末端における接着層と電極材料間の剥離が生じることがあり、電界効果トランジスタの特性にバラツキを引き起こす。電極接着層をゲート絶縁膜表面よりも低くすることにより、剥離が生じにくくなり、さらに接着層と電極間に剥離が生じた場合でも特性のバラツキが抑制されると考えられる。
図１に、ゲート絶縁膜の凹部の高さの定義方法を示す。
In the case where an adhesive layer described later is used between the source electrode and / or drain electrode and the gate insulating film, the height of the concave portion of the gate insulating film is preferably larger than the thickness of the adhesive layer. The adhesive layer has good charge injection efficiency, but is used for an electrode material that easily peels from the substrate. However, even when an adhesive layer is used, peeling between the adhesive layer and the electrode material at the electrode end may occur, causing variations in the characteristics of the field effect transistor. By making the electrode adhesive layer lower than the surface of the gate insulating film, peeling is unlikely to occur, and even when peeling occurs between the adhesive layer and the electrode, variation in characteristics is considered to be suppressed.
FIG. 1 shows a method for defining the height of the concave portion of the gate insulating film.
ゲート絶縁膜表面に対するソース電極及び／又はドレイン電極の高さは特に限定はないが、１０μｍ以下であることが好ましい。さらに好ましくは１μｍ以下、より好ましくは５００ｎｍ以下、特に好ましくは２００ｎｍ以下である。又、１０ｎｍ以上が好ましく、さらに好ましくは２０ｎｍ以上である。ゲート絶縁膜表面に対するソース電極及び／又はドレイン電極の高さが高すぎると、薄膜内の応力の増大によって剥離が生じ易くなるといった問題点がある。低すぎると、ソース電極及び／又はドレイン電極から半導体層への電荷注入の効率が低下する可能性がある。 The height of the source electrode and / or drain electrode with respect to the gate insulating film surface is not particularly limited, but is preferably 10 μm or less. More preferably, it is 1 micrometer or less, More preferably, it is 500 nm or less, Most preferably, it is 200 nm or less. Moreover, 10 nm or more is preferable, More preferably, it is 20 nm or more. When the height of the source electrode and / or the drain electrode with respect to the surface of the gate insulating film is too high, there is a problem that peeling easily occurs due to an increase in stress in the thin film. If it is too low, the efficiency of charge injection from the source electrode and / or drain electrode into the semiconductor layer may be reduced.
本発明のソース・ドレイン電極の種類は特に限定はない。具体的には、Ａｕ、Ｃｏ、Ｃｕ、Ｉｒ、Ｍｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ｔｅ、Ｗ等の金属および合金、積層膜を用いることができる。その他にも、ＮｉＯｘ、ＣｏＯｘ、ＣｕＯｘ、ＩＴＯ、ＩＺＯ、ＩＷＺＯ、ＩＧＺＯなどの金属酸化物を電極に用いても良い。好ましくは、Ａｕである。また、空気中
や酸素雰囲気下において加熱したり、ＵＶ・オゾン処理やＯ２プラズマ処理することによってソース・ドレイン電極表面に酸化物の層を作製しても良い。
ソース・ドレイン電極には、接着層を隣接することができる。接着層としては、特に限定はないが、具体的にはＣｒ、Ｔｉ、Ｍｏ、Ｗ等が挙げられる。
ソース、ドレイン電極の表面の仕事関数は、４．６ｅＶ以上であることが好ましい。さらに好ましくは、５．０ｅＶ以上である。
The type of the source / drain electrode of the present invention is not particularly limited. Specifically, metals such as Au, Co, Cu, Ir, Mo, Ni, Pd, Pt, Te, and W, alloys, and laminated films can be used. In addition, a metal oxide such as NiO x , CoO x , CuO x , ITO, IZO, IWZO, and IGZO may be used for the electrode. Au is preferable. Alternatively, an oxide layer may be formed on the surface of the source / drain electrode by heating in air or in an oxygen atmosphere, or by performing UV / ozone treatment or O 2 plasma treatment.
An adhesive layer can be adjacent to the source / drain electrodes. The adhesive layer is not particularly limited, and specific examples include Cr, Ti, Mo, W and the like.
The work function of the surface of the source and drain electrodes is preferably 4.6 eV or more. More preferably, it is 5.0 eV or more.
（半導体層）
本発明の半導体層は、ポルフィリン骨格を有する化合物を含有することを特徴とする。ポルフィリン化合物としては、特に限定はないが、好ましい化合物の例を挙げる。ここでは、無金属体の構造を例示しているが、以下の例に対応するＺｎ，Ｃｕ，Ｎｉ，Ｍｇ，Ｐｔ，Ｃｏ，Ｐｄ，Ｓｉ，Ｔｉ，Ｍｎ，Ｆｅ，Ｍｏ，Ｃｒ，Ｉｒ，Ｒｕ，Ｐｂ，Ｎｉ等の金属塩や、更に置換基を有する化合物であっても同様に好ましい例として使用することができる。また、対称性の良い分子構造を主に例示しているが、部分的な構造の組み合わせによる非対称構造であっても使用できる。もちろん本発明ではこれらの例示化合物に限定されるわけではない。
(Semiconductor layer)
The semiconductor layer of the present invention contains a compound having a porphyrin skeleton. Although there is no limitation in particular as a porphyrin compound, the example of a preferable compound is given. Here, the structure of a metal-free body is illustrated, but Zn, Cu, Ni, Mg, Pt, Co, Pd, Si, Ti, Mn, Fe, Mo, Cr, Ir, and Ru correspond to the following examples. Even a metal salt such as Pb, Pb or Ni, or a compound having a substituent can be used as a preferable example. In addition, molecular structures with good symmetry are mainly exemplified, but an asymmetric structure based on a combination of partial structures can also be used. Of course, the present invention is not limited to these exemplified compounds.
半導体層の形成方法としては、特に限定はなく、蒸着法、塗布法等が挙げられるが、生産性の観点と、半導体層とソース電極及び／又はドレイン電極との接合の点から塗布法で形成されることが好ましい。塗布法によって形成されることにより、ソース電極、ドレイン電極との接合が隙間無く良好となる傾向がある。
塗布法は、特に限定はないが、スピンコート、インクジェット、スクリーン印刷、凸版印刷、凹版印刷、グラビアオフセット印刷の方法が挙げられる。
半導体層を塗布法によって形成する方法としては、特に限定はないが、具体的には１）半導体の前駆体を含有する塗布液を塗布し、その後半導体に変換して半導体層とする、２）半導体を含む塗布液を塗布し、乾燥後半導体層とする方法が挙げられる。好ましくは、１）半導体の前駆体を含有する塗布液を塗布し、その後半導体に変換して半導体層とする方法である。
The method for forming the semiconductor layer is not particularly limited, and examples thereof include a vapor deposition method and a coating method. However, the semiconductor layer is formed by a coating method from the viewpoint of productivity and the bonding between the semiconductor layer and the source electrode and / or drain electrode. It is preferred that By being formed by the coating method, there is a tendency that the bonding with the source electrode and the drain electrode becomes good without a gap.
The coating method is not particularly limited, and examples thereof include spin coating, ink jet, screen printing, letterpress printing, intaglio printing, and gravure offset printing.
The method for forming the semiconductor layer by a coating method is not particularly limited. Specifically, 1) a coating solution containing a semiconductor precursor is applied and then converted into a semiconductor to form a semiconductor layer. 2) The method of apply | coating the coating liquid containing a semiconductor and making it a semiconductor layer after drying is mentioned. Preferably, 1) a method in which a coating liquid containing a semiconductor precursor is applied and then converted into a semiconductor to form a semiconductor layer.
半導体の前駆体とは、加熱、光照射等により半導体に変換される化合物である。変換条件は、前駆体の種類に応じて適宜選択可能である。例えば、加熱により逆ディールス・アルダー反応を起こす熱変換型のビシクロ構造を有するポルフィリンは、１５０℃以上の加熱条件において、式（Ｉ）の様に変換する。
本発明の電界効果トランジスタは、半導体層にポルフィリン骨格を有する化合物を含有し、ソース電極及び／又はドレイン電極がゲート絶縁膜の凹部に配置された構造を有することにより、電界効果トランジスタの移動度のばらつきを抑制するものである。このメカニズムは明らかではないが、半導体の結晶性や配向が、ソース・ドレイン電極の形状のばらつきに影響され易いためだと考えられる。ゲート絶縁膜の凹部に配置された構造を有することにより、ソース・ドレイン電極の均一性が増し、接着層からの剥離が生じ難くなるため、電界効果トランジスタの移動度のばらつきが抑制されたと考えられる。 The field effect transistor of the present invention contains a compound having a porphyrin skeleton in a semiconductor layer, and has a structure in which a source electrode and / or a drain electrode are arranged in a recess of a gate insulating film, thereby improving the mobility of the field effect transistor. It suppresses variations. Although this mechanism is not clear, it is thought that the crystallinity and orientation of the semiconductor are easily affected by variations in the shape of the source / drain electrodes. It is considered that the variation in mobility of the field effect transistor is suppressed because the uniformity of the source / drain electrodes is increased and the peeling from the adhesive layer is difficult to occur by having the structure disposed in the concave portion of the gate insulating film. .
（ゲート電極）
本発明のゲート電極としては、特に限定はないが、具体的には導電性ｎ型シリコンウェハー、タンタル、アルミニウム、銅、クロム、モリブデンやこれらの金属を用いた合金および積層膜、ポリアニリン、ポリピロール、ＰＥＤＯＴ等の導電性高分子、金属粒子を用いた導電性インク等も使用可能である。
(Gate electrode)
The gate electrode of the present invention is not particularly limited, but specifically, a conductive n-type silicon wafer, tantalum, aluminum, copper, chromium, molybdenum and alloys and laminated films using these metals, polyaniline, polypyrrole, Conductive polymers such as PEDOT, conductive ink using metal particles, and the like can also be used.
（ゲート絶縁膜）
本発明のゲート絶縁膜の種類には特に限定はない。具体的には、ポリイミド、ポリビニルフェノール、ポリビニルアルコール、エポキシ等の絶縁ポリマーを塗布・焼成したり、ＣＶＤやスパッターによってＳｉＯ２やＳｉＮｘ、ＳｉＯｘＮｙ、酸化アルミニウム、酸化タンタル等を形成しても構わない。また、ゲート電極にタンタルやアルミニウムを用いている場合は、陽極酸化によりゲート電極表面に形成される酸化タンタルや酸化アルミニウムを用いても良い。
(Gate insulation film)
There is no particular limitation on the type of the gate insulating film of the present invention. Specifically, an insulating polymer such as polyimide, polyvinylphenol, polyvinyl alcohol, and epoxy is applied and baked, or SiO 2 , SiN x , SiO x N y , aluminum oxide, tantalum oxide, or the like is formed by CVD or sputtering. It doesn't matter. When tantalum or aluminum is used for the gate electrode, tantalum oxide or aluminum oxide formed on the surface of the gate electrode by anodic oxidation may be used.
（基板）
本発明の基板の種類は特に限定はないが、具体的には、ガラス、石英等の無機材料や、ポリイミド膜、ポリエステル膜、ポリエチレン膜、ポリフェニレンスルフィド膜、ポリパラキシリレン膜等の絶縁プラスチック、無機材料、金属・合金板、絶縁プラスチックを組み合わせたハイブリッド基板等が使用可能である。又、導電性ｎ型シリコンウェハーのように、後述のゲート絶縁膜と基板が一体になったものを用いても構わない。
(substrate)
The type of the substrate of the present invention is not particularly limited, and specifically, an inorganic material such as glass and quartz, an insulating plastic such as a polyimide film, a polyester film, a polyethylene film, a polyphenylene sulfide film, and a polyparaxylylene film, Hybrid substrates that combine inorganic materials, metal / alloy plates, and insulating plastics can be used. Also, a gate insulating film and a substrate which will be described later may be integrated, such as a conductive n-type silicon wafer.
（電界効果トランジスタ）
図１に、本発明を用いたボトムコンタクト・ボトムゲート型電界効果トランジスタの概略図を示す。本発明を用いた電界効果トランジスタの構造としては他にも、ボトムコンタクト・トップゲート型、トップ・ボトムコンタクト型等が有る。また、ソース・ドレイン電極の上下にゲート電極を有するデュアルゲート型を用いても良い。
（電界効果トランジスタの製造方法）
以下に、図２を用いて本電界効果トランジスタの製造方法について説明するが、本発明はその趣旨に反しない限り、これに限定されるものではない。
(Field effect transistor)
FIG. 1 is a schematic diagram of a bottom contact / bottom gate field effect transistor using the present invention. Other structures of the field effect transistor using the present invention include a bottom contact / top gate type and a top / bottom contact type. Further, a dual gate type having gate electrodes above and below the source / drain electrodes may be used.
(Method for producing field effect transistor)
Hereinafter, a method for producing the field effect transistor will be described with reference to FIG. 2, but the present invention is not limited to this unless it is contrary to the gist thereof.
基板上にゲート電極を形成する。ゲート電極の形成方法は説く限定はないが、ウェットエッチング及びドライエッチング、リフトオフ、導電性高分子及び導電性インクの印刷といった方法で形成される。ゲート電極の膜厚は、１０ｎｍ〜１０μｍが好ましい。
ゲート電極上に、ゲート絶縁膜（４）を形成する。ゲート絶縁膜の形成方法は特に限定はないが、金属の熱酸化及び陽極酸化、ＣＶＤ、ＰＶＤ、スパッター、真空蒸着、スピンコート等による塗布といった方法で形成される。ゲート絶縁膜の膜厚は、１０ｎｍ〜１０μｍが好ましい。
尚、導電性ｎ型Ｓｉウェハーのように、基板とゲート電極及び／又はゲーと絶縁膜を兼ねた材料を用いる場合、これらの工程は省略できる。
A gate electrode is formed on the substrate. A method for forming the gate electrode is not limited, but the gate electrode is formed by a method such as wet etching and dry etching, lift-off, printing of a conductive polymer and conductive ink. The film thickness of the gate electrode is preferably 10 nm to 10 μm.
A gate insulating film (4) is formed on the gate electrode. A method for forming the gate insulating film is not particularly limited, but the gate insulating film is formed by a method such as thermal oxidation and anodic oxidation of metal, coating by CVD, PVD, sputtering, vacuum deposition, spin coating, or the like. The thickness of the gate insulating film is preferably 10 nm to 10 μm.
Note that these steps can be omitted when a material that serves as a substrate and a gate electrode and / or a gate and an insulating film is used like a conductive n-type Si wafer.
次に、ゲート絶縁膜上に、後述のエッチングの保護層となるレジスト層を形成する。形成方法としては特に限定はないが、ネガ型レジストを膜厚１００ｎｍ〜１００μｍでスピンコートする。その後、加熱してネガ型レジスト層を形成する。レジスト層は、単層であってもよいが、後述の反応性イオンエッチング耐性の点から、積層構造とすることが好ましい。具体的には、ネガ型レジスト層上に、Ａｕ等の金属を蒸着し、１０ｎｍ〜１０μｍの金属膜を形成する。さらに金属膜上に、ネガ型レジスト層を膜厚１００ｎｍ〜１００μｍでスピンコートする。その後、加熱してネガ型レジスト層を形成する。 Next, a resist layer is formed on the gate insulating film as a protective layer for etching, which will be described later. The forming method is not particularly limited, but a negative resist is spin-coated with a film thickness of 100 nm to 100 μm. Thereafter, a negative resist layer is formed by heating. The resist layer may be a single layer, but preferably has a laminated structure from the viewpoint of the resistance to reactive ion etching described later. Specifically, a metal such as Au is vapor-deposited on the negative resist layer to form a metal film having a thickness of 10 nm to 10 μm. Further, a negative resist layer is spin-coated on the metal film with a thickness of 100 nm to 100 μm. Thereafter, a negative resist layer is formed by heating.
次に、ゲート絶縁膜に接しているネガ型レジストを反応性イオンエッチング（ＲＩＥ）によって電極の形状にエッチングする。
レジスト層が積層構造になっている場合は、まず、フォトリソグラフィーによって最表面のネガ型レジスト層を電極の形状にパターニングする。露光、アルカリ現像により行う。その後、金属膜をウェットエッチングする。さらにゲート絶縁膜に接しているネガ型レジストを反応性イオンエッチング（ＲＩＥ）によって電極の形状にエッチングする。
Next, the negative resist in contact with the gate insulating film is etched into the shape of an electrode by reactive ion etching (RIE).
When the resist layer has a laminated structure, first, the outermost negative resist layer is patterned into the shape of an electrode by photolithography. Performed by exposure and alkali development. Thereafter, the metal film is wet etched. Further, the negative resist in contact with the gate insulating film is etched into the shape of an electrode by reactive ion etching (RIE).
次に、ゲート絶縁膜をＲＩＥによってエッチングし、ソース・ドレイン電極の凹部（６）を形成する。この時、異方性ＲＩＥを用いることで、電極の側面とゲート絶縁膜との間に隙間が生じることを防ぐことができる。凹部の深さをコントロールするには、エッチング速度と時間を制御する必要がある。 Next, the gate insulating film is etched by RIE to form the recesses (6) of the source / drain electrodes. At this time, by using anisotropic RIE, it is possible to prevent a gap from being generated between the side surface of the electrode and the gate insulating film. In order to control the depth of the recess, it is necessary to control the etching rate and time.
ゲート絶縁膜の凹部が形成された基板に対し、ソース及び又はドレイン電極を製膜する電極の製膜方法に特に限定はないが、真空蒸着及びスパッターが挙げられる。ソース及び又はドレイン電極の膜厚は、ソース・ドレイン電極の高さがゲート絶縁膜表面から１０ｎｍ〜１０μｍになるように製膜することが好ましい。
その後、レジスト層をリフトオフして剥離することで、ソース・ドレイン電極（２）がゲート絶縁膜の凹部に埋め込まれた基板を作成することができる。
最後に半導体層を形成する。半導体層の形成方法は特に限定はないが、蒸着法や前述の塗布法が挙げられる。半導体層の膜厚は、１ｎｍ〜１０μｍが好ましい。
Although there is no particular limitation on the electrode deposition method for depositing the source and drain electrodes on the substrate on which the concave portion of the gate insulating film is formed, vacuum deposition and sputtering are mentioned. The film thickness of the source and / or drain electrode is preferably formed so that the height of the source / drain electrode is 10 nm to 10 μm from the surface of the gate insulating film.
Thereafter, the resist layer is lifted off and peeled off, whereby a substrate in which the source / drain electrodes (2) are embedded in the recesses of the gate insulating film can be formed.
Finally, a semiconductor layer is formed. The method for forming the semiconductor layer is not particularly limited, and examples thereof include a vapor deposition method and the coating method described above. The thickness of the semiconductor layer is preferably 1 nm to 10 μm.
（電界効果トランジスタの用途）
本発明の電界効果トランジスタは、フラットパネルディスプレイ、フレキシブルディスプレイ、電子タグ、光・圧力センサー等に利用可能である。
(Use of field effect transistor)
The field effect transistor of the present invention can be used in flat panel displays, flexible displays, electronic tags, light / pressure sensors, and the like.
以下、本発明を実施例に基づきさらに詳細に説明する。なお、本発明はその趣旨に反しない限り実施例に限定されるものではない。 Hereinafter, the present invention will be described in more detail based on examples. In addition, this invention is not limited to an Example unless it is contrary to the meaning.
［実施例１］
基板とゲート電極を兼ねた導電性ｎ型シリコンウェハーの表面に、ゲート絶縁膜として膜厚３００ｎｍの熱酸化シリコン膜を形成した板を用いた。
次に、熱酸化シリコン膜上にネガ型のフォトレジスト（日本ゼオン社製ＺＰＮ−１１５０）を厚さ４μｍにスピンコートし、８０℃、６０秒間加熱した。作製したレジスト膜上にＡｕを１００ｎｍの厚さで真空蒸着したのちに、さらにネガ型のフォトレジスト（日本ゼオン社製ＺＰＮ−１１５０）を厚さ４μｍにスピンコートし、８０℃、６０秒間加熱した。その後、４０秒間露光し、１１０℃、６０秒加熱した。有機アルカリ現像液（長瀬ケムテックス社製ＮＰＤ−１８）によって現像することで、最表面のネガ型レジストに電極のパターンを形成した。その後、Ａｕをウェットエッチングによって、下層のネガ型レジストを反応性イオンエッチング（ＲＩＥ）により電極パターンの形状に除去した後に、電極形状に露出した熱酸化シリコン膜をＲＩＥによって、８ｎｍの深さになるようにエッチングし、埋め込み部を持った基板を作成した。
図２に本実施例における埋め込み部の作製方法を示す。
[Example 1]
A plate in which a 300 nm-thick thermally oxidized silicon film as a gate insulating film was formed on the surface of a conductive n-type silicon wafer that also served as a substrate and a gate electrode was used.
Next, a negative photoresist (ZPN-1150 manufactured by Nippon Zeon Co., Ltd.) was spin-coated on the thermally oxidized silicon film to a thickness of 4 μm and heated at 80 ° C. for 60 seconds. After vacuum-depositing Au with a thickness of 100 nm on the prepared resist film, a negative photoresist (ZPN-1150 manufactured by Nippon Zeon Co., Ltd.) was spin-coated to a thickness of 4 μm and heated at 80 ° C. for 60 seconds. . Then, it exposed for 40 second and heated at 110 degreeC for 60 second. By developing with an organic alkali developer (NPD-18 manufactured by Nagase Chemtex Co., Ltd.), an electrode pattern was formed on the outermost negative resist. Thereafter, Au is removed by wet etching, and the underlying negative resist is removed by reactive ion etching (RIE) to form an electrode pattern, and then the thermally oxidized silicon film exposed to the electrode shape is formed to a depth of 8 nm by RIE. Etching was performed to create a substrate having a buried portion.
FIG. 2 shows a method for manufacturing the buried portion in this embodiment.
埋め込み部を持った基板に対し、Ｃｒ接着層を５ｎｍになるように真空蒸着によって製膜し、さらにＡｕを１００ｎｍ真空蒸着した。その後、リフトオフ法により上記レジストパターンごと、不要なＣｒおよびＡｕを除去することによって、ゲート絶縁膜に埋め込まれたソース・ドレイン電極を持った基板を作成した。
最後に、式（Ｉ）に示すような、加熱により逆ディールス・アルダー反応を起こす熱変換型のビシクロ構造を有したポルフィリン誘導体をスピンコートし、加熱により変換および結晶化させて、半導体層を形成した。
A Cr adhesive layer was formed on the substrate having the embedded portion by vacuum deposition so as to have a thickness of 5 nm, and Au was further vacuum deposited by 100 nm. Thereafter, unnecessary Cr and Au were removed together with the resist pattern by a lift-off method, thereby producing a substrate having source / drain electrodes embedded in the gate insulating film.
Finally, as shown in the formula (I), a porphyrin derivative having a heat conversion type bicyclo structure that causes reverse Diels-Alder reaction by heating is spin-coated, and converted and crystallized by heating to form a semiconductor layer. did.
得られた電界効果トランジスタは、１０μｍのチャンネル長および５００μｍのチャンネル幅において２０個のサンプルを測定したところ、移動度は平均０．４４ｃｍ２／Ｖ・ｓであり、移動度の標準偏差は０．０５０ｃｍ２／Ｖ・ｓに抑えられた。
図３に、得られた電界効果トランジスタの断面SEM像を示す。
When 20 samples were measured for the obtained field effect transistor at a channel length of 10 μm and a channel width of 500 μm, the mobility was an average of 0.44 cm 2 / V · s, and the standard deviation of the mobility was 0. It was suppressed to 050 cm 2 / V · s.
FIG. 3 shows a cross-sectional SEM image of the obtained field effect transistor.
［比較例１］
基板とゲート電極を兼ねた導電性ｎ型シリコンウェハーの表面に、ゲート絶縁膜として膜厚３００ｎｍの熱酸化シリコン膜を形成した板を用いた。
次に、熱酸化シリコン膜上にネガ型のフォトレジスト（日本ゼオン社製ＺＰＮ−１１５０）を厚さ４μｍにスピンコートし、９０℃、９０秒加熱した。その後、４０秒間露光し、１１０℃、６０秒加熱した。有機アルカリ現像液（長瀬ケムテックス社製ＮＰＤ−１８）によって現像することで、ネガ型レジストに電極のパターンを形成した。
Ｃｒ接着層を５ｎｍになるように真空蒸着によって製膜し、さらにＡｕを１００ｎｍ真空蒸着した。その後、リフトオフ法により上記レジストパターンごと、不要なＣｒおよびＡｕを除去することによって、埋め込みの無いソース・ドレイン電極を持った基板を作成した。
次に実施例１の方法に従い、ビシクロ構造を有したポルフィリン誘導体をスピンコート
し、加熱により変換および結晶化させて、半導体層を形成した。
[Comparative Example 1]
A plate in which a 300 nm-thick thermally oxidized silicon film as a gate insulating film was formed on the surface of a conductive n-type silicon wafer that also served as a substrate and a gate electrode was used.
Next, a negative photoresist (ZPN-1150 manufactured by Nippon Zeon Co., Ltd.) was spin-coated on the thermally oxidized silicon film to a thickness of 4 μm and heated at 90 ° C. for 90 seconds. Then, it exposed for 40 second and heated at 110 degreeC for 60 second. An electrode pattern was formed on the negative resist by developing with an organic alkali developer (NPD-18 manufactured by Nagase Chemtex Co., Ltd.).
A Cr adhesive layer was deposited by vacuum deposition to a thickness of 5 nm, and Au was further vacuum deposited by 100 nm. Thereafter, unnecessary Cr and Au were removed together with the resist pattern by a lift-off method, thereby producing a substrate having unfilled source / drain electrodes.
Next, according to the method of Example 1, a porphyrin derivative having a bicyclo structure was spin-coated, and converted and crystallized by heating to form a semiconductor layer.
得られた電界効果トランジスタは、１０μｍのチャンネル長および５００μｍのチャンネル幅において１０個のサンプルを測定したところ、移動度は平均０．２９ｃｍ２／Ｖ・ｓであり、移動度の標準偏差は０．１３ｃｍ２／Ｖ・ｓであった。 The obtained field effect transistor was measured for 10 samples at a channel length of 10 μm and a channel width of 500 μm. The mobility was an average of 0.29 cm 2 / V · s, and the standard deviation of mobility was 0. It was 13 cm 2 / V · s.
本発明により、移動度のばらつきが少ない電界効果トランジスタを得ることができる。 According to the present invention, a field effect transistor with little variation in mobility can be obtained.
１ 半導体層
２ ソース・ドレイン電極
３ 接着層
４ ゲート絶縁膜
５ ゲート絶縁膜表面
６ ゲート絶縁膜凹部（埋め込み部）
７ ゲート電極
８ ネガ型レジスト
９ Ａｕ膜
DESCRIPTION OF SYMBOLS 1 Semiconductor layer 2 Source / drain electrode 3 Adhesion layer 4 Gate insulating film 5 Gate insulating film surface 6 Gate insulating film recessed part (buried part)
7 Gate electrode 8 Negative resist 9 Au film
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009145983A JP2011003753A (en) | 2009-06-19 | 2009-06-19 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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| JP2011003753A true JP2011003753A (en) | 2011-01-06 |
Family
ID=43561469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009145983A Pending JP2011003753A (en) | 2009-06-19 | 2009-06-19 | Field effect transistor |
Country Status (1)
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|---|---|
| JP (1) | JP2011003753A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012169585A (en) * | 2011-01-24 | 2012-09-06 | Mitsubishi Chemicals Corp | Composition for organic electronic device, manufacturing method of organic electronic device, organic electronic device, and field effect transistor |
| JP2013008927A (en) * | 2011-06-27 | 2013-01-10 | Mitsubishi Chemicals Corp | Composition for organic electronic device, manufacturing method of organic electronic device, organic electronic device and field-effect transistor |
-
2009
- 2009-06-19 JP JP2009145983A patent/JP2011003753A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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