JP2012160746A - パワー半導体素子 - Google Patents
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Abstract
【課題】窒化物化合物半導体を用いたパワーダイオード、パワーMOSFET等のパワー
半導体素子について、クラックフリーで形成されて従来よりも厚い窒化物化合物半導体層
を使用して耐圧を向上することである。
【解決手段】シリコン基板1上に厚さ10μm以上の凸状に選択成長された窒化物化合物
半導体からなるキャリア移動層3と、キャリア移動層3上に形成された電極4とを有し、
1つのパワー半導体素子は1つのキャリア移動層3から構成されている。
【選択図】図1
半導体素子について、クラックフリーで形成されて従来よりも厚い窒化物化合物半導体層
を使用して耐圧を向上することである。
【解決手段】シリコン基板1上に厚さ10μm以上の凸状に選択成長された窒化物化合物
半導体からなるキャリア移動層3と、キャリア移動層3上に形成された電極4とを有し、
1つのパワー半導体素子は1つのキャリア移動層3から構成されている。
【選択図】図1
Description
本発明は、パワー半導体素子に関し、より詳しくは、窒化物化合物半導体を用いたパワーダイオード、パワーMOSFET等のパワー半導体素子に関する。
シリコンを用いたパワー半導体素子として、pnダイオード、ショットキーダイオード、パワーMOSFET、IGBT(Insulated Gate Bipolar Transistor)等がある。例えば、ショットキーダイオードにおいて求められる性能としては、電流の順方向では抵抗ができるだけ小さい方が良く、逆方向では抵抗が出来るだけ高い方が良い。
シリコンに比べて高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持ち、高温で大きなパワーデバイスとして、GaN等の窒化物化合物半導体を用いたデバイスの実用化が期待されている。
しかも、窒化物化合物半導体を用いたパワーデバイスは、シリコンを用いたパワーデバイスに比べて、同じ耐圧を得ようとする場合にはn型層を薄くでき、これにより順方向の抵抗を小さくできる。
そのような窒化物化合物半導体パワーデバイスとして、下記の特許文献1には、シリコンからなる基板の上にAlN層とGaN層を交互に複数層積層したバッファ層を形成し、その上にGaN層を形成し、さらにGaN層上にショットキー接触する電極を形成した構造を有するショットキーバリアダイオードが記載されている。
また、特許文献2には、サファイア基板上にGaNバッファ層を介して順に形成されたn+型GaN層、n型GaN層と、n型GaN層をパターニングして形成された凸部と、その凸部の左右側部に成長されたAlGaN層とを有し、さらに、AlGaN層とn型GaN層のヘテロ接合領域に二次元電子ガスを生成する構造を有するショットキーバリアダイオードが記載されている。この場合、アノード電極は凸部に接続され、また、カソード電極は凸部の側方にある平坦なn+型GaN層上に形成されている。
さらに、特許文献3には、シリコン基板上にGaN層とAlGaN層を順に形成し、AlGaN層にショットキー電極を形成し、さらにAlGaN層とGaN層を貫通してシリコン基板に達するビアを形成し、さらに、ビア内に一部が埋め込まれるオーミック電極をAlGaN層に形成し、これによりショットキーバリアダイオードを構成することが記載されている。
特許文献1に記載のショットキーバリアダイオードによれば、電流流路にAlN層が存在するためにオン抵抗が高くなる。
また、特許文献2に記載のショットキーバリアダイオードによれば、二次元電子ガスによりオン抵抗は低くなるが、アノード電極とカソード電極は横方向にある平面型のデバイスであるために、素子面積が大きくなる。しかも、アノード電極とカソード電極の距離を広げると耐圧を確保できるが、オン抵抗が増大することになる。
また、特許文献2に記載のショットキーバリアダイオードによれば、二次元電子ガスによりオン抵抗は低くなるが、アノード電極とカソード電極は横方向にある平面型のデバイスであるために、素子面積が大きくなる。しかも、アノード電極とカソード電極の距離を広げると耐圧を確保できるが、オン抵抗が増大することになる。
これに対して、特許文献3に記載のショットキーバリアダイオードによれば、GaN層とAlGaN層のヘテロ接合により生じる二次元電子ガスを介して電流を横方向に流すことにより、特許文献2に記載の素子と同様にオン抵抗の増大を抑制することができる。
しかし、このショットキーバリアダイオードによれば、特許文献2と同様に、耐圧を向上させようとすればオン抵抗が増大し、しかも同一表面にオーミック電極とショットキー電極があるために、本質的に素子面積は小さくならない。
従って、ショットキーバリアダイオードにおいて、ショットキー電極とオーミック電極を実質的に縦方向に配置した構造の採用が望ましいが、特許文献1に記載のようにシリコン基板の上に形成されるGaN系材料の厚さはバッファ層を含めても厚さが850nmであり、耐圧を向上させることは難しい。例えば、電気自動車向けに1200V耐圧のデバイスを形成するには、GaN層は10μm程度が必要になる。
これに対して、厚く形成されたGaN基板を使用すればよいが、そのような基板は高価であるため、厚さが10μm程度のGaN基板を使用したデバイスを安価に普及させることは難しい。
本発明の目的は、従来よりも入手が容易な厚い窒化物化合物半導体層を使用して耐圧を向上することができるパワー半導体デバイスを提供することを目的とする。
上記の課題を解決するための本発明の第1の態様は、基板上に凸状に選択成長された窒化物化合物半導体からなるキャリア移動層と、前記キャリア移動層上に形成された電極とを有することを特徴とするパワー半導体素子である。
本発明の第2の態様は、上記第1の態様に係るパワー半導体素子において、前記基板は、シリコン基板であることを特徴とする。
本発明の第3の態様は、上記第1又は第2の態様に係るパワー半導体素子において、前記電極は前記キャリア移動層に対してショットキー接触し、前記基板の下面には下部電極が形成されていることを特徴とする。
本発明の第4の態様は、上記第1又は第2の態様に係るパワー半導体素子において、前記電極は、前記キャリア移動層の上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ形成されたソース電極、ドレイン電極であることを特徴とする。
本発明の第5の態様は、上記第1乃至第4の態様のいずれかに係るパワー半導体素子において、前記キャリア移動層は絶縁膜に覆われていることを特徴とする。
本発明の第6の態様は、上記第5の態様に係るパワー半導体素子において、前記絶縁膜は、前記キャリア移動層の厚さ方向の耐圧より大きな耐圧が得られる厚さを有していることを特徴とする。
本発明の第7の態様は、上記第1乃至第6の態様のいずれかに係るパワー半導体素子において、前記キャリア移動層は、10μm以上の厚さを有していることを特徴とする。
本発明の第8の態様は、上記第1乃至第7の態様のいずれかに係るパワー半導体素子において、凸状の前記窒化物化合物半導体と前記電極はそれぞれ同一の前記基板上に複数形成され、さらに、複数の前記電極は配線により電気的に接続されていることを特徴とする。
本発明によれば、基板上に凸状に選択成長された窒化物化合物半導体層をキャリア層としてパワー半導体素子を構成している。
従って、基板上の狭い領域で窒化物化合物半導体層を孤立して形成しているので、基板との熱膨張率差による影響を抑えて凸状の窒化物化合物半導体層にクラックが生じることが防止される。しかも、窒化物化合物半導体層に形成されるショットキーバリアダイオード、パワーMOSFET等を歩留まり良く形成することが可能になり、しかも、窒化物化合物半導体層を厚く、例えば10μm以上に形成して耐圧を向上することが可能になる。
従って、基板上の狭い領域で窒化物化合物半導体層を孤立して形成しているので、基板との熱膨張率差による影響を抑えて凸状の窒化物化合物半導体層にクラックが生じることが防止される。しかも、窒化物化合物半導体層に形成されるショットキーバリアダイオード、パワーMOSFET等を歩留まり良く形成することが可能になり、しかも、窒化物化合物半導体層を厚く、例えば10μm以上に形成して耐圧を向上することが可能になる。
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
図1は、本発明の第1実施形態に係るパワー半導体デバイスであるショットキーバリアダイオードの製造工程を示す断面図である。
図1は、本発明の第1実施形態に係るパワー半導体デバイスであるショットキーバリアダイオードの製造工程を示す断面図である。
まず、図1(a)に示すように、n型のシリコン基板1の(111)又は(001)面上に選択成長用マスク2を形成する。選択成長用マスク2は次のような方法で形成される。
例えば、シリコン基板1の上に、窒化シリコン(SiNx)、酸化シリコン(SiO2)等の膜をプラズマCVD法によって100nmの厚さに形成する。ついで、その膜の上にフォトレジストのパターンを形成し、そのフォトレジストをマスクにして膜をエッチングする。これにより、パターニングされた膜を選択成長用マスク2とする。
選択成長用マスク2は、例えば図2(a)に示するように、直径40μmの円の開口部2aを最密充填構造となるように複数、配置する。例えば、隣り合う円の開口部2aの中心の距離を50μmにする。又は、図2(b)に示すように、1辺が40μmの正方形の開口部2aを10μmの間隔をおいて縦横に複数、配置する。なお、開口部2aは、その他の形状、例えば多角形であってもよい。
選択成長用マスク2のパターン形成に用いるエッチング方法は、例えば、その構成材料が窒化シリコン膜の場合にはCF4をエッチングガスに用いる反応性イオン(RIE)エッチングであり、また、構成材料が酸化シリコンの場合には緩衝フッ酸を用いるウェットエッチングである。
選択成長用マスク2の形成に続いて、シリコン基板1の表面を例えば1100℃でサーマルクリーニングする。
選択成長用マスク2の形成に続いて、シリコン基板1の表面を例えば1100℃でサーマルクリーニングする。
次に、図1(b)に示すように、選択制徴用マスク2の開口部2aから露出されたシリコン基板1の(111)又は(001)面の上にAlNバッファ層9と凸状のGaN膜3を選択成長する。GaN層3は、電子デバイスのキャリア移動層となる。
AlNバッファ層9は、例えば有機金属気相成長(MOCVD)法により約3nmの厚さに成長される。この場合、キャリアガスに水素ガスを使用してIII族元素用のソースガスであるトリメチルアルミニウム(TMA)を反応室(不図示)内に14μmol/minの流量で導入するとともに、V族元素用のソースガスとしてアンモニア(NH3)を12リットル/minの流量で反応室内に導入する。
また、GaN層3は、例えばMOCVD法により約10μm又はそれ以上の厚さに成長される。この場合、キャリアガスに100%の水素ガスを使用してIII族元素用のソースガスであるトリメチルガリウム(TMG)を反応室内に58μmol/minの流量で導入するとともに、V族元素用のソースガスとしてアンモニアを12リットル/minの流量で反応室内に導入する。
なお、AlNバッファ層9、GaN層3の成長時の基板温度は例えば1050℃に設定される。
なお、AlNバッファ層9、GaN層3の成長時の基板温度は例えば1050℃に設定される。
AlNバッファ層9内にはn型ドーパントとしてシリコンが1×1018/cm3の濃度で導入され、また、GaN層3内にはn型ドーパントとしてシリコンが1×1016/cm3の濃度で導入される。シリコン用ソースガスとしてシラン(SiH4)を用いる。
この後に、図1(c)に示すように、複数形成された凸状のGaN層3のそれぞれの上面にショットキー接触するショットキー電極4をリフトオフ法により形成する。即ち、シリコン基板1上にフォトレジスト(不図示)を塗布して各GaN層3を覆った後に、フォトレジストを露光、現像して、凸状のGaN層3上面のそれぞれに窓を形成し、さらに、窓内とフォトレジスト上に金属膜をスパッタ法、真空蒸着法等により形成した後に、フォトレジストを除去することによりGaN層3上に残った金属膜をショットキー電極4とする。
ショットキー電極4となる金属膜として、例えば厚さ100nmのプラチナ(Pt)を採用する。
GaN層3の上面が丸形の場合には、ショットキー電極4の平面形状を直径40μmの丸パターンとし、また、その上面が正方形の場合にはショットキー電極4の平面形状は40μm角の正方形パターンとする。
GaN層3の上面が丸形の場合には、ショットキー電極4の平面形状を直径40μmの丸パターンとし、また、その上面が正方形の場合にはショットキー電極4の平面形状は40μm角の正方形パターンとする。
続いて、図1(d)に示すように、ショットキー電極4の上面を露出するとともに、GaN層3の全体を覆う絶縁膜5を形成する。即ち、絶縁膜5として、例えばSiO2層5a、SiNx層5b、SiO2層5cの3層構造の膜を採用する。
一層目のSiO2層5aは、ソースガスにSiH4とN2Oを用いてプラズマCVD法により100nmの厚さに形成される。また、二層目のSiNx層5bは、SiH4、N2又はNH3)を用いて300nmの厚さに成長される。
三層目のSiO2層5cの形成方法として、TEOS(テトラエトキシシラン)と酸素(O2)をソースガスに用いてプラズマCVDにより形成する方法、又は、TEOSとオゾン(O3)をソースガスに用いてプラズマCVDにより形成する方法のいずれかが採用され、これにより凸状のGaN層3の相互間の凹部を全て埋め込む。
そのような絶縁膜5の上面は、成膜後に化学機械的研磨(CMP)法により平坦化される。この場合、二層目のSiNx層5bはエッチストップ層として機能して三層目のSiO2層5cが研磨される。CMPに使用されるスラリーとしてコロイダルシリカ若しくはセリアをベースとしたものを使用して、SiNx層5bの一部が露出するまで平坦化する。
この後に、フォトレジストを使用するフォトリソグラフィー法によりショットキー電極4の上にある二層目のSiNx層5bと一層目のSiO2層5aをエッチングして開口部7を形成する。
SiNx層5bは、エッチングガスとしてCF4を使用してRIE法によりエッチングされる。また、SiO2層5aは緩衝フッ酸によりエッチングされる。
SiNx層5bは、エッチングガスとしてCF4を使用してRIE法によりエッチングされる。また、SiO2層5aは緩衝フッ酸によりエッチングされる。
この後に、図1(e)に示すように、ショットキー電極4同士を接続する上部配線6を絶縁膜5上と開口部7内に形成する。上部配線6は、例えばアルミニウム(Al)膜をスパッタ法、真空蒸着法等により3μmの厚さに形成する。Al膜をパターニングする場合には、配線形状のフォトレジストパターンをAl膜上に作成した状態で、ウェットエッチングでAl膜のパターンを形成する。ウェットエッチング液としては、リン酸、硝酸、酢酸、水を16:1:2:1に混ぜた液が用いられる。
その後に、Ti/Ni/Auの三層構造からなる下部電極8を蒸着によりシリコン基板1の下面に形成する。
なお、ショットキー電極4を下に向ける配置のジャンクションダウンでダイボンディングする場合には、上部配線6をTi/Ni/Auから構成し、下部電極8をAlから構成する。
以上により、複数のショットキーバリアダイオードを並列に接続してなるパワー半導体素子が形成される。
そのパワー半導体素子において、ショットキーバリアダイオードのn型GaN層3は、平面の縦横が40μm×40μmの広さの素子単位毎に10μm以上の厚さで選択成長法により形成された構造を採用しているので、クラックが発生し難く結晶性の良いGaN層3を形成することが可能になる。これにより、GaN層3に形成されるショットキーバリアダイオードの耐圧を例えば1200V程度にすることが可能になる。
そのパワー半導体素子において、ショットキーバリアダイオードのn型GaN層3は、平面の縦横が40μm×40μmの広さの素子単位毎に10μm以上の厚さで選択成長法により形成された構造を採用しているので、クラックが発生し難く結晶性の良いGaN層3を形成することが可能になる。これにより、GaN層3に形成されるショットキーバリアダイオードの耐圧を例えば1200V程度にすることが可能になる。
ところで、GaN層3の厚さを例えば10μm程度に厚く選択成長することによりショットキーバリアダイオードの耐圧が向上するが、パワー半導体素子としての耐圧を高めるためには、GaN層3を埋め込む絶縁膜4の耐圧も向上させなければならない。
そこで、絶縁膜4を構成する第三のSiO2層5cの厚さを変えてパワー半導体素子を形成し、逆方向バイアスでの絶縁破壊耐圧を評価したところ、図3に示すような結果が得られ、三層目のSiO2層5cの厚さを4μm程度以上に厚くすると、GaN層3の耐圧を超えた。従って、GaN層3を10μmの厚さとする場合には、GaN層3を埋め込む絶縁膜4を4μm以上にすれば、素子全体の耐圧を1200V以上にすることが可能になる。
また、上部配線6の面積を増やし、ショットキーバリアダイオードのセルの連結数を増やして素子の順方向バイアスでの直列抵抗を測定したところ、図4に示すように、上部配線6の面積が増えるに従って素子の直列抵抗が低下した。
GaN層の選択成長は半導体レーザの製造にも使用されるが、半導体レーザ用のGaN層については1200V等の高圧が印可されないので、耐圧は考慮する必要がなく、その厚さは一般に2μm程度である。
(第2の実施の形態)
図5〜図7は、本発明の第2実施形態に係るパワートランジスタとして縦型のパワーMOSFETを示す断面図である。なお、図5〜図7において、図1と同じ符号は同じ要素を示している。
図5〜図7は、本発明の第2実施形態に係るパワートランジスタとして縦型のパワーMOSFETを示す断面図である。なお、図5〜図7において、図1と同じ符号は同じ要素を示している。
図5(a)において、シリコン基板1上には選択成長マスク2を使用して厚さ10μmのn型GaN層3aとp型GaN層3bとn+型GaN層3cが複数箇所に凸状に選択成長されている。n型GaN層3aにはSiが1×1016cm-3の濃度にドーピングされ、p型GaN層3bにはマグネシウム(Mg)が5×1016cm-3の濃度にドーピングされ、n+型GaN層3cにはSiが3×1018cm-3の濃度にドーピングされている。
その選択成長方法は第1実施形態と同様であり、凸状のn型GaN層3aの表面ではその上面だけでなく側面にもp型GaN層3b、n+型GaN層3cが成長するが、その側面上のp型GaN層3bとn+型GaN層3cはマスクを使用してエッチングにより除去される。
次に、図5(b)に示すように、シリコン基板1上において、n型GaN層3a、p型GaN層3b、n+型GaN層3cからなる凸部の相互間をSiO2の第1の絶縁膜21で埋め込む。SiO2は、例えばTEOSとO2をソースガスに用いてプラズマCVDにより形成する方法、又は、TEOSとO3をソースガスに用いてプラズマCVDにより形成する方法のいずれかの方法で成長される。続いて、n+型GaN層3cの頂上部の高さとほぼ同じになるように、第1の絶縁膜21をCMP法で研磨して平坦化する。
さらに、第1の絶縁膜21とn+型GaN層3cの上に、第2の絶縁膜22を100nmの厚さに成膜する(成膜方法は問わない)。続いて、レジストと緩衝弗酸を用いたフォトリソグラフィー法により、n+型GaN層3cの上面の形状に合わせて、その上面の中心に円形、四角等の孔のパターン22aを形成する。上面形状に、直径40μmの円形のパターンを採用する場合には孔のパターン22の直径を30μmで開け、また、40μm角の正方形のパターンを採用する場合には正方形の孔のパターン22を30μm角で開ける。
レジストを除去した後に、図5(c)に示すように、第2の絶縁膜22をマスクに使用して塩素系ICP−RIEによりn+型GaN層3cをエッチングしてp型GaN層3bの上面を露出させる。そのエッチング条件は、例えば、ICPのパワーが170W、バイアスパワーが50W、塩素流量が7sccm、圧力が0.6Torr、基板温度50℃となるように設定される。
次に、図5(d)に示すように、SiO2からなる第1、第2の絶縁膜21,22は、p型GaN層3bの側面が露出する深さよりもさらに500nm深くなるまでエッチングされる。そのエッチングにより残される第1の絶縁膜21の厚さは、その上下方向の耐圧がn型GaN層3aの厚み方向の耐圧よりも高くなる程度である。
続いて、図6(a)に示すように、ゲート酸化膜23となるSiO2を50nmの厚さに成膜する。その成膜方法は、PCVDでも熱CVDでもよい。また、原料ガスは、SiH4とN2Oの組み合わせでもよいし、TEOSとO2若しくはO3の組み合わせであってもよい。
次に、図6(b)に示すように、リフトオフ法により、p型GaN層3bの側面上にゲート酸化膜23を介してゲート電極24を形成する。
次に、図6(b)に示すように、リフトオフ法により、p型GaN層3bの側面上にゲート酸化膜23を介してゲート電極24を形成する。
さらに、図6(c)に示すように、ゲート酸化膜23のうち、n+型GaN層3c及びp型GaN層3bの頂上部の上のオーミック接触領域をエッチングにより除去する。そのエッチングの際には他の領域がレジストパターン(不図示)により覆われる。続いて、リフトオフ法により、n+型GaN層3c及びp型GaN層3bの頂上部にオーミック接触するソース電極25を形成する。ソース電極25として、Ti(30nm)/Al(500nm)の積層構造を採用する。
次に、図6(d)に示すように、複数のゲート電極24の間を連結するためのアルミニウムの第1の配線26を第1の絶縁膜21上に形成する。
続いて、図7(a)に示すように、複数箇所のゲート電極24、第1の配線26及びソース電極25を覆う第3の絶縁膜27を形成する。第3の絶縁膜27として、例えば第1の絶縁膜21と同じ方法によりSiO2が成長される。
続いて、図7(a)に示すように、複数箇所のゲート電極24、第1の配線26及びソース電極25を覆う第3の絶縁膜27を形成する。第3の絶縁膜27として、例えば第1の絶縁膜21と同じ方法によりSiO2が成長される。
さらに、図7(b)に示すように、フォトレジストと緩衝弗酸を使用するフォトリソグラフィー法により第3の絶縁膜27をパターニングして、複数のソース電極25上面を露出する開口部27aを形成する。
次に、図7(c)に示すように、開口部27a内と第3の絶縁膜27上にソース電極25同士を連結する第2の配線28を形成する。
次に、図7(c)に示すように、開口部27a内と第3の絶縁膜27上にソース電極25同士を連結する第2の配線28を形成する。
この後に、図7(d)に示すように、Si基板1の裏面にTi(20nm)/Ni(700nm)/Au(20nm)からなるドレイン電極層29を形成する。
以上のような構成の縦型のパワーMOSFETは、ゲート電極24に所定の電圧を印可することにより、p型GaN層3bに空乏層、反転層が形成され、その反転層を通してn型GaN層3aとn+型GaN層3cの間にキャリアが流れることになる。
そのようなパワーMOSFETにおいても、第1実施形態と同様にn型GaN層3aを例えば10nm以上に厚く形成しているので、1200V程度の耐圧を得ることができる。
そのパワーMOSFETのON状態の特性は図8に示す通りであり、凸状のGaNセルの連結数を増やすと、それに比例して流せる電流も増加する。なお、測定条件は図8に示した条件である。
そのようなパワーMOSFETにおいても、第1実施形態と同様にn型GaN層3aを例えば10nm以上に厚く形成しているので、1200V程度の耐圧を得ることができる。
そのパワーMOSFETのON状態の特性は図8に示す通りであり、凸状のGaNセルの連結数を増やすと、それに比例して流せる電流も増加する。なお、測定条件は図8に示した条件である。
なお、第1、第2の実施形態において、凸状のGaN層3、3a〜3cの代わりに他のIII-V族窒化物化合物半導体層を形成してもよい。また、凸状のIII-V族窒化物化合物半導体層に形成される素子としては、IGBT、ヘテロ接合FETであってもよい。
1:シリコン基板
2:選択成長マスク
3:GaN層(キャリア層)
4:ショットキー電極
5:絶縁膜
6:上部配線
7:開口部
8:下部電極
9:バッファ層
11s、11d:p型領域、
12s、12d:n型領域
13s:ソース電極
13d:ドレイン電極
14:ゲート絶縁膜
15:ゲート電極
21、22、27:絶縁膜
23:ゲート酸化膜
24:ゲート電極
25:ソース電極
26、28:配線
29:ドレイン電極層
2:選択成長マスク
3:GaN層(キャリア層)
4:ショットキー電極
5:絶縁膜
6:上部配線
7:開口部
8:下部電極
9:バッファ層
11s、11d:p型領域、
12s、12d:n型領域
13s:ソース電極
13d:ドレイン電極
14:ゲート絶縁膜
15:ゲート電極
21、22、27:絶縁膜
23:ゲート酸化膜
24:ゲート電極
25:ソース電極
26、28:配線
29:ドレイン電極層
Claims (6)
- 基板上に凸状に選択成長された窒化物化合物半導体からなるキャリア移動層と、前記キャリア移動層上に形成された電極とを有するパワー半導体素子において、
前記基板は、シリコン基板であり、
前記基板の下面には下部電極が形成されていることを特徴とするパワー半導体素子。 - 前記電極は前記キャリア移動層の上に形成されたソース電極であり、前記下部電極はドレイン電極であり、前記キャリア移動層の側面にはゲート電極が形成されていることを特徴とする請求項1に記載のパワー半導体素子。
- 前記キャリア移動層は絶縁膜に覆われていることを特徴とする請求項1又は請求項2に記載のパワー半導体素子。
- 前記絶縁膜は、前記キャリア移動層の厚さ方向の耐圧より大きな耐圧が得られる厚さを有していることを特徴とする請求項3に記載のパワー半導体素子。
- 前記キャリア移動層は、10μm以上の厚さを有していることを特徴とする請求項1乃至請求項4のいずれか1つに記載のパワー半導体素子。
- 凸状の前記窒化物化合物半導体と前記電極はそれぞれ同一の前記基板上に複数形成され、さらに、複数の前記電極は配線により電気的に接続されていることを特徴とする請求項1乃至請求項5のいずれか1つに記載のパワー半導体素子。
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