JP2012150435A - 薄膜トランジスタ液晶ディスプレーのアレイ基板およびその製造方法 - Google Patents

薄膜トランジスタ液晶ディスプレーのアレイ基板およびその製造方法 Download PDF

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Abstract

【課題】薄膜トランジスタ液晶ディスプレーのアレイ基板及びその製造方法を提供する。
【解決手段】アレイ基板は画素領域を画成するゲートラインとデータラインとを備え、前記画素領域内に薄膜トランジスタ、共通電極および電極ストリップ構造の画素電極とが形成され、前記共通電極は前記データラインを覆う第２絶縁層上に形成され、前記画素電極は前記共通電極を覆う第３絶縁層上に形成される。これによって、表示領域の面積が拡大され、開口率が効果的に向上される。
【選択図】図１

Description

本発明は、薄膜トランジスタ液晶ディスプレーのアレイ基板およびその製造方法に関する。
薄膜トランジスタ液晶ディスプレー（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＴＦＴ−ＬＣＤと略称する）技術では、高級超次元スイッチング技術（Ａｄｖａｎｃｅｄ−Ｓｕｐｅｒ Ｄｉｍｅｎｓｉｏｎａｌ Ｓｗｉｔｃｈｉｎｇ、ＡＤ−ＳＤＳと略称する）は、ＬＣＤの画面品質を改善する技術の一つである。
ＡＤ−ＳＤＳ技術は、同じ平面において画素電極の縁部に生じる平行電界と、画素電極層と共通電極層との間に生じる縦電界とによって多次元空間複合電界を形成し、液晶セル内において、画素電極間や、電極の真上などの全ての配向液晶分子のいずれを回転偏向させることで、平面配向系液晶の作動効率を向上させるとともに、透過率を向上させる。ＡＤ−ＳＤＳ技術は、ＴＦＴ−ＬＣＤの画面品質を向上することができ、かつ透過率が高く、視野角が広く、開口率が高く、色収差が低く、応答時間が短く、プッシュムラ（ｐｕｓｈ Ｍｕｒａ）がないなどのメリットを有する。
ＡＤ−ＳＤＳ型ＴＦＴ−ＬＣＤは、主に、液晶を挟み入れるように組み立てるアレイ基板とカラーフィルタとを備え、アレイ基板上に、ゲートライン、データライン、画素電極、共通電極および薄膜トランジスタが形成され、カラーフィルタ上に、着色樹脂パターンとブラックマトリックスパターンが形成される。
ＴＦＴ−ＬＣＤに対するマーケット需要の拡大につれて、開口率に対する要求が段々高くなる。樹脂パッシベーション層で開口率を向上する技術が提出されたが、樹脂パッシベーション層は、材料が高価であり、かつ塗布装置および工程技術に対する要求も高い（塗布厚みを１．５μｍ以下にすることが要求される）ので、該技術のコストが比較的高い。そして、共通電極と画素電極の位置を変更することで開口率を向上する技術が提出され、従来のＡＤ−ＳＤＳ型ＴＦＴ−ＬＣＤアレイ基板において共通電極が基板上に設けられ、画素電極がパッシベーション層に設けられる構造に対して、該技術では、画素電極がデータラインと同層に設けられ、共通電極がパッシベーション層上に設けられる。該技術に対して検討した結果、画素電極とデータラインとの間に透光現象が存在し、開口率の向上がある程度で制限される。これは、該技術が画素電極とデータラインとの間において、一部の領域に多次元空間複合電界で液晶を駆動し、他の領域に横電界型（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ、面内切替型とも称する）で液晶を駆動するからである。
本発明の実施例は、ベース基板と、ベース基板上に画素領域を画成したゲートラインとデータラインと、を備え、各前記画素領域内に、薄膜トランジスタと、多次元空間複合電界を形成する共通電極と電極ストリップ構造の画素電極とが形成されるＴＦＴ−ＬＣＤアレイ基板であって、前記共通電極は、前記ゲートライン、データラインおよび薄膜トランジスタを覆う第２絶縁層上に形成され、前記画素電極は、前記共通電極を覆う第３絶縁層上に形成されることを特徴とするＴＦＴ−ＬＣＤアレイ基板を提供する。
本発明の他の実施例は、薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法であって、
ステップ１、ベース基板上にゲートラインおよびゲート電極が形成され、
ステップ２、前記ステップ１が完了したベース基板上に、データライン、薄膜トランジスタの活性層、ソース電極およびドレイン電極が形成され、
ステップ３、前記ステップ２が完了したベース基板上に、ゲートラインボンディング領域に位置する第１ビアーホールと、データラインボンディング領域に位置する第２ビアーホールとを備える第２絶縁層が形成され、
ステップ４、前記ステップ３が完了したベース基板上に、共通電極、ゲート接続電極およびデータ接続電極が形成され、ドレイン電極のある位置の共通電極に第３ビアーホールが開設され、前記ゲート接続電極が第１ビアーホールを介してゲートラインに接続され、前記データ接続電極は第２ビアーホールを介してデータラインに接続され、
ステップ５、前記ステップ４が完了したベース基板上に、第３絶縁層が形成され、かつドレイン電極のある位置に、ドレイン電極の表面を露出させる第４ビアーホールが形成され、前記第４ビアーホールが第３ビアーホール内に位置され、
ステップ６、前記ステップ５が完了したベース基板上に、第４ビアーホールを介してドレイン電極に接続される画素電極が形成される。
本発明に係るＴＦＴ−ＬＣＤアレイ基板の平面図である。 図１におけるＡ１−Ａ１矢視の断面図である。 図１におけるＢ１−Ｂ１矢視の断面図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１回目パターニング工程後の平面図である。 図４におけるＡ２−Ａ２矢視の断面図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板の第２回目パターニング工程後の平面図である。 図６におけるＡ３−Ａ３矢視の断面図である。 図６におけるＢ３−Ｂ３矢視の断面図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板の第３回目パターニング工程後の平面図である。 図９におけるＡ４−Ａ４矢視の断面図である。 図９におけるＢ４−Ｂ４矢視の断面図である。 図９におけるゲートラインボンディング領域の断面図である。 図９におけるデータラインボンディング領域の断面図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板の第４回目パターニング工程後の平面図である。 図１４におけるＡ５−Ａ５矢視の断面図である。 図１４におけるＢ５−Ｂ５矢視の断面図である。 図１４におけるゲートラインボンディング領域の断面図である。 図１４におけるデータラインボンディング領域の断面図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板の第５回目パターニング工程後の平面図である。 図１９におけるＡ６−Ａ６矢視の断面図である。 図１９におけるＢ６−Ｂ６矢視の断面図である。
以下、図面および実施例によって本発明の技術案を更に詳しく説明する。図面における各薄膜の厚み、大きさ、または形状は、ＴＦＴ−ＬＣＤアレイ基板の実際の比例ではなく、本発明の内容を説明するためのものに過ぎない。
図１は本発明の実施例に係るＴＦＴ−ＬＣＤアレイ基板の平面図であり、１つの画素ユニット構造を示す。図２は図１におけるＡ１−Ａ１矢視の断面図である。図３は図１におけるＢ１−Ｂ１矢視の断面図である。
図１〜図３に示すように、本発明の実施形態に係るＴＦＴ−ＬＣＤアレイ基板は、主に、ベース基板１上に形成されたゲートライン１１、データライン１２、画素電極１３、共通電極１４および薄膜トランジスタとを備える。画素領域はゲートライン１１とデータライン１２とによって定義され、各画素電極内に画素電極１３、共通電極１４および薄膜トランジスタが形成されている。ゲートライン１１は薄膜トランジスタにオン・オフ信号を発信するものであり、データライン１２は画素電極１３にデータ信号を発信するものである。画素電極１３は、順に配列された複数の電極ストラップを備え、かつ共通電極１４と一緒に多次元空間複合電界を形成する。共通電極１４は、データライン１２を覆う第２絶縁層８上に形成され、画素電極１３は、共通電極１４を覆う第３絶縁層９上に形成される。前記画素電極１３は縁部が重なり合うようにデータラインの上方に形成され（図２と図３に示す）、画素電極１３とデータ電極１２との間の領域が表示領域の一部になり、開口率が効果的に向上される。
具体的には、本発明の実施例に係るＴＦＴ−ＬＣＤアレイ基板は、ベース基板１上に形成されたゲートライン１１とゲート電極２とを備え、ゲート電極２はゲートライン１１に接続される。第１絶縁層３は、ゲートライン１１とゲート電極２上に形成されるとともに、ベース基板１の全体を覆う。各画素ユニットにおける薄膜トランジスタの活性層（半導体層４とドープ半導体層５を含む）は、第１絶縁層３上に形成されるとともに、ゲート電極２の上方に位置される。ソース電極６とドレイン電極７は、活性層上に形成され、ソース電極６は、一端がゲート電極２の上方に位置され、他端がデータライン１２に接続される。ドレイン電極７は、一端がゲート電極２の上方に位置され、他端が画素電極１３に接続される。ソース電極６とドレイン電極７との間にＴＦＴチャネル領域が形成され、ＴＦＴチャネル領域におけるドープ半導体層５は完全にエッチングされ、かつ半導体層４の厚みの一部もエッチングされることによって、ＴＦＴチャネル領域における半導体層４が露出される。図１２、１３に示すように、第２半導体層８が上記構造上に形成され、該第２絶縁層において、ゲートラインボンディング領域に第１ビアーホールが開設され、データラインボンディング領域に第２ビアーホールが開設された。ゲートラインボンディング領域およびデータラインボンディング領域は、一般的にアレイ基板の周辺領域に位置され、ゲートラインとデータラインとをそれぞれ駆動チップに接続するものである。共通電極１４、ゲート接続電極およびデータ接続電極は、第２絶縁層８上に形成され、ドレイン電極７のある領域に位置する共通電極１４上に、第３ビアーホール２３が開設され、ゲートラインボンディング領域に形成されたゲート接続電極は、第１ビアーホールを介してゲートライン１１に接続され、データボンディング領域に形成されたデータ接続電極は、第２ビアーホールを介してデータライン１２に接続される。第３絶縁層９は上記構造上に形成され、ドレイン電極７のある位置に、ドレイン電極７の表面を露出する第４ビアーホール２４が開設された。第４ビアーホール２４の面積は第３ビアーホール２３の面積より小さい。即ち、第３ビアーホール２３のある領域は第４ビアーホール２４のある領域を含む。各画素ユニットにおいて、平行しながら順に配列された複数の電極ストリップ構成の画素電極１３は、第３絶縁層９上に形成され、それらの電極ストリップは互いに接続される一方、第４ビアーホール２４を介してドレイン電極７に接続される。
図４〜図２１は本発明の実施例に係るＴＦＴ−ＬＣＤアレイ基板の製造工程の概略図であり、本発明の実施例の技術案を更に説明する。以下では、パターニング工程は、フォトレジストの塗布、マスキング、フォトレジストの露光と現像、フォトレジストのパターンによるエッチング、およびフォトレジストの剥離などの工程を備え、フォトレジストとして、ポジティブフォトレジストを例とする。
図４は、本発明に係るＴＦＴ−ＬＣＤアレイ基板の第１回目パターニング工程後の平面図であり、１つの画素ユニットの構造を示す。図５は図４におけるＡ２−Ａ２矢視の断面図である。
図４と図５に示すように、マグネトロンスパッタリング法又は蒸着法によって、ベース基板１（例えば、ガラス基板や石英基板）に１層のゲート金属薄膜が堆積され、続いて、通常のマスクを利用して、ゲートライン１１と、該ゲートライン１１に接続するゲート電極１２とを備えるパターンが形成されるように、該ゲート金属薄膜に対してパターニングを行う。
図６は、本発明に係るＴＦＴ−ＬＣＤアレイ基板の第２回目パターニング工程後の平面図であり、１つの画素ユニットの構造を示す。図７は図６におけるＡ３−Ａ３矢視の断面図である。図８は図６におけるＢ３−Ｂ３矢視の断面図である。
図６〜図８に示すように、図４に示すパターニングが完了した基板上に、スピンコート法などによって１層の第１絶縁層が塗布され、続いてプラズマ強化化学気相蒸着法（ＰＥＣＶＤと略称する）によって、半導体薄膜とドープ半導体薄膜が連続に堆積され、続いてマグネトロンスパッタリング法又は蒸着法によって１層のソース・ドレイン金属薄膜が堆積される。そして、ハーフトーンマスク又はグレートーンマスクを利用し、パターニング工程によって、上記層に対してパターニングを行うことで、データライン１２と薄膜トランジスタの活性層、ソース電極６、ドレイン電極７とを備えるパターンが形成される。各ＴＦＴにおいて、活性層（半導体層４とドープ半導体層５とを備える積層）は第１絶縁層３上に形成されるとともに、ゲート電極２の上方に位置され、ソース電極６およびドレイン電極７は活性層上に形成される。ソース電極６は、一端がゲート電極２の上方に位置され、他端がデータライン１２に接続され、ドレイン電極７は、一端がゲート電極２の上方に位置され、ソース電極６と対向して設置される。ソース電極６とドレイン電極７との間にチャネル領域が形成され、チャネル領域におけるドープ半導体層５は完全にエッチングされ、半導体層４の厚みの一部もエッチングされることで、該チャネル領域における半導体層４が露出される。
本パターニング工程は、複数のステップのエッチングによるパターニング工程であり、通常の４回パターニング工程によるデータライン、活性層、ソース電極、ドレイン電極およびチャネル領域のパターンを形成する工程と同じである。以下は具体的な工程に関して説明する。
ソース・ドレイン金属薄膜上に１層のフォトレジストが塗布され、ハーフトーンマスク又はグレートーンマスクを利用して、該フォトレジストに対して露光・現像して、完全露光領域（フォトレジストが完全に除去される領域）、未露光領域（フォトレジストが完全に保留される領域）および一部露光領域（フォトレジストの一部が保留される領域）が形成される。その中で、未露光領域は、データライン、ソース電極およびドレイン電極のある領域に対応し、一部露光領域は、ＴＦＴチャネル領域パターンのある領域に対応し、完全露光領域は、上記パターン以外の領域に対応する。第１回目エッチング工程によって、完全露光領域におけるソース・ドレイン金属薄膜、ドープ半導体薄膜および半導体薄膜が完全にエッチングされることで、活性層とデータラインとを備えるパターンが形成される。アッシング工程によって、一部露光領域におけるフォトレジストが除去されることで、該領域におけるソース・ドレイン金属薄膜が露出されるとともに、未露光領域におけるフォトレジストの厚みが薄くなる。また、第２回目エッチング工程によって、一部露光領域のソース・ドレイン金属薄膜およびドープ半導体薄膜が完全にエッチングされるとともに、半導体薄膜の厚みの一部がエッチングされることで、該領域における半導体薄膜が露出され、薄膜トランジスタのソース電極、ドレイン電極およびチャネル領域を備えるパターンが形成される。最後に、残りのフォトレジストが剥離され、本発明の第２回目パターニング工程が完了する。活性層およびデータラインは同じパターニング工程で形成されるので、データラインの下方には半導体薄膜およびドープ半導体層薄膜が保留される。
図９は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第３回目パターニング工程後の平面図であり、１つの画素ユニットの構造を示す。図１０は図９におけるＡ４−Ａ４矢視の断面図であり、図１１は図９におけるＢ４−Ｂ４矢視の断面図であり、図１２は図９におけるゲートラインボンディング領域の断面図であり、図１３は図９におけるデータラインボンディング領域の断面図である。
図９〜１３に示すように、図６に示すパターニングが完了した基板上に、スピンコート法などによって１層の第２絶縁層８が塗布され、続いて通常のマスクを利用し、パターニング工程によって、第１ビアーホール２１と第２ビアーホール２２とを備えるパターンが形成されるように、該第２絶縁層８に対してパターニング工程を行う。第１ビアーホール２１はゲートラインボンディング領域に位置され、第１ビアーホール内における第１絶縁層３と第２絶縁層８はエッチングによって除去され、ゲートライン１１の表面が露出される。第２ビアーホール２２はデータラインボンディング領域に位置され、第２ビアーホール内における第２絶縁層８がエッチングによって除去され、データライン１２の表面が露出される。
図１４は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第４回目パターニング工程後の平面図であり、１つの画素ユニットの構造を示す。図１５は図１４におけるＡ５−Ａ５矢視の断面図であり、図１６は図１４におけるＢ５−Ｂ５矢視の断面図であり、図１７は図１４におけるゲートラインボンディング領域の断面図であり、図１８は図１４におけるデータラインボンディング領域の断面図である。
図１４〜図１８に示すように、図９に示すパターニングが完了した基板上に、マグネトロンスパッタリング法又は蒸着法によって１層の第１透明導電薄膜が堆積され、続いて通常のマスクを利用し、パターニングによって、該透明導電薄膜を共通電極１４、ゲート接続電極１５およびデータ接続電極１６を備えるパターンに形成する。共通電極１４が画素領域の全体を覆うが、ドレイン電極７のある領域に第２絶縁層８を露出する第３ビアーホール２３が形成された。ゲート接続電極１５は、ゲートラインボンディング領域に形成されるとともに、第１ビアーホール２１を覆い、ゲートライン１１に接続される。データ接続電極１６は、データラインボンディング領域に形成されるとともに、第２ビアーホール２２を覆い、データライン１２に接続される。
図１９は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第５回目パターニング工程後の平面図であり、図２０は図１９におけるＡ６−Ａ６矢視の断面図であり、図２１は図１９におけるＢ６−Ｂ６矢視の断面図である。
図１９〜図２１に示すように、図１４に示すパターニングが完了した基板上に、スピンコート法などによって１層の第３絶縁層９が塗布され、続いて通常のマスクを利用し、パターニングによって、第４ビアーホール２４を備えるバターンが形成されるように、該第３絶縁層９に対してパターニングを行う。第４ビアーホール２４は、ドレイン電極７のある位置に形成され、かつ共通電極１４に開設された第３ビアーホール２３内に形成される。第４ビアーホール２４内における第３絶縁層９と第２絶縁層８はエッチングによって除去され、ドレイン電極７の表面が露出される。
最後に、図１９に示すパターニングが完了した基板上に、マグネトロンスパッタリング法又は蒸着法によって１層の第２透明導電薄膜が堆積され、続いて通常のマスクを利用し、パターニングによって、該第２透明導電薄膜に対してパターニングを行うことで、画素領域内に画素電極１３を備えるパターンが形成される。画素電極１３は、平行しながら順に配列する複数の電極ストリップを備え、共通電極１４とともに多次元空間複合電界を形成する。画素電極１３は第４ビアーホール２４を介してドレイン電極７に接続される一方、各電極ストリップは端部の接続ストリップによって互いに接続される。これによって得られた製品を図１〜３に示す。第４ビアーホール２４の面積が第３ビアーホール２３より小さいので、画素電極１３と共通電極１４との間の絶縁が確保され、画素電極１３と共通電極１４との間がショートすることがない。
なお、上述した構造および製造工程は、本発明に係るＴＦＴ−ＬＣＤアレイ基板の構造の一つ形態に過ぎず、実際に使用する場合、本発明は異なるパターニング工程によって、異なる材料や材料の組合せによって実現されることができる。例えば、第１絶縁層、第２絶縁層および第３絶縁層は、上述した有機絶縁層を採用してもいいし、無機絶縁層を採用してもいい。無機絶縁層（例えば、酸化物、窒化物または窒素酸化物）を採用する場合、プラズマ強化化学気相蒸着法（ＰＥＣＶＤと略称する）によって堆積することができる。また、第１絶縁層と第２絶縁層を無機絶縁層（例えば、窒化ケイ素）に、第３絶縁層を有機絶縁層（例えば、樹脂材料）にする構成形態を採用してもよい。さらに、上述した第２回目パターニング工程は、通常のマスクを採用する２つのパターニングで構成してもよい。即ち、通常のマスクを採用する１つのパターニングによって活性層のパターンが形成され、通常のマスクを採用するもう１つのパターニングによってデータライン、ソース電極、ドレイン電極およびＴＦＴチャネル領域のパターンが形成される。
本発明の実施例によって提供されたＴＦＴ−ＬＣＤアレイ基板は、データラインを覆う第２絶縁層上に共通電極が形成され、共通電極を覆う第３絶縁層上に電極ストリップ構造の画素電極が形成され、画素電極はその縁部の一部がデータラインと重合するようにデータラインの上方に位置されることで、画素電極の縁部とデータラインの縁部との間の領域における液晶の全体が、高級超次元スイッチングモードで駆動され、液晶の駆動効率が向上され、当該領域が表示領域になり、表示領域の面積が最大限に拡大され、開口率が効率的に向上された。樹脂パッシベーション層を用いる技術に対して、本発明の実施例は従来の設備と工程を用いるので、投資と材料の費用が節約され、実施が便利になり、コストも低減される。共通電極と画素電極の位置を変更する技術に対して、本発明の実施例も６回のパターニング工程を採用し、工程数およびコストが増加されないままで、開口率が向上された。
本発明の実施例に係るＴＦＴ−ＬＣＤアレイ基板の製造方法は、以下のステップを備える。即ち、
ステップ１、基板上にゲートラインおよびゲート電極を備えるパターンが形成され、
ステップ２、上記ステップが完了した基板上に、活性層、データライン、ソース電極およびドレイン電極を備えるパターンが形成され、
ステップ３、上記ステップが完了した基板上に、ゲートラインボンディング領域に位置する第１ビアーホールと、データラインボンディング領域に位置する第２ビアーホールとを備える第２絶縁層が形成され、
ステップ４、上記ステップが完了した基板上に、共通電極、ゲート接続電極およびデータ接続電極を備えるパターンが形成され、ドレイン電極のある位置で共通電極に第３ビアーホールが開設され、前記ゲート接続電極は第１ビアーホールを介してゲートラインに接続され、前記データ接続電極は第２ビアーホールを介してデータラインに接続され、
ステップ５、上記ステップが完了した基板上に第３絶縁層が形成されるとともに、ドレイン電極のある位置にドレイン電極の表面を露出する第４ビアーホールが形成され、前記第４ビアーホールが第３ビアーホール内に位置され、
ステップ６、上記ステップが完了した基板上に、第４ビアーホールを介してドレイン電極に接続される画素電極を備えるパターンが形成される。
本発明の実施例によって提供されたＴＦＴ−ＬＣＤアレイ基板の製造方法は、データラインを覆う第２絶縁層上に共通電極が形成され、共通電極を覆う第３絶縁層上に電極ストリップ構造の画素電極が形成され、画素電極はその縁部の一部がデータラインと重合するようにデータラインの上方に位置されることで、画素電極の縁部とデータラインの縁部との間の領域における液晶の全体が高級超次元場スイッチングモードで駆動され、液晶の駆動効率が向上され、この領域が表示領域になり、表示領域の面積が最大限に拡大され、開口率が効率的に向上された。
上記実施例において、ステップ１は以下の工程を含む。即ち、基板上にゲート金属薄膜が堆積され、通常のマスクを利用し、パターニング工程によって、ゲートラインと当該ゲートラインに接続するゲート電極とを備えるパターンが形成される。
上記実施例において、ステップ２は以下の工程を含む。即ち、
上記ステップが完了した基板上に、第１絶縁層、半導体薄膜、ドープ半導体薄膜およびソース・ドレイン金属薄膜が順に形成され、
ソース・ドレイン金属薄膜上に１層のフォトレジストが塗布され、
ハーフトーンマスク又はグレートーンマスクを採用して、フォトレジストに対して露光・現像して、フォトレジスト完全保留領域、フォトレジスト完全除去領域およびフォトレジスト一部保留領域が形成され、フォトレジスト完全保留領域はデータライン、ソース電極およびドレイン電極のパターンのある領域に対応し、フォトレジスト一部保留領域はソース電極とドレイン電極との間のＴＦＴチャネル領域パターンのある領域に対応し、フォトレジスト完全除去領域は上記パターン以外の領域に対応し、
第１回目エッチング工程によって、フォトレジスト完全除去領域におけるソース・ドレイン金属薄膜、ドープ半導体薄膜および半導体薄膜がエッチングされることで、活性層とデータラインを備えるパターンが形成され、
アッシング工程によって、フォトレジスト一部保留領域のフォトレジストが除去されることで、該領域におけるソース・ドレイン金属薄膜が露出され、
第２回目エッチング工程によって、フォトレジスト一部保留領域におけるソース・ドレイン金属薄膜およびドープ半導体薄膜が完全にエッチングされるとともに、半導体薄膜の厚みの一部がエッチングされることで、ソース電極、ドレイン電極およびＴＦＴチャネル領域のパターンが形成され、
残りのフォトレジストが剥離される。
上記実施例において、ステップ３は以下の工程を含む。即ち、
上記ステップが完了した基板上に、スピンコート塗布又はＰＥＣＶＤ法によって１層の第２絶縁層が形成され、続いて通常のマスクを利用し、パターニング工程によって、第２絶縁層における第１ビアーホールと第２ビアーホールを備えるパターンが形成され、第１ビアーホールはゲートボンディング領域に位置され、第１ビアーホール内の第１絶縁層と第２絶縁層がエッチングされて、ゲートラインの表面が露出され、第２ビアーホールはデータラインボンディング領域に位置され、第２ビアーホール内の第２絶縁層がエッチングされて、データラインの表面が露出される。
上記実施例において、ステップ４は以下の工程を含む。即ち、
上記ステップが完了した基板上に、マグネトロンスパッタリング法又は蒸着法によって第１透明導電薄膜が堆積され、続いて通常のマスクを利用し、パターニングによって、共通電極、ゲート接続電極およびデータ接続電極を備えるパターンが形成され、共通電極は画素領域の全体を覆い、ドレイン電極のある領域に第３ビアーホールが形成され、第３ビアーホール内に第２絶縁層が露出され、ゲート接続電極はゲートラインボンディング領域に形成され、ゲート接続電極は第１ビアーホールを覆うとともに、ゲートラインに接続され、データ接続電極はデータボンディング領域に形成され、第２ビアーホールを覆うとともに、データラインに接続される。
上記実施例では、ステップ５は以下の工程を含む。即ち、
上記ステップが完了した基板上に、スピンコート塗布またはＰＥＣＶＤ法によって第３絶縁層が形成され、続いて通常のマスクを利用し、パターニング工程によって、第４ビアーホールを備えるパターンが形成され、第４ビアーホールはドレイン電極のある位置に位置され、かつその面積が共通電極に開設された第３ビアーホールの面積より小さい。第４ビアーホール内の第３絶縁層および第２絶縁層はエッチングされ、ドレイン電極の表面が露出される。
上記実施例において、ステップ６は以下の工程を含む。即ち、
上記ステップが完了した基板上に、マグネトロンスパッタリング法又は蒸着法によって第２透明導電薄膜が堆積され、続いて通常のマスクを利用し、パターニング工程によって、画素領域内に画素電極を有するパターンが形成され、画素電極は、平行しながら順に配列された複数の電極ストリップを備え、画素電極は第４ビアーホールを介してドレイン電極に接続される一方、各電極ストリップはその端部の接続ストリップによって互いに接続される。
本発明の実施例に係るＴＦＴ−ＬＣＤアレイ基板の製造工程は、既に図４〜図１３に示す技術案の説明おいて詳しく説明したので、ここで省略する。
上記実施例において、共通電極１４が画素領域の全体における板状電極に形成することを例として説明したが、共通電極１４は、画素電極の電極ストリップに対応し、かつ互いに平行するように延びる複数のスリットを有してもよい。或いは、共通電極１４は、互いに平行に延びる電極ストリップを有してもよく、これらの電極ストリップ間の空間が画素電極の電極ストリップに対応する。
上記発明は本発明の技術内容を説明するものに過ぎず、限定するものではない。より良い発明によって本発明が詳しく説明されたが、上述した各実施形態に記載された技術案を修正する、または均等的に変更することができ、本発明精神と範囲から逸脱するようにならない。
１ 基板
２ ゲート電極
３ 第１絶縁層
４ 半導体層
５ ドープ半導体層
６ ソース電極
７ ドレイン電極
８ 第２絶縁層
９ 第３絶縁層
１１ ゲートライン
１２ データライン
１３ 画素電極
１４ 共通電極
２１ 第１ビアーホール
２２ 第２ビアーホール
２３ 第３ビアーホール
２４ 第４ビアーホール

Claims (12)

  1. ベース基板と、
    前記ベース基板に画素領域を画成したゲートラインとデータラインと、を備え、
    各前記画素領域内に、薄膜トランジスタと、多次元空間複合電界を形成する共通電極と電極ストリップ構造の画素電極とが形成された薄膜トランジスタ液晶ディスプレーのアレイ基板であって、
    前記共通電極は、前記ゲートライン、前記データラインおよび前記薄膜トランジスタを覆う第２絶縁層上に形成され、
    前記画素電極は、前記共通電極を覆う第３絶縁層上に形成されることを特徴とする薄膜トランジスタ液晶ディスプレーのアレイ基板。
  2. 各前記画素電極は、縁部が重なり合うように前記データラインの上方に形成されることを特徴とする請求項１に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板。
  3. 前記薄膜トランジスタは、ゲート電極、ソース電極およびドレイン電極を備え、
    前記ゲート電極は前記ゲートラインに接続され、前記ソース電極は前記データラインに接続され、前記ドレイン電極は第２絶縁層上と第３絶縁層上に開設された第４ビアーホールを介して前記画素電極に接続されることを特徴とする請求項１に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板。
  4. 前記共通電極に、前記第４ビアーホールのある領域を含む第３ビアーホールが形成されることを特徴とする請求項３に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板。
  5. 前記第２絶縁層に、ゲートラインボンディング領域に位置する第１ビアーホールと、データボンディング領域に位置する第２ビアーホールとが開設されるとともに、前記第１ビアーホールを介して前記ゲートラインに接続されるゲート接続電極と、前記第２ビアーホールを介して前記データラインに接続されるデータ接続電極とが形成され、
    前記共通電極、前記ゲート接続電極および前記データ接続電極が同層に設けられることを特徴とする請求項１に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板。
  6. ステップ１、ベース基板上にゲートラインおよびゲート電極が形成され、
    ステップ２、前記ステップ１が完了したベース基板上に、データライン、薄膜トランジスタの活性層、ソース電極およびドレイン電極が形成され、
    ステップ３、前記ステップ２が完了したベース基板上に、ゲートラインボンディング領域に位置する第１ビアーホールと、データラインボンディング領域に位置する第２ビアーホールとを備える第２絶縁層が形成され、
    ステップ４、前記ステップ３が完了した基板上に、共通電極、ゲート接続電極およびデータ接続電極が形成され、ドレイン電極のある位置の前記共通電極に第３ビアーホールが開設され、前記ゲート接続電極は第１ビアーホールを介して前記ゲートラインに接続され、前記データ接続電極は第２ビアーホールを介して前記データラインに接続され、
    ステップ５、前記ステップ４が完了した基板上に、第３絶縁層が形成され、かつ第３絶縁層においてドレイン電極のある位置に、前記ドレイン電極の表面を露出する第４ビアーホールが形成され、前記第４ビアーホールが第３ビアーホール内に位置され、
    ステップ６、前記ステップ５が完了した基板上に、前記第４ビアーホールを介して前記ドレイン電極に接続される画素電極が形成される、を含むことを特徴とする薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。
  7. 前記画素電極は、縁部が重なり合うように前記データラインの上方に形成されることを特徴とする請求項６に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。
  8. 前記ステップ２は、
    上記ステップが完了した基板上に、第１絶縁層、半導体薄膜、ドープ半導体薄膜およびソース・ドレイン金属薄膜が順に形成され、
    前記ソース・ドレイン金属薄膜上に、１層のフォトレジストが塗布され、
    ハーフトーンマスク又はグレートーンマスクによって、フォトレジストに対して露光・現像して、フォトレジスト完全保留領域、フォトレジスト完全除去領域およびフォトレジスト一部保留領域が形成され、フォトレジスト完全保留領域はデータライン、ソース電極およびドレイン電極のパターンのある領域に対応し、フォトレジスト一部保留領域はソース電極とドレイン電極との間のＴＦＴチャネル領域のパターンのある領域に対応し、フォトレジスト完全除去領域は上記パターン以外の領域に対応し、
    第１回目エッチング工程によって、フォトレジスト完全除去領域におけるソース・ドレイン金属薄膜、ドープ半導体薄膜および半導体薄膜がエッチングされることで、活性層とデータラインが形成され、
    アッシング工程によって、フォトレジスト一部保留領域のフォトレジストが除去されることで、該領域におけるソース・ドレイン金属薄膜が露出され、
    第２回目エッチング工程によって、フォトレジスト一部保留領域におけるソース・ドレイン金属薄膜およびドープ半導体薄膜が完全にエッチングされるとともに、半導体薄膜の厚みの一部がエッチングされることで、ソース電極、ドレイン電極およびＴＦＴチャネル領域のパターンが形成され、
    残りのフォトレジストが剥離される、を含むことを特徴とする請求項６に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。
  9. 前記ステップ３は、
    上記ステップが完了した基板上に、第２絶縁層が形成され、パターニング工程によって第２絶縁層に第１ビアーホールと第２ビアーホールが形成され、第１ビアーホールはゲートボンディング領域に位置され、第１ビアーホール内の第１絶縁層と第２絶縁層がエッチングされて、ゲートラインの表面が露出され、第２ビアーホールはデータラインボンディング領域に位置され、第２ビアーホール内の第２絶縁層がエッチングされて、データラインの表面が露出される、を含むことを特徴とする請求項６に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。
  10. 前記ステップ４は、
    上記ステップが完了した基板上に、第１透明導電薄膜が形成され、該第１透明導電薄膜に対してパターニングを行うことで、共通電極、ゲート接続電極およびデータ接続電極が形成されるとともに、ドレイン電極のある位置の共通電極に第３ビアーホールが形成される、を含むことを特徴とする請求項６に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。
  11. 前記ステップ５は、
    上記ステップが完了した基板上に、第３絶縁層が形成され、パターニング工程によって該第３絶縁層における第４ビアーホールが形成され、第４ビアーホール内の第３絶縁層および第２絶縁層がエッチングされることで、ドレイン電極の表面が露出される、を含むことを特徴とする請求項６に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。
  12. 前記ステップ６は、
    上記ステップが完了した基板上に、第２透明導電薄膜が形成され、パターニング工程によって、画素領域内に画素電極が形成されるように該第２透明導電薄膜に対してパターニングを行い、画素電極は、平行かつ順に配列される複数の電極ストリップを備えるとともに、第４ビアーホールを介してドレイン電極に接続され、各電極ストリップは端部の接続ストリップによって互いに接続される、を含むことを特徴とする請求項６に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。
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