JP2012150435A - 薄膜トランジスタ液晶ディスプレーのアレイ基板およびその製造方法 - Google Patents
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Abstract
【解決手段】アレイ基板は画素領域を画成するゲートラインとデータラインとを備え、前記画素領域内に薄膜トランジスタ、共通電極および電極ストリップ構造の画素電極とが形成され、前記共通電極は前記データラインを覆う第2絶縁層上に形成され、前記画素電極は前記共通電極を覆う第3絶縁層上に形成される。これによって、表示領域の面積が拡大され、開口率が効果的に向上される。
【選択図】図1
Description
ステップ1、ベース基板上にゲートラインおよびゲート電極が形成され、
ステップ2、前記ステップ1が完了したベース基板上に、データライン、薄膜トランジスタの活性層、ソース電極およびドレイン電極が形成され、
ステップ3、前記ステップ2が完了したベース基板上に、ゲートラインボンディング領域に位置する第1ビアーホールと、データラインボンディング領域に位置する第2ビアーホールとを備える第2絶縁層が形成され、
ステップ4、前記ステップ3が完了したベース基板上に、共通電極、ゲート接続電極およびデータ接続電極が形成され、ドレイン電極のある位置の共通電極に第3ビアーホールが開設され、前記ゲート接続電極が第1ビアーホールを介してゲートラインに接続され、前記データ接続電極は第2ビアーホールを介してデータラインに接続され、
ステップ5、前記ステップ4が完了したベース基板上に、第3絶縁層が形成され、かつドレイン電極のある位置に、ドレイン電極の表面を露出させる第4ビアーホールが形成され、前記第4ビアーホールが第3ビアーホール内に位置され、
ステップ6、前記ステップ5が完了したベース基板上に、第4ビアーホールを介してドレイン電極に接続される画素電極が形成される。
図1は本発明の実施例に係るTFT−LCDアレイ基板の平面図であり、1つの画素ユニット構造を示す。図2は図1におけるA1−A1矢視の断面図である。図3は図1におけるB1−B1矢視の断面図である。
ステップ1、基板上にゲートラインおよびゲート電極を備えるパターンが形成され、
ステップ2、上記ステップが完了した基板上に、活性層、データライン、ソース電極およびドレイン電極を備えるパターンが形成され、
ステップ3、上記ステップが完了した基板上に、ゲートラインボンディング領域に位置する第1ビアーホールと、データラインボンディング領域に位置する第2ビアーホールとを備える第2絶縁層が形成され、
ステップ4、上記ステップが完了した基板上に、共通電極、ゲート接続電極およびデータ接続電極を備えるパターンが形成され、ドレイン電極のある位置で共通電極に第3ビアーホールが開設され、前記ゲート接続電極は第1ビアーホールを介してゲートラインに接続され、前記データ接続電極は第2ビアーホールを介してデータラインに接続され、
ステップ5、上記ステップが完了した基板上に第3絶縁層が形成されるとともに、ドレイン電極のある位置にドレイン電極の表面を露出する第4ビアーホールが形成され、前記第4ビアーホールが第3ビアーホール内に位置され、
ステップ6、上記ステップが完了した基板上に、第4ビアーホールを介してドレイン電極に接続される画素電極を備えるパターンが形成される。
上記ステップが完了した基板上に、第1絶縁層、半導体薄膜、ドープ半導体薄膜およびソース・ドレイン金属薄膜が順に形成され、
ソース・ドレイン金属薄膜上に1層のフォトレジストが塗布され、
ハーフトーンマスク又はグレートーンマスクを採用して、フォトレジストに対して露光・現像して、フォトレジスト完全保留領域、フォトレジスト完全除去領域およびフォトレジスト一部保留領域が形成され、フォトレジスト完全保留領域はデータライン、ソース電極およびドレイン電極のパターンのある領域に対応し、フォトレジスト一部保留領域はソース電極とドレイン電極との間のTFTチャネル領域パターンのある領域に対応し、フォトレジスト完全除去領域は上記パターン以外の領域に対応し、
第1回目エッチング工程によって、フォトレジスト完全除去領域におけるソース・ドレイン金属薄膜、ドープ半導体薄膜および半導体薄膜がエッチングされることで、活性層とデータラインを備えるパターンが形成され、
アッシング工程によって、フォトレジスト一部保留領域のフォトレジストが除去されることで、該領域におけるソース・ドレイン金属薄膜が露出され、
第2回目エッチング工程によって、フォトレジスト一部保留領域におけるソース・ドレイン金属薄膜およびドープ半導体薄膜が完全にエッチングされるとともに、半導体薄膜の厚みの一部がエッチングされることで、ソース電極、ドレイン電極およびTFTチャネル領域のパターンが形成され、
残りのフォトレジストが剥離される。
上記ステップが完了した基板上に、スピンコート塗布又はPECVD法によって1層の第2絶縁層が形成され、続いて通常のマスクを利用し、パターニング工程によって、第2絶縁層における第1ビアーホールと第2ビアーホールを備えるパターンが形成され、第1ビアーホールはゲートボンディング領域に位置され、第1ビアーホール内の第1絶縁層と第2絶縁層がエッチングされて、ゲートラインの表面が露出され、第2ビアーホールはデータラインボンディング領域に位置され、第2ビアーホール内の第2絶縁層がエッチングされて、データラインの表面が露出される。
上記ステップが完了した基板上に、マグネトロンスパッタリング法又は蒸着法によって第1透明導電薄膜が堆積され、続いて通常のマスクを利用し、パターニングによって、共通電極、ゲート接続電極およびデータ接続電極を備えるパターンが形成され、共通電極は画素領域の全体を覆い、ドレイン電極のある領域に第3ビアーホールが形成され、第3ビアーホール内に第2絶縁層が露出され、ゲート接続電極はゲートラインボンディング領域に形成され、ゲート接続電極は第1ビアーホールを覆うとともに、ゲートラインに接続され、データ接続電極はデータボンディング領域に形成され、第2ビアーホールを覆うとともに、データラインに接続される。
上記ステップが完了した基板上に、スピンコート塗布またはPECVD法によって第3絶縁層が形成され、続いて通常のマスクを利用し、パターニング工程によって、第4ビアーホールを備えるパターンが形成され、第4ビアーホールはドレイン電極のある位置に位置され、かつその面積が共通電極に開設された第3ビアーホールの面積より小さい。第4ビアーホール内の第3絶縁層および第2絶縁層はエッチングされ、ドレイン電極の表面が露出される。
上記ステップが完了した基板上に、マグネトロンスパッタリング法又は蒸着法によって第2透明導電薄膜が堆積され、続いて通常のマスクを利用し、パターニング工程によって、画素領域内に画素電極を有するパターンが形成され、画素電極は、平行しながら順に配列された複数の電極ストリップを備え、画素電極は第4ビアーホールを介してドレイン電極に接続される一方、各電極ストリップはその端部の接続ストリップによって互いに接続される。
上記実施例において、共通電極14が画素領域の全体における板状電極に形成することを例として説明したが、共通電極14は、画素電極の電極ストリップに対応し、かつ互いに平行するように延びる複数のスリットを有してもよい。或いは、共通電極14は、互いに平行に延びる電極ストリップを有してもよく、これらの電極ストリップ間の空間が画素電極の電極ストリップに対応する。
2 ゲート電極
3 第1絶縁層
4 半導体層
5 ドープ半導体層
6 ソース電極
7 ドレイン電極
8 第2絶縁層
9 第3絶縁層
11 ゲートライン
12 データライン
13 画素電極
14 共通電極
21 第1ビアーホール
22 第2ビアーホール
23 第3ビアーホール
24 第4ビアーホール
Claims (12)
- ベース基板と、
前記ベース基板に画素領域を画成したゲートラインとデータラインと、を備え、
各前記画素領域内に、薄膜トランジスタと、多次元空間複合電界を形成する共通電極と電極ストリップ構造の画素電極とが形成された薄膜トランジスタ液晶ディスプレーのアレイ基板であって、
前記共通電極は、前記ゲートライン、前記データラインおよび前記薄膜トランジスタを覆う第2絶縁層上に形成され、
前記画素電極は、前記共通電極を覆う第3絶縁層上に形成されることを特徴とする薄膜トランジスタ液晶ディスプレーのアレイ基板。 - 各前記画素電極は、縁部が重なり合うように前記データラインの上方に形成されることを特徴とする請求項1に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板。
- 前記薄膜トランジスタは、ゲート電極、ソース電極およびドレイン電極を備え、
前記ゲート電極は前記ゲートラインに接続され、前記ソース電極は前記データラインに接続され、前記ドレイン電極は第2絶縁層上と第3絶縁層上に開設された第4ビアーホールを介して前記画素電極に接続されることを特徴とする請求項1に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板。 - 前記共通電極に、前記第4ビアーホールのある領域を含む第3ビアーホールが形成されることを特徴とする請求項3に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板。
- 前記第2絶縁層に、ゲートラインボンディング領域に位置する第1ビアーホールと、データボンディング領域に位置する第2ビアーホールとが開設されるとともに、前記第1ビアーホールを介して前記ゲートラインに接続されるゲート接続電極と、前記第2ビアーホールを介して前記データラインに接続されるデータ接続電極とが形成され、
前記共通電極、前記ゲート接続電極および前記データ接続電極が同層に設けられることを特徴とする請求項1に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板。 - ステップ1、ベース基板上にゲートラインおよびゲート電極が形成され、
ステップ2、前記ステップ1が完了したベース基板上に、データライン、薄膜トランジスタの活性層、ソース電極およびドレイン電極が形成され、
ステップ3、前記ステップ2が完了したベース基板上に、ゲートラインボンディング領域に位置する第1ビアーホールと、データラインボンディング領域に位置する第2ビアーホールとを備える第2絶縁層が形成され、
ステップ4、前記ステップ3が完了した基板上に、共通電極、ゲート接続電極およびデータ接続電極が形成され、ドレイン電極のある位置の前記共通電極に第3ビアーホールが開設され、前記ゲート接続電極は第1ビアーホールを介して前記ゲートラインに接続され、前記データ接続電極は第2ビアーホールを介して前記データラインに接続され、
ステップ5、前記ステップ4が完了した基板上に、第3絶縁層が形成され、かつ第3絶縁層においてドレイン電極のある位置に、前記ドレイン電極の表面を露出する第4ビアーホールが形成され、前記第4ビアーホールが第3ビアーホール内に位置され、
ステップ6、前記ステップ5が完了した基板上に、前記第4ビアーホールを介して前記ドレイン電極に接続される画素電極が形成される、を含むことを特徴とする薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。 - 前記画素電極は、縁部が重なり合うように前記データラインの上方に形成されることを特徴とする請求項6に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。
- 前記ステップ2は、
上記ステップが完了した基板上に、第1絶縁層、半導体薄膜、ドープ半導体薄膜およびソース・ドレイン金属薄膜が順に形成され、
前記ソース・ドレイン金属薄膜上に、1層のフォトレジストが塗布され、
ハーフトーンマスク又はグレートーンマスクによって、フォトレジストに対して露光・現像して、フォトレジスト完全保留領域、フォトレジスト完全除去領域およびフォトレジスト一部保留領域が形成され、フォトレジスト完全保留領域はデータライン、ソース電極およびドレイン電極のパターンのある領域に対応し、フォトレジスト一部保留領域はソース電極とドレイン電極との間のTFTチャネル領域のパターンのある領域に対応し、フォトレジスト完全除去領域は上記パターン以外の領域に対応し、
第1回目エッチング工程によって、フォトレジスト完全除去領域におけるソース・ドレイン金属薄膜、ドープ半導体薄膜および半導体薄膜がエッチングされることで、活性層とデータラインが形成され、
アッシング工程によって、フォトレジスト一部保留領域のフォトレジストが除去されることで、該領域におけるソース・ドレイン金属薄膜が露出され、
第2回目エッチング工程によって、フォトレジスト一部保留領域におけるソース・ドレイン金属薄膜およびドープ半導体薄膜が完全にエッチングされるとともに、半導体薄膜の厚みの一部がエッチングされることで、ソース電極、ドレイン電極およびTFTチャネル領域のパターンが形成され、
残りのフォトレジストが剥離される、を含むことを特徴とする請求項6に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。 - 前記ステップ3は、
上記ステップが完了した基板上に、第2絶縁層が形成され、パターニング工程によって第2絶縁層に第1ビアーホールと第2ビアーホールが形成され、第1ビアーホールはゲートボンディング領域に位置され、第1ビアーホール内の第1絶縁層と第2絶縁層がエッチングされて、ゲートラインの表面が露出され、第2ビアーホールはデータラインボンディング領域に位置され、第2ビアーホール内の第2絶縁層がエッチングされて、データラインの表面が露出される、を含むことを特徴とする請求項6に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。 - 前記ステップ4は、
上記ステップが完了した基板上に、第1透明導電薄膜が形成され、該第1透明導電薄膜に対してパターニングを行うことで、共通電極、ゲート接続電極およびデータ接続電極が形成されるとともに、ドレイン電極のある位置の共通電極に第3ビアーホールが形成される、を含むことを特徴とする請求項6に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。 - 前記ステップ5は、
上記ステップが完了した基板上に、第3絶縁層が形成され、パターニング工程によって該第3絶縁層における第4ビアーホールが形成され、第4ビアーホール内の第3絶縁層および第2絶縁層がエッチングされることで、ドレイン電極の表面が露出される、を含むことを特徴とする請求項6に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。 - 前記ステップ6は、
上記ステップが完了した基板上に、第2透明導電薄膜が形成され、パターニング工程によって、画素領域内に画素電極が形成されるように該第2透明導電薄膜に対してパターニングを行い、画素電極は、平行かつ順に配列される複数の電極ストリップを備えるとともに、第4ビアーホールを介してドレイン電極に接続され、各電極ストリップは端部の接続ストリップによって互いに接続される、を含むことを特徴とする請求項6に記載の薄膜トランジスタ液晶ディスプレーのアレイ基板の製造方法。
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