JP2012138584A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体素子の第1領域と接続される表面電極17、および通路12の少なくとも一部に、半導体素子の第2領域と接続される第1金属配線18を形成する。その後、はんだ29が実装されない通路12bに形成する第1保護膜25の高さが、はんだ29が実装される通路12aに形成する第1保護膜25の高さよりも高くなるように、注入器32を用いて第1保護膜25を通路12に塗布する。続いて、表面電極17および第1保護膜25の上に金属層27、28を形成してはんだ29が実装されない通路12bに形成した第1保護膜25が金属層27、28から露出するように、はんだ29が実装されない通路12bに形成した第1保護膜25の一部および金属層27、28を切削する。
【選択図】図12
Description
以下、本発明の第1実施形態について図を参照して説明する。図1は、本実施形態に係る半導体装置に備えられた半導体チップ10の平面図である。図2は、図1のA−A断面図である。また、図3は、図1のA−A断面に相当する図であり、半導体チップ10を含んだ半導体装置の一部断面図である。図1〜図3を参照して本実施形態に係る半導体装置について説明する。
本実施形態では、第1実施形態と異なる部分についてのみ説明する。本実施形態では、通路12におけるセンサ金属配線20の配置を規定したことが特徴となっている。
本実施形態では、第1、第2実施形態と異なる部分についてのみ説明する。本実施形態では、半導体チップ10の側面にも第1保護膜25を塗布したことが特徴となっている。
本実施形態では、第1〜第3実施形態と異なる部分についてのみ説明する。本実施形態では、はんだ29が実装されない通路12bにも第2保護膜26を形成し、半導体チップ10の主表面14側にスパッタリング等によりNi膜27およびAu膜28の金属層を形成した後、当該金属層のうち不要な部分を切削により除去することが特徴となっている。これについて、図11を参照して説明する。なお、図11は図1のA−A断面に相当する図である。ただし、ゲート金属配線18のレイアウトが図1の場合と異なる。
本実施形態では、第1〜第4実施形態と異なる部分についてのみ説明する。上記各実施形態では、第1保護膜25の上に第2保護膜26を形成したことにより、第1保護膜25にはんだ29の応力やバイト36等の応力が直接加わらないようにしていた。一方、本実施形態では、第2保護膜26を用いずに、ゲート金属配線18を覆う第1保護膜25の高さを他よりも低くすることにより、バイト36が当該第1保護膜25に触れないようにする。これにより、当該第1保護膜25に応力がかからないようにしたことが特徴となっている。このことについて、図12を参照して説明する。なお、図12は図1のA−A断面に相当する図である。ただし、ゲート金属配線18のレイアウトが図1の場合と異なる。
本実施形態では、第1〜第5実施形態と異なる部分についてのみ説明する。上記第4実施形態では、第2保護膜26の形成後に当該第2保護膜26の一部を切削していたが、本実施形態では、第1保護膜25の形成後に、第1保護膜25の一部を切削し、この後、第2保護膜26を形成することが特徴となっている。
本実施形態では、第1〜第6実施形態と異なる部分についてのみ説明する。上記第5実施形態では、はんだ29が実装される通路12aに形成された第1保護膜25を切削しないように、はんだ29が実装される通路12aの第1保護膜25の高さを、はんだ29が実装されない通路12bの第1保護膜25の高さよりも低くしていた。このため、通路12の場所に応じて第1保護膜25の高さを調整する必要があった。
本実施形態では、第1〜第7実施形態と異なる部分についてのみ説明する。上記第7実施形態では、ゲート金属配線18の上面18aに絶縁層18bを形成することにより、当該絶縁層18bによりクラック31の進展を阻止していた。本実施形態では、ゲート金属配線18の上面18aではなく、第1保護膜25の上面を表面処理することでクラック31へのはんだ29の進入を阻止するものである。
本実施形態では、第1〜第8実施形態と異なる部分についてのみ説明する。上記第8実施形態では、第1保護膜25の上にフッ素表面処理層37が設けられたことにより、クラック31へのはんだ29の進入が阻止されていた。本実施形態では、第1保護膜25の上にはんだ進入防止材を設けると共に、このはんだ進入防止材を金属板と第1保護膜25とで挟み込んだことが特徴となっている。
本実施形態では、第1〜第9実施形態と異なる部分についてのみ説明する。上記第8実施形態や第9実施形態では、第1保護膜25の上にフッ素表面処理層37やはんだ進入防止材38を設けることにより、クラック31にはんだ29が進入することを防止していた。本実施形態では、第1保護膜25を金属板30に直接接触させることで、クラック31にはんだ29が進入しないようにしたことが特徴となっている。
本実施形態では、第1〜第10実施形態と異なる部分についてのみ説明する。上記第10実施形態では、第1保護膜25を金属板30に接触させていたが、本実施形態では金属板30に突出部を設けてこの突出部を第1保護膜25に接触させていることが特徴となっている。
本実施形態では、第1〜第11実施形態と異なる部分についてのみ説明する。上記第5実施形態では、通路12のうちはんだ29が実装される通路12aとはんだ29が実装されない通路12bとで、第1保護膜25の高さを変えて第1保護膜25を形成していた。本実施形態では、通路12のどの場所にはんだ29が実装されるか否かに関わらず、通路12に第1保護膜25を形成し、この後、はんだ29が実装される通路12aの第1保護膜25の高さを低くすることが特徴となっている。
上記各実施形態では、半導体チップ10に温度センサ19が設けられたものが示されているが、半導体チップ10に温度センサ19が設けられていなくても良い。また、センサ金属配線20は、温度センサ19が設けられていなくても、配線として半導体チップ10の主表面14に形成されていても良い。
11 セル
12 通路
12a はんだが実装される通路
12b はんだが実装されない通路
14 主表面
17 表面電極
18 ゲート金属配線
20 センサ金属配線
25 第1保護膜
26 第2保護膜
27 Ni膜
28 Au膜
29 はんだ
30 金属板
32 注入器
Claims (5)
- 半導体チップ(10)として、第1領域と第2領域とを有する半導体素子が形成された複数のセル(11)と、前記半導体チップ(10)の主表面(14)側において前記複数のセル(11)の周囲に位置する通路(12)と、を有する半導体チップ(10)が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ(10)の主表面(14)側に、前記半導体素子の第1領域と電気的に接続される表面電極(17)をそれぞれ形成する工程と、
前記通路(12)の少なくとも一部に、前記半導体素子の第2領域と電気的に接続される第1金属配線(18)を形成する工程と、
前記表面電極(17)および前記第1金属配線(18)の間に配置されると共に前記第1金属配線(18)を覆う第1保護膜(25)を、はんだ(29)が実装されない通路(12b)に形成する前記第1保護膜(25)の高さが、はんだ(29)が実装される通路(12a)に形成する前記第1保護膜(25)の高さよりも高くなるように、注入器(32)を用いて前記第1保護膜(25)を前記通路(12)に塗布する工程と、
前記表面電極(17)および前記第1保護膜(25)の上に金属層(27、28)を形成する工程と、
前記はんだ(29)が実装されない通路(12b)に形成した前記第1保護膜(25)が前記金属層(27、28)から露出するように、前記はんだ(29)が実装されない通路(12b)に形成した前記第1保護膜(25)の一部および前記金属層(27、28)をバイト(36)もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記ウェハを前記半導体チップ(10)ごとに切断する工程と、
前記金属層(27、28)の上に、はんだ(29)を介して、前記表面電極(17)および前記第1金属配線(18)の少なくとも一部を覆うと共に前記金属層(27、28)および前記表面電極(17)と電気的に接続される金属板(30)を接合する工程と、
前記金属板(30)を接合した後、前記半導体チップ(10)、前記表面電極(17)、前記第1金属配線(18)、および前記金属板(30)をパッケージ化する工程と、を含んでいることを特徴とする半導体装置の製造方法。 - 半導体チップ(10)として、第1領域と第2領域とを有する半導体素子が形成された複数のセル(11)と、半導体チップ(10)の主表面(14)側において前記複数のセル(11)の周囲に位置する通路(12)と、を有する半導体チップ(10)が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ(10)の主表面(14)側に、前記半導体素子の第1領域と電気的に接続される表面電極(17)をそれぞれ形成する工程と、
前記通路(12)の少なくとも一部に、前記半導体素子の第2領域と電気的に接続される第1金属配線(18)を形成する工程と、
前記表面電極(17)および前記第1金属配線(18)の間に配置されると共に前記第1金属配線(18)を覆う第1保護膜(25)を前記通路(12)に形成する工程と、
前記表面電極(17)および前記第1保護膜(25)の上に金属層(27、28)を形成する工程と、
前記金属層(27、28)を形成する工程の後、一面(39a)を有すると共に、少なくとも前記一面(39a)のうちはんだ(29)が実装される通路(12a)に形成された前記第1保護膜(25)と対向する部分が前記一面(39a)から突出したプレス突起部(39b)を備えたプレス(39)を用意し、当該プレス(39)の一面(39a)を前記半導体チップ(10)の主表面(14)側に向けた状態で、前記プレス(39)と前記半導体チップ(10)とを相対的に近づけ、前記プレス突起部(39b)で前記はんだ(29)が実装される通路(12a)に形成された前記第1保護膜(25)を押し込むことにより、前記はんだ(29)が実装される通路(12a)に形成した前記半導体チップ(10)の主表面(14)側に対する前記第1保護膜(25)の高さを前記はんだ(29)が実装されない通路(12b)に形成した前記半導体チップ(10)の主表面(14)側に対する前記第1保護膜(25)の高さよりも低くする工程と、
前記押し込む工程の後、前記はんだ(29)が実装されない通路(12b)に形成した前記第1保護膜(25)が前記金属層(27、28)から露出するように、前記はんだ(29)が実装されない通路(12b)に形成した前記第1保護膜(25)の一部および前記金属層(27、28)をバイト(36)もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記ウェハを前記半導体チップ(10)ごとに切断する工程と、
前記ウェハを切断する工程の後、前記金属層(27、28)の上に、はんだ(29)を介して、前記表面電極(17)および前記第1金属配線(18)の少なくとも一部を覆うと共に前記金属層(27、28)および前記表面電極(17)と電気的に接続される金属板(30)を接合する工程と、
前記金属板(30)を接合した後、前記半導体チップ(10)、前記表面電極(17)、前記第1金属配線(18)、および前記金属板(30)をパッケージ化する工程と、を含んでいることを特徴とする半導体装置の製造方法。 - 半導体チップ(10)として、第1領域と第2領域とを有する半導体素子が形成された複数のセル(11)と、前記半導体チップ(10)の主表面(14)側において前記複数のセル(11)の周囲に位置する通路(12)と、を有する半導体チップ(10)が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ(10)の主表面(14)側に、前記半導体素子の第1領域と電気的に接続される表面電極(17)をそれぞれ形成する工程と、
前記通路(12)の少なくとも一部に、前記半導体素子の第2領域と電気的に接続される第1金属配線(18)を形成する工程と、
前記表面電極(17)および前記第1金属配線(18)の間に配置されると共に前記第1金属配線(18)を覆う第1保護膜(25)を前記通路(12)に形成する工程と、
前記表面電極(17)および前記第1保護膜(25)の上に金属層(27、28)を形成する工程と、
前記金属層(27、28)を形成する工程の後、前記ウェハを前記半導体チップ(10)ごとに切断する工程と、
前記ウェハを前記半導体チップ(10)ごとに切断する工程の後、一面(39a)を有すると共に、少なくとも前記一面(39a)のうちはんだ(29)が実装される通路(12a)に形成された前記第1保護膜(25)と対向する部分が前記一面(39a)から突出したプレス突起部(39b)を備えたプレス(39)を用意し、当該プレス(39)の一面(39a)を前記半導体チップ(10)の主表面(14)側に向けた状態で、前記プレス(39)と前記半導体チップ(10)とを相対的に近づけ、前記プレス突起部(39b)で前記はんだ(29)が実装される通路(12a)に形成された前記第1保護膜(25)を押し込むことにより、前記はんだ(29)が実装される通路(12a)に形成した前記半導体チップ(10)の主表面(14)側に対する前記第1保護膜(25)の高さを前記はんだ(29)が実装されない通路(12b)に形成した前記半導体チップ(10)の主表面(14)側に対する前記第1保護膜(25)の高さよりも低くする工程と、
前記押し込む工程の後、前記はんだ(29)が実装されない通路(12b)に形成した前記第1保護膜(25)が前記金属層(27、28)から露出するように、前記はんだ(29)が実装されない通路(12b)に形成した前記第1保護膜(25)の一部および前記金属層(27、28)をバイト(36)もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記金属層(27、28)の上に、はんだ(29)を介して、前記表面電極(17)および前記第1金属配線(18)の少なくとも一部を覆うと共に前記金属層(27、28)および前記表面電極(17)と電気的に接続される金属板(30)を接合する工程と、
前記金属板(30)を接合した後、前記半導体チップ(10)、前記表面電極(17)、前記第1金属配線(18)、および前記金属板(30)をパッケージ化する工程と、を含んでいることを特徴とする半導体装置の製造方法。 - 半導体チップ(10)として、第1領域と第2領域とを有する半導体素子が形成された複数のセル(11)と、半導体チップ(10)の主表面(14)側において前記複数のセル(11)の周囲に位置する通路(12)と、を有する半導体チップ(10)が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ(10)の主表面(14)側に、前記半導体素子の第1領域と電気的に接続される表面電極(17)をそれぞれ形成する工程と、
前記通路(12)の少なくとも一部に、前記半導体素子の第2領域と電気的に接続される第1金属配線(18)を形成する工程と、
前記表面電極(17)および前記第1金属配線(18)の間に配置されると共に前記第1金属配線(18)を覆う第1保護膜(25)を前記通路(12)に形成する工程と、
前記第1保護膜(25)を形成する工程の後、一面(39a)を有すると共に、少なくとも前記一面(39a)のうちはんだ(29)が実装される通路(12a)に形成された前記第1保護膜(25)と対向する部分が前記一面(39a)から突出したプレス突起部(39b)を備えたプレス(39)を用意し、当該プレス(39)の一面(39a)を前記半導体チップ(10)の主表面(14)側に向けた状態で、前記プレス(39)と前記半導体チップ(10)とを相対的に近づけ、前記プレス突起部(39b)で前記はんだ(29)が実装される通路(12a)に形成された前記第1保護膜(25)を押し込むことにより、前記はんだ(29)が実装される通路(12a)に形成した前記半導体チップ(10)の主表面(14)側に対する前記第1保護膜(25)の高さを前記はんだ(29)が実装されない通路(12b)に形成した前記半導体チップ(10)の主表面(14)側に対する前記第1保護膜(25)の高さよりも低くする工程と、
前記押し込む工程の後、前記表面電極(17)および前記第1保護膜(25)の上に金属層(27、28)を形成する工程と、
前記金属層(27、28)を形成する工程の後、前記はんだ(29)が実装されない通路(12b)に形成した前記第1保護膜(25)が前記金属層(27、28)から露出するように、前記はんだ(29)が実装されない通路(12b)に形成した前記第1保護膜(25)の一部および前記金属層(27、28)をバイト(36)もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記ウェハを前記半導体チップ(10)ごとに切断する工程と、
前記ウェハを切断する工程の後、前記金属層(27、28)の上に、はんだ(29)を介して、前記表面電極(17)および前記第1金属配線(18)の少なくとも一部を覆うと共に前記金属層(27、28)および前記表面電極(17)と電気的に接続される金属板(30)を接合する工程と、
前記金属板(30)を接合した後、前記半導体チップ(10)、前記表面電極(17)、前記第1金属配線(18)、および前記金属板(30)をパッケージ化する工程と、を含んでいることを特徴とする半導体装置の製造方法。 - 半導体チップ(10)として、第1領域と第2領域とを有する半導体素子が形成された複数のセル(11)と、前記半導体チップ(10)の主表面(14)側において前記複数のセル(11)の周囲に位置する通路(12)と、を有する半導体チップ(10)が複数形成されたウェハを用意する工程と、
前記複数の半導体チップ(10)の主表面(14)側に、前記半導体素子の第1領域と電気的に接続される表面電極(17)をそれぞれ形成する工程と、
前記通路(12)の少なくとも一部に、前記半導体素子の第2領域と電気的に接続される第1金属配線(18)を形成する工程と、
前記表面電極(17)および前記第1金属配線(18)の間に配置されると共に前記第1金属配線(18)を覆う第1保護膜(25)を前記通路(12)に形成する工程と、
前記第1保護膜(25)を形成する工程の後、前記ウェハを前記半導体チップ(10)ごとに切断する工程と、
前記ウェハを前記半導体チップ(10)ごとに切断する工程の後、一面(39a)を有すると共に、少なくとも前記一面(39a)のうちはんだ(29)が実装される通路(12a)に形成された前記第1保護膜(25)と対向する部分が前記一面(39a)から突出したプレス突起部(39b)を備えたプレス(39)を用意し、当該プレス(39)の一面(39a)を前記半導体チップ(10)の主表面(14)側に向けた状態で、前記プレス(39)と前記半導体チップ(10)とを相対的に近づけ、前記プレス突起部(39b)で前記はんだ(29)が実装される通路(12a)に形成された前記第1保護膜(25)を押し込むことにより、前記はんだ(29)が実装される通路(12a)に形成した前記半導体チップ(10)の主表面(14)側に対する前記第1保護膜(25)の高さを前記はんだ(29)が実装されない通路(12b)に形成した前記半導体チップ(10)の主表面(14)側に対する前記第1保護膜(25)の高さよりも低くする工程と、
前記押し込む工程の後、前記表面電極(17)および前記第1保護膜(25)の上に金属層(27、28)を形成する工程と、
前記金属層(27、28)を形成する工程の後、前記はんだ(29)が実装されない通路(12b)に形成した前記第1保護膜(25)が前記金属層(27、28)から露出するように、前記はんだ(29)が実装されない通路(12b)に形成した前記第1保護膜(25)の一部および前記金属層(27、28)をバイト(36)もしくは多刃工具を用いて切削する工程と、
前記切削する工程の後、前記金属層(27、28)の上に、はんだ(29)を介して、前記表面電極(17)および前記第1金属配線(18)の少なくとも一部を覆うと共に前記金属層(27、28)および前記表面電極(17)と電気的に接続される金属板(30)を接合する工程と、
前記金属板(30)を接合した後、前記半導体チップ(10)、前記表面電極(17)、前記第1金属配線(18)、および前記金属板(30)をパッケージ化する工程と、を含んでいることを特徴とする半導体装置の製造方法。
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