KR101241542B1 - 시험장치 - Google Patents

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마사유키 카와바타
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Abstract

<과제>
프로브 검사에 있어서도, 이상적인 전원환경을 제공한다.
<해결 수단>
시험장치는, 웨이퍼 상에 형성된 DUT(1)를 시험한다. 전원 보상 회로(20)는, 제어 신호에 따라 제어되는 소스 스위치(SW1), 싱크 스위치(SW2)를 포함하고, 각각이 온으로 된 상태에서 보상 펄스 전류를 생성하여, 보상 펄스 전류를 메인 전원과는 별도의 경로를 통해 DUT(1)의 전원단자(P1)에 주입, 또는 메인 전원에서 DUT(1)로 흐르는 전원 전류로부터, 보상 펄스 전류를 DUT(1)와는 별도의 경로에 도입한다. 전원 보상 회로(20) 중, 소스 스위치(SW1), 싱크 스위치(SW2)를 포함하는 일부는, 웨이퍼(W) 상에 형성된다. 웨이퍼에는, 웨이퍼 상에 형성되는 전원 보상 회로(20)의 일부에 신호를 인가하기 위한 패드(P5∼P7)가 마련된다.

Description

시험장치{TESTING APPARATUS}
본 발명은 전원의 안정화 기술에 관한 것이다.
CMOS(Complementary Metal Oxide Semiconductor) 기술을 이용한 CPU(Central Processing Unit), DSP(Digital Signal Processor), 메모리 등의 반도체 집적회로(이하, "DUT"라고 함)를 시험할 때, DUT 내의 플립플롭이나 래치는, 클럭이 공급되는 동작중에는 전류가 흐르고, 클럭이 정지하면 회로가 정적인 상태로 되어 전류가 감소한다. 따라서, DUT의 동작 전류(부하 전류)의 합계는, 시험의 내용 등에 따라 시시각각 변동한다.
DUT에 전력을 공급하는 전원회로는, 예를 들면 레귤레이터를 이용해서 구성되고, 이상적으로는 부하 전류에 관계없이 일정한 전력을 공급 가능하다. 하지만 실제의 전원회로는, 무시할 수 없는 출력 임피던스를 지니고 있고, 또한, 전원회로와 DUT 사이에도 무시할 수 없는 임피던스 성분이 존재하기 때문에, 부하 변동에 의해 전원전압이 변동해버린다.
전원전압의 변동은, DUT의 시험 마진에 심각한 영향을 미친다. 또한, 전원전압의 변동은, 시험장치 내의 기타 회로 블록, 예를 들면 DUT에 공급하는 패턴을 생성하는 패턴 발생기나, 패턴의 천이 타이밍을 제어하기 위한 타이밍 발생기의 동작에 영향을 미쳐, 시험 정밀도를 악화시킨다.
특허문헌 2에 기재의 기술에서는, 피시험 디바이스에 전원전압을 공급하는 메인 전원에 더하여, 드라이버의 출력에 의해 온/오프가 제어되는 스위치를 포함하는 보상 회로가 마련된다. 그리고, 피시험 디바이스에 공급되는 테스트 패턴에 따라 발생할 수 있는 전원전압의 변동을 캔슬하도록, 스위치 소자에 대한 보상용 제어 패턴을 테스트 패턴에 대응지어 정의해 놓는다. 실제 시험시에는, 테스트 패턴을 피시험 디바이스에 공급하면서, 보상 회로의 스위치를 제어 패턴에 대응하여 스위칭하는 것에 의해, 전원전압을 일정하게 유지할 수 있다.
일본국 특허출원공개 2007-205813호 공보 국제공개 제10/029709A 1호 팸플릿
본 발명자들은, 특허문헌 2의 시험장치에 대해 검토하고, 이하의 과제를 인식하게 되었다. 반도체 디바이스의 시험에는, 조립공정 후의 패키징된 피시험 디바이스를 대상으로 하는 검사(F검사)와, 조립공정 전의 웨이퍼 상태의 피시험 디바이스를 대상으로 하는 프로브 검사(P검사)가 있다. 그리고, 전원환경은, P검사 때가 F검사 때보다 엄격하기 때문에, 전원전압의 보상 기술은, F검사뿐만 아니라 P검사에 있어서도 중요하다.
여기서, P검사는, 웨이퍼 상태의 피시험 디바이스에 마련된 패드에, 프로브를 접촉시켜 진행된다. 따라서, 프로브 자체의 저항 성분, 인덕턴스 성분, 또는 프로브와 칩 사이의 접촉 저항의 영향에 의해, 보상 전류에 의한 보정이 영향을 받아, 전원전압을 일정하게 유지, 또는 원하는 전원환경을 에뮬레이트하기 곤란하게 된다.
본 발명은, 상기한 과제를 해결하기 위한 것으로서, P검사시에 있어서도, 이상적인 전원환경, 또는 임의의 전원환경을 에뮬레이트 가능한 시험장치를 제공하는 것을 목적으로 한다.
본 발명의 일 형태는, 웨이퍼 상에 형성된 피시험 디바이스를 시험하는 시험장치에 관한 것이다. 피시험 디바이스의 전원단자에 전력을 공급하는 메인 전원과, 제어 신호에 따라 제어되는 스위치 소자를 포함하고, 상기 스위치 소자가 온으로 된 상태에서 보상 펄스 전류를 생성하여, 상기 보상 펄스 전류를 상기 메인 전원과는 별도의 경로를 통해 상기 전원단자에 주입하거나, 상기 메인 전원에서 상기 피시험 디바이스로 흐르는 전원 전류로부터 상기 보상 펄스 전류를 상기 피시험 디바이스와는 별도의 경로에 도입하는 전원 보상 회로와, 복수 개 중의 하나가 상기 스위치 소자에 할당되고, 다른 적어도 하나가 각각 상기 피시험 디바이스의 적어도 1개 입출력단자에 할당되는 복수의 드라이버와, 각각이 상기 드라이버별로 마련된 복수의 인터페이스 회로이고, 각각이 입력된 패턴 신호를 정형하여 대응하는 드라이버에 출력하는 복수의 인터페이스 회로와, 상기 피시험 디바이스의 입출력단자에 할당된 상기 드라이버가 출력해야 하는 시험 신호를 기술하는 테스트 패턴을, 상기 드라이버에 대응되는 상기 인터페이스 회로에 대해 출력하는 한편, 상기 테스트 패턴에 대응하여 정해진 제어 패턴을 상기 스위치 소자에 할당된 드라이버에 대응되는 상기 인터페이스 회로에 대해 출력하는 패턴 발생기를 구비한다. 전원 보상 회로 중, 상기 스위치 소자를 포함하는 적어도 일부는 상기 웨이퍼 상에 형성된다. 웨이퍼에는, 상기 웨이퍼 상에 형성되는 상기 전원 보상 회로의 일부에 신호를 인가하기 위한 보상용 패드가 마련된다.
이 형태에 의하면, 웨이퍼 상에 전원 보상 회로의 일부를 형성하는 것에 의해, 프로브 검사시에 있어서, 보상 펄스 전류를 웨이퍼 상, 즉 피시험 디바이스와 가장 가까운 곳에서 생성할 수 있다. 그 결과, 프로브의 임피던스의 영향을 억제하면서, 전원 보상을 할 수 있다. 또한, 웨이퍼에 형성되는 전원 보상 회로의 소자는, 피시험 디바이스의 소자와 동일한 편차를 갖게 된다. 따라서, 피시험 디바이스의 편차에 추종한 적절한 보상 전류를 공급할 수 있다.
웨이퍼 상에 형성되는 전원 보상 회로의 적어도 일부 및 보상용 패드는, 피시험 디바이스가 형성되는 칩의 내부에 형성되어도 좋다.
보상용 패드는, 프로브가 접촉 가능한 사이즈이고, 피시험 디바이스가 패키징될 때에 외부 접속용 단자와 접속되는 기능 패드보다 작은 사이즈여도 좋다. 칩 내부에 형성되는 전원 보상 회로가, 프로브 검사시에만 필요한 경우, 보상용 패드를 충분히 작게 형성하는 것에 의해, 칩 사이즈의 증대를 억제할 수 있다.
보상용 패드는, 피시험 디바이스가 패키징될 때에 외부 접속용 단자와 접속되어도 좋다. 이 경우, 조립공정 후의 시험에 있어서도, 칩 내부에 형성되는 전원 보상 회로를 이용하여, 전원 보상을 할 수 있다.
웨이퍼 상에 형성되는 전원 보상 회로의 적어도 일부 및 보상용 패드는, 피시험 디바이스가 형성되는 칩의 외부의 다이싱 영역에 형성되어도 좋다. 웨이퍼에 형성되는 전원 보상 회로가, 프로브 검사에만 필요한 경우, 그것을 다이싱 영역에 형성하는 것에 의해, 칩 면적의 증대를 억제할 수 있다.
웨이퍼 상에 형성되는 전원 보상 회로의 적어도 일부 및 보상용 패드는, 피시험 디바이스가 형성되는 칩과는 다른 전원 보상용 칩에 형성되어도 좋다. 웨이퍼 상에 형성되는 전원 보상 회로의 적어도 일부 및 보상용 패드는, 복수의 피시험 디바이스에 의해 공유되어도 좋다. 전원 보상 회로용 칩을 마련하면, 그에 의해 제품의 수율이 감소하지만, 복수의 칩으로 전원 보상 회로용 칩을 공유하면, 수율의 감소를 억제할 수 있다.
웨이퍼 상에 형성되는 전원 보상 회로의 일부 및 보상용 패드에 접속되는 배선 중, 칩의 경계를 걸치는 배선은, 알루미늄 배선이어도 좋다. 배선이 다이싱 라인을 지나가는 경우, 다이싱 후에 배선의 단면이 공기나 수분에 노출되어, 장기적 신뢰성이 저하하는 우려가 있다. 여기서, 이러한 배선에, 제 1층인 알루미늄 배선을 이용하는 것에 의해, 신뢰성의 저하를 억제할 수 있다.
또, 이상의 구성 요소의 임의의 조합이나 본 발명의 구성 요소나 표현을, 방법, 장치 등의 사이에서 서로 치환한 것도, 본 발명의 형태로서 유효하다.
본 발명의 일 형태에 의하면, P검사시에 있어서도, 이상적인 전원환경, 또는 임의의 전원환경을 에뮬레이트 할 수 있다.
도 1은 실시형태에 따른 시험장치의 구성을 나타내는 회로도이다.
도 2는 제어 패턴을 계산하는 방법의 일례를 나타내는 플로차트이다.
도 3은 동작 전류(IOP), 전원 전류(IDD), 소스 보상 전류(ICMP) 및 소스 펄스 전류(ISRC)의 일례를 나타내는 파형도이다.
도 4의 (a), (b)는 전원 보상 회로의 구성예를 나타내는 회로도이다.
도 5의 (a)∼(c)는 전원 보상 회로의 다른 구성예를 나타내는 회로도이다.
도 6은 도 4(a)의 전원 보상 회로의 일부가 웨이퍼 상에 형성되는 제 1 예를 나타내는 도면이다.
도 7은 도 4(a)의 전원 보상 회로의 일부가 웨이퍼 상에 형성되는 제 2 예를 나타내는 도면이다.
도 8은 도 4(a)의 전원 보상 회로의 일부가 웨이퍼 상에 형성되는 제 3 예를 나타내는 도면이다.
이하, 본 발명을 바람직한 실시형태를 바탕으로 도면을 참조하면서 설명한다. 각　도면에 도시되는 동일 또는 동등한 구성 요소, 부재, 처리에는, 동일한 부호를 첨부하고, 중복 설명은 적절히 생략한다. 또한, 실시형태는, 발명을 한정하는 것이 아닌 예시일뿐이며, 실시형태에 기술되는 모든 특징이나 그 조합이, 꼭 발명의 본질적인 것은 아니다.
본 명세서에 있어서, "부재 A가 부재 B와 접속된 상태"란, 부재 A와 부재 B가 물리적으로 직접 접속되는 경우나, 부재 A와 부재 B가, 전기적인 접속 상태에 영향을 미치지 않는 다른 부재를 개재하여 간접적으로 접속되는 경우도 포함한다. 마찬가지로, "부재 C가 부재 A와 부재 B 사이에 마련된 상태"란, 부재 A와 부재 C, 또는 부재 B와 부재 C가 직접적으로 접속되는 경우 이외에, 전기적인 접속 상태에 영향을 미치지 않는 다른 부재를 개재하여 간접적으로 접속되는 경우도 포함한다.
도 1은 실시형태에 따른 시험장치(2)의 구성을 나타내는 회로도이다. 도 1에는 시험장치(2)에 더하여, 시험 대상인 반도체 디바이스(이하, "DUT라고 함)(1)가 도시된다.
DUT(1)는, 복수의 핀을 구비하고, 그 중의 적어도 하나가 전원전압(VDD)을 받기 위한 전원단자(P1)이고, 다른 적어도 하나가 접지단자(P2)이다. 복수의 입출력(I/O)단자(P3)는, 외부로부터의 데이터를 받고, 또는 외부에 데이터를 출력하기 위해 마련되어 있고, 시험시에 있어서는, 시험장치(2)에서 출력되는 시험 신호(테스트 패턴)(STEST)를 받고, 또는 시험 신호(STEST)에 대응한 데이터를 시험장치(2)에 대해 출력한다. 도 1에는, 시험장치(2)의 구성 중, DUT(1)에 대해 시험 신호를 부여하는 구성이 도시되어 있고, DUT(1)로부터의 신호를 평가하기 위한 구성은 생략되어 있다.
시험장치(2)는, 메인 전원(10), 패턴 발생기(PG), 복수의 타이밍 발생기(TG) 및 파형 정형기(FC), 복수의 드라이버(DR), 전원 보상 회로(20)를 구비한다.
시험장치(2)는 복수(n) 개의 채널(CH1∼CHn)을 구비하고 있고, 그 중의 몇 개(CH1∼CH4)가 DUT(1)의 복수의 I/O단자(P3)에 할당된다. 도 1에서는, n=6인 경우가 도시되지만, 실제 시험장치(2)의 채널수는 수백∼수천 오더이다.
메인 전원(10)은, DUT(1)의 전원단자(P1)에 공급해야 하는 전원전압(VDD)을 생성한다. 예를 들면, 메인 전원(10)은, 선형 레귤레이터(Linear Regulator)나 스위칭 레귤레이터(Switching Regulator) 등으로 구성되고, 전원단자(P1)에 공급되는 전원전압(VDD)을, 목표값과 일치하도록 피드백 제어한다. 커패시터(Cs)는, 전원전압(VDD)을 평활화하기 위해 마련된다. 메인 전원(10)은, DUT(1)에 대한 전원전압 이외에, 시험장치(2) 내부의 기타 블록에 대한 전원전압도 생성한다. 메인 전원(10)에서 DUT(1)의 전원단자(P1)에 대한 출력 전류를, 전원 전류(IDD)라고 부른다.
메인 전원(10)은, 유한 응답 속도를 갖는 전압/전류원이기 때문에, 그 부하 전류, 즉 DUT(1)의 동작 전류(IOP)의 급격한 변화에 추종할 수 없는 경우가 있다. 예를 들면, 동작 전류(IOP)가 스텝 형태로 변화할 때, 전원전압(VDD)은 오버슈트(overshoot), 또는 언더슈트(undershoot)하거나, 그 후의 링잉(ringing)을 동반하기도 한다. 전원전압(VDD)의 변동은, DUT(1)의 정확한 시험을 방해한다. 이는, DUT(1)에 에러가 검출되었을 때, 그것이 DUT(1)의 제조 불량에 의한 것인지, 전원전압(VDD)의 변동에 의한 것인지를 구별할 수 없기 때문이다.
전원 보상 회로(20)는, 메인 전원(10)의 응답 속도를 보충하기 위해 마련된다. DUT(1)의 설계자는, 소정의 기지(旣知)의 시험 신호(STEST)(테스트 패턴(SPTN))가 공급된 상태에서, DUT(1)의 내부회로의 동작률 등의 시간 추이를 추정 가능하기 때문에, DUT(1)의 동작 전류(IOP)의 시간 파형을 정확하게 예측할 수 있다. 여기서 말하는 예측이란, 컴퓨터 시뮬레이션을 이용한 계산이나, 동일한 구성을 갖는 디바이스를 대상으로 한 실측(實測) 등이 포함되고, 그 수법은 특히 한정되지 않는다.
한편, 메인 전원(10)의 응답 속도(이득, 피드백 대역)가 기지(旣知)이면, 예측되는 동작 전류(IOP)에 응답하여 메인 전원(10)이 생성하는 전원 전류(IDD)도 예측할 수 있다. 이에 따라, 예측되는 동작 전류(IOP)와 전원 전류(IDD)의 차분을, 전원 보상 회로(20)에 의해 보충하는 것에 의해, 전원전압(VDD)을 안정화할 수 있다. 또, 전원전압( V DD ' )과 전원 전류(IDD) 사이에는 미분, 또는 적분 관계가 성립된다. 구체적으로는, 메인 전원(10) 및 메인 전원(10)에서 전원단자(P1)까지의 경로의 임피던스가, 용량성, 유도성, 저항성 중의 어느 것이 지배적인지에 따라, 전압과 전류의 미분, 적분의 관계가 정해진다.
전원 보상 회로(20)는, 소스 보상 회로(20a) 및 싱크 보상 회로(20b)를 구비한다. 소스 보상 회로(20a)는, 제어 신호(SCNT1)에 대응하여 온/오프를 전환할 수 있도록 되어 있다. 소스 보상 회로(20a)가 제어 신호(SCNT1)에 대응하여 온으로 되면, 보상 펄스 전류("소스 펄스 전류"라고도 한다)(ISRC)가 생성된다. 전원 보상 회로(20)는, 소스 펄스 전류(ISRC)를 메인 전원(10)과는 별도의 경로를 통해 전원단자(P1)에 주입한다.
동일하게, 싱크 보상 회로(20b)는 제어 신호(SCNT2)에 대응하여 온/오프를 전환할 수 있도록 되어 있다. 싱크 보상 회로(20b)가 제어 신호(SCNT2)에 대응하여 온으로 되면, 보상 펄스 전류(ISINK)("싱크 펄스 전류"라고도 한다)가 생성된다. 전원 보상 회로(20)는, 전원단자(P1)에 흘러드는 전원 전류(IDD)로부터, 싱크 펄스 전류(ISINK)를, DUT(1)와는 별도의 경로에 도입한다.
DUT(1)의 전원단자(P1)에 흘러드는 동작 전류(IOP), 메인 전원(10)이 출력하는 전원 전류(IDD), 및 전원 보상 회로(20)가 출력하는 보상 전류(ICMP) 사이에는, 전류 보존 법칙에 따라, 식 (1), (2)가 성립된다. IOP=IDD+ICMP …(1) ICMP=ISRC-ISINK …(2) 즉, 보상 전류(ICMP)의 양의 성분이 소스 펄스 전류(ISRC)로서 소스 보상 회로(20a)로부터 공급되고, 보상 전류(ICMP)의 음의 성분이 싱크 펄스 전류(ISINK)로서 싱크 보상 회로(20b)로부터 공급된다.
드라이버(DR1∼DR6) 중, 드라이버(DR6)는 소스 보상 회로(20a)에 할당되고, 드라이버(DR5)는 싱크 보상 회로(20b)에 할당된다. 다른 적어도 하나의 드라이버(DR1∼DR4)는 각각 DUT(1)의 적어도 하나의 I/O단자(P3)에 할당된다. 패턴 발생기(PG) 및 드라이버(DR5, DR6), 인터페이스 회로(45, 46)는 전원 보상 회로(20)를 제어하는 제어 회로로 파악할 수 있다.
파형 정형기(FC) 및 타이밍 발생기(TG)를 인터페이스 회로(4)로 총칭한다. 복수의 41∼46은, 채널(CH1∼CH6)별로, 즉 드라이버(DR1∼DR6)별로 마련된다. i번째(1≤i≤6)의 인터페이스 회로(4i)는, 입력된 패턴 신호(SPTNi)를 드라이버(DR)에 적합한 신호 형식으로 정형하고, 대응하는 드라이버(DRi)에 출력한다.
패턴 발생기(PG)는, 테스트 프로그램에 기초하여, 인터페이스 회로(41∼46)에 대한 패턴 신호(SPTN)를 생성한다. 구체적으로 패턴 발생기(PG)는, DUT(1)의 I/O단자(P3)에 할당된 드라이버(DR1∼DR4)에 대해서는, 각 드라이버(DRi)가 생성해야 하는 시험 신호(STESTi)를 기술하는 테스트 패턴(SPTNi)을, 그 드라이버(DRi)에 대응되는 인터페이스 회로(4i)에 대해 출력한다. 테스트 패턴(SPTNi)은, 시험 신호(STESTi)의 각 사이클(유닛 인터벌)에 있어서의 레벨을 나타내는 데이터와, 신호 레벨이 천이하는 타이밍을 기술하는 데이터를 포함한다.
또한, 패턴 발생기(PG)는, 필요한 보상 전류(ICMP)에 대응하여 정해진 보상용 제어 패턴(SPTN _ CMP)을 생성한다. 제어 패턴(SPTN _ CMP)은, 소스 보상 회로(20a)에 할당된 드라이버(DR6)가 생성해야 하는 제어 신호(SCNT1)를 기술하는 제어 패턴(SPTN _ CMP1)과, 싱크 보상 회로(20b)에 할당된 드라이버(DR5)가 생성해야 하는 제어 신호(SCNT2)를 기술하는 제어 패턴(SPTN _ CMP2)을 포함한다. 제어 패턴(SPTN _ CMP1), 제어 패턴(SPTN _ CMP2)은 각각, 각 사이클에 있어서의 소스 보상 회로(20a), 싱크 보상 회로(20b)의 온/오프 상태를 지정하는 데이터와, 온/오프를 전환하는 타이밍을 기술하는 데이터를 포함한다.
패턴 발생기(PG)는, 테스트 패턴(SPTN1∼SPTN4)에 기초하여, 즉 DUT(1)의 동작 전류의 변동에 대응하여, 그것을 보상할 수 있는 제어 패턴(SPTN _ CMP1), 제어 패턴(SPTN_CMP2)을 생성하여, 대응되는 인터페이스 회로(46, 45)에 출력한다.
상술한 바와 같이, 테스트 패턴(SPTN1∼SPTN4)이 기지(旣知)이면, DUT(1)의 동작 전류(IOP)의 시간 파형을 예측할 수 있고, 전원전압(VDD)을 일정하게 유지하기 위해 발생시켜야 할 보상 전류(ICMP), 즉 ISRC, ISINK의 시간 파형을 계산할 수 있다. 예측되는 동작 전류(IOP)가 전원 전류(IDD)보다 큰 경우, 전원 보상 회로(20)는 소스 보상 전류(ISRC)를 발생시켜 부족한 전류를 보충한다. 소스 보상 전류(ISRC)에 필요한 전류 파형은 예측 가능하기 때문에, 그것이 적절하게 얻어지도록 소스 보상 회로(20a)를 제어한다. 예를 들면 소스 보상 회로(20a)를, 펄스폭 변조에 의해 제어해도 좋다. 또는 펄스 진폭 변조, ΔΣ 변조, 펄스 밀도 변조, 펄스 주파수 변조 등을 이용해도 좋다.
도 2는 제어 패턴을 계산하는 방법의 일례를 나타내는 플로차트이다. DUT(1)에 입력되는 테스트 패턴이나 회로 정보에 기초하여, DUT(1)의 동작 전류(IOP)가 추정된다(S100). 또한, 메인 전원(10)에 부하로서 DUT(1)가 접속된 상태에서, DUT(1)에 그 이벤트가 발생했을 때에 메인 전원(10)에서 출력되는 전원 전류(IDD)를 계산한다(S102). 그리고, 이상(理想)전원을 실현하고자 하는 경우에는, 추정되는 동작 전류(IOP)와 전원 전류(IDD)의 차분을, 전원 보상 회로(20)에 의해 생성해야 하는 보상 전류(ICMP)로 한다(S104).
그리고, 생성해야 하는 보상 전류(ICMP)의 파형에, ΔΣ 변조, PWM(펄스폭 변조), PDM(펄스 밀도 변조), PAM(펄스 진폭 변조), PFM(펄스 주파수 변조) 등을 실시하는 것에 의해, 비트 스트림의 제어 패턴(SPTN _ CMP)을 생성한다(S106). 예를 들면, 보상 전류(ICMP)를 테스트 사이클별로 샘플링하고, 샘플링된 보상 전류(ICMP)를 펄스 변조해도 좋다.
도 3은 동작 전류(IOP), 전원 전류(IDD), 소스 보상 전류(ICMP) 및 소스 펄스 전류(ISRC)의 일례를 나타내는 파형도이다. 소정의 시험 신호(STEST)가 공급된 DUT(1)의 동작 전류(IOP)가 스텝 형태로 증가한 것으로 가정한다. 이에 응답하여, 메인 전원(10)에서 전원 전류(IDD)가 공급되지만, 응답 속도의 제한으로부터, 이상적인 스텝 파형이 되지 못하고, DUT(1)에 공급해야 하는 전류가 부족하게 된다. 그 결과, 보상 전류(ISRC)를 공급하지 않으면, 전원전압(VDD)은 파선으로 나타내는 바와 같이 저하된다.
전원 보상 회로(20)는, 동작 전류(IOP)와 전원 전류(IDD)의 차분에 대응하는 소스 보상 전류(ICMP)를 생성한다. 소스 보상 전류(ICMP)는, 제어 신호(SCNT1)에 대응하여 생성되는 소스 펄스 전류(ISRC)로 부여된다. 소스 보상 전류(ICMP)는, 동작 전류(IOP)의 변화 직후에 최대량으로 필요하고, 그 후, 서서히 저하시킬 필요가 있다. 이에 따라, 예를 들면 PWM(펄스폭 변조)을 이용하여 소스 보상 회로(20a)의 온 시간(듀티비)을, 시간과 함께 저하시키는 것에 의해, 필요한 소스 보상 전류(ICMP)를 생성할 수 있다.
시험장치(2)의 모든 채널이 테스트 레이트에 대응하여 동기 동작하는 경우, 제어 신호(SCNT1)의 주기는, DUT(1)에 공급되는 데이터의 주기(유닛 인터벌), 또는 그 정수(整數)배, 또는 정수(整數)분의 1에 상당한다. 예를 들면 유닛 인터벌이 4㎱인 시스템에 있어서, 제어 신호(SCNT1)의 주기가 4㎱이면, 제어 신호(SCNT1)에 포함되는 각 펄스의 온 기간(TON)이, 0∼4㎱ 사이에서 조절될 수 있다. 메인 전원(10)의 응답 속도는 수백㎱∼수㎲의 오더이기 때문에, 보상 전류(ICMP)의 파형은, 제어 신호(SCNT1)에 포함되는 수백 개의 펄스에 의해 제어할 수 있다. 소스 보상 전류(ISRC)의 파형으로부터, 그것을 생성하기 위해 필요한 제어 신호(SCNT1)를 도출하는 방법에 대해서는 후술한다.
반대에 동작 전류(IOP)가 전원 전류(IDD)보다 작은 경우, 전원 보상 회로(20)는 싱크 보상 전류(ICMP)를 얻을 수 있도록, 싱크 펄스 전류(ISINK)를 발생시켜, 과잉의 전류를 뺀다.
전원 보상 회로(20)를 마련하는 것에 의해, 메인 전원(10)의 응답 속도의 부족을 보충하고, 도 3에 실선으로 나타내는 바와 같이, 전원전압(VDD)을 일정하게 유지할 수 있다. 또한, 상술한 바와 같이, 전원 보상 회로(20)는 안정된 진폭의 펄스 전류를 생성할 수 있기 때문에, 고정밀도로 전원전압을 보상할 수 있다.
이상이 시험장치(2)의 전체 설명이다.
이어서, 전원 보상 회로(20)의 구체적인 구성예에 대해 설명한다. 도 4(a), (b)는 전원 보상 회로(20)의 구성예를 나타내는 회로도이다. 도 4(a)에 나타내는 바와 같이, 소스 보상 회로(20a)는, 전원전압(VDD)보다 높은 전압(Vx)을 생성하는 전압원(22)과, 소스 스위치(SW1)를 포함한다. 소스 스위치(SW1)는, 전압원(22)의 출력 단자와 전원단자(P1) 사이에 마련된다. 전압(Vx) 및 전원전압(VDD)이 일정하면, 소스 스위치(SW1)가 온인 상태에서, 소스 전류(ISRC)의 진폭은, ISRC=(Vx-VDD)/RON1로 주어진다. RON1은 소스 스위치(SW1)의 온(On)저항이다. 도 4(a), (b)에서는, 전원 보상 회로(20)를 작게 구성할 수 있는 이점이 있다.
싱크 보상 회로(20b)는, 전원단자(P1)와 접지단자 사이에 마련된 싱크 스위치(SW2)를 포함한다. 전원전압(VDD)이 일정하면, 싱크 스위치(SW2)가 온으로 된 상태에서, 싱크 전류(ISINK)의 진폭은, ISINK=VDD/RON2로 주어진다. RON2는 싱크 스위치(SW2)의 온(On)저항이다.
도 4(b)에 나타내는 바와 같이, 소스 보상 회로(20a)는, 소스 전류원(24a) 및 소스 스위치(SW1)를 포함한다. 소스 전류원(24a)은, 소스 펄스 전류(ISRC)의 진폭을 규정하는 기준전류를 생성한다. 소스 스위치(SW1)는 소스 전류원(24a)으로부터의 기준전류의 경로 상에 마련된다. 싱크 보상 회로(20b)는, 싱크 스위치(SW2) 및 싱크 전류원(24b)을 포함한다. 싱크 전류원(24b)은, 싱크 펄스 전류(ISINK)의 진폭을 규정하는 기준전류를 생성한다. 싱크 스위치(SW2)는 싱크 전류원(24b)으로부터의 기준전류의 경로 상에 마련된다.
소스 펄스 전류(ISRC), 싱크 펄스 전류(ISINK)의 진폭은, 수A 정도가 필요한 경우가 있다. 이 경우, 도 4(a), (b)에 있어서의 소스 스위치(SW1), 싱크 스위치(SW2)의 사이즈는 커지고, 그 게이트 용량도 커진다. 이 게이트 용량에 의해 소스 스위치(SW1), 싱크 스위치(SW2)의 스위칭의 응답 속도가 저하되고, 원하는 전류를 생성할 수 없게 될 가능성이 있다. 또한, 소스 스위치(SW1), 싱크 스위치(SW2)의 온(On)저항(RON1), 온(On)저항(RON2)이 불균일해지거나, 제어 신호(SCNT1, SCNT2)의 진폭이 변동하면, 각 스위치의 온(On)의 정도가 변동하고, 펄스 전류(ISRC, ISINK)의 진폭이 변동할 우려가 있다.
이와 같은 문제가 현저해지는 경우, 그것을 해결하기 위해 이하의 기술을 이용해도 좋다. 도 5(a)∼(c)는 전원 보상 회로(20)의 다른 구성예를 나타내는 회로도이다. 도 5(a)의 소스 보상 회로(20a)는, 전류 D/A 컨버터(26a), 제 1 트랜지스터(M1a), 제 2 트랜지스터(M2a), 소스 스위치(SW1)를 구비한다.
전류 D/A 컨버터(26a)는, 디지털 설정 신호(DSET)에 대응한 기준전류(IREF)를 생성한다. 제 1 트랜지스터(M1a) 및 제 2 트랜지스터(M2a)는, 전류 미러 회로(Current Mirror Circuit)를 형성하고, 기준전류(IREF)를 소정의 계수배(미러비 K)로 한 싱크 펄스 전류(ISINK)를 생성한다.
구체적으로 제 1 트랜지스터(M1a)는 P채널 MOSFET이고, 기준전류(IREF)의 경로 상에 마련된다. 제 2 트랜지스터( M2 )도 P채널 MOSFET이고, 그 게이트는 제 1 트랜지스터(M1a)의 게이트 및 드레인과 공통으로 접속된다.
도 5(a)에 있어서, 소스 스위치(SW1)는 제 1 트랜지스터(M1a)의 게이트와 제 2 트랜지스터(M2a)의 게이트 사이에 마련된다. 예를 들면 소스 스위치(SW1)는, 도 5(a)와 같은 트랜스퍼 게이트로 구성해도 좋고, N채널 MOSFET만으로 구성해도 좋고, P채널 MOSFET만으로 구성해도 좋다. 소스 스위치(SW1)의 온/오프 상태는, 제어 신호(SCNT1)에 대응하여 전환할 수 있다.
도 5(a)에 있어서, 제 1 트랜지스터(M1a)의 드레인(N2)은, 소스 스위치(SW1)의 제 1 트랜지스터(M1a)의 게이트측의 단자(N1)와 접속된다.
제어 신호(SCNT1)가 하이 레벨인 기간, 소스 스위치(SW1)가 온으로 된다. 이에 따라, 소스 보상 회로(20a)의 출력 단자(P4)로부터, 기준전류(IREF)에 비례한 소스 펄스 전류(ISRC)가 토출된다. 제어 신호(SCNT1)가 로우 레벨인 기간, 소스 스위치(SW1)가 오프로 되고, 전류 미러 회로가 동작하지 않게 되기 때문에, 소스 펄스 전류(ISRC)가 제로로 된다.
이와 같이, 도 5(a)의 소스 보상 회로(20a)에 의하면, 제어 신호(SCNT1)에 대응하여 스위칭하는 소스 펄스 전류(ISRC)를 생성할 수 있다. 도 5(a)의 소스 보상 회로(20a)에 의하면, 소스 펄스 전류(ISRC)의 진폭의 안정성을 향상시킬 수 있다. 또한, 드라이버(DR)의 구동 대상은, 대전류가 흐르는 스위치가 아닌, 전류 미러 회로의 게이트에 마련된 스위치이기 때문에, 고속 스위칭이 가능해진다.
또한, 도 5(a)의 소스 보상 회로(20a)에서는, 소스 스위치(SW1)가 오프 상태에서도, 기준전류(IREF)가 제 1 트랜지스터(M1a)에 계속 흘러, 제 1 트랜지스터(M1a)의 바이어스 상태가 유지된다. 따라서, 소스 스위치(SW1)의 스위칭에 대한 소스 보상 회로(20a)의 스위칭 응답 속도가 높은 이점이 있다.
싱크 보상 회로(20b)는, 소스 보상 회로(20a)의 트랜지스터의 도전성을 교체하여, 상하 반전하는 것에 의해 구성할 수 있다. 도 5(a)에는, 싱크 보상 회로(20b)의 구성예가 도시된다. 싱크 보상 회로(20b)는, 전류 D/A 컨버터(26b), N채널 MOSFET인 트랜지스터(M1b, M2b) 및 싱크 스위치(SW2)를 포함한다. 싱크 보상 회로(20b)는, 소스 보상 회로(20a)와 동일한 이점을 갖는다.
도 5(b), (c)에는, 싱크 보상 회로(20b)의 구성만 도시되고, 소스 보상 회로(20a)는 생략되어 있다. 도 5(b)에서는, 싱크 스위치(SW2)의 위치가, 도 5(a)와 상이하다. 도 5(b)에서는, 제 1 트랜지스터(M1b)의 드레인(N2)은, 싱크 스위치(SW2)의 제 2 트랜지스터(M2b)의 게이트측의 단자(N3)와 접속된다. 이 구성에 의해도, 도 5(a)의 구성과 동일하게, 안정된 진폭을 갖고, 고속으로 스위칭하는 싱크 펄스 전류(ISINK)를 생성할 수 있다. 또한, 도 5(b)에서는, 싱크 스위치(SW2)가 오프일 때, 기준전류(IREF)는 차단된다. 따라서 회로의 소비 전류를 줄일 수 있는 이점이 있다.
도 5(c)에 있어서, 싱크 스위치(SW2)는, 제 1 트랜지스터(M1b) 및 제 2 트랜지스터(M2b)의 공통 접속되는 게이트(N4)와, 접지단자를 비롯한 고정 전압단자 사이에 마련된다. 제어 신호(SCNT2#)(#는 논리반전을 나타낸다)가 하이 레벨인 기간, 싱크 스위치(SW2)가 온으로 되면, 제 1 트랜지스터(M1), 제 2 트랜지스터(M2)의 게이트 전압이 접지 전압으로 되기 때문에, 전류 미러 회로가 오프로 되고, 싱크 펄스 전류(ISINK)가 차단된다. 제어 신호(SCNT2#)가 로우 레벨일 때, 싱크 스위치(SW2)가 오프로 되면, 전류 미러 회로가 온으로 되고, 싱크 펄스 전류(ISINK)가 흐른다.
도 5(c)의 구성에 의하면, 도 5(a), (b)와 동일하게, 안정된 진폭을 갖고, 고속으로 스위칭하는 싱크 펄스 전류(ISINK)를 생성할 수 있다. 도 5(b), (c)의 변형이, 소스 보상 회로(20a)에도 적용 가능한 것은 자명하다. 또한, 도 5(c)의 구성을 도 5(a) 또는 도 5(b)의 구성과 조합해도 좋다.
또한, DUT(1)를 구성하는 내부소자에 흐르는 전류, 즉 동작 전류(IOP)는, 프로세스 편차에 따라 변동한다. 즉, 소정의 테스트 패턴이 공급된 DUT(1)의 동작 전류의 파형은, 프로세스 편차에 따라 증감한다. 이에 따라, DUT(1)의 시험 공정에 앞서, 캘리브레이션(calibration) 공정을 진행하여 보상 펄스 전류의 진폭을 조절하는 것에 의해, 프로세스 편차에 따라 DUT(1)의 동작 전류(IOP)가 불균일해져도 전원환경을 일정하게 유지할 수 있다. 이 캘리브레이션은, 전류 D/A 컨버터(26a, 26b)에 대한 디지털 설정값(DSET)의 값을 변경하는 것에 의해 실현할 수 있다.
이상이 전원 보상 회로(20)의 구성예이다.
반도체 디바이스의 시험에는, 조립공정 후의 패키징된 피시험 디바이스를 대상으로 하는 검사(F검사)와, 조립공정 전의 웨이퍼 상태의 피시험 디바이스를 대상으로 하는 프로브 검사(P검사)가 있다. 그리고, 전원환경은, P검사 때가 F검사 때보다 엄격하기 때문에, 전원전압의 보상 기술은, F검사뿐만 아니라 P검사에 있어서도 중요하다.
여기서, P검사는, 웨이퍼 상태의 피시험 디바이스에 마련된 패드에, 프로브를 접촉시켜 진행된다. 따라서, 프로브 자체의 저항 성분, 인덕턴스 성분, 또는 프로브와 칩 사이의 접촉 저항의 영향에 의해, 보상 전류에 의한 보정이 영향을 받아, 전원전압을 일정하게 유지하는 것이 곤란하게 된다.
여기서, 프로브 검사에 있어서의 전원 보상을 더욱 정확하게 하기 위하여, 도 4(a), (b) 및 도 5(a)∼(c)에 예시되는 전원 보상 회로(20)의 적어도 일부를, 웨이퍼 상에 형성한다.
도 6은 도 4(a)의 전원 보상 회로(20)의 일부가 웨이퍼 상에 형성되는 제 1예를 나타내는 도면이다. 도 6에 있어서, 전원 보상 회로(20)의 일부는, DUT(1)의 칩 내에 형성된다. DUT(1)의 칩은, 본래의 기능을 위해 필요한 전원단자(P1), 접지단자(P2) 및 I/O단자(P3) 각각에 대응되는 패드(이하, "기능 패드"라고도 한다)와, 내부회로(3)를 구비한다. 또한, DUT(1)의 칩에는, 소스 스위치(SW1), 싱크 스위치(SW2)와, 보상용 패드(P5∼P7)가 형성된다. 보상용 패드(P5, P6)는 각각, 소스 스위치(SW1), 싱크 스위치(SW2) 각각의 게이트에 접속되고, 제어 신호(SCNT1, SCNT2)를 인가하기 위해 마련된다. 보상용 패드(P7)는 소스 스위치(SW1)의 일단에 접속되고, 전압(Vx)을 인가하기 위해 마련된다.
기능 패드(P1∼P3) 및 보상용 패드(P5∼P7)에는 프로브(PRB)를 개재하여 각종 신호가 인가된다. 기능 패드(P1∼P3)는, 패키징된 상태에서, 리드나 범프 등의 외부 접속용 단자와 접속된다. 한편, 보상용 패드(P5∼P7)는, DUT(1)의 본래 기능에는 불필요한 것이고, 외부 접속용 단자와 접속할 필요는 없다. 이에 따라, DUT(1)의 칩 면적을 작게 하기 위해, 보상용 패드(P5∼P7)의 사이즈를, 프로브와는 접촉 가능하지만, DUT(1)가 패키징될 때에 외부 접속용 단자와는 접속하지 못하는 정도로 작게 하는 것이 바람직하다.
이 구성에 의하면, 웨이퍼 상에 전원 보상 회로(20)의 일부를 형성하는 것에 의해, 프로브 검사시에 있어서, 보상 펄스 전류(ISRC, ISINK)를 웨이퍼 상, 즉 DUT(1)의 내부회로(3)와 가장 가까운 곳에서 생성할 수 있다. 그 결과, 프로브의 임피던스의 영향을 억제하면서, 전원 보상을 할 수 있다.
또한, 전원 보상 회로(20)의 일부를 웨이퍼에 형성하는 것에 의해, 전원 보상 회로(20)의 소자 편차와, DUT(1)의 소자 편차는 연동된다. 따라서, DUT(1)의 동작 전류(IOP)가 커지는 방향으로 편차가 발생할 때에는, 소스 스위치(SW1), 싱크 스위치(SW2)에 흐르는 전류(ISRC, ISINK)도 동일하게 커지는 방향으로 편차가 발생하기 때문에, 정확한 전류보상이 가능해진다.
또한, 칩 내에 형성되는 전원 보상 회로(20)의 일부가, 프로브 검사시에 만 필요한 경우, 보상용 패드(P5∼P7)를 충분히 작게 형성하는 것에 의해, 칩 사이즈의 증대를 억제할 수 있다.
또, 칩 사이즈에 여유가 있는 경우에는, 보상용 패드(P5∼P7)를, 통상의 기능 패드와 동일한 정도의 사이즈로 해도 좋다. 또한, 보상용 패드(P5∼P7)를, 각각 대응하는 외부 접속용 단자와 접속해도 좋다. 이 경우, 패키징 후의 검사(F검사)에서도, DUT(1)의 칩 내부에 형성된 전원 보상 회로(20)를 이용하여 전원 보상을 할 수 있다.
도 7은 도 4(a)의 전원 보상 회로(20)의 일부가 웨이퍼(W) 상에 형성되는 제2 예를 나타내는 도면이다. 웨이퍼로부터 다이싱되기 전의 칩 주변에는, 다이싱 영역(스크라이브 영역)(DA)이 존재한다. 도 7에서는, 전원 보상 회로(20)의 일부(소스 스위치(SW1), 싱크 스위치(SW2), 보상용 패드(P5∼P7))는, DUT(1)의 칩의 외부의 다이싱 영역(DA)에 형성된다.
전원 보상 회로(20)의 일부 및 보상용 패드(P5∼P7)에 접속되는 배선 중, 칩의 경계를 걸치는 배선(W1)은, 알루미늄 배선으로 하는 것이 바람직하다. 배선(W1)이 칩의 경계를 지나가는 경우, 다이싱 후에 배선(W1)의 단면이 공기나 수분에 노출되어, 장기적 신뢰성이 저하되는 우려가 있다. 여기서, 이러한 배선에, Cu 배선이 아닌 제 1층인 알루미늄 배선을 이용하는 것에 의해, 신뢰성의 저하를 억제할 수 있다.
웨이퍼(W)에 형성되는 전원 보상 회로(20)가, 프로브 검사에만 필요한 경우, 그것을 다이싱 영역에 형성하는 것에 의해, 칩 면적의 증대를 억제할 수 있다.
도 8은 도 4(a)의 전원 보상 회로(20)의 일부가 웨이퍼(W) 상에 형성되는 제3 예를 나타내는 도면이다. 도 8에 있어서, 웨이퍼 상에 형성되는 전원 보상 회로(20)의 일부(SW1, SW2) 및 보상용 패드(P5∼P7)는, DUT(1)가 형성되는 칩(C1)과는 다른 칩(C2)에 형성된다.
칩(C1)의 기능 패드(P1, P2)와, 전원 보상 회로(20) 사이는, 다이싱 영역(DA)에 형성되는 배선(W2)을 통해 접속된다.
바람직하게는, 웨이퍼의 소정의 칩(C2)에 형성되는 전원 보상 회로(20)의 적어도 일부(SW1, SW2) 및 보상용 패드(P5∼P7)는, 그와 인접하는 복수의 칩에 의해 공유되어도 좋다. 도 8에서는, 칩(C2)의 전원 보상 회로가, 칩(C1, C3)에 의해 공유되는 경우가 도시되지만, 더 많은 칩, 예를 들면 종횡으로 인접하는 4개의 칩, 또는 종횡 대각선으로 인접하는 8개의 칩, 또는 더 많은 칩에 의해, 하나의 전원 보상용 칩(C2)을 공유해도 좋다.
또한, 도 8에는, 칩(C2)의 전원 보상 회로가 칩(C1, C3)에 의해 공유되고, 보상 전류가 칩(C1, C20 각각에 공급되는 경우를 나타내지만, 본 발명은 이에 한정되지 않는다. 칩(C2)의 전원 보상 회로에서 칩(C1, C2) 각각에 이르는 경로 상에, 제어 스위치를 더 추가하고, 각각의 제어 스위치를 제어하는 것에 의해, 보상 전류를 공급하는 칩을 선택/전환 가능하도록 해도 좋다. 이 경우, 제어 스위치의 상태를 전환하기 위한 제어 신호를 부여하기 위한 보상용 패드는, 칩(C2)의 영역 내에 배치해도 좋다.
전원 보상 회로용 칩(C2)을 마련하면, 그에 의해 제품의 수율이 감소하지만, 복수의 칩으로 전원 보상 회로용 칩(C2)을 공유하면, 수율의 감소를 억제할 수 있다. 프로브 검사에 있어서는, 복수의 칩이 동시 측정되는 경우가 있다.
도 8과 같이 전원 보상용 칩(C2)을 마련하는 경우, 전원 보상용 칩(C2)과, 피시험 디바이스의 칩(C1, C3) 사이의 배선은 생략하고, 프로브를 통해 접속하도록 해도 좋다. 이 경우, 전원 보상이 프로브의 영향을 받게 되지만, 전원 보상 회로(20)와 DUT(1)가 동일하게 편차를 보이는 이점은 누릴 수 있다.
실시형태를 바탕으로 본 발명을 설명하였지만, 실시형태는, 본 발명의 원리, 응용을 나타내는 것에 지나지 않고, 실시형태에는, 청구범위에 규정된 본 발명의 사상 범위 내에서, 다양한 변형예나 배치의 변경이 가능하다.
도 6∼도 8에서는, 도 4(a)의 전원 보상 회로(20)를 예로 설명하였지만, 도 4(b), 도 5(a)∼(c)의 전원 보상 회로(20)에 대해서도, 그 일부, 또는 전부를 웨이퍼 상에 형성할 수 있다. 예를 들면, 도 4(b)의 전원 보상 회로(20)의 경우, 소스 스위치(SW1), 싱크 스위치(SW2)를 웨이퍼 상에 형성하고, 소스 전류원(24a), 싱크 전류원(24b)을 웨이퍼의 외부에 마련해도 좋다. 반대로, 소스 전류원(24a), 싱크 전류원(24b)을 웨이퍼 상에 형성하고, 소스 스위치(SW1), 싱크 스위치(SW2)를 웨이퍼의 외측에 형성해도 좋다. 또는 전부를 웨이퍼에 형성해도 좋다.
도 5(a)∼(c)의 전원 보상 회로(20)의 경우, 제 1 트랜지스터(M1), 제 2 트랜지스터(M2) 및 소스 스위치(SW1), 싱크 스위치(SW2)를 웨이퍼 상에 형성하면 된다. 이에 의해, 제 1 트랜지스터(M1), 제 2 트랜지스터(M2)가, DUT(1)와 동일한 편차를 갖기 때문에, 전원 보상의 정밀도를 높일 수 있다. 또한, 전류 D/A 컨버터(26a, 26b)를 웨이퍼 상에 형성해도 좋다.
전원 보상 회로(20)가, 기타의 구성이어도, 그 일부, 또는 전부를 웨이퍼 상에 형성하는 것에 의해, 프로브 검사에 있어서의 전원 보상을 정확하게 하는 것이 가능해진다.
실시형태에서는, 보상 전류(ICMP)에 의해, 전원전압의 변동이 제로인, 즉 출력 임피던스가 제로인 이상(理想)전원의 환경을 실현하는 경우를 설명하였지만, 본 발명은 이에 한정되지 않는다. 즉, 의도적인 전원전압 변동을 일으키는 보상 전류(ICMP)의 파형을 계산하고, 그 보상 전류 파형을 얻을 수 있도록 제어 패턴(SPTN_CMP)을 규정해 놓아도 좋다. 이 경우, 제어 패턴(SPTN _ CMP)에 대응하여 임의의 전원환경을 에뮬레이트하는 것이 가능해진다.
실시형태에서는, 전원 보상 회로(20)가 소스 보상 회로(20a)와 싱크 보상 회로(20b)를 포함하는 경우를 설명하였지만, 본 발명은 이에 한정되지 않고, 이들 중의 어느 하나만을 포함하는 구성으로 해도 좋다.
소스 보상 회로(20a)만 마련하는 경우, 소스 보상 회로(20a)에 정상(定常)적인 전류(IDC)를 발생시켜도 좋다. 그리고, 전원 전류(IDD)가 동작 전류(IOP)에 대해 부족할 때는, 소스 보상 회로(20a)가 발생시키는 전류(ISRC)를, 정상(定常)적인 전류(IDC)로부터 상대적으로 증가시켜도 좋다. 반대로, 전원 전류(IDD)가 동작 전류(IOP)에 대해 과잉일 때는, 소스 보상 회로(20a)가 발생시키는 전류(ISRC)를, 정상적인 전류(IDC)로부터 상대적으로 감소시켜도 좋다. 싱크 보상 회로(20b)만 마련하는 경우, 싱크 보상 회로(20b)에 정상(定常)적인 전류(IDC)를 발생시켜도 좋다. 그리고, 전원 전류(IDD)가 동작 전류(IOP)에 대해 부족할 때는, 싱크 보상 회로(20b)가 발생시키는 전류(ISINK)를, 정상(定常)적인 전류(IDC)로부터 상대적으로 감소시켜도 좋다. 반대로, 전원 전류(IDD)가 동작 전류(IOP)에 대해 과잉일 때는, 싱크 보상 회로(20b)가 발생시키는 전류(ISINK)를, 정상(定常)적인 전류(IDC)로부터 상대적으로 증가시켜도 좋다. 이에 의해, 시험장치 전체의 소비 전류는, 정상(定常)적인 전류(IDC)만큼 증가하지만, 그 대가로, 단일 스위치만으로 보상 전류(ISRC, ISINK)를 발생시킬 수 있다.
1: DUT
2: 시험장치
PG: 패턴 발생기
TG: 타이밍 발생기
FC: 파형 정형기
4: 인터페이스 회로
DR: 드라이버
10: 메인 전원
12: 전원 보상 회로
20a: 소스 보상 회로
20b: 싱크 보상 회로
P1: 전원단자
P2: 접지단자
P3: I/O단자
M1: 제 1 트랜지스터
M2: 제 2 트랜지스터

Claims (8)

  1. 웨이퍼 상에 형성된 피시험 디바이스를 시험하는 시험장치로서,
    상기 피시험 디바이스의 전원단자에 전력을 공급하는 메인 전원과,
    제어 신호에 따라 제어되는 스위치 소자를 포함하고, 상기 스위치 소자가 온으로 된 상태에서 보상 펄스 전류를 생성하여, 상기 보상 펄스 전류를 상기 메인 전원과는 별도의 경로를 통해 상기 전원단자에 주입하거나, 상기 메인 전원에서 상기 피시험 디바이스로 흐르는 전원 전류로부터 상기 보상 펄스 전류를 상기 피시험 디바이스와는 별도의 경로에 도입하는 전원 보상 회로와,
    복수 개 중의 하나가 상기 스위치 소자에 할당되고, 다른 적어도 하나가 각각 상기 피시험 디바이스의 적어도 1개 입출력단자에 할당되는 복수의 드라이버와,
    각각이 상기 드라이버별로 마련된 복수의 인터페이스 회로이고, 각각이 입력된 패턴 신호를 정형하여 대응하는 드라이버에 출력하는 복수의 인터페이스 회로와,
    상기 피시험 디바이스의 입출력단자에 할당된 상기 드라이버가 출력해야 하는 시험 신호를 기술하는 테스트 패턴을, 상기 드라이버에 대응되는 상기 인터페이스 회로에 대해 출력하는 한편, 상기 테스트 패턴에 대응하여 정해진 제어 패턴을 상기 스위치 소자에 할당된 드라이버에 대응되는 상기 인터페이스 회로에 대해 출력하는 패턴 발생기를 구비하고,
    상기 전원 보상 회로 중, 상기 스위치 소자를 포함하는 적어도 일부는 상기 웨이퍼 상에 형성되고,
    상기 웨이퍼에는, 상기 웨이퍼 상에 형성되는 상기 전원 보상 회로의 일부에 신호를 인가하기 위한 보상용 패드가 마련되는 것을 특징으로 하는 시험장치.
  2. 제 1항에 있어서,
    상기 웨이퍼 상에 형성되는 상기 전원 보상 회로의 적어도 일부 및 상기 보상용 패드는, 상기 피시험 디바이스가 형성되는 칩의 내부에 형성되는 것을 특징으로 하는 시험장치.
  3. 제 2항에 있어서,
    상기 보상용 패드는, 프로브가 접촉 가능한 사이즈이고, 상기 피시험 디바이스가 패키징될 때에 외부 접속용 단자와 접속되는 기능 패드보다 작은 사이즈인 것을 특징으로 하는 시험장치.
  4. 제 2항에 있어서,
    상기 보상용 패드는, 상기 피시험 디바이스가 패키징될 때에 외부 접속용 단자와 접속되는 것을 특징으로 하는 시험장치.
  5. 제 1항에 있어서,
    상기 웨이퍼 상에 형성되는 상기 전원 보상 회로의 적어도 일부 및 상기 보상용 패드는, 상기 피시험 디바이스가 형성되는 칩 외부의 다이싱 영역에 형성되는 것을 특징으로 하는 시험장치.
  6. 제 1항에 있어서,
    상기 웨이퍼 상에 형성되는 상기 전원 보상 회로의 적어도 일부 및 상기 보상용 패드는, 상기 피시험 디바이스가 형성되는 칩과는 다른 전원 보상용 칩에 형성되는 것을 특징으로 하는 시험장치.
  7. 제 6항에 있어서,
    상기 웨이퍼 상에 형성되는 상기 전원 보상 회로의 적어도 일부 및 상기 보상용 패드는, 복수의 피시험 디바이스에 의해 공유되는 것을 특징으로 하는 시험장치.
  8. 제 5항 내지 제 7항 중의 어느 한 항에 있어서,
    상기 웨이퍼 상에 형성되는 상기 전원 보상 회로의 일부 및 상기 보상용 패드에 접속되는 배선 중, 칩의 경계를 걸치는 배선은, 알루미늄 배선인 것을 특징으로 하는 시험장치.
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