JP2012027127A - 液晶表示装置のソースドライバ及びそれを用いた液晶表示装置 - Google Patents

Abstract

【課題】液晶表示装置のソースドライバにおいて、消費電力の増大を抑制しつつ、高スルーレート化する。
【解決手段】液晶表示装置のソースドライバは、入力信号に応答して複数のデータ線９２を駆動する複数の出力アンプ２２ａ、２２ｂと、出力アンプ２２ａ、２２ｂの電気的特性と整合性を有するダミーアンプ３２を有するバイアス制御回路１３とを具備する。バイアス制御回路１３は、出力アンプ２２ａ、２２ｂに入力されるγ抵抗回路の電圧Ｖ１を入力されたときのダミーアンプ３２の出力遷移期間に基づいて、複数の出力アンプ２２ａ、２２ｂの高バイアス期間ｔ２〜ｔ３を制御する。
【選択図】図４Ａ

Description

本発明は、液晶表示装置のソースドライバ及びそれを用いた液晶表示装置に関する。

近年、テレビやパソコン用ディスプレイに使用される液晶表示装置の大画面化・高精細化が進んでいる。それに伴い液晶表示装置のソースドライバには、より大きな負荷を、より高速に、消費電力を抑えたままで、駆動する能力が必要となってきている。加えて、ソースドライバには多数の差動増幅回路が搭載されるようになってきている。このため、チップ面積の増大や消費電力の増大を招来しないようにしながら、高スルーレート化することが必要である。また、多数の各増幅回路の駆動能力の偏差等の増大にも留意する必要がある。

特開２００１−１５６５５９号公報（特許文献１：対応する米国特許ＵＳ６３９２４８５（Ｂ１））に、高スルーレート差動増幅回路が開示されている。図１は、特開２００１−１５６５５９号公報の差動増幅回路の構成を示す回路図である。この差動増幅回路は、Ｒａｉｌ−ｔｏ−ｒａｉｌ差動増幅回路であり、Ｐ型ＭＯＳ差動入力部１０１と、Ｐ型ＭＯＳ副電流源１０６と、Ｎ型ＭＯＳ差動入力部１０２と、Ｎ型ＭＯＳ副電流源１０７と、カレントミラー回路１０３と、カレントミラー回路１０４と、プッシュプル出力段１０５とを備えている。Ｐ型ＭＯＳ差動入力部１０１は、トランジスタＭ１，Ｍ２，Ｍ３で構成される。Ｐ型ＭＯＳ副電流源１０６は、トランジスタＭ１７，Ｍ１８で構成される。Ｎ型ＭＯＳ差動入力部１０２は、トランジスタＭ４，Ｍ５，Ｍ６で構成される。Ｎ型ＭＯＳ副電流源１０７は、トランジスタＭ１９，Ｍ２０で構成される。カレントミラー回路１０３は、トランジスタＭ７，Ｍ８，Ｍ９，Ｍ１０で構成される。カレントミラー回路１０４は、トランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４で構成される。プッシュプル出力段１０５は、トランジスタＭ１５，Ｍ１６で構成される。Ｖｄｄは正側電源電圧、Ｖｓｓは負側電源電圧である。

非反転入力Ｖｉｎ（＋）はトランジスタＭ３，Ｍ５のゲートに接続され、反転入力Ｖｉｎ（−）はトランジスタＭ２，Ｍ４のゲートに接続されている。トランジスタＭ２，Ｍ３からのＰ型ＭＯＳ差動入力部１０１の出力は、カレントミラー回路１０４に入力され、トランジスタＭ４，Ｍ５からのＮ型ＭＯＳ差動入力部１０２の出力は、カレントミラー回路１０３に入力されている。カレントミラー回路１０３とカレントミラー回路１０４とは抵抗器Ｒ１，Ｒ２で接続されている。プッシュプル出力段１０５のトランジスタＭ１５のゲートはトランジスタＭ１０と抵抗器Ｒ２の一端との接続点に接続され、プッシュプル出力段１０５のトランジスタＭ１６のゲートはトランジスタＭ１２と抵抗器Ｒ２の他端との接続点に接続されている。また、抵抗器Ｒ１，Ｒ２はＭＯＳトランジスタなどでも構成できる。Ｐ型ＭＯＳ副電流源１０６は、定電流源トランジスタＭ１７とＰ型ＭＯＳ出力トランジスタＭ１５のゲート電圧をゲートに入力したトランジスタＭ１８とを直列に接続した電流源回路を、Ｐ型ＭＯＳ差動入力部１０１の定電流源トランジスタＭ１に並列に接続して構成されている。Ｎ型ＭＯＳ副電流源１０７は、定電流源トランジスタＭ２０とＮ型ＭＯＳ出力トランジスタＭ１６のゲート電圧をゲートに入力したトランジスタＭ１９とを直列に接続した電流源回路を、Ｎ型ＭＯＳ差動入力部１０２の定電流源トランジスタＭ６に並列に接続して構成されている。Ｃ１とＣ２は位相補償容量、Ｖｂ１〜Ｖｂ４はそれぞれのトランジスタが適切に動作するように設定されたバイアス電圧である。ここではプッシュプル出力段１０５の出力と負側電源電圧Ｖｓｓの間に外部負荷ＣＬが接続されている。

この差動増幅回路（液晶表示装置のソースドライバ）では反転入力電圧（Ｖｉｎ−）とアンプ出力端子Ｖｏｕｔをショートして１倍アンプとして使用される。この差動増幅回路の動作では、アンプ出力端子Ｖｏｕｔが低電圧から高電圧に遷移する時、ノードＰＧ４１が瞬間下がることでトランジスタＭ１８をオンさせ、入力差動段（Ｐ型ＭＯＳ差動入力部１０１及びＰ型ＭＯＳ副電流源１０６）の定電流（定電流源Ｍ１、Ｍ１７）を瞬間増加させることで高スルーレート化する。アンプ出力端子Ｖｏｕｔが高電圧から低電圧に遷移する時、ノードＮＧ４１が瞬間上がることでトランジスタＭ１９をオンさせ、入力差動段（Ｎ型ＭＯＳ差動入力部１０２及びＮ型ＭＯＳ副電流源１０７）の定電流（定電流源Ｍ６、Ｍ２０）を瞬間増加させることで高スルーレート化する。

関連する技術として、特開２００４−７８２１６号公報（特許文献２：対応する米国特許ＵＳ７３１７４４０（Ｂ２））に、液晶表示装置を低電力で駆動する回路及びその方法が開示されている。この液晶表示装置駆動用ドライバ回路は、以前データラッチと、バイアス制御電圧発生器と、ドライバアンプとを備える。以前データラッチは、ディスプレイデータの一部または全部を受信して以前データとして出力する。バイアス制御電圧発生器は、ディスプレイデータの現在データと以前データとを比較して制御信号を発生させる。ドライバアンプは、入力電圧を受信して出力電圧を発生させ、制御信号に応答してスルーレートが調節される。

また、関連する技術として、特開２００４−３２６０３号公報（特許文献３：対応する米国特許ＵＳ６８９７７２６（Ｂ２））に、差動回路と増幅回路及び該増幅回路を用いた表示装置が開示されている。この差動回路は、第１の差動対と、第２の差動対と、第１の負荷回路と、第２の負荷回路と、連絡手段と、第１の出力と、第２の出力と、切替手段とを有する。第１の差動対は、第１の定電流源で駆動され第１、第２の入力電圧を差動入力対より受け、第１導電型である。第２の差動対は、第２の定電流源で駆動され第１、第２の入力電圧を差動入力対より受け、第２導電型である。第１の負荷回路は、第１の電源に接続され、第１の差動対の能動負荷をなす第２導電型トランジスタで構成されている。第２の負荷回路は、第２の電源に接続され、第２の差動対の能動負荷をなす第１導電型トランジスタで構成されている。連絡手段は、第１の負荷回路と第２の負荷回路との間を連絡し、第１及び第２の負荷回路の少なくとも一方から他方へ電流を流すことを可能とする。第１の出力は、第１の負荷回路から出力される。第２の出力は、第２の負荷回路から出力される。切替手段は、第１の出力を活性とし第２の出力を非活性とする第１の接続状態と、第２の出力を活性とし第１の出力を非活性とする第２の接続状態とを切り替える。

特開２００１−１５６５５９号公報 特開２００４−７８２１６号公報 特開２００４−３２６０３号公報

上記特許文献１の差動増幅回路の動作には、以下のような問題が有ることが、発明者の研究により今回初めて明らかとなった。図２は、特許文献１の差動増幅回路の動作を示すタイミングチャートである。（ａ）はローレベルでアンプ出力が出力端子に接続され、ハイレベルで出力端子がハイインピーダンスになるように制御するストロブ信号ＳＴＢ、（ｂ）はノードＰＧ４１の電圧、（ｃ）はノードＮＧ４１の電圧、（ｄ）はアンプ出力端子Ｖｏｕｔの電圧、をそれぞれ示している。アンプ出力端子Ｖｏｕｔの電圧（ｄ）は、ストロブ信号ＳＴＢ（ａ）の入力のタイミングで、高速化されて遷移する。

アンプ出力端子Ｖｏｕｔの電圧（ｄ）が低電圧から高電圧に遷移する場合には、ノードＰＧ４１の電圧（ｂ）がドロップ（−ΔＶ）することでアンプ出力端子Ｖｏｕｔの電圧（ｄ）の遷移が高速化される。しかし、回路の動作上、ノードＰＧ４１のドロップ時間が非常に長い（ｔｂｐ１＝約１０μｓ）。すなわち、長い間、入力差動段（Ｐ型ＭＯＳ差動入力部１０１及びＰ型ＭＯＳ副電流源１０６）の定電流値を増加させてしまう。そのため、アンプ出力端子Ｖｏｕｔの電圧（ｄ）には、リンギング波形Ｑ１が現れ、さらに異常動作として入力差動段が中間段（カレントミラー回路１０３、１０４、抵抗器Ｒ１、Ｒ２）の電流を全て引き込んでしまうことで発振動作に陥ることも考え得る。

アンプ出力端子Ｖｏｕｔの電圧（ｄ）が高電圧から低電圧に遷移する場合にも、上記と同様の状況が発生する。すなわち、その場合には、ノードＮＧ４１の電圧（ｃ）が増加（＋ΔＶ）することでアンプ出力端子Ｖｏｕｔの電圧（ｄ）の遷移が高速化される。しかし、回路の動作上、ノードＮＧ４１のアップ時間が非常に長い（ｔｂｎ１＝約１０μｓ）。すなわち、長い間、入力差動段（Ｎ型ＭＯＳ差動入力部１０２及びＮ型ＭＯＳ副電流源１０７）の定電流値を増加させてしまう。そのため、アンプ出力端子Ｖｏｕｔの電圧（ｄ）には、リンギング波形Ｑ２が現れ、さらに異常動作として入力差動段が中間段（カレントミラー回路１０３、１０４、抵抗器Ｒ１、Ｒ２）の電流を全て引き込んでしまうことで発振動作に陥ることも考え得る。

さらに、アンプ出力端子Ｖｏｕｔの電圧の遷移動作後、差動増幅回路は定常動作に戻る。そのため、トランジスタＭ１８のゲート電圧≒Ｖｄｄ−Ｖ_ＴＰ、トランジスタＭ１９のゲート電圧≒Ｖ_ＴＮと電圧が残る。したがって、トランジスタＭ１８とトランジスタＭ１９のサイズ（Ｗ／Ｌ）は、その状態でオフ状態にしなければならず非常に設計が難しくなる。ここで、Ｖ_ＴＰとＶ_ＴＮはそれぞれトランジスタＭ１８とトランジスタＭ１９の閾値電圧である。

以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の液晶表示装置のソースドライバ（９８）は、入力信号に応答して複数のデータ線（９２）を駆動する複数の出力アンプ（２２ａ、２２ｂ）と、出力アンプ（２２ａ、２２ｂ）の電気的特性と整合性を有するダミーアンプ（３２／３２ａ、３２ｂ）を有するバイアス制御回路（１３）とを具備する。バイアス制御回路（１３）は、出力アンプ（２２ａ、２２ｂ）に入力されるγ抵抗回路の電圧（Ｖ１／Ｖ３）を入力されたときのダミーアンプ（３２／３２ａ、３２ｂ）の出力（ＡＭＰＤ１１＿ＯＵＴ／ＡＭＰＤ３１＿ＯＵＴ、ＡＭＰＤ３２＿ＯＵＴ）の遷移期間（ｔ１〜ｔ４、ｔ５〜ｔ８）に基づいて、複数の出力アンプ（２２ａ、２２ｂ）を高バイアスにする期間（ｔ２〜ｔ３、ｔ６〜ｔ７）を制御する。

本発明のソースドライバ（９８）は、出力アンプ（２２ａ、２２ｂ）の動作において、ダミーアンプ（３２／３２ａ、３２ｂ）の出力（ＡＭＰＤ１１＿ＯＵＴ／ＡＭＰＤ３１＿ＯＵＴ、ＡＭＰＤ３２＿ＯＵＴ）の遷移期間（ｔ１〜ｔ４、ｔ５〜ｔ８）に対応させて、出力アンプ（２２ａ、２２ｂ）を高バイアス（高バイアス電流）にする期間（ｔ２〜ｔ３、ｔ６〜ｔ７）を制御している。このとき、ダミーアンプ（３２／３２ａ、３２ｂ）は、出力アンプ（２２ａ、２２ｂ）の電気的特性と整合性を有している。そのため、出力アンプ（２２ａ、２２ｂ）の出力遷移に追従した期間（ｔ２〜ｔ３、ｔ６〜ｔ７）だけ、出力アンプ（２２ａ、２２ｂ）でのバイアス電流をアップし、高スルーレート化することができる。すなわち、実質的に必要十分な高バイアス制御を実現することができる。また、バイアス電流のアップする期間（ｔ２〜ｔ３、ｔ６〜ｔ７）が限定されるので、高スルーレート化に伴う動消費電力の増加を抑えることができる。

本発明の液晶表示装置（９０）は、上記の液晶表示装置のソースドライバ（９８）と、液晶表示装置のソースドライバ（９８）に駆動される複数のデータ線（９２）と、複数のデータ線（９２）に接続された複数の画素（９９）とを具備する。
この場合にも、上記のソースドライバ（９８）を用いているので、動消費電力の増加を抑えつつ、高スルーレート化を図ることができる。

本発明により、液晶表示装置のソースドライバにおいて、回路定数の設計が容易な回路で、安定した動作をする高スルーレートアンプを実現することが可能となる。

図１は、特開２００１−１５６５５９号公報の差動増幅回路の構成を示す回路図である。 図２は、特許文献１の差動増幅回路の動作を示すタイミングチャートである。 図３は、本発明の実施の形態に係る液晶表示装置の構成を示すブロック図である。 図４Ａは、本発明の第１の実施の形態に係る液晶表示装置のソースドライバの構成の一例を示すブロック図である。 図４Ｂは、本発明の実施の形態に係る液晶表示装置のソースドライバの構成の一例を示す模式図である。 図５は、本発明の実施の形態に係る出力アンプの構成の一例を示す回路図である。 図６は、本発明の実施の形態に係る液晶表示装置のソースドライバの動作の一例を示すタイミングチャートである。 図７は、有負荷の出力アンプの過渡特性の初期波形と、無負荷のダミーアンプの過渡特性の初期波形を示すグラフである。 図８は、本発明の第２の実施の形態に係る液晶表示装置のソースドライバの構成の一例を示すブロック図である。

以下、本発明の実施の形態に係る液晶表示装置のソースドライバ及びそれを用いた液晶表示装置に関して、添付図面を参照して説明する。

（第１の実施の形態）
本発明の第１の実施の形態に係る液晶表示装置のソースドライバ及びそれを用いた液晶表示装置の構成について説明する。
図３は、本発明の第１の実施の形態に係る液晶表示装置の構成を示すブロック図である。液晶表示装置９０は、コントローラ９５、液晶パネル９６、ゲートドライバ９７、ソースドライバ９８を具備する。

コントローラ９５は、クロック信号（ＣＬＫ）、制御信号、及び電源電圧をゲートドライバ９７へ、クロック信号（ＣＬＫ）、制御信号、映像データ、及び電源電圧をソースドライバ９８へそれぞれ出力する。ゲートドライバ９７は、電源電圧を供給され、クロック信号に同期して動作する。ゲートドライバ９７は、制御信号に基づいて、液晶パネル９６の複数のゲート線９１を駆動する。ただし、コントローラ９５と一体に構成されていても良い。その場合、回路面積を小さくすることができる。ソースドライバ９８は、電源電圧を供給され、クロック信号に同期して動作する。ソースドライバ９８は、制御信号及び映像データに基づいて、液晶パネル９６の複数のデータ線９２を駆動する。ただし、コントローラ９５と一体に構成されていても良い。その場合、回路面積を小さくすることができる。

液晶パネル９６は、複数のゲート線９１、複数のデータ線９２、及び複数の画素９９を備える。複数のゲート線９１は、互いに平行に第１方向に延伸している。複数のデータ線９２は、互いに平行に第１方向に垂直な第２方向に延伸している。複数の画素９９は、複数のゲート線９１と複数のデータ線９２との交差点近傍に行列上に配列されている。画素９９は、トランジスタ９３と液晶を有する画素容量９４を含む。トランジスタ９３は、ゲートをゲート線９１に、ソース／ドレインの一方をデータ線９２に、他方を画素容量９４の一方の端子にそれぞれ接続されている。画素容量９４の他方のＣＯＭ端子には対抗基板電圧ＶＣＯＭが供給される。ソースドライバ９８によるデータ線９２の駆動により、画素容量９４の階調電圧が制御される。ゲートドライバ９７によるゲート線９１の駆動により、トランジスタ９３のオン／オフが制御される。液晶パネル９６は、ゲートドライバ９７及びソースドライバ９８により、それぞれ複数のゲート線９１及び複数のデータ線９２を駆動され、複数の画素９９に映像データに対応する画像を表示する。
ただし、液晶表示装置９０としては、ソースドライバ９８以外は、一般的な構成を用いることができる。

次に、ソースドライバ９８について説明する。
図４Ａは、本発明の第１の実施の形態に係る液晶表示装置のソースドライバの構成の一例を示すブロック図である。ソースドライバ９８は、ソースドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ））であり、正極側γ抵抗回路１２ａ、負極側γ抵抗回路１２ｂ、正極側ＤＡコンバータ１１ａ、負極側ＤＡコンバータ１１ｂ、正極負極ペアアンプ１０、バイアス制御回路１３を備えている。この図は、奇数番目のデータ線９２用の奇数出力アンプ２２ａと偶数番目のデータ線９２用の偶数出力アンプ２２ｂを一個ずつ有する正極負極ペアアンプ１０を一つ取り出して、関連する回路と共に示した図であり、ドット反転動作の場合を示している。

正極側γ抵抗回路１２ａは、＋極性γ補正回路（図示されず）から少なくとも２個のガンマ電圧（例示：Ｖ１＿１０、Ｖ１＿１８）を供給され、その分圧等により複数の正極参照電圧Ｖ１＿１０〜Ｖ１＿１８を生成する。負極側γ抵抗回路１２ｂは、−極性γ補正回路（図示されず）から少なくとも２個のガンマ電圧（例示：Ｖ１＿１、Ｖ１＿９）を供給され、その分圧等により複数の負極参照電圧Ｖ１＿１〜Ｖ１＿９を生成する。正極側ＤＡコンバータ１１ａは、正極側γ抵抗回路１２ａから供給される複数の正極参照電圧に基づいて、入力された映像データに対応した正極参照電圧を選択して、正極負極ペアアンプ１０に出力する。負極側ＤＡコンバータ１１ｂは、負極側γ抵抗回路１２ｂから供給される複数の負極参照電圧に基づいて、入力された映像データに対応した負極参照電圧を選択して、正極負極ペアアンプ１０に出力する。

正極負極ペアアンプ１０は、入力切替スイッチ２１、出力アンプ２２（奇数出力アンプ２２ａ、偶数出力アンプ２２ｂ）、出力スイッチ２３ａ、２３ｂ、出力端子２４ａ、２４ｂを備えている。入力切替スイッチ回路２１は、選択された正極参照電及び負極参照電圧のうち、いずれか一方を奇数出力アンプ２２ａの非反転入力端子（＋）に、他方を偶数出力アンプ２２ｂの非反転入力端子（＋）に、極性反転制御信号ＰＯＬに応じて切り替えてそれぞれ出力する。奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂは、出力端子ＳＫ１１、ＳＧ１１をそれぞれの反転入力端子（−）に接続されている。奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂは、それぞれ供給された正極参照電及び負極参照電圧を演算増幅する。そして、それらの結果を出力ＳＫＯＵＴ１１、ＳＧＯＵＴ１１として、出力スイッチ２３ａ、２３ｂを介して出力端子２４ａ、２４ｂから表示パネル負荷５１ａ、５１ｂ（液晶パネル９６に対応）に出力する。出力スイッチ２３ａ、２３ｂは、ストロブ信号ＳＴＢ（ローレベルでアンプ出力が出力端子に接続され、ハイレベルで出力端子がハイインピーダンスになるように制御する信号）に制御される。奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂは、そのバイアス電圧をバイアス制御回路１３に制御されている。奇数出力アンプ２２ａと偶数出力アンプ２２ｂとは、電気的特性及び構造（レイアウト）は実質的に同じである。

バイアス制御回路１３は、正極側γ抵抗回路１２ａ及び負極側γ抵抗回路１２ｂからの参照電圧、及びコントローラ９５からの極性反転制御信号ＰＯＬに基づいて、奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂに印加する複数のバイアス電圧を制御する。バイアス制御回路１３は、入力切替スイッチ３１、ダミーアンプ３２、コンパレータ３３、３４、ＥＸＯＲ回路３５、アンプ用バイアス回路３７を備えている。

入力切替スイッチ３１は、正極側γ抵抗回路１２ａの参照電圧のうちの最高電圧Ｖ１＿１８と、負極側γ抵抗回路１２ｂの参照電圧のうちの最低電圧Ｖ１＿１とを供給される。そして、最高電圧Ｖ１＿１８及び最低電圧Ｖ１＿１を、ダミーアンプ３２の非反転入力端子（＋）に、極性反転制御信号ＰＯＬの周期で切り替えて交互に出力する。

ダミーアンプ３２は、極性反転制御信号ＰＯＬの周期で交互に最高電圧Ｖ１＿１８及び最低電圧Ｖ１＿１を供給される。ダミーアンプ３２は、供給される電圧を演算増幅して、その結果としての出力ＡＭＰＤ１１＿ＯＵＴをコンパレータ３３、３４の反転入力端子（−）に出力する。ダミーアンプ３２は、その出力端子をその反転入力端子（−）に接続されている。ダミーアンプ３２は、後述される理由から、出力アンプ２２（奇数出力アンプ２２ａ、偶数出力アンプ２２ｂ）と整合性のある電気的特性を有している。整合性のある電気的特性とは、後述される出力遷移の状態（期間や波形）が、実質的に同じになることを言う。それには、出力アンプ２２と実質的に同じの構造（レイアウト）を有していることが好ましい。加えて、出力アンプ２２の近傍に設けられていることが更に好ましい。ただし、実質的に同じとは、例えば、製造誤差の範囲内で同じという意味である。

コンパレータ３３は、ダミーアンプ３２の出力を反転入力端子（−）に、最高電圧Ｖ１＿１８より少し下の電圧Ｖ１＿１８Ｍを非反転入力端子（＋）にそれぞれ供給される。そして、その比較結果としての出力ＣＯＭ１１ＯＵＴをＥＸＯＲ回路３５の一方の入力へ出力する。一方、コンパレータ３４は、ダミーアンプ３２の出力を反転入力端子（−）に、最定電圧Ｖ１＿１より少し上の電圧Ｖ１＿１Ｐを非反転入力端子（＋）にそれぞれ供給される。そして、その比較結果としての出力ＣＯＭ１２ＯＵＴをＥＸＯＲ回路３５のもう一方の入力へ出力する。

ＥＸＯＲ回路３５は、２入力であり、コンパレータ３３、３４の出力ＣＯＭ１１ＯＵＴ、ＣＯＭ１２ＯＵＴを供給される。そして、それら出力ＣＯＭ１１ＯＵＴ、ＣＯＭ１２ＯＵＴをＥＸＯＲ演算して、その結果としての出力ＰＷＲＣをアンプ用バイアス回路３７に出力する。

アンプ用バイアス回路３７は、ダミーアンプ３２の出力ＡＭＰＤ１１＿ＯＵＴが電圧Ｖ１＿１８Ｍと電圧Ｖ１＿１Ｐの間にあるとき、すなわち、出力ＣＯＭ１１ＯＵＴがＨｉｇｈレベルかつ出力ＣＯＭ１２ＯＵＴがＬｏｗレベルにより、出力ＰＷＲＣがＨｉｇｈレベルとなるとき、奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂを高バイアスにするように制御する。一方、ダミーアンプ３２の出力ＡＭＰＤ１１＿ＯＵＴが電圧Ｖ１＿１８Ｍより大きいか、又は電圧Ｖ１＿１Ｐより小さいとき、すなわち、出力ＣＯＭ１１ＯＵＴがＬｏｗレベルかつ出力ＣＯＭ１２ＯＵＴがＬｏｗレベル、又は、出力ＣＯＭ１１ＯＵＴがＨｉｇｈレベルかつ出力ＣＯＭ１２ＯＵＴがＨｉｇｈレベルにより、出力ＰＷＲＣがＬｏｗレベルのとき、奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂを低バイアスにするように制御する。この動作はドット反転である。

ここで、ダミーアンプ３２としては、ソースドライバ部の出力アンプ配列に起因して発生する偏差拡大の防止のため出力アンプ配列の一番端に配置されるダミーアンプを利用することが好ましい。このダミーアンプは、出力アンプ２２と全く同じ回路構成とレイアウト構成になっている。すなわち、出力アンプ２２と同様の電気的特性を有しているからである。更に、出力アンプ２２の近傍に設けられているからである。加えて、ダミーアンプを有効利用することにより回路面積の増大を抑制できるからである。そのようなダミーアンプについて詳細に説明する。

図４Ｂは、本発明の第１の実施の形態に係る液晶表示装置のソースドライバの構成の一例を示す模式図である。通常のソースドライバ（ＩＣ）９８は、正極負極ペアアンプ１０（奇数出力アンプ２２ａと偶数出力アンプ２２ｂ）を数百個並べて設けられている。例えば、９６０出力（奇数出力アンプ２２ａと偶数出力アンプ２２ｂそれぞれ４８０個）のソースドライバの場合、２４０出力（奇数出力アンプ２２ａと偶数出力アンプ２２ｂそれぞれ１２０個）×４ブロックのようなレイアウト配置を行う。その場合、例えば、２４０番目の出力（第１番目のブロック６１−１の正極負極ペアアンプ１０に属する）と２４１番目の出力（第２番目のブロック６１−２の正極負極ペアアンプ１０に属する）との間のブロックの切れ目には、回路６０（例示：制御回路）を設けることが考えられる。ここで、各ブロック６１内では、隣り合う素子が出力アンプ２２（奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂ）であり、レイアウトが実質的に同一である。そのため、製造的な面で均一性が保たれ、素子間の性能の偏差を低く抑えることができる。しかし、ブロック６１同士の切れ目では出力アンプ２２の隣に他の回路６０が入り、隣り合うレイアウトが異なる。そのため、製造的な面で均一性が保たれず、これが素子間の性能の偏差の増大の原因になることがある。従って、ブロック６１同士の切れ目、すなわち、出力アンプ２２同士の切れ目に、出力アンプ２２と実質的に同一のレイアウトを有するダミーアンプを配置することが好ましい。それにより、出力アンプ２２間の性能の偏差、特にブロック端部での偏差を低く抑えることができる。

本実施の形態では、このブロック６１同士のきれ目に設けたダミーアンプを、バイアス制御回路１３の素子であるダミーアンプ３２として動作させることが好ましい。この場合、出力アンプ２２（奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂ）とダミーアンプ３２とは実質的に同一のレイアウト（及び同一の電気的特性）であるから、そのダミーアンプ３２での電圧の立上がり／立下り期間が、出力アンプ２２での電圧の立上がり／立下り期間と概ね等しいとして、出力アンプ２２のスルーレートをコントロールする「期間」（出力アンプ２２のバイアス電流をアップさせる期間）を決定する。また、ダミーアンプ３２を出力アンプ２２の近傍に設けることで、ダミーアンプ３２の製造ばらつきが、出力アンプ２２の製造ばらつきを反映しているとして、出力アンプ２２の製造ばらつきに追従した「期間」を作ることができる。

このような回路構成にすることにより、ダミーアンプ３２の出力ＡＭＰＤ１１＿ＯＵＴが電圧Ｖ１＿１８Ｍと電圧Ｖ１＿１Ｐの間にある期間、すなわち、出力アンプ２２（奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂ）の出力が遷移する時間にのみ、出力アンプ２２のバイアス電流を上げることができる。このとき、ダミーアンプ３２を使うことで出力アンプ２２のスルーレートの製造ばらつきやバイアス調整によるスルーレート変化に追従したスルーレートをコントロールする、すなわち、製造ばらつきに影響されずに、出力アンプ２２の出力が遷移する期間中にのみ正確にバイアス電流を上げる時間をつくることができる。

次に、出力アンプ２２（奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂ）の構成について説明する。
図５は、本発明の第１の実施の形態に係る出力アンプの構成の一例を示す回路図である。この図で例示される出力アンプは、Ｒａｉｌ−ｔｏ−ｒａｉｌ差動増幅回路であり、入力差動段４１と、中間段４２と、出力段４３とを備えている。

入力差動段４１は、入力差動段４１Ａ、４１Ｂを備えている。
入力差動段４１Ａは、定電流源ＩＣＳ４１と、Ｎｃｈ差動対（Ｔ１、Ｔ２）とを備えている。定電流源ＩＣＳ４１は、第１端子を接地に接続されている。Ｎｃｈ差動対（Ｔ１、Ｔ２）は、その共通ソースに定電流源ＩＣＳ４１の第２端子を接続されている。Ｎｃｈ差動対（Ｔ１、Ｔ２）の出力対は、中間段４２のカレントミラー回路４２Ａに接続されている。Ｎｃｈ差動対（Ｔ１、Ｔ２）は、正入力端子ＩＮＰ４１＝非反転入力端（＋）をトランジスタＴ２のゲートに接続され、負入力端子ＩＮＮ４１＝反転入力端（−）をトランジスタＴ１のゲートに接続されている。定電流源ＩＣＳ４１は、アンプ用バイアス回路３７から、定電流源ＩＣＳ４１用のバイアス電圧Ｖｂ１を供給され、その電流量を制御される。

入力差動段４１Ｂは、定電流源ＩＣＳ４２と、Ｐｃｈ差動対（Ｔ３、Ｔ４）とを備えている。定電流源ＩＣＳ４２は、第１端子を電源電圧ＶＤＤ２に接続されている。Ｐｃｈ差動対（Ｔ３、Ｔ４）は、その共通ソースに定電流源ＩＣＳ４２の第２端子を接続されている。Ｐｃｈ差動対（Ｔ３、Ｔ４）の出力対は、中間段４２のカレントミラー回路４２Ｂに接続されている。Ｐｃｈ差動対（Ｔ３、Ｔ４）は、正入力端子ＩＮＰ４１＝非反転入力端（＋）をトランジスタＴ４のゲートに接続され、負入力端子ＩＮＮ４１＝反転入力端（−）をトランジスタＴ３のゲートに接続されている。定電流源ＩＣＳ４２は、アンプ用バイアス回路３７から、定電流源ＩＣＳ４２用のバイアス電圧Ｖｂ２を供給され、その電流量を制御される。

中間段４２は、カレントミラー回路４２Ａと、カレントミラー回路４２Ｂと、定電流源ＩＣＳ４３と、浮遊電流源ＩＣＳ４４とを備えている。定電流源ＩＣＳ４３は、アンプ用バイアス回路３７から、定電流源ＩＣＳ４３用のバイアス電圧Ｖｂ３、Ｖｂ４を供給され、その電流量を制御される。浮遊電流源ＩＣＳ４４は、アンプ用バイアス回路３７から、浮遊電流源ＩＣＳ４４用のバイアス電圧Ｖｂ５、Ｖｂ６を供給され、その電流量を制御される。

カレントミラー回路４２Ａは、トランジスタＭ５、Ｍ８、Ｍ７、Ｍ８で構成される。トランジスタＴ５、Ｔ６（いずれもＰｃｈ）はゲートを互いに接続され、ソースを電源電圧ＶＤＤ２に接続され、ドレインをそれぞれトランジスタＴ７、Ｔ８のソースに接続されている。トランジスタＴ７、Ｔ８（いずれもＰｃｈ）はゲートを互いに接続され、ドレインをそれぞれ定電流源ＩＣＳ４３、浮遊電流源ＩＣＳ４４の一端に接続されている。トランジスタＴ５、Ｔ６は更にゲートをトランジスタＴ７のドレインに接続されている。ドレインをＮｃｈ差動対（Ｔ１、Ｔ２）の出力対に接続されている。カレントミラー回路４２Ａは、アンプ用バイアス回路３７から、カレントミラー回路４２Ａ用のバイアス電圧ＶＢＩＡＳＰをトランジスタＴ７、Ｔ８のゲートに供給され、その電流量を制御される。

カレントミラー回路４２Ｂは、トランジスタＭ９、Ｍ１０、Ｍ１１、Ｍ１２で構成される。トランジスタＴ１１、Ｔ１２（いずれもＮｃｈ）はゲートを互いに接続され、ソースを接地に接続され、ドレインをそれぞれトランジスタＴ９、Ｔ１０のソースに接続されている。トランジスタＴ９、Ｔ１０（いずれもＮｃｈ）はゲートを互いに接続され、ドレインをそれぞれ定電流源ＩＣＳ４３、浮遊電流源ＩＣＳ４４の他端に接続されている。トランジスタＴ１１、Ｔ１２は更にゲートをトランジスタＴ９のドレインに接続されている。ドレインをＰｃｈ差動対（Ｔ３、Ｔ４）の出力対に接続されている。カレントミラー回路４２Ｂは、アンプ用バイアス回路３７から、カレントミラー回路４２Ｂ用のバイアス電圧ＶＢＩＡＳＮをトランジスタＴ９、Ｔ１０のゲートに供給され、その電流量を制御される。

出力段４３は、プッシュプル出力段であり、トランジスタＴ１３（Ｐｃｈ）、Ｔ１４（Ｎｃｈ）を備えている。トランジスタＴ１３は、カレントミラー回路４２Ａの出力端（Ｔ８のドレイン側）と浮遊電流源ＩＣＳ４４の一端との接続点にゲートを、電源電圧ＶＤＤ２にソースを、及びアンプ出力端子ＯＵＴ４１にドレインをそれぞれ接続され、充電作用を有している。トランジスタＴ１４は、カレントミラー回路４２Ｂの出力端（Ｔ１０のドレイン側）と浮遊電流源ＩＣＳ４４の他端との接続点にゲートを、接地にソースを、及びアンプ出力端子ＯＵＴ４１にドレインをそれぞれ接続され、放電作用を有している。位相補償容量Ｃ４１は、一端をトランジスタＭ６のドレインに、他端をアンプ出力端子ＯＵＴ４１にそれぞれ接続されている。位相補償容量Ｃ４２は、一端をトランジスタＭ１２のドレインに、他端をアンプ出力端子ＯＵＴ４１にそれぞれ接続されている。アンプ出力端子ＯＵＴ４１は、出力スイッチ等（図示されず）を介して、表示パネル負荷５１（液晶パネル９６に対応）に接続される。

アンプ正入力端子ＩＮＰ４１（非反転入力（＋））が低電圧から高電圧に変化するとき、入力差動段４１Ｂでは電流の大部分がトランジスタＴ３に流れ、トランジスタＴ１１に流れる電流が増加する。そのため、カレントミラー回路４２ＢによりトランジスタＴ１０、Ｔ１２に流れる電流も増加し、トランジスタＴ１４のゲート電圧が下がり、トランジスタＴ１４に流れる電流が減少し、表示パネル負荷５１の引き込み電流が減少する。一方、入力差動段４１Ａでは電流の大部分がトランジスタＴ２に流れ、トランジスタＴ８に流れる電流が減少する。そのため、トランジスタＴ１３のゲート電圧が下がりトランジスタＴ１３に流れる電流が増加し、表示パネル負荷５１を充電する。これらにより、表示パネル負荷５１が充電され、アンプ出力端子ＵＴ４１の出力電圧が上昇する。

このとき、アンプ用バイアス回路３７は、定電流源ＩＣＳ４１、ＩＣＳ４２、ＩＣＳ４３、浮遊電流源ＩＣＳ４４、カレントミラー回路４２Ａ、４２Ｂの電流が通常の場合と比較して増加するように（例示：通常動作時１００％に対して２００％となるように）、Ｖｂ１〜Ｖｂ６、ＶＢＩＡＳＰ、ＶＢＩＡＳＮを制御する。例えば、アンプ用バイアス回路３７は、通常動作時にはＶｂ１_０、Ｖｂ２_０、Ｖｂ３_０、Ｖｂ４_０、Ｖｂ５_０、Ｖｂ６_０、ＶＢＩＡＳＰ_０、ＶＢＩＡＳＮ_０を出力し、電圧変化時にはＶｂ１_１、Ｖｂ２_１、Ｖｂ３_１、Ｖｂ４_１、Ｖｂ５_１、Ｖｂ６_１、ＶＢＩＡＳＰ_１、ＶＢＩＡＳＮ_１を出力する。

その結果、トランジスタＴ３に流れる電流がより増加し、トランジスタＴ１１に流れる電流がより増加し、カレントミラー回路４２ＢによりトランジスタＴ１０、Ｔ１２に流れる電流もより増加し、トランジスタＴ１３、Ｔ１４のゲート電圧がより速く下がり、トランジスタＭ１３に流れる電流がより一層増加し、表示パネル負荷５１を急速に充電し、アンプ出力端子ＵＴ４１の出力電圧がより急激に上昇する。従って、スルーレートを向上することができる。

また、アンプ正入力端子ＩＮＰ４１（非反転入力（＋））が高電圧から低電圧に変化するとき、入力差動段４１Ｂでは電流の大部分がトランジスタＴ４に流れ、トランジスタＴ１０に流れる電流が減少する。そのため、トランジスタＴ１４のゲート電圧が上がりトランジスタＴ１４に流れる電流が増加し、表示パネル負荷５１の引き込み電流が増加する。一方、入力差動段４１Ａでは電流の大部分がトランジスタＴ１に流れ、トランジスタＴ５、Ｔ７に流れ電流が増加する。そのため、カレントミラー回路４２ＡによりトランジスタＴ６、Ｔ８に流れる電流も増加し、トランジスタＴ１５のゲート電圧が上がり、トランジスタＭ１５に流れ電流が減少し、表示パネル負荷５１に対する充電速度が減少する。これらにより、表示パネル負荷５１が放電され、出力電圧Ｖｏｕｔが下降する。

このときにも、上述の場合と同様に、アンプ用バイアス回路３７は、定電流源ＩＣＳ４１、ＩＣＳ４２、ＩＣＳ４３、浮遊電流源ＩＣＳ４４、カレントミラー回路４２Ａ、４２Ｂの電流が通常の場合と比較して増加するように（例示：通常動作時１００％に対して２００％となるように）、Ｖｂ１〜Ｖｂ６、ＶＢＩＡＳＰ、ＶＢＩＡＳＮを制御する。例えば、アンプ用バイアス回路３７は、通常動作時にはＶｂ１_０、Ｖｂ２_０、Ｖｂ３_０、Ｖｂ４_０、Ｖｂ５_０、Ｖｂ６_０、ＶＢＩＡＳＰ_０、ＶＢＩＡＳＮ_０を出力し、電圧変化時にはＶｂ１_１、Ｖｂ２_１、Ｖｂ３_１、Ｖｂ４_１、Ｖｂ５_１、Ｖｂ６_１、ＶＢＩＡＳＰ_１、ＶＢＩＡＳＮ_１を出力する。

その結果、トランジスタＴ１に流れる電流がより増加し、トランジスタＴ５に流れる電流がより増加し、カレントミラー回路４２ＡによりトランジスタＴ６、Ｔ８に流れる電流もより増加し、トランジスタＴ１３、Ｔ１４のゲート電圧が速く上がり、トランジスタＴ１４に流れる電流がより一層増加し、表示パネル負荷５１を急速に放電し、アンプ出力端子ＵＴ４１の出力電圧が急激に下降する。従って、スルーレートを向上することができる。

このように、バイアス制御回路１３（アンプ用バイアス回路３７）は、出力アンプ２２（奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂ）において、定電流源ＩＣＳ４１、４２、４３、浮遊電流源ＩＣＳ４４、カレントミラー回路４２Ａ、４２Ｂの電流を増加させることで、電流を増加させない場合に比較して、アンプ出力端子ＯＵＴ４１の出力電圧を急激に上昇又は下降させることができる。すなわち、スルーレートを向上することができる。

なお、定電流源ＩＣＳ４１、４２、４３、浮遊電流源ＩＣＳ４４は、バイアス制御回路３７からのバイアス電圧Ｖｂ１〜Ｖｂ６で電流を制御できるものであれば、どのような回路で実現しても良い。ただし、各バイアス電圧Ｖｂ１〜Ｖｂ、ＶＢＩＡＳＰ、ＶＢＩＡＳＮの各値は、各電流源に応じて適切に設定され、互いに同一である必要はない。また、各定電流源を制御するバイアス電圧の数はこの図の例に限定されるものではなく、用いられる回路に応じて適宜選択可能である。

次に、本発明の第１の実施の形態に係る液晶表示装置のソースドライバの動作について説明する。
図６は、本発明の第１の実施の形態に係る液晶表示装置のソースドライバの動作の一例を示すタイミングチャートである。（ａ）はローレベルでアンプ出力が出力端子に接続され、ハイレベルで出力端子がハイインピーダンスになるように制御するストロブ信号ＳＴＢ、（ｂ）は奇数出力アンプ２２ａの出力ＳＫＯＵＴ１１（実線）、及び、偶数出力アンプ２２ｂの出力ＳＧＯＵＴ１１（破線）、（ｃ）はダミーアンプ３２の出力ＡＭＰＤ１１＿ＯＵＴ、（ｄ）はコンパレータ３３の出力ＣＯＭ１１ＯＵＴ、（ｅ）はコンパレータ３４の出力ＣＯＭ１２ＯＵＴ、（ｆ）はＥＸＯＲ回路３５の出力ＰＷＲＣ、をそれぞれ示している。

ここでは、動作として、奇数出力アンプ２２ａの場合を例にして説明する。奇数出力アンプ２２ａの出力（出力ＳＫＯＵＴ１１（ｂ）実線）が、ストロブ信号ＳＴＢ（ａ）の入力（時刻ｔ１）により、正負反転して、負極側ＤＡコンバータ１１ｂからの電圧Ｖ１＿ｎ（ｎは１〜９のいずれか）から正極側ＤＡコンバータ１１ａからの電圧Ｖ１＿ｍ（ｎは１０〜１８のいずれか）に変化する場合を考える。なお、偶数出力アンプ２２ｂ（出力ＳＧＯＵＴ１１（ｂ）破線）は、奇数出力アンプ２２ａの場合と逆になる。

時刻ｔ１において、極性反転制御信号ＰＯＬ（図６で図示されず）の入力により、入力切替スイッチ３１は、最高電圧Ｖ１＿１８側のスイッチをオンとし、最低電圧Ｖ１＿１側のスイッチをオフとする。その結果、入力切替スイッチ３１は、最高電圧Ｖ１＿１８をダミーアンプ３２の非反転入力端子（＋）に供給する。ダミーアンプ３２は、最高電圧Ｖ１＿１８を供給されると、演算増幅（１倍）の動作を実行し、コンパレータ３３、３４に出力する。

時刻ｔ１〜ｔ２においては、ダミーアンプ３２の出力ＡＭＤ１１＿ＯＵＴ（ｃ）は、当初の最低電圧Ｖ１＿１から過渡的に上昇して行くが、電圧Ｖ１＿１Ｐ未満である。そのため、コンパレータ３３の出力ＣＯＭＰ１１ＯＵＴ（ｄ）はＨｉｇｈレベル、コンパレータ３４の出力ＣＯＭＰ１２ＯＵＴ（ｅ）はＨｉｇｈレベルである。その結果、ＥＸＯＲ回３５路の出力ＰＷＲＣ（ｆ）はＬｏｗレベルになる。アンプ用バイアス回路３７は、ＥＸＯＲ回３５路の出力ＰＷＲＣ（ｆ）に応答して、出力アンプ２２（奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂ）に、低バイアスにするようなバイアス電圧Ｖｂ１〜Ｖｂ６、ＶＢＩＡＳＰ，ＶＢＩＡＳＮを出力する。低バイアスのバイアス電圧は、通常動作でのバイアス電圧である。その結果、各定電流源は、通常動作での電流（バイアス電流）を供給する。ここで、各電流源は、定電流源ＩＣＳ４１、ＩＣＳ４２、ＩＣＳ４３、浮遊電流源ＩＣＳ４４、カレントミラー回路４２Ａ、４２Ｂである。

時刻ｔ２〜ｔ３においては、ダミーアンプ３２の出力ＡＭＤ１１＿ＯＵＴ（ｃ）は、更に過渡的に上昇して、電圧Ｖ１＿１Ｐ〜Ｖ１＿１８Ｍの範囲の値である。そのため、コンパレータ３３の出力ＣＯＭＰ１１ＯＵＴ（ｄ）はＨｉｇｈレベル、コンパレータ３４の出力ＣＯＭＰ１２ＯＵＴ（ｅ）はＬｏｗレベルである。その結果、ＥＸＯＲ回３５路の出力ＰＷＲＣ（ｆ）はＨｉｇｈレベルになる。アンプ用バイアス回路３７は、ＥＸＯＲ回３５路の出力ＰＷＲＣ（ｆ）に応答して、奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂに、高バイアスにするようなバイアス電圧Ｖｂ１〜Ｖｂ６、ＶＢＩＡＳＰ、ＶＢＩＡＳＮを出力する。高バイアスのバイアス電圧は、各電流源が通常動作で流す電流（バイアス電流）よりも大きい電流を流すことができるようなバイアス電圧である。出力アンプ２２（奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂ）は、バイアス電流が高いほどスルーレートが速くなる。従って、ダミーアンプ３２が遷移している時間のみ出力アンプ（奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂ）のバイアス電流をアップして、スルーレートを速くするようにしている。

時刻ｔ３〜ｔ４においては、ダミーアンプ３２の出力ＡＭＤ１１＿ＯＵＴ（ｃ）は、更に過渡的に上昇して、電圧Ｖ１＿１８Ｍを超えて電圧Ｖ１＿１８に達する。そのため、コンパレータ３３の出力ＣＯＭＰ１１ＯＵＴ（ｄ）はＬｏｗレベル、コンパレータ３４の出力ＣＯＭＰ１２ＯＵＴ（ｅ）はＬｏｗレベルである。その結果、ＥＸＯＲ回３５路の出力ＰＷＲＣ（ｆ）はＬｏｗレベルになる。アンプ用バイアス回路３７は、ＥＸＯＲ回３５路の出力ＰＷＲＣ（ｆ）に応答して、奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂに、低バイアスにするようなバイアス電圧Ｖｂ１〜Ｖｂ６、ＶＢＩＡＳＰ、ＶＢＩＡＳＮを出力する。低バイアスのバイアス電圧は、通常動作でのバイアス電圧である。

次に、奇数出力アンプ２２ａの出力（出力ＳＫＯＵＴ１１（ｂ）実線）が、ストロブ信号ＳＴＢ（ａ）の入力（時刻ｔ５）により、正負反転して、正極側ＤＡコンバータ１１ａからの電圧Ｖ１＿ｍから負極側ＤＡコンバータ１１ｂからの電圧Ｖ１＿ｎに変化する場合を考える。なお、既述のように、偶数出力アンプ２２ｂは、奇数出力アンプ２２ａの場合と逆になる。

時刻ｔ５において、極性反転制御信号ＰＯＬ（図６で図示されず）の入力により、入力切替スイッチ３１は、最高電圧Ｖ１＿１８側のスイッチをオフとし、最低電圧Ｖ１＿１側のスイッチをオンとする。その結果、入力切替スイッチ３１は、最低電圧Ｖ１＿１をダミーアンプ３２の非反転入力端子（＋）に供給する。ダミーアンプ３２は、最低電圧Ｖ１＿１を供給されると、演算増幅（１倍）の動作を実行し、コンパレータ３３、３４に出力する。

時刻ｔ５〜ｔ６においては、ダミーアンプ３２の出力ＡＭＤ１１＿ＯＵＴ（ｃ）は、当初の最高電圧Ｖ１＿１８から過渡的に下降して行くが、電圧Ｖ１＿１８Ｍ以上である。そのため、コンパレータ３３の出力ＣＯＭＰ１１ＯＵＴ（ｄ）はＬｏｗレベル、コンパレータ３４の出力ＣＯＭＰ１２ＯＵＴ（ｅ）はＬｏｗレベルである。その結果、ＥＸＯＲ回３５路の出力ＰＷＲＣ（ｆ）はＬｏｗレベルになる。アンプ用バイアス回路３７は、ＥＸＯＲ回３５路の出力ＰＷＲＣ（ｆ）に応答して、奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂに、低バイアスにするようなバイアス電圧Ｖｂ１〜Ｖｂ６、ＶＢＩＡＳＰ，ＶＢＩＡＳＮを出力する。

時刻ｔ６〜ｔ７においては、ダミーアンプ３２の出力ＡＭＤ１１＿ＯＵＴ（ｃ）は、更に過渡的に下降して、電圧Ｖ１＿１Ｐ〜Ｖ１＿１８Ｍの範囲の値である。そのため、コンパレータ３３の出力ＣＯＭＰ１１ＯＵＴ（ｄ）はＨｉｇｈレベル、コンパレータ３４の出力ＣＯＭＰ１２ＯＵＴ（ｅ）はＬｏｗレベルである。その結果、ＥＸＯＲ回３５路の出力ＰＷＲＣ（ｆ）はＨｉｇｈレベルになる。アンプ用バイアス回路３７は、ＥＸＯＲ回３５路の出力ＰＷＲＣ（ｆ）に応答して、奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂに、高バイアスにするようなバイアス電圧Ｖｂ１〜Ｖｂ６、ＶＢＩＡＳＰ，ＶＢＩＡＳＮを出力する。

時刻ｔ７〜ｔ８においては、ダミーアンプ３２の出力ＡＭＤ１１＿ＯＵＴ（ｃ）は、更に過渡的に下降して、電圧Ｖ１＿１Ｐ未満になり電圧Ｖ１＿１に達する。そのため、コンパレータ３３の出力ＣＯＭＰ１１ＯＵＴ（ｄ）はＨｉｇｈレベル、コンパレータ３４の出力ＣＯＭＰ１２ＯＵＴ（ｅ）はＨｉｇｈレベルである。その結果、ＥＸＯＲ回３５路の出力ＰＷＲＣ（ｆ）はＬｏｗレベルになる。アンプ用バイアス回路３７は、ＥＸＯＲ回３５路の出力ＰＷＲＣ（ｆ）に応答して、奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂに、低バイアスにするようなバイアス電圧Ｖｂ１〜Ｖｂ６、ＶＢＩＡＳＰ，ＶＢＩＡＳＮを出力する。

以上のようにすることで、時刻ｔ２〜ｔ３、ｔ６〜ｔ７（出力遷移期間）において、ダミーアンプ３２の出力ＡＭＰＤ１１＿ＯＵＴが電圧Ｖ１＿１Ｐと電圧Ｖ１＿１８Ｍとの間にあるときは、出力アンプ２２（奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂ）を高バイアスにするよう制御する。この動作はドット反転である。なお、図６は、立ち上がり時間≒立下り時間と仮定して説明している。出力アンプ２２（奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂ）はバイアス電流が高いほどスルーレートが速くなるため、ダミーアンプ３２が遷移している時間のみ出力アンプ３２（奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂ）のバイアス電流がアップされる。

ここで、発明者は、種々の検討により、以下の知見を得るに至った。すなわち、まず、高バイアス期間の開始は、ダミーアンプ３２の出力遷移開始と同時（例示：時刻ｔ１）、もしくは出力遷移開始から所定時間の経過後（例示：時刻ｔ２）が望ましい。また、高バイアス期間の終了は、ダミーアンプ３２の出力遷移開始後、出力ＡＭＰＤ１１＿ＯＵＴが所定電圧Ｖ１＿１８もしくはＶ１＿１にできるだけ近い電圧（Ｖ１＿１８ＭもしくはＶ１＿１Ｐ）になるまで（例示：時刻ｔ３）の間であることが望ましい。そして、コンパレータ３３、３４の入力オフセット電圧を充分上回る電圧をＶｃｏｍｏｆｆとした場合、Ｖ１＿１８Ｍ＝Ｖ１＿１８−Ｖｃｏｍｏｆｆ、Ｖ１＿１Ｐ＝Ｖ１＿１＋Ｖｃｏｍｏｆｆに設定して、高バイアス期間の終了にすることが望ましい。

その理由は、以下のとおりである。すなわち、高バイアス期間は出力アンプ２２（奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂ）内の位相補償容量Ｃ４１、Ｃ４２への充放電開始から終了までの期間、すなわち、アンプ出力（ＳＫＯＵＴ１１及びＳＧＯＵＧ１１）の立上がり又は立下り波形の傾きを支配的に決定する期間で必要十分であること、及び、この出力アンプ２２（奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂ）とほぼ同特性で無負荷であるダミーアンプ３２の過渡特性の初期が出力アンプのそれと殆ど差がないこと、である。これらのことは、ダミーアンプ３２に負荷を接続しなくてもよいことの理由でもある。そのため、図４Ａでは、これらのことに対応させて、コンパレータ３３、３４において比較される電圧値がＶ１＿１８Ｍ及びＶ１＿１Ｐとなっている。

また、出力アンプ２２のスルーレートの製造ばらつきにダミーアンプ３２のスルーレートが追従する点も好都合である。図７は、有負荷の出力アンプの過渡特性の初期波形と、無負荷のダミーアンプの過渡特性の初期波形を示すグラフである。縦軸は電圧、横軸は時間をそれぞれ示している。曲線Ａは、無負荷の場合での出力端子２４での電圧波形である。曲線Ｂは、負荷１０ｋΩ＋３５０ｐＦの場合でのアンプ出力直後の電圧波形である。曲線Ｃは、負荷１０ｋΩ＋２５０ｐＦの場合での出力端子２４での電圧波形である。曲線Ｄは、負荷１０ｋΩ＋３５０ｐＦの場合での出力端子２４での電圧波形である。無負荷の場合（曲線Ａ）と有負荷の場合（曲線Ｂ、Ｃ、Ｄ）とを比較すると、過渡特性、特にその初期特性に殆ど差が無いことが分かる。従って、バイアス制御回路１３に求められるダミーアンプ３２の特性は、ダミーアンプ３２に負荷を接続しなくても、負荷の接続された出力アンプ２２の特性と同等とみなすことができる。

以上のように、本実施の形態では、ＥＸＯＲ回路３５の出力（アンプ用バイアス回路３７の入力）ＰＷＲＣの電圧がＨｉｇｈレベルの期間、すなわち、ダミーアンプ３２の出力が遷移している時間のみ出力アンプ２２（奇数出力アンプ２２ａ、偶数出力アンプ２２ｂ）のバイアス電流を大きくするように、アンプ用バイアス回路３７から各出力アンプ２２ａ、２２ｂへ複数本の出力信号（Ｖｂ１〜Ｖｂ６、ＶＢＩＡＳＰ，ＶＢＩＡＳＮ）が供給される。

ここで、出力アンプ２２とダミーアンプ３２とは、電気的特性が実質的に同じに設定されている（例えば、同じ構造／レイアウトを有している）。すなわち、出力アンプ２２の出力が遷移する時間とダミーアンプ３２の出力が遷移する時間とは実質的に同じになる。従って、ダミーアンプ３２の出力が遷移している時間のみ出力アンプ２２のバイアス電流を大きくすることで、出力アンプ２２の出力が遷移している時間のみにバイアス電流を大きくすることができる。

また、本実施の形態では、好ましい形態として、ダミーアンプ３２として、出力アンプ配列の偏差の増大を抑制するために設けられたダミーアンプを用いている。この場合、出力アンプ２２の構成とダミーアンプ３２の構成（レイアウト）が実質的に同じであり、出力アンプ２２とダミーアンプ３２とは互いに比較的近い距離に設けられている。従って、出力アンプ２２とダミーアンプ３２に対する製造ばらつきや偏差の影響は概ね同じと考えることができる。そのため、出力アンプ２２のスルーレートの偏りやバイアス調整によるスルーレートの変化は、ダミーアンプ３２のスルーレートの偏りやバイアス調整によるスルーレートの変化とほぼ同様になると考えられる。従って、ダミーアンプ３２を用いているにもかかわらず、出力アンプ２２の電気定特性に追従してスルーレートのコントロールすることができる。すなわち、製造ばらつきに影響されずに、出力アンプ２２の出力が遷移する期間中にのみ正確にバイアス電流を上げる時間をつくることができる。

更に、ダミーアンプ３２として、出力アンプ配列の偏差の増大を抑制するために設けられたダミーアンプを用いることで、ダミーアンプ３２用に新たに特別な素子を形成する必要なく、回路面積の増加を抑制することができる。

（第２の実施の形態）
本発明の第２の実施の形態に係る液晶表示装置のソースドライバ及びそれを用いた液晶表示装置の構成について説明する。本実施の形態では、ドット反転動作ではなく、カラム反転動作の場合の構成及び動作である点で第１の実施の形態と異なる。以下、詳細に説明する。

本発明の第２の実施の形態に係る液晶表示装置の構成については、第１の実施の形態の場合と同様に図３に示す構成のとおりである。

ソースドライバ９８について説明する。
図８は、本発明の第２の実施の形態に係る液晶表示装置のソースドライバの構成の一例を示すブロック図である。ソースドライバ９８は、ソースドライバＩＣであり、正極側γ抵抗回路１２ａ、負極側γ抵抗回路１２ｂ、正極側ＤＡコンバータ１１ａ、負極側ＤＡコンバータ１１ｂ、正極負極ペアアンプ１０、バイアス制御回路１３を備えている。この図は、奇数番目のデータ線９２用の奇数出力アンプ２２ａと偶数番目のデータ線９２用の偶数出力アンプ２２ｂを一個ずつ有する正極負極ペアアンプ１０を一つ取り出して、関連する回路と共に示した図であり、更に、バイアス制御回路１３について図４Ａのダミーアンプ及びその周辺回路を２組用意した回路を示している。カラム反転動作の場合を示している。

正極側γ抵抗回路１２ａは、＋極性γ補正回路（図示されず）から少なくとも２個のガンマ電圧（例示：Ｖ３＿１０、Ｖ３＿１８）を供給され、その分圧等により複数の正極参照電圧（例示：Ｖ３＿１０〜Ｖ３＿１８）を生成する。負極側γ抵抗回路１２ｂは、−極性γ補正回路（図示されず）から少なくとも２個のガンマ電圧（例示：Ｖ３＿１、Ｖ３＿９）を供給され、その分圧等により複数の負極参照電圧（例示：Ｖ３＿１〜Ｖ３＿９）を生成する。正極側ＤＡコンバータ１１ａは、正極側γ抵抗回路１２ａから供給される複数の正極参照電圧に基づいて、入力された映像データに対応した正極参照電圧（正転用、反転用）を選択して、正極負極ペアアンプ１０に出力する。負極側ＤＡコンバータ１１ｂは、負極側γ抵抗回路１２ｂから供給される複数の負極参照電圧に基づいて、入力された映像データに対応した負極参照電圧（正転用、反転用）を選択して、正極負極ペアアンプ１０に出力する。

正極負極ペアアンプ１０は、入力切替スイッチ２１、出力アンプ２２（奇数出力アンプ２２ａ、偶数出力アンプ２２ｂ）、出力スイッチ２３ａ、２３ｂ、出力端子２４ａ、２４ｂを備えている。入力切替スイッチ回路２１は、選択された正極参照電圧（正転用、反転用）のうち、いずれか一方を奇数出力アンプ２２ａの非反転入力端子（＋）に、極性反転制御信号ＰＯＬに応じてに応じて切り替えて出力する。また、選択された負極参照電圧（正転用、反転用）のうち、いずれか一方を偶数出力アンプ２２ｂの非反転入力端子（＋）に、極性反転制御信号ＰＯＬに応じてに応じて切り替えて出力する。奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂは、出力端子ＳＫ１１、ＳＧ１１をそれぞれの反転入力端子（−）に接続されている。奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂは、それぞれ供給された正極参照電及び負極参照電圧を演算増幅する。そして、それらの結果を出力ＳＫＯＵＴ１１、ＳＧＯＵＴ１１として、出力スイッチ２３ａ、２３ｂを介して出力端子２４ａ、２４ｂから表示パネル負荷５１ａ、５１ｂ（液晶パネル９６に対応）に出力する。出力スイッチ２３ａ、２３ｂは、ストロブ信号ＳＴＢ（ローレベルでアンプ出力が出力端子に接続され、ハイレベルで出力端子がハイインピーダンスになるように制御する信号）に制御される。奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂは、そのバイアス電圧をバイアス制御回路１３に制御されている。奇数出力アンプ２２ａと偶数出力アンプ２２ｂとは、電気的特性及び構造（レイアウト）は実質的に同じである。

バイアス制御回路１３は、正極側γ抵抗回路１２ａ及び負極側γ抵抗回路１２ｂからの参照電圧、及びコントローラ９５からの極性反転制御信号ＰＯＬに基づいて、奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂに印加する複数のバイアス電圧を制御する。バイアス制御回路１３は、入力切替スイッチ３１ａ、３１ｂ、ダミーアンプ３２ａ、コンパレータ３３ａ、３４ａ、ＥＸＯＲ回路３５ａ、入力切替スイッチ３１ｂ、ダミーアンプ３２ｂ、コンパレータ３３ｂ、３４ｂ、ＥＸＯＲ回路３５ｂ、ＯＲ回路３６、アンプ用バイアス回路３７を備えている。

入力切替スイッチ３１ａは、正極側γ抵抗回路１２ａの参照電圧のうちの最高電圧Ｖ３＿１８及び最低電圧Ｖ３＿１０を供給される。そして、最高電圧Ｖ３＿１８と最低電圧Ｖ３＿１０を、ダミーアンプ３２ａの非反転入力端子（＋）に、極性反転制御信号ＰＯＬの周期で切り替えて交互に出力する。入力切替スイッチ３１ｂは、負極側γ抵抗回路１２ｂの参照電圧のうちの最高電圧Ｖ３＿９及び最低電圧Ｖ３＿１を供給される。そして、最高電圧Ｖ３＿９と最低電圧Ｖ３＿１を、ダミーアンプ３２ｂの非反転入力端子（＋）に、極性反転制御信号ＰＯＬの周期で切り替えて交互に出力する。

ダミーアンプ３２ａは、極性反転制御信号ＰＯＬの周期で交互に最高電圧（Ｖ３＿１８）及び最低電圧（Ｖ３＿１０）を供給される。ダミーアンプ３２ａは、供給される電圧を演算増幅して、その結果としての出力ＡＭＰＤ３１＿ＯＵＴをコンパレータ３３ａ、３４ａの反転入力端子（−）に出力する。ダミーアンプ３２ａは、その出力端子をその反転入力端子（−）に接続されている。ダミーアンプ３２ａは、第１の実施の形態の場合と同様に、出力アンプ２２（奇数出力アンプ２２ａ、偶数出力アンプ２２ｂ）と同様の電気特性を有している。それには、出力アンプ２２と同じ構造（レイアウト）を有していることが好ましい。加えて、出力アンプ２２の近傍に設けられていることが更に好ましい。

ダミーアンプ３２ｂは、極性反転制御信号ＰＯＬの周期で交互に最高電圧（Ｖ３＿９）及び最低電圧（Ｖ３＿１）を供給される。ダミーアンプ３２ｂは、供給される電圧を演算増幅して、その結果としての出力ＡＭＰＤ３２＿ＯＵＴをコンパレータ３３ｂ、３４ｂの反転入力端子（−）に出力する。ダミーアンプ３２ｂは、その出力端子をその反転入力端子（−）に接続されている。ダミーアンプ３２ｂは、第１の実施の形態の場合と同様に、出力アンプ２２（奇数出力アンプ２２ａ、偶数出力アンプ２２ｂ）と同様の電気特性を有している。それには、出力アンプ２２と同じ構造（レイアウト）を有していることが好ましい。加えて、出力アンプ２２の近傍に設けられていることが更に好ましい。

コンパレータ３３ａは、ダミーアンプ３２ａの出力を反転入力端子（−）に、最高電圧（Ｖ３＿１８）より少し下の電圧（Ｖ３＿１８Ｍ）を非反転入力端子（＋）にそれぞれ供給される。そして、その比較結果としての出力ＣＯＭ３１ＯＵＴをＥＸＯＲ回路３５ａの一方の入力へ出力する。一方、コンパレータ３４ａは、ダミーアンプ３２ａの出力を反転入力端子（−）に、最定電圧（Ｖ３＿１０）より少し上の電圧（Ｖ３＿１０Ｐ）を非反転入力端子（＋）にそれぞれ供給される。そして、その比較結果としての出力ＣＯＭ３２ＯＵＴをＥＸＯＲ回路３５ａのもう一方の入力へ出力する。

コンパレータ３３ｂは、ダミーアンプ３２ｂの出力を反転入力端子（−）に、最高電圧（Ｖ３＿９）より少し下の電圧（Ｖ３＿９Ｍ）を非反転入力端子（＋）にそれぞれ供給される。そして、その比較結果としての出力ＣＯＭ３３ＯＵＴをＥＸＯＲ回路３５ｂの一方の入力へ出力する。一方、コンパレータ３４ｂは、ダミーアンプ３２ｂの出力を反転入力端子（−）に、最定電圧（Ｖ３＿１）より少し上の電圧（Ｖ３＿１Ｐ）を非反転入力端子（＋）にそれぞれ供給される。そして、その比較結果としての出力ＣＯＭ３４ＯＵＴをＥＸＯＲ回路３５ｂのもう一方の入力へ出力する。

ＥＸＯＲ回路３５ａは、２入力であり、コンパレータ３３ａ、３４ａの出力ＣＯＭ３１ＯＵＴ、ＣＯＭ３２ＯＵＴを供給される。そして、それら出力ＣＯＭ３１ＯＵＴ、ＣＯＭ３２ＯＵＴをＥＸＯＲ演算する。そして、その演算結果をＯＲ回路３６の一方の入力へ出力する。ＥＸＯＲ回路３５ｂは、２入力であり、コンパレータ３３ｂ、３４ｂの出力ＣＯＭ３３ＯＵＴ、ＣＯＭ３４ＯＵＴを供給される。そして、それら出力ＣＯＭ３３ＯＵＴ、ＣＯＭ３４ＯＵＴをＥＸＯＲ演算する。そして、その演算結果をＯＲ回路３６の他方の入力へ出力する。

ＯＲ回路３６は、ＥＸＯＲ回路３５ａ及びＥＸＯＲ回路３５ｂの出力をＯＲ演算する。そして、その演算結果としての出力ＰＷＲＣをアンプ用バイアス回路３７に出力する。

アンプ用バイアス回路３７は、以下の（１）及び（２）のうちの少なくとも一方が成立した場合、奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂをいずれも高バイアスにするように制御する。
（１）ダミーアンプ３２ａの出力ＡＭＰＤ３１＿ＯＵＴが電圧Ｖ３＿１８Ｍと電圧Ｖ３＿１０Ｐの間にあるとき、すなわち、出力ＣＯＭ３１ＯＵＴがＨｉｇｈレベルかつ出力ＣＯＭ３２ＯＵＴがＬｏｗレベルにより、ＯＲ回路３６の出力ＰＷＲＣがＨｉｇｈレベルとなるとき。
（２）ダミーアンプ３２ｂの出力ＡＭＰＤ３２＿ＯＵＴが電圧Ｖ３＿９Ｍと電圧Ｖ３＿１Ｐの間にあるとき、すなわち、出力ＣＯＭ３３ＯＵＴがＨｉｇｈレベルかつ出力ＣＯＭ３４ＯＵＴがＬｏｗレベルにより、ＯＲ回路３６の出力ＰＷＲＣがＨｉｇｈレベルとなるとき、

一方、アンプ用バイアス回路３７は、以下の（３）及び（４）のうちの少なくとも一方が成立した場合、奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂをいずれも低バイアスにするように制御する。
（３）ダミーアンプ３２ａの出力ＡＭＰＤ３１＿ＯＵＴが電圧Ｖ３＿１８Ｍより大きいか、又は電圧Ｖ３＿１０Ｐより小さいとき、すなわち、出力ＣＯＭ３１ＯＵＴがＬｏｗレベルかつ出力ＣＯＭ３２ＯＵＴがＬｏｗレベル、又は、出力ＣＯＭ３１ＯＵＴがＨｉｇｈレベルかつ出力ＣＯＭ３２ＯＵＴがＨｉｇｈレベルにより、ＯＲ回路３６の出力ＰＷＲＣがＬｏｗレベルのとき。
（４）ダミーアンプ３２ｂの出力ＡＭＰＤ３２＿ＯＵＴが電圧Ｖ３＿９Ｍより大きいか、又は電圧Ｖ３＿１Ｐより小さいとき、すなわち、出力ＣＯＭ３３ＯＵＴがＬｏｗレベルかつ出力ＣＯＭ３４ＯＵＴがＬｏｗレベル、又は、出力ＣＯＭ３３ＯＵＴがＨｉｇｈレベルかつ出力ＣＯＭ３４ＯＵＴがＨｉｇｈレベルにより、ＯＲ回路３６の出力ＰＷＲＣがＬｏｗレベルのとき。
これら一連の動作はカラム反転動作である。

ここで、ダミーアンプ３２ａ、３２ｂとしては、ソースドライバ部の出力アンプ配列に起因して発生する偏差拡大の防止のため出力アンプ配列の一番端に配置されるダミーアンプを利用することが好ましい。このダミーアンプは、出力アンプ２２と全く同じ回路構成とレイアウト構成になっている。すなわち、出力アンプ２２と同様の電気的特性を有しているからである。更に、出力アンプ２２の近傍に設けられているからである。加えて、ダミーアンプを有効利用することにより回路面積の増大を抑制できるからである。この点は、図４Ｂを参照して説明した第１の実施の形態のダミーアンプ３２の場合と同様である。

また、アンプ用バイアス回路３７を、奇数出力アンプ２２ａを制御するアンプ用バイアス回路と偶数出力アンプ２２ｂを制御するアンプ用バイアス回路とに分ける、あるいはそれら二つの機能を持たせる、というようにしても良い。その場合、奇数出力アンプ２２ａを制御するアンプ用バイアス回路は、ＥＸＯＲ回路３５ａからの出力に応じて、奇数出力アンプ２２ａを第１の実施の形態と同様に制御し、偶数出力アンプ２２ｂを制御するアンプ用バイアス回路はＥＸＯＲ回路３５ｂからの出力に応じて、偶数出力アンプ２２ｂを第１の実施の形態と同様に制御する。

本発明の第２の実施の形態に係る出力アンプの構成の一例については、第１の実施の形態の場合と同様に図５に示す構成のとおりである。

本発明の第２の実施の形態に係る液晶表示装置のソースドライバの動作については、奇数出力アンプ２２ａ及び偶数出力アンプ２２ｂの各々に、互いに独立にバイアス電圧を制御するためのタイミング信号を出力する回路（入力切替スイッチ、ダミーアンプ、コンパレータ×２、ＥＸＯＲ回路）が設けられていることや、コンパレータの参照電圧が異なること以外は、第１の実施の形態の場合と同様の図６に示す動作のとおりである。なお、この場合にも、第１の実施の形態と同様に、立ち上がり時間≒立下り時間と仮定して説明している。

本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
また、出力アンプの設計上、カラム反転動作では立ち上がり時間と立下り時間のバランスが合わないことがある。本実施の形態のように、２つのＥＸＯＲ回路の出力を、ＯＲ回路を通すことによりアンプ出力の遷移時間の遅い方でバイアス電流をアップする時間を作ることができる。それにより、正極負極ペアアンプ内で奇数出力アンプと偶数出力アンプとの間で、立ち上がり時間と立下り時間のバランスが合わない場合でも、より適切な遷移時間を設定することができる。

本発明の各実施の形態では、液晶表示装置用ソースドライバＩＣの差動増幅器の動作において、ダミーアンプ３２を設けて規定電圧振幅（Ｖ１＿１８からＶ１＿１０まで及びＶ１＿９からＶ１＿１まで、又は、Ｖ３＿１８からＶ３＿１０まで及びＶ３＿９からＶ３＿１まで）で動作させ、ダミーアンプ３２が出力遷移をしている期間に、出力アンプ２２のバイアス電流を上げるよう制御する。このとき、ダミーアンプ３２は、出力アンプ２２と同等の電気的特性を有している。れにより、出力アンプ２２の出力遷移に追従した期間だけ、出力アンプ２２でのバイアス電流をアップし、高スルーレート化することができる。また、バイアス電流のアップする期間が限定されるので、高スルーレート化に伴う動消費電力の増加を抑えることができる。

また、電気的特性は、製造ばらつきに伴う電気的特性の設計からのずれを含んでいても良い。すなわち、ダミーアンプ３２を出力アンプ２２の近傍に設けることで、ダミーアンプ３２の製造ばらつきを出力アンプ２２の製造ばらつきと同じようにすることができる。それにより、ダミーアンプ３２の出力遷移期間を用いることで、出力アンプ２２の製造ばらつきによるスルーレートばらつきに追従した期間だけバイアス電流をアップし、高スルーレート化することができ、動消費電力を下げることができる。

本発明では、実質的に必要十分な高バイアス制御を行うことができる。それは、制御時間として、高バイアス制御を行う必要がある出力アンプの出力遷移期間と同等のダミーアンプの出力遷移期間を用いていること、及び、制御対象の階調電圧（階調電圧の変化幅）として、最も変化の大きい最大階調電圧と最低階調電圧とを用いていること、などの理由による。また、本発明では、無駄な動消費電力アップの抑制を図ることができる。それは、前述のように、実質的に必要十分な高バイアス制御を行っていること、などの理由による。また、本発明では、出力アンプの製造ばらつき（ソースドライバＩＣ内／ＩＣ間）によるスルーレートばらつきに追従した高バイアス制御を行うことができる。

本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態に開示された技術は、技術的な矛盾の発生しない限り他の実施の形態にも適用可能である。

１０ 正極負極ペアアンプ
１１ ＤＡコンバータ
１１ａ 正極側ＤＡコンバータ
１１ｂ 負極側ＤＡコンバータ
１２ γ抵抗回路
１２ａ 正極側γ抵抗回路
１２ｂ 負極側γ抵抗回路
１３ バイアス制御回路
２１ 入力切替スイッチ
２２ 出力アンプ
２２ａ 奇数出力アンプ
２２ｂ 偶数出力アンプ
２３ａ、２３ｂ 出力スイッチ
２４ａ、２４ｂ 出力端子
３１、３１ａ、３１ｂ 入力切替スイッチ
３２、３２ａ、３２ｂ ダミーアンプ
３３、３４、３３ａ、３３ｂ、３４ａ、３４ｂ コンパレータ
３５、３５ａ、３５ｂ ＥＸＯＲ回路
３６ ＯＲ回路
３７ アンプ用バイアス回路
４１、４１Ａ、４１Ｂ 入力差動段
４２ 中間段
４２Ａ、４２Ｂ カレントミラー回路
４３ 出力段
ＩＣＳ４１、ＩＣＳ４２、ＩＣＳ４３ 定電流源
ＩＣＳ４４ 浮遊電流源
５１ａ、５１ｂ 表示パネル負荷
６０ 回路
６１、６１−１、６１−２、… ブロック
９０ 液晶表示装置
９１ ゲート線
９２ データ線
９３ トランジスタ
９４ 画素容量
９５ コントローラ
９６ 液晶パネル
９７ ゲートドライバ
９８ ソースドライバ
９９ 画素

Claims (9)

1. 入力信号に応答して複数のデータ線を駆動する複数の出力アンプと、
   前記出力アンプの電気的特性と整合性を有するダミーアンプを有するバイアス制御回路と
   を具備し、
   前記バイアス制御回路は、
   前記出力アンプに入力されるγ抵抗回路の電圧を入力されたときの前記ダミーアンプの出力の遷移期間に基づいて、前記複数の出力アンプを高バイアスにする期間を制御する
   液晶表示装置のソースドライバ。
2. 請求項１に記載の液晶表示装置のソースドライバにおいて、
   前記ダミーアンプは、前記出力アンプのレイアウトと実質的に同一のダミーアンプである
   液晶表示装置のソースドライバ。
3. 請求項１又は２に記載の液晶表示装置のソースドライバにおいて、
   前記遷移期間は、立上がり及び立下り波形の傾きを支配的に決定する期間である
   液晶表示装置のソースドライバ。
4. 請求項１乃至３のいずれか一項に記載の液晶表示装置のソースドライバにおいて、
   前記バイアス制御回路は、
   前記出力アンプに入力されるγ抵抗回路の最高電圧及び最低電圧を、前記出力アンプと同じストロブ信号周期で切り替えて入力される前記ダミーアンプとしての第１のダミーアンプと、
   前記第１のダミーアンプの出力を反転入力とし、前記γ抵抗回路の最高電圧より所定電圧だけ小さい電圧を非反転入力とする第１のコンパレータと、
   前記第１のダミーアンプの出力を反転入力とし、前記γ抵抗回路の最低電圧より所定電圧だけ大きい電圧を非反転入力とする第２のコンパレータと、
   前記第１のコンパレータ及び前記第２のコンパレータの出力を入力とする論理演算回路と、
   前記論理演算回路の出力を入力とするアンプ用バイアス回路と
   を備え、
   前記アンプ用バイアス回路の出力により前記高バイアスにする期間を制御する
   液晶表示装置のソースドライバ。
5. 請求項４に記載の液晶表示装置のソースドライバにおいて、
   前記高バイアスにする期間を制御される階調電圧は、γ抵抗回路の最高電圧Ｖｍａｘより、前記第１のコンパレータ及び前記第２のコンパレータの入力オフセット電圧を充分上回る程度の電圧Ｖｃｏｍｏｆｆの少し下の電圧（Ｖｍａｘ−Ｖｃｏｍｏｆｆ）を超える階調電圧を出力する場合、及び／又は、γ抵抗回路の最低電圧Ｖｍｉｎより前記Ｖｃｏｍｏｆｆの少し上の電圧（Ｖｍｉｎ＋Ｖｃｏｍｏｆｆ）より低い階調電圧を出力する場合に行われる
   液晶表示装置のソースドライバ。
6. 請求項４に記載の液晶表示装置のソースドライバにおいて、
   前記第１のコンパレータは、前記第１のダミーアンプから出力される前記γ抵抗回路のうちの正極側γ抵抗回路の最高電圧と前記正極側γ抵抗回路の最高電圧より少し下の電圧との第１の比較結果を出力し、
   前記第２のコンパレータは、前記第１のダミーアンプから出力される前記γ抵抗回路のうちの負極側γ抵抗回路の最低電圧と前記負極側γ抵抗回路の最低電圧より少し上の電圧との第２の比較結果を出力し、
   前記論理演算回路は前記第１の比較結果及び前記第２の比較結果に基づく論理演算の結果を出力し、
   前記アンプ用バイアス回路は、前記論理演算の結果に基づいて、前記高バイアスにする期間を制御する
   液晶表示装置のソースドライバ。
7. 請求項４に記載の液晶表示装置のソースドライバにおいて、
   前記バイアス制御回路は、更に、
   前記出力アンプに入力される前記γ抵抗回路の最高電圧及び最低電圧を、前記出力アンプと同じストロブ信号周期で切り替えて入力される前記ダミーアンプとしての第２のダミーアンプと、
   前記第２のダミーアンプの出力を反転入力とし、前記γ抵抗回路の最高電圧より所定電圧だけ小さい電圧を非反転入力とする第３のコンパレータと、
   前記第２のダミーアンプの出力を反転入力とし、前記γ抵抗回路の最低電圧より所定電圧だけ大きい電圧を非反転入力とする第４のコンパレータと、
   を備え、
   前記論理演算回路は、前記第１のコンパレータ、前記第２のコンパレータ、前記第３のコンパレータ及び前記第４のコンパレータの出力を入力とする
   液晶表示装置のソースドライバ。
8. 請求項７に記載の液晶表示装置のソースドライバにおいて、
   前記第１のコンパレータは、前記第１のダミーアンプから出力される前記γ抵抗回路のうちの正極側γ抵抗回路の最高電圧と前記正極側γ抵抗回路の最高電圧より少し下の電圧との第１の比較結果を出力し、
   前記第２のコンパレータは、前記第１のダミーアンプから出力される前記正極側γ抵抗回路の最低電圧と前記正極側γ抵抗回路の最低電圧より少し上の電圧との第２の比較結果を出力し、
   前記第３のコンパレータは、前記第２のダミーアンプから出力される前記γ抵抗回路のうちの負極側γ抵抗回路の最高電圧と前記負極側γ抵抗回路の最高電圧より少し下の電圧との第３の比較結果を出力し、
   前記第４のコンパレータは、前記第２のダミーアンプから出力される前記負極側γ抵抗回路の最低電圧と前記負極側γ抵抗回路の最低電圧より少し上の電圧との第４の比較結果を出力し、
   前記論理演算回路は前記第１の比較結果、前記第２の比較結果、前記第３の比較結果及び前記第４の比較結果に基づく論理演算の結果を出力し、
   前記アンプ用バイアス回路は、前記論理演算の結果に基づいて、前記高バイアスにする期間を制御する
   液晶表示装置のソースドライバ。
9. 請求項１乃至８のいずれか一項に記載の液晶表示装置のソースドライバと、
   前記液晶表示装置のソースドライバに駆動される複数のデータ線と、
   前記複数のデータ線に接続された複数の画素と
   を具備する
   液晶表示装置。

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