JP5004311B2

JP5004311B2 - 積層チップパッケージおよびその製造方法

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Publication number: JP5004311B2
Application number: JP2010288172A
Authority: JP
Inventors: 芳高佐々木; 浩幸伊藤; 寛池島; 淳飯島
Original assignee: SAE Magnetics HK Ltd
Current assignee: SAE Magnetics HK Ltd
Priority date: 2010-06-24
Filing date: 2010-12-24
Publication date: 2012-08-22
Anticipated expiration: 2030-12-24
Also published as: JP2012009807A; US20110316141A1; US8421243B2

Description

本発明は、積層された複数の半導体チップを含む積層チップパッケージおよびその製造方法に関する。

近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、デジタルカメラや映像記録装置等の画像・映像関連機器の発達に伴い、半導体メモリの大容量化、高集積化が求められている。

近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数の半導体チップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数の半導体チップ（以下、単にチップとも記す。）を含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。

積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。

ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。

貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。しかし、貫通電極方式では、チップに貫通電極を形成するために多くの工程が必要であることから、積層チップパッケージのコストが高くなるという問題点がある。すなわち、貫通電極方式では、チップに貫通電極を形成するために、後に切断されることによって複数のチップとなるウェハに、複数の貫通電極用の複数の穴を形成し、次に、この複数の穴内およびウェハの上面上に絶縁層とシード層を形成し、次に、めっき法によって複数の穴内にＣｕ等の金属を充填して複数の貫通電極を形成し、次に、余分なシード層を除去するという一連の工程が必要である。

また、貫通電極方式では、比較的大きなアスペクト比の穴に金属を充填して貫通電極を形成する。そのため、貫通電極方式では、穴への金属の充填の不良によって貫通電極にボイドやキーホールが発生しやすく、そのため、貫通電極による配線の信頼性が低下しやすいという問題点がある。

また、貫通電極方式では、上下のチップの貫通電極同士を例えば半田により接続することによって、上下のチップを物理的に接合する。そのため、貫通電極方式では、上下のチップを正確に位置合わせした上で、高温下で上下のチップを接合する必要がある。しかし、高温下で上下のチップを接合する際には、チップの伸縮によって、上下のチップ間の位置ずれが生じて、上下のチップ間の電気的接続の不良が発生しやすい。

特許文献１には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer（ネオ・ウエハ）と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、１つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip（ネオ・チップ）と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。

非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の２つの側面に配線を形成することが記載されている。

特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。

特許文献３には、複数のフラッシュメモリダイを有するフラッシュメモリデバイスにおいて、１つ以上の欠陥フラッシュメモリダイを特定し、その特定されたダイへのメモリアクセスを不能化する技術が記載されている。

米国特許第５，９５３，５８８号明細書米国特許第７，１２７，８０７Ｂ２号明細書米国特許出願公開第ＵＳ２００７／０１６５４６１Ａ１号明細書

Keith D. Gann，"Neo-Stacking Technology"，HDI Magazine，１９９９年１２月

特許文献１に記載された製造方法では、工程数が多く、積層チップパッケージのコストが高くなるという問題点がある。また、この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成してNeo-Waferを作製するため、Neo-Waferを作製する際に複数のチップの正確な位置合わせが必要になる。この点からも、積層チップパッケージのコストが高くなる。

前述のように、特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。また、特許文献２には、以下のような多層モジュールの製造方法が記載されている。この製造方法では、まず、複数の多層モジュールが直交する２方向に配列されてなるモジュールアレイを複数個積層して、モジュールアレイ積層体を作製する。次に、モジュールアレイ積層体を切断して、複数の多層モジュールが積層されてなるモジュール積層体を作製する。次に、モジュール積層体に含まれる複数の多層モジュールの各々の側面に、複数の導電線を形成する。次に、モジュール積層体を個々の多層モジュールに分離する。

特許文献２に記載された多層モジュールでは、１つの能動層において電子的要素が占める領域の割合を大きくすることができず、その結果、集積度を大きくすることが困難である。

ところで、後に切断されることによって複数のチップとなるウェハにおいて、チップの歩留まり、すなわちウェハ内の全チップに対する良品のチップの割合は、９０〜９９％である場合が多い。ここで、積層チップパッケージは、複数のチップを含むことから、積層チップパッケージに含まれる全てのチップが良品である割合は、チップの歩留まりよりも小さくなる。積層チップパッケージに含まれるチップの数が多くなるほど、積層チップパッケージに含まれる全てのチップが良品である割合は小さくなる。

以下、積層チップパッケージによってフラッシュメモリ等のメモリデバイスを構成する場合について考える。一般的に、フラッシュメモリ等のメモリデバイスでは、欠陥のあるメモリセル列を冗長メモリセル列に置換する冗長技術によって、ある程度の数のメモリセルに欠陥があっても、メモリデバイスを正常に動作させることができるようになっている。積層チップパッケージによってメモリデバイスを構成する場合にも、複数のメモリセルを含むチップ中において、ある程度の数のメモリセルに欠陥があっても、冗長技術によって、欠陥のあるメモリセルを含むチップも使用しながら、メモリデバイスを正常に動作させることが可能である。しかし、例えば、複数のメモリセルとコントロール回路とを含むチップにおいてコントロール回路に配線不良が生じて、冗長技術を用いても正常に動作しない不良チップが生じた場合には、その不良チップは使用することができない。この場合、不良チップを良品のチップと交換することが考えられるが、その場合には、積層チップパッケージの製造コストが高くなる。

前述のように、特許文献３には、複数のフラッシュメモリダイを有するフラッシュメモリデバイスにおいて、１つ以上の欠陥フラッシュメモリダイを特定し、その特定されたダイへのメモリアクセスを不能化する技術が記載されている。

積層チップパッケージによってメモリデバイスを構成する場合においても、特許文献３に記載された技術のように、積層チップパッケージに含まれる１つ以上の不良チップを特定し、この１つ以上の不良チップへのアクセスを不能化することが考えられる。

しかし、積層チップパッケージにおいて、不良チップへのアクセスを不能化する場合には、以下のような２つの問題が生じる。第１の問題は、不良チップと積層チップパッケージの複数の端子が配線によって電気的に接続されているため、このことが、積層チップパッケージの誤動作の原因となり得るということである。

第２の問題は、所定の数のチップを含む積層チップパッケージにおいて、積層チップパッケージに含まれる全てのチップが良品である場合において所望のメモリ容量のメモリデバイスを実現できる場合には、積層チップパッケージに含まれる不良チップへのアクセスを不能化しただけでは、所望のメモリ容量のメモリデバイスを実現することができないということである。

本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数の半導体チップを含む積層チップパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現できるようにした積層チップパッケージおよび複合型積層チップパッケージならびにそれらの製造方法を提供することにある。

本発明の積層チップパッケージは、上面、下面および４つの側面を有する本体と、本体の少なくとも１つの側面に配置された配線とを備えている。本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、主要部分の上面に配置されて配線に電気的に接続された複数の第１の端子とを有している。

複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含んでいる。第１の種類の階層部分と第２の種類の階層部分は、いずれも、半導体チップを含んでいる。第１の種類の階層部分は、更に、半導体チップと配線とに電気的に接続された複数の第１の種類の電極を含んでいる。第２の種類の階層部分は、更に、半導体チップに電気的に接続されずに配線に電気的に接続された複数の第２の種類の電極を含んでいる。複数の第１の端子は、最も上に位置する階層部分における複数の第１または第２の種類の電極を用いて構成されている。

本発明の積層チップパッケージにおいて、第１の種類の階層部分における半導体チップは正常に動作するものであり、第２の種類の階層部分における半導体チップは正常に動作しないものであってもよい。

また、本発明の積層チップパッケージにおいて、半導体チップは、複数の電極パッドを有していてもよい。この場合、第１の種類の階層部分は、更に、複数の電極パッドの周囲に配置された第１の種類の絶縁層を含み、第１の種類の絶縁層は、複数の電極パッドを露出させる複数の開口部を有し、複数の開口部を通して、複数の第１の種類の電極が複数の電極パッドに電気的に接続されていてもよい。また、第２の種類の階層部分は、更に、複数の電極パッドを露出させることなく覆う第２の種類の絶縁層を含んでいてもよい。

また、本発明の積層チップパッケージにおいて、本体は、更に、主要部分の下面に配置されて配線に電気的に接続された複数の第２の端子を有していてもよい。この場合、第１の端子と第２の端子の少なくとも一方は、半田材料よりなり第１または第２の端子の表面に露出する半田層を含んでいてもよい。

また、本発明の積層チップパッケージにおいて、半導体チップは、４つの側面を有し、第１の種類の階層部分と第２の種類の階層部分は、いずれも、更に、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含んでいてもよい。この場合、絶縁部は、配線が配置された本体の少なくとも１つの側面に配置された少なくとも１つの端面を有していてもよい。

本発明の積層チップパッケージの製造方法は、本発明の積層チップパッケージを複数個製造する方法である。この製造方法は、各々が主要部分に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、積層チップパッケージを複数個作製する工程とを備えている。

本発明の積層チップパッケージの製造方法において、第１の種類の階層部分における半導体チップは正常に動作するものであり、第２の種類の階層部分における半導体チップは正常に動作しないものであってもよい。この場合、半導体チップは、複数の電極パッドを有していてもよい。また、第１の種類の階層部分は、更に、複数の電極パッドの周囲に配置された第１の種類の絶縁層を含み、第１の種類の絶縁層は、複数の電極パッドを露出させる複数の開口部を有し、複数の開口部を通して、複数の第１の種類の電極が複数の電極パッドに電気的に接続されていてもよい。また、第２の種類の階層部分は、更に、複数の電極パッドを露出させることなく覆う第２の種類の絶縁層を含んでいてもよい。

積層チップパッケージが上記のように構成されている場合、積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
それぞれ半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、
基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
基礎構造物前ウェハが基礎構造物になるように、正常に動作する半導体チップ予定部では第１の種類の絶縁層と第１の種類の電極とを形成し、正常に動作しない半導体チップ予定部では第２の種類の絶縁層と第２の種類の電極とを形成する工程とを含んでいてもよい。

本発明の複合型積層チップパッケージは、積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続されたものである。複数のサブパッケージの各々は、上面、下面および４つの側面を有する本体と、本体の少なくとも１つの側面に配置された配線とを備えている。本体は、少なくとも１つの第１の種類の階層部分を含むと共に上面と下面を有する主要部分と、主要部分の上面に配置されて配線に電気的に接続された複数の第１の端子とを有している。複数のサブパッケージのうちの少なくとも１つにおける主要部分は、更に、少なくとも１つの第２の種類の階層部分を含んでいる。

第１の種類の階層部分と第２の種類の階層部分は、いずれも、半導体チップを含んでいる。第１の種類の階層部分は、更に、半導体チップと配線とに電気的に接続された複数の第１の種類の電極を含んでいる。第２の種類の階層部分は、更に、半導体チップに電気的に接続されずに配線に電気的に接続された複数の第２の種類の電極を含んでいる。複数の第１の端子は、サブパッケージ中、最も上に位置する階層部分における複数の第１または第２の種類の電極を用いて構成されている。上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージの本体は、更に、主要部分の下面に配置されて配線に電気的に接続された複数の第２の端子を有し、上側のサブパッケージにおける複数の第２の端子は、下側のサブパッケージにおける複数の第１の端子に電気的に接続されている。

本発明の複合型積層チップパッケージにおいて、第１の種類の階層部分における半導体チップは正常に動作するものであり、第２の種類の階層部分における半導体チップは正常に動作しないものであってもよい。

また、本発明の複合型積層チップパッケージにおいて、半導体チップは、複数の電極パッドを有していてもよい。この場合、第１の種類の階層部分は、更に、複数の電極パッドの周囲に配置された第１の種類の絶縁層を含み、第１の種類の絶縁層は、複数の電極パッドを露出させる複数の開口部を有し、複数の開口部を通して、複数の第１の種類の電極が複数の電極パッドに電気的に接続されていてもよい。また、第２の種類の階層部分は、更に、複数の電極パッドを露出させることなく覆う第２の種類の絶縁層を含んでいてもよい。

また、本発明の複合型積層チップパッケージでは、上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージにおける第２の端子と下側のサブパッケージにおける第１の端子の少なくとも一方は、半田材料よりなり第１または第２の端子の表面に露出する半田層を含んでいてもよい。

また、本発明の複合型積層チップパッケージにおいて、半導体チップは、４つの側面を有し、第１の種類の階層部分と第２の種類の階層部分は、いずれも、更に、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含んでいてもよい。この場合、絶縁部は、配線が配置された本体の少なくとも１つの側面に配置された少なくとも１つの端面を有していてもよい。

本発明の複合型積層チップパッケージの製造方法は、
複数のサブパッケージを作製する工程と、
複数のサブパッケージを積層し、上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージにおける複数の第２の端子を下側のサブパッケージにおける複数の第１の端子に電気的に接続する工程とを備えている。

上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージにおける第２の端子と下側のサブパッケージにおける第１の端子の少なくとも一方は、半田材料よりなり第１または第２の端子の表面に露出する半田層を含んでいてもよい。この場合、上側のサブパッケージにおける複数の第２の端子を下側のサブパッケージにおける複数の第１の端子に電気的に接続する工程では、半田層を加熱により溶融させた後、固化させることによって、複数の第２の端子を複数の第１の端子に電気的に接続してもよい。

本発明の積層チップパッケージでは、複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含んでいる。第１の種類の階層部分は、半導体チップと配線とに電気的に接続された複数の第１の種類の電極を含み、第２の種類の階層部分は、半導体チップに電気的に接続されずに配線に電気的に接続された複数の第２の種類の電極を含んでいる。また、複数の第１の端子は、最も上に位置する階層部分における複数の第１または第２の種類の電極を用いて構成されている。本発明の積層チップパッケージまたはその製造方法によれば、正常に動作しない半導体チップが配線に電気的に接続されないようにすることができる。また、本発明の積層チップパッケージに対しては、その複数の第１の端子を用いて、他の積層チップパッケージを電気的に接続することが可能である。これにより、積層された複数の半導体チップを含むパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現することが可能になるという効果を奏する。

また、本発明の複合型積層チップパッケージまたはその製造方法によれば、複数のサブパッケージを積層することによって、積層された複数の半導体チップを含むパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現することが可能になるという効果を奏する。

本発明の第１の実施の形態に係る複合型積層チップパッケージの斜視図である。下側から見た図１の複合型積層チップパッケージを示す斜視図である。図１の複合型積層チップパッケージを分解して示す斜視図である。図２の複合型積層チップパッケージを分解して示す斜視図である。図１の複合型積層チップパッケージの側面図である。図１に示した複合型積層チップパッケージに含まれる１つの階層部分を示す斜視図である。半導体チップに含まれるデバイスの一部を示す断面図である。本発明の第１の実施の形態に係る複合型積層チップパッケージの製造方法における一工程で作製される基礎構造物前ウェハを示す平面図である。図８に示した基礎構造物前ウェハの一部を拡大して示す平面図である。図９における１０−１０線断面図である。図９に示した工程に続く工程を示す平面図である。図１１における１２−１２線断面図である。図１２に示した工程に続く工程を示す断面図である。図１３に示した工程に続く工程を示す断面図である。図１４に示した工程に続く工程を示す断面図である。図１５に示した工程に続く工程を示す断面図である。図１６に示した工程を示す平面図である。図１６に示した工程に続く工程を示す断面図である。図１８に示した工程に続く工程を示す断面図である。図１９に示した工程に続く工程を示す断面図である。図２０に示した工程に続く工程を示す断面図である。図２１に示した工程に続く工程で作製される第１の積層基礎構造物の一部を示す断面図である。図２２に示した工程に続く工程で作製される第２の積層基礎構造物を示す斜視図である。図２３に示した第２の積層基礎構造物の側面図である。第２の積層基礎構造物を切断して得られたブロックの一例を示す斜視図である。図２５に示した工程に続く工程を示す説明図である。図２６に示した工程に続く工程において並べられた複数のブロック集合体を示す斜視図である。本発明の第１の実施の形態における配線を形成する工程中の一工程を示す断面図である。図２８に示した工程に続く工程を示す断面図である。図２９に示した工程に続く工程を示す断面図である。図３０に示した工程に続く工程を示す断面図である。図３１に示した工程に続く工程を示す断面図である。図３２に示した工程に続く工程を示す説明図である。８つの階層部分を含むサブパッケージを示す斜視図である。階層部分を１つだけ含むサブパッケージを示す斜視図である。２つの階層部分を含むサブパッケージを示す斜視図である。３つの階層部分を含むサブパッケージを示す斜視図である。４つの階層部分を含むサブパッケージを示す斜視図である。積層された４つのサブパッケージを示す斜視図である。上下に隣接する２つのサブパッケージの端子同士の接続部分を示す側面図である。上下に隣接する２つのサブパッケージの端子間の位置ずれについて説明するための説明図である。積層された複数のサブパッケージを含む電子部品の製造方法の一例を示す斜視図である。本発明の第１の実施の形態における複合型積層チップパッケージの第１の変形例を示す斜視図である。本発明の第１の実施の形態における複合型積層チップパッケージの第２の変形例を示す斜視図である。本発明の第２の実施の形態に係る複合型積層チップパッケージを分解して示す斜視図である。下側から見た図４５の複合型積層チップパッケージを示す斜視図である。本発明の第２の実施の形態に係る複合型積層チップパッケージの製造方法における一工程で作製される積層基礎構造物の一部を示す平面図である。図４７に示した積層基礎構造物の一部を示す断面図である。図４７に示した工程に続く工程を示す断面図である。図４９に示した工程の後における複数の電極を示す斜視図である。図４９に示した工程に続く工程を示す断面図である。図５１に示した工程に続く工程を示す断面図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１ないし図５を参照して、本発明の第１の実施の形態に係る複合型積層チップパッケージの構成について説明する。図１は、本発明の第１の実施の形態に係る複合型積層チップパッケージの斜視図である。図２は、下側から見た図１の複合型積層チップパッケージを示す斜視図である。図３は、図１の複合型積層チップパッケージを分解して示す斜視図である。図４は、図２の複合型積層チップパッケージを分解して示す斜視図である。図５は、図１の複合型積層チップパッケージの側面図である。

本実施の形態に係る複合型積層チップパッケージ１は、積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続されたものである。図１ないし図５には、複合型積層チップパッケージ１が２つのサブパッケージ１Ａ，１Ｂを備え、サブパッケージ１Ｂがサブパッケージ１Ａの上に配置された例を示している。図３および図４は、サブパッケージ１Ａ，１Ｂを分離した状態を示している。以下、任意のサブパッケージに関しては、符号１Ｓを付して表す。

サブパッケージ１Ａ，１Ｂの各々は、上面２ａ、下面２ｂ、および４つの側面２ｃ，２ｄ，２ｅ，２ｆを有する本体２を備えている。側面２ｃ，２ｄは互いに反対側を向き、側面２ｅ，２ｆは互いに反対側を向いている。サブパッケージ１Ａ，１Ｂの各々は、更に、本体２の少なくとも１つの側面に配置された配線３を備えている。図１ないし図５に示した例では、配線３は、互いに反対側を向いた２つの側面２ｃ，２ｄに配置されている。本体２は、少なくとも１つの第１の種類の階層部分１０Ａを含むと共に上面２Ｍａと下面２Ｍｂを有する主要部分２Ｍを有している。

本体２は、更に、主要部分２Ｍの上面２Ｍａに配置されて配線３に電気的に接続された複数の第１の端子４を有している。サブパッケージ１Ａ，１Ｂのうち、少なくとも上側のサブパッケージ１Ｂの本体２は、更に、主要部分２Ｍの下面２Ｍｂに配置されて配線３に電気的に接続された複数の第２の端子５を有している。図１ないし図５に示した例では、サブパッケージ１Ａ，１Ｂの本体２が、いずれも、複数の第１の端子４と複数の第２の端子５とを有している。上側のサブパッケージ１Ｂにおける複数の第２の端子５は、下側のサブパッケージ１Ａにおける複数の第１の端子４に電気的に接続されている。

複合型積層チップパッケージ１は、サブパッケージ１Ａ，１Ｂの間の隙間を埋める、絶縁材料よりなる封止部を備えていてもよい。

なお、複合型積層チップパッケージ１が積層された３つ以上のサブパッケージ１Ｓを備えている場合には、上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、少なくとも上側のサブパッケージ１Ｓの本体２は複数の第２の端子５を有し、上側のサブパッケージ１Ｓにおける複数の第２の端子５が下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続される。

１つのサブパッケージ１Ｓにおいて、端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。特に、上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓにおける第２の端子５と下側のサブパッケージ１Ｓにおける第１の端子４の少なくとも一方は、端子４または端子５の表面に露出する半田層を含んでいることが好ましい。この場合には、半田層が加熱により溶融された後、固化することによって、上側のサブパッケージ１Ｓにおける複数の第２の端子５が下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続される。

複数のサブパッケージ１Ｓのうちの少なくとも１つにおける本体２の主要部分２Ｍは、更に、少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる。後で詳しく説明するが、第１の種類の階層部分１０Ａと第２の種類の階層部分１０Ｂは、いずれも、半導体チップを含んでいる。第１の種類の階層部分１０Ａにおける半導体チップは正常に動作するものであり、第２の種類の階層部分１０Ｂにおける半導体チップは正常に動作しないものである。

第１の種類の階層部分１０Ａは、更に、半導体チップと配線３とに電気的に接続された複数の第１の種類の電極を含んでいる。第２の種類の階層部分１０Ｂは、更に、半導体チップに電気的に接続されずに配線３に電気的に接続された複数の第２の種類の電極を含んでいる。複数の第１の種類の電極および複数の第２の種類の電極は、それぞれ、配線３が配置された本体２の少なくとも１つの側面に配置された端面を有している。以下、任意の階層部分に関しては、符号１０を付して表す。複数の第１の端子４は、サブパッケージ１Ｓ中、最も上に位置する階層部分１０における複数の第１または第２の種類の電極を用いて構成されている。

図１ないし図５に示した例では、サブパッケージ１Ａにおける本体２の主要部分２Ｍは、６つの第１の種類の階層部分１０Ａと２つの第２の種類の階層部分１０Ｂを含み、サブパッケージ１Ｂにおける本体２の主要部分２Ｍは、２つの第１の種類の階層部分１０Ａを含み、第２の種類の階層部分１０Ｂを含んでいない。

本体２の主要部分２Ｍが、階層部分の種類に関わらず複数の階層部分を含む場合には、複数の階層部分は、主要部分２Ｍの上面２Ｍａと下面２Ｍｂの間において積層されている。上下に隣接する２つの階層部分は、例えば接着剤によって接合されている。

本体２の主要部分２Ｍが複数の階層部分１０を含むサブパッケージ１Ｓは、他の１つ以上のサブパッケージ１Ｓと複合されて複合型積層チップパッケージ１を構成するが、それ自体が積層チップパッケージである。

図６は、１つの階層部分１０の一部を示す斜視図である。図６に示したように、階層部分１０は、半導体チップ３０を含んでいる。半導体チップ３０は、デバイスが形成された第１の面３０ａと、その反対側の第２の面３０ｂと、互いに反対側を向いた第１の側面３０ｃおよび第２の側面３０ｄ、ならびに互いに反対側を向いた第３の側面３０ｅおよび第４の側面３０ｆを有している。側面３０ｃ，３０ｄ，３０ｅ，３０ｆは、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向いている。

階層部分１０は、更に、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、複数の電極３２とを含んでいる。絶縁部３１は、配線が配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面３１ａを有している。図６に示した例では、絶縁部３１は、半導体チップ３０の４つの側面の全てを覆い、絶縁部３１は、本体２の４つの側面に配置された４つの端面３１ａを有している。

第１の種類の階層部分１０Ａでは、複数の電極３２は、半導体チップ３０と配線３とに電気的に接続されている。一方、第２の種類の階層部分１０Ｂでは、複数の電極３２は、半導体チップ３０に電気的に接続されずに配線３に電気的に接続されている。電極３２は、配線３が配置された本体２の少なくとも１つの側面に配置された端面３２ｃを有し、この端面３２ｃに配線３が電気的に接続されている。第１の種類の階層部分１０Ａにおける複数の電極３２は、前述の複数の第１の種類の電極である。第２の種類の階層部分１０Ｂにおける複数の電極３２は、前述の複数の第２の種類の電極である。以下、第１の種類の電極を符号３２Ａで表し、第２の種類の電極を符号３２Ｂで表す。

前述のように、第１の種類の階層部分１０Ａにおける半導体チップ３０は正常に動作するものであり、第２の種類の階層部分１０Ｂにおける半導体チップ３０は正常に動作しないものである。以下、正常に動作する半導体チップ３０を良品の半導体チップ３０と言い、正常に動作しない半導体チップ３０を不良の半導体チップ３０と言う。

１つの本体２において最も上に位置する階層部分１０以外の階層部分１０では、絶縁部３１は、半導体チップ３０の第１の面３０ａおよび複数の電極３２も覆っている。１つの本体２において最も上に位置する階層部分１０では、絶縁部３１は、半導体チップ３０の第１の面３０ａおよび複数の電極３２を覆っていない。従って、最も上に位置する階層部分１０における複数の電極３２は露出している。複数の第１の端子４は、最も上に位置する階層部分１０における複数の電極３２、すなわち複数の第１の種類の電極３２Ａまたは複数の第２の種類の電極３２Ｂを用いて構成されている。

半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合には、複数の半導体チップ３０を含む複合型積層チップパッケージ１によって、大容量のメモリを実現することができる。また、本実施の形態に係る複合型積層チップパッケージ１によれば、複合型積層チップパッケージ１に含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリを容易に実現することができる。

半導体チップ３０が複数のメモリセルを有する場合、半導体チップ３０が１つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ３０は、良品の半導体チップである。

半導体チップ３０は、メモリチップに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。本実施の形態に係る複合型積層チップパッケージ１は、特にＳｉＰを実現するのに適している。

次に、図７を参照して、半導体チップ３０に含まれるデバイスの一例について説明する。ここでは、一例として、半導体チップ３０に含まれるデバイスが、メモリを構成する複数のメモリセルを含む回路である場合について説明する。図７は、複数のメモリセルのうちの１つを示している。このメモリセル４０は、Ｐ型シリコン基板４１の表面の近傍に形成されたソース４２およびドレイン４３を備えている。ソース４２およびドレイン４３は、共にＮ型の領域である。ソース４２とドレイン４３は、これらの間にＰ型シリコン基板４１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース４２とドレイン４３の間において基板４１の表面上に順に積層された絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を備えている。メモリセル４０は、更に、ソース４２、ドレイン４３、絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を覆う絶縁層４８を備えている。この絶縁層４８には、ソース４２、ドレイン４３、制御ゲート４７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース４２、ドレイン４３、制御ゲート４７の上方の位置で絶縁層４８上に形成されたソース電極５２、ドレイン電極５３、制御ゲート電極５７を備えている。ソース電極５２、ドレイン電極５３、制御ゲート電極５７は、それぞれ、対応するコンタクトホールを通して、ソース４２、ドレイン４３、制御ゲート４７に接続されている。

次に、本実施の形態に係る複合型積層チップパッケージ１の製造方法について説明する。本実施の形態に係る複合型積層チップパッケージ１の製造方法は、複数のサブパッケージ１Ｓを作製する工程と、複数のサブパッケージ１Ｓを積層し、上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓにおける複数の第２の端子５を下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続する工程とを備えている。

複数のサブパッケージ１Ｓを作製する工程は、各サブパッケージ１Ｓを作製するための一連の工程として、各々が主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される少なくとも１つの基礎構造物を作製する工程と、少なくとも１つの基礎構造物を用いて、サブパッケージ１Ｓを作製する工程とを備えている。

以下、図８ないし図２２を参照して、少なくとも１つの基礎構造物を作製する工程について詳しく説明する。ここでは、複数の基礎構造物を作製する例について説明する。少なくとも１つの基礎構造物を作製する工程では、まず、それぞれ半導体チップ３０となる予定の、配列された複数の半導体チップ予定部３０Ｐを含む基礎構造物前ウェハ１０１を作製する。図８は、基礎構造物前ウェハ１０１を示す平面図である。図９は、図８に示した基礎構造物前ウェハ１０１の一部を拡大して示す平面図である。図１０は、図９における１０−１０線断面図である。

基礎構造物前ウェハ１０１を作製する工程では、具体的には、互いに反対側を向いた２つの面を有する１つの半導体ウェハ１００における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部３０Ｐが配列された基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。なお、図８は、理解を容易にするために、半導体ウェハ１００に比べて半導体チップ予定部３０Ｐを大きく描いている。例えば、半導体ウェハ１００が１２インチウェハで、半導体チップ予定部３０Ｐの上面の一辺の長さが８〜１０ｍｍとすると、１枚の半導体ウェハ１００を用いて、７００〜９００個の半導体チップ予定部３０Ｐを形成することが可能である。

図１０に示したように、半導体チップ予定部３０Ｐは、半導体ウェハ１００の一方の面の近傍に形成されたデバイス形成領域３３を含んでいる。デバイス形成領域３３は、半導体ウェハ１００における一方の面に処理を施すことによってデバイスが形成された領域である。半導体チップ予定部３０Ｐは、更に、デバイス形成領域３３の上に配置された複数の電極パッド３４と、デバイス形成領域３３の上に配置されたパッシベーション膜３５とを含んでいる。パッシベーション膜３５は、ＰＳＧ（Phospho-Silicate-Glass）、シリコン窒化物、ポリイミド樹脂等の絶縁材料によって形成されている。パッシベーション膜３５は、複数の電極パッド３４の上面を露出させる複数の開口部を有している。複数の電極パッド３４は、後に形成される複数の電極３２に対応した位置に配置され、且つデバイス形成領域３３に形成されたデバイスに電気的に接続されている。以下、基礎構造物前ウェハ１０１において、複数の電極パッド３４およびパッシベーション膜３５により近い面を第１の面１０１ａと呼び、その反対側の面を第２の面１０１ｂと呼ぶ。

少なくとも１つの基礎構造物を作製する工程では、次に、ウェハソートテストによって、基礎構造物前ウェハ１０１に含まれる複数の半導体チップ予定部３０Ｐについて、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程が行われる。この工程では、各半導体チップ予定部３０Ｐの複数の電極パッド３４に試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部３０Ｐが正常に動作するか否かをテストする。図８において、記号“ＮＧ”を付した半導体チップ予定部３０Ｐは、正常に動作しない半導体チップ予定部３０Ｐであり、他の半導体チップ予定部３０Ｐは、正常に動作する半導体チップ予定部３０Ｐである。この工程によって、基礎構造物前ウェハ１０１毎に、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報が得られる。この位置情報は、後の工程において利用される。なお、パッシベーション膜３５は、ウェハソートテストを行う時点では形成されておらず、ウェハソートテストの後に形成されてもよい。

図１１は、図９に示した工程に続く工程を示す平面図である。図１２は、図１１における１２−１２線断面図である。この工程では、まず、基礎構造物前ウェハ１０１の第１の面１０１ａを覆うように、保護層１０３を形成する。保護層１０３は、例えばフォトレジストによって形成される。次に、基礎構造物前ウェハ１０１に対して、複数の半導体チップ予定部３０Ｐの各々の領域を画定するように、基礎構造物前ウェハ１０１の第１の面１０１ａにおいて開口する複数の溝１０４を形成する。なお、図１１では、保護層１０３を省略している。

隣接する２つの半導体チップ予定部３０Ｐの境界の位置では、隣接する２つの半導体チップ予定部３０Ｐの境界を通るように溝１０４が形成される。溝１０４は、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４の幅は、例えば５０〜１５０μｍの範囲内である。溝１０４の深さは、例えば２０〜８０μｍの範囲内である。

溝１０４は、例えば、ダイシングソーによって形成してもよいし、エッチングによって形成してもよい。エッチングとしては、反応性イオンエッチングや、エッチング液として例えばＫＯＨを用いた異方性ウェットエッチングが用いられる。エッチングによって溝１０４を形成する場合には、フォトレジストよりなる保護層１０３をフォトリソグラフィによってパターニングして、エッチングマスクを形成してもよい。溝１０４の形成後、保護層１０３を除去する。このようにして、複数の溝１０４が形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。

図１３は、図１２に示した工程に続く工程を示している。この工程では、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、且つ複数の電極パッド３４およびパッシベーション膜３５を覆うように、絶縁膜１０６Ｐを形成する。この絶縁膜１０６Ｐは、後に絶縁部３１の一部となるものである。絶縁膜１０６Ｐは、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成してもよい。また、絶縁膜１０６Ｐは、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、絶縁膜１０６Ｐは、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。

絶縁膜１０６Ｐは、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁膜１０６Ｐを形成することにより、後にダイシングソーによって絶縁膜１０６Ｐを切断する場合に、絶縁膜１０６Ｐの切断が容易になる。

また、絶縁膜１０６Ｐは、透明であることが好ましい。絶縁膜１０６Ｐが透明であることにより、絶縁膜１０６Ｐの上に、絶縁膜１０６Ｐを通して認識可能なアライメントマークを形成し、このアライメントマークを利用して、積層される複数の基礎構造物の位置合わせを行うことが可能になる。

また、絶縁膜１０６Ｐは、複数の溝１０４を埋める第１層と、この第１層、複数の電極パッド３４およびパッシベーション膜３５を覆う第２層とを含んでいてもよい。この場合、第１層と第２層は、同じ材料によって形成してもよいし、異なる材料によって形成してもよい。第１層は、熱膨張係数の小さな樹脂によって形成することが好ましい。第２層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、アッシング、化学機械研磨（ＣＭＰ）等によって第１層の上面を平坦化した後に、第１層の上に第２層を形成してもよい。

ウェハソートテストを行う時点でパッシベーション膜３５が形成されていない場合には、絶縁膜１０６Ｐの第２層をパッシベーション膜としてもよい。この場合、第２層は、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。なお、絶縁膜１０６Ｐの第２層をパッシベーション膜とする場合には、第２層の形成当初、第２層には、複数の電極パッド３４の上面を露出させる複数の開口部は形成されていない。

次に、図１４および図１５を参照して、正常に動作する半導体チップ予定部３０Ｐにおいて、絶縁膜１０６Ｐに、複数の電極パッド３４を露出させるための複数の開口部を形成する工程について説明する。図１４は、図１３に示した工程に続く工程を示している。図１５は、図１４に示した工程に続く工程を示している。

ここでは、まず、絶縁膜１０６Ｐの全体あるいは第２層が、ネガ型の感光性を有する材料によって形成され、フォトリソグラフィによって絶縁膜１０６Ｐに開口部を形成する例について説明する。この例では、まず、全ての半導体チップ予定部３０Ｐにおいて一括して、図１４に示したマスク２０１Ａを用いて、絶縁膜１０６Ｐを露光する。マスク２０１Ａは、絶縁膜１０６Ｐのうち、開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁膜１０６Ｐのうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。

次に、ステップ式投影露光装置、いわゆるステッパーを用いて、正常に動作しない半導体チップ予定部３０Ｐにおいてのみ、選択的に、図１４に示したマスク２０１Ｂを用いて、絶縁膜１０６Ｐを露光する。その際、ウェハソートテストによって得られた基礎構造物前ウェハ１０１毎の、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報を用いる。図１４では、左側の半導体チップ予定部３０Ｐは正常に動作する半導体チップ予定部３０Ｐであり、右側の半導体チップ予定部３０Ｐは正常に動作しない半導体チップ予定部３０Ｐである。マスク２０１Ｂは、全面的に光を透過するマスクである。この工程により、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁膜１０６Ｐの全体が現像液に対して不溶性になる。

次に、絶縁膜１０６Ｐを、現像液によって現像する。これにより、図１５に示したように、正常に動作する半導体チップ予定部３０Ｐ（左側）では、絶縁膜１０６Ｐに、複数の電極パッド３４を露出させるための複数の開口部１０６ａが形成される。一方、正常に動作しない半導体チップ予定部３０Ｐ（右側）では、絶縁膜１０６Ｐに複数の開口部１０６ａは形成されない。現像後の絶縁膜１０６Ｐのうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分は第１の種類の絶縁層１０６Ａとなり、正常に動作しない半導体チップ予定部３０Ｐに対応する部分は第２の種類の絶縁層１０６Ｂとなる。第１の種類の絶縁層１０６Ａは、複数の電極パッド３４を露出させる複数の開口部１０６ａを有し、複数の電極パッド３４の周囲に配置されている。第２の種類の絶縁層１０６Ｂは、複数の電極パッド３４を露出させることなく覆っている。

ここで、絶縁膜１０６Ｐの全体あるいは第２層が感光性を有しない材料によって形成されている場合に、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する方法の一例について説明する。この例では、まず、絶縁膜１０６Ｐの上に、ネガ型のフォトレジスト層を形成する。次に、前述の絶縁膜１０６Ｐに対する露光および現像と同じ方法で、フォトレジスト層に対する露光および現像を行う。これにより、正常に動作する半導体チップ予定部３０Ｐでは、フォトレジスト層において、複数の電極パッド３４に対応する位置に複数の開口部が形成される。一方、正常に動作しない半導体チップ予定部３０Ｐでは、フォトレジスト層に複数の開口部は形成されない。次に、このフォトレジスト層をエッチングマスクとして用いて、絶縁膜１０６Ｐを選択的にエッチングすることによって、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する。その後、フォトレジスト層は、除去してもよいし、残して絶縁層１０６Ａ，１０６Ｂの一部としてもよい。

図１６および図１７は、図１５に示した工程に続く工程を示している。この工程では、例えばめっき法によって、絶縁層１０６Ａ，１０６Ｂの上に、複数の電極３２を形成する。正常に動作する半導体チップ予定部３０Ｐでは、複数の電極３２は、絶縁層１０６Ａの複数の開口部１０６ａを通して、それぞれ対応する電極パッド３４に電気的に接続される。正常に動作する半導体チップ予定部３０Ｐにおける複数の電極３２は、複数の第１の種類の電極３２Ａとなる。一方、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁層１０６Ｂに複数の開口部１０６ａが形成されていないので、複数の電極３２は、対応する電極パッド３４に電気的に接続されない。正常に動作しない半導体チップ予定部３０Ｐにおける複数の電極３２は、複数の第２の種類の電極３２Ｂとなる。このようにして、図１６および図１７に示した研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。

電極３２は、Ｃｕ等の導電性材料によって形成される。また、電極３２をめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に複数の電極３２が収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、電極３２の一部となるめっき層を形成する。めっき層の厚みは、例えば５〜１５μｍの範囲内である。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極３２が形成される。

図１８は、図１６に示した工程に続く工程を示している。この工程では、研磨前基礎構造物１０９の第１の面１０９ａが、図１８に示した板状の治具１１２の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物１０９を治具１１２に張り付ける。以下、この治具１１２に貼り付けられた研磨前基礎構造物１０９を、第１の研磨前基礎構造物１０９と呼ぶ。図１８において、符号１１３は、接着剤によって形成された絶縁層を示している。

図１９は、図１８に示した工程に続く工程を示している。この工程では、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図１８において、破線は、研磨後の第２の面１０９ｂの位置を示している。第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第１の研磨前基礎構造物１０９が薄くされて、治具１１２に張り付けられた状態の基礎構造物１１０が形成される。この基礎構造物１１０の厚みは、例えば２０〜８０μｍである。以下、治具１１２に張り付けられた基礎構造物１１０を、第１の基礎構造物１１０と呼ぶ。第１の基礎構造物１１０は、第１の研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。複数の溝１０４が露出するまで、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。

図２０は、図１９に示した工程に続く工程を示している。この工程では、まず、治具１１２に張り付けられた第１の基礎構造物１１０に、絶縁性の接着剤によって、研磨前基礎構造物１０９を張り付ける。この研磨前基礎構造物１０９は、第１の面１０９ａが、第１の基礎構造物１１０の研磨された面すなわち第２の面１１０ｂに対向するように、第１の基礎構造物１１０に張り付けられる。以下、第１の基礎構造物１１０に張り付けられる研磨前基礎構造物１０９を、第２の研磨前基礎構造物１０９と呼ぶ。第１の基礎構造物１１０と第２の研磨前基礎構造物１０９との間において接着剤によって形成される絶縁層１１３は、第２の研磨前基礎構造物１０９における複数の電極３２を覆い、後に絶縁部３１の一部となる。

次に、図示しないが、第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第２の研磨前基礎構造物１０９が薄くされて、第１の基礎構造物１１０に張り付けられた状態の第２の基礎構造物１１０が形成される。第２の基礎構造物１１０の厚みは、第１の基礎構造物１１０と同様に、例えば２０〜８０μｍである。

以下、図２０に示した工程と同様の工程を繰り返し行って、積層された３つ以上の基礎構造物１１０を形成してもよい。図２１は、積層された４つの基礎構造物１１０を形成した状態を示している。

図２２は、図２１に示した工程に続く工程を示している。図２０に示した工程と同様の工程を繰り返し行って、積層された所定の数の基礎構造物１１０を形成した後は、所定の数の基礎構造物１１０の積層体を治具１１２から分離する。図２２には、８つの基礎構造物１１０の積層体を形成した例を示している。

次に、図２２に示したように、積層体において最も上に位置する基礎構造物１１０から絶縁層１１３を除去する。これにより、最も上に位置する基礎構造物１１０における複数の電極３２が露出する。複数の第１の端子４は、この露出した複数の電極３２を用いて構成される。

また、積層体において最も下に位置する基礎構造物１１０の下面に、複数の第２の端子５を形成する。複数の端子５は、Ｃｕ、Ａｕ等の導電性材料によって形成される。また、複数の端子５は、例えば、複数の電極３２と同様の方法すなわちめっき法で形成される。

端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。半田材料としては、例えばＡｕＳｎが用いられる。半田層の厚みは、例えば１〜２μｍの範囲内である。端子４が半田層を含む場合には、半田層は、最も上に位置する基礎構造物１１０における電極３２の表面に、直接または下地層を介して、例えばめっき法によって形成される。端子５が半田層を含む場合には、積層体において最も下に位置する基礎構造物１１０の下面に、Ｃｕ、Ａｕ等の導電性材料によって、端子５の一部となる導体層を形成した後、この導体層の表面に、直接または下地層を介して、例えばめっき法によって半田層を形成する。

ＡｕＳｎは、Ａｕに対する接着性がよい。そのため、端子４，５の一方が、ＡｕＳｎよりなる半田層を含む場合には、端子４，５の他方は、端子４または端子５の表面に露出するＡｕ層を含むことが好ましい。このＡｕ層は、例えばめっき法またはスパッタ法によって形成される。ＡｕＳｎの融点は、ＡｕとＳｎの比率によって異なる。例えば、ＡｕとＳｎの重量比が１：９の場合、ＡｕＳｎの融点は２１７℃である。また、ＡｕとＳｎの重量比が８：２の場合、ＡｕＳｎの融点は２８２℃である。

このようにして、積層された複数の基礎構造物１１０を含む第１の積層基礎構造物１１５が形成される。各基礎構造物１１０は、本体２の主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分１０Ｐを含み、後に隣接する予備階層部分１０Ｐの境界位置で切断される。図２２において、符号１１０Ｃは、基礎構造物１１０の切断位置を示している。第１の積層基礎構造物１１５は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。図２２に示した例では、１つの分離前本体２Ｐは、８つの予備階層部分１０Ｐを含んでいる。

以下、図２３ないし図３３を参照して、少なくとも１つの基礎構造物を用いて、サブパッケージを作製する工程について詳しく説明する。ここでは、図２２に示した積層された８つの基礎構造物１１０を含む第１の積層基礎構造物１１５を用いて、８つの階層部分１０を含むサブパッケージを複数個作製する例について説明する。

図２３および図２４は、図２２に示した工程に続く工程を示している。この工程では、複数の第１の積層基礎構造物１１５を積層し且つ上下に隣接する２つの第１の積層基礎構造物１１５を接着して、第２の積層基礎構造物１２０を作製する。図２３および図２４には、１０個の第１の積層基礎構造物１１５を積層して第２の積層基礎構造物１２０を作製した例を示している。上下に隣接する２つの第１の積層基礎構造物１１５は、接着剤によって、容易に分離可能に接着される。この例では、図２４に示したように、第２の積層基礎構造物１２０は、積層された１０個の第１の積層基礎構造物１１５を含み、１つの第１の積層基礎構造物１１５は、積層された８つの基礎構造物１１０を含んでいる。従って、第２の積層基礎構造物１２０は、積層された８０個の基礎構造物１１０を含んでいる。ここで、１つの基礎構造物１１０の厚みを５０μｍとし、上下に隣接する２つの基礎構造物１１０を接着する接着剤の厚みと上下に隣接する２つの第１の積層基礎構造物１１５を接着する接着剤の厚みを無視すると、第２の積層基礎構造物１２０の厚みは、５０μｍ×８０、すなわち４ｍｍとなる。

図２５は、図２３および図２４に示した工程に続く工程を示している。この工程では、第２の積層基礎構造物１２０を切断することによって、分離前本体２Ｐが、第１の積層基礎構造物１１５が積層された方向とそれに直交する方向とにそれぞれ複数個ずつ並んだ少なくとも１つのブロック１２１を形成する。図２５は、ブロック１２１の一例を示している。図２５に示したブロック１２１では、分離前本体２Ｐは、第１の積層基礎構造物１１５が積層された方向に１０個並び、第１の積層基礎構造物１１５が積層された方向と直交する方向に４つ並んでいる。この例では、ブロック１２１は、４０個の分離前本体２Ｐを含んでいる。

図２６は、図２５に示した工程に続く工程を示している。この工程では、複数の治具１２２を用いて２つ以上のブロック１２１を並べて、ブロック集合体１３０を形成する。複数の治具１２２は、組み合わされて、ブロック集合体１３０を囲う枠を形成する。図２６には、図２５に示したブロック１２１を１９個並べて、ブロック集合体１３０を形成した例を示している。この例では、ブロック集合体１３０は１９個のブロック１２１を含み、１つのブロック１２１は４０個の分離前本体２Ｐを含み、１つの分離前本体２Ｐは８つの予備階層部分１０Ｐを含んでいる。従って、ブロック集合体１３０は、１９×４０個すなわち７６０個の分離前本体２Ｐを含むと共に、１９×４０×８個すなわち６０８０個の予備階層部分１０Ｐを含んでいる。ブロック集合体１３０に含まれる全ての分離前本体２Ｐは、後に配線３が形成される面が同一方向、すなわち上方向に向くように配置されている。

図２７は、図２６に示した工程に続く工程を示している。この工程では、複数の治具１２２を用いて、同一平面上に、複数のブロック集合体１３０を並べる。このとき、複数のブロック集合体１３０に含まれる全ての分離前本体２Ｐは、後に配線３が形成される面が同一方向、すなわち上方向に向くように配置される。図２７には、１６個のブロック集合体１３０を同一平面上に並べた例を示している。この場合、１６個のブロック集合体１３０は、７６０×１６個すなわち１２１６０個の分離前本体２Ｐを含むと共に、６０８０×１６個すなわち９７２８０個の予備階層部分１０Ｐを含む。

本実施の形態では、次に、図２７に示したように並べられた複数のブロック集合体１３０に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成する。この配線３を形成する工程について、図２８ないし図３２を参照して説明する。

図２８に示したように、配線３を形成する工程では、図２７に示した複数の治具１２２および複数のブロック集合体１３０を、平坦な上面を有する治具１３２の上面上に配置する。これにより、複数のブロック集合体１３０が同一平面上に並べられる。この状態で、治具１２２の上面は、ブロック集合体１３０の上面よりもわずかに低い位置にある。

配線３を形成する工程では、次に、治具１２２の上面およびブロック集合体１３０の上面を覆うように、樹脂層１３３を形成する。樹脂層１３３は、硬化前の樹脂を塗布し、この樹脂を硬化させて形成してもよいし、ドライフィルムを用いて形成してもよい。

図２９は、図２８に示した工程に続く工程を示している。この工程では、例えばＣＭＰによって、複数のブロック集合体１３０の上面が露出するまで樹脂層１３３を研磨して、複数のブロック集合体１３０と樹脂層１３３の上面を平坦化する。

図３０は、図２９に示した工程に続く工程を示している。この工程では、まず、複数のブロック集合体１３０および樹脂層１３３の上面の上に、めっき用のシード層１３４を形成する。次に、シード層１３４の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによってフレーム１３５を形成する。フレーム１３５は、後に複数の分離前本体２Ｐに対応した複数の配線３が収容される複数の開口部を有する。なお、図３０には示していないが、フレーム１３５は、複数のブロック集合体１３０に含まれる全ての分離前本体２Ｐにおける配線３が形成される面の上方に配置された複数の部分を含んでいる。そして、この複数の部分の各々が、後に配線３が収容される開口部を有している。

図３１は、図３０に示した工程に続く工程を示している。この工程では、まず、めっき法によって、フレーム１３５の各開口部内に、各配線３の一部となるめっき層１３６を形成する。次に、フレーム１３５を除去する。なお、図３１では、便宜上、めっき層１３６を、ブロック１２１毎に、矩形で表している。しかし、実際には、めっき層１３６は分離前本体２Ｐ毎に、配線３に対応した形状に形成される。

図３２は、図３１に示した工程に続く工程を示している。この工程では、まずシード層１３４のうち、めっき層１３６の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層１３６およびその下に残ったシード層１３４によって配線３が形成される。配線３は分離前本体２Ｐ毎に形成される。次に、治具１２２と、その上に残っている樹脂層１３３を、取り除く。

配線３が本体２の１つの側面に配置されている場合には、図２８ないし図３２に示した工程によって配線３を形成する工程が完了する。図１に示したように、配線３が、本体２における、互いに反対側を向いた２つの側面に配置されている場合には、図２８ないし図３２に示した工程を２回繰り返すことによって、２つの側面に配置された配線３を形成することができる。

サブパッケージ１Ｓを作製する工程では、次に、複数個のサブパッケージ１Ｓが形成されるように、それぞれ配線３が形成された複数の分離前本体２Ｐを互いに分離する工程が行われる。この工程について、図３３を参照して説明する。この工程では、まず、ブロック１２１を、分離前本体２Ｐが積層された方向と直交する方向に隣接する２つの分離前本体２Ｐの境界の位置で切断する。これにより、図３３における（ａ）に示した積層体が複数個形成される。この積層体は、積層された複数の分離前本体２Ｐを含んでいる。この積層体において、隣接する２つの分離前本体２Ｐは、図２３および図２４に示した工程で第２の積層基礎構造物１２０を作製する際に上下に隣接する２つの第１の積層基礎構造物１１５を接着するのに用いた接着剤によって、容易に分離可能に接着されている。次に、（ａ）に示した積層体に含まれる複数の分離前本体２Ｐを互いに分離する。これにより、分離前本体２Ｐは本体２となり、この本体２と配線３とを備えたサブパッケージ１Ｓが複数個形成される。図３３における（ｂ）は、１つのサブパッケージ１Ｓを示している。

以上、図８ないし図３３を参照して説明した一連の工程により、複数のサブパッケージ１Ｓが複数個作製される。ここまでは、図２２に示したように８つの基礎構造物１１０を含む第１の積層基礎構造物１１５を用いて、８つの階層部分１０を含むサブパッケージ（積層チップパッケージ）１Ｓを複数個作製する例について説明してきた。しかし、本実施の形態では、第１の積層基礎構造物１１５に含まれる基礎構造物１１０の数を変えることによって、階層部分１０の数の異なる複数種類のサブパッケージ（積層チップパッケージ）１Ｓを作製することができる。また、本実施の形態では、第１の積層基礎構造物１１５の代りに、１つの基礎構造物１１０の下面に複数の端子５が形成された構造物を作製し、この構造物を第１の積層基礎構造物１１５の代りに用いて、図２３ないし図３３を参照して説明した一連の工程により、複数のサブパッケージ１Ｓを複数個作製することにより、階層部分１０を１つだけ含むサブパッケージ１Ｓを作製することもできる。

図３４ないし図３８は、本実施の形態において作製可能な、階層部分１０の数の異なる複数種類のサブパッケージ１Ｓの例を示している。図３４は、８つの階層部分１０を含むサブパッケージ１Ｓを示している。図３５は、階層部分１０を１つだけ含むサブパッケージ１Ｓを示している。図３６は、２つの階層部分１０を含むサブパッケージ１Ｓを示している。図３７は、３つの階層部分１０を含むサブパッケージ１Ｓを示している。図３８は、４つの階層部分１０を含むサブパッケージ１Ｓを示している。

本実施の形態におけるサブパッケージ１Ｓは、本体２の少なくとも１つの側面に配置された配線３を備えている。本体２は、主要部分２Ｍの上面２Ｍａに配置された複数の第１の端子４を有している。上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、少なくとも上側のサブパッケージ１Ｓの本体２は、更に、主要部分２Ｍの下面２Ｍｂに配置された複数の第２の端子５を有している。複数の第１の端子４と複数の第２の端子５は、いずれも配線３に電気的に接続されている。このような構成のサブパッケージ１Ｓによれば、１つのサブパッケージ１Ｓに対して、その複数の第１の端子４を用いて、他のサブパッケージ１Ｓを電気的に接続することが可能になる。例えば、本実施の形態によれば、２つ以上のサブパッケージ１Ｓを積層して、上側のサブパッケージ１Ｓにおける複数の第２の端子５を、下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続することによって、２つ以上のサブパッケージ１Ｓを互いに電気的に接続することが可能になる。

また、本実施の形態によれば、複数のサブパッケージ１Ｓを１つの配線基板に実装することによって、配線基板における配線と複数のサブパッケージ１Ｓにおける複数の第２の端子５とを用いて、複数のサブパッケージ１Ｓを互いに電気的に接続することも可能である。この場合、ワイヤボンディング等によって、複数のサブパッケージ１Ｓにおける複数の第１の端子４同士を電気的に接続することも可能である。

また、本実施の形態によれば、３つ以上のサブパッケージ１Ｓを積層して、それらを互いに電気的に接続することが可能である。図３９には、４つのサブパッケージ１Ｓを積層して、それらを互いに電気的に接続した例を示している。

また、本実施の形態によれば、複数のサブパッケージ１Ｓを積層する際に、上下に隣接する２つのサブパッケージ１Ｓの位置合わせが容易になる。以下、この効果について、図４０および図４１を参照して説明する。図４０は、上下に隣接する２つのサブパッケージ１Ｓの端子同士の接続部分を示す側面図である。図４１は、上下に隣接する２つのサブパッケージ１Ｓの端子間の位置ずれについて説明するための説明図である。

図４０および図４１に示した例では、端子４は、矩形の導体パッド４Ａと、この導体パッド４Ａの表面に形成されたＡｕ層４Ｂとを含んでいる。導体パッド４Ａは、電極３２の一部であり、例えばＣｕによって形成されている。端子５は、矩形の導体パッド５Ａと、この導体パッド５Ａの表面に形成された下地層５Ｂと、この下地層５Ｂの表面に形成された半田層５Ｃとを含んでいる。例えば、導体パッド５ＡはＣｕよりなり、下地層５ＢはＡｕよりなり、半田層５ＣはＡｕＳｎよりなる。なお、この例とは逆に、端子４が導体パッドと下地層と半田層とを含み、端子５が導体パッドとＡｕ層とを含んでいてもよい。また、端子４，５の両方が半田層を含んでいてもよい。ここで、導体パッド４Ａにおける直交する２つの辺の長さをＬ１，Ｌ２とする。Ｌ１，Ｌ２は、いずれも、例えば４０〜８０μｍである。導体パッド５Ａの形状は、導体パッド４Ａと同じである。

図４０に示した例では、上下に隣接する２つのサブパッケージ１Ｓの対応する端子４，５同士を電気的に接続する際には、対応する端子４，５のＡｕ層４Ｂと半田層５Ｃを接触させ、これらを加熱および加圧して半田層５Ｃを溶融させた後、固化させて、端子４，５を接合する。

図４１は、端子４，５の位置がずれている状態を示している。なお、端子４，５の位置がずれている状態というのは、導体パッド４Ａ，５Ａの面に垂直な方向から見たときに、導体パッド４Ａの外縁の位置と導体パッド５Ａの外縁の位置が一致しない状態を言う。本実施の形態では、端子４，５の界面における抵抗が十分に小さくなるように端子４，５を接合することができれば、対応する端子４，５の位置がずれていても構わない。Ｌ１，Ｌ２が３０〜６０μｍの場合、許容される端子４，５の位置ずれの最大値は、Ｌ１，Ｌ２よりも小さいが、数十μｍになる。

このように、本実施の形態によれば、複数のサブパッケージ１Ｓを積層する際に、端子４，５間の位置ずれがある程度許容されるため、上下に隣接する２つのサブパッケージ１Ｓの位置合わせが容易になる。その結果、本実施の形態によれば、積層された複数のサブパッケージ１Ｓを含む電子部品（本実施の形態に係る複合型積層チップパッケージ１を含む）の製造コストを低減することができる。

図４２は、積層された複数のサブパッケージ１Ｓを含む電子部品の製造方法の一例を示している。図４２に示した方法では、耐熱性の容器１４１を用いる。この容器１４１は、複数のサブパッケージ１Ｓを積み重ねて収容することの可能な収容部１４１ａを有している。収容部１４１ａは、収容部１４１ａ内に収容されたサブパッケージ１Ｓの側面と収容部１４１ａの内壁との間にわずかな隙間が形成される程度の大きさを有している。この方法では、容器１４１の収容部１４１ａ内に複数のサブパッケージ１Ｓを積み重ねて収容し、半田層が溶融する温度（例えば３２０℃）で、容器１４１および複数のサブパッケージ１Ｓを加熱する。これにより、半田層が溶融し、上下に隣接する２つのサブパッケージ１Ｓの端子４，５が接合される。この方法によれば、容器１４１の収容部１４１ａ内に複数のサブパッケージ１Ｓを積み重ねて収容することによって、簡単に複数のサブパッケージ１Ｓの位置合わせを行うことができるため、積層された複数のサブパッケージ１Ｓを含む電子部品を簡単に製造することが可能になる。

本実施の形態に係る複合型積層チップパッケージ１は、積層された複数のサブパッケージ１Ｓを備えている。この複合型積層チップパッケージ１における上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓにおける複数の第２の端子５は、下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続されている。複数のサブパッケージ１Ｓの各々における本体２の主要部分２Ｍは、少なくとも１つの第１の種類の階層部分１０Ａを含み、複数のサブパッケージ１Ｓのうちの少なくとも１つにおける本体２の主要部分２Ｍは、更に、少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる。

第１の種類の階層部分１０Ａは、良品の半導体チップ３０を含んでいる。第１の種類の階層部分１０Ａは、半導体チップ３０の複数の電極パッド３４を露出させる複数の開口部１０６ａを有する第１の種類の絶縁層１０６Ａと、半導体チップ３０と配線３とに電気的に接続された複数の第１の種類の電極３２Ａとを含んでいる。複数の第１の種類の電極３２Ａは、第１の種類の絶縁層１０６Ａの複数の開口部１０６ａを通して、半導体チップ３０の複数の電極パッド３４に電気的に接続されている。このようにして、第１の種類の階層部分１０Ａにおける良品の半導体チップ３０は、複数の第１の種類の電極３２Ａを介して配線３に電気的に接続されている。

第２の種類の階層部分１０Ｂは、不良の半導体チップ３０を含んでいる。第２の種類の階層部分１０Ｂは、半導体チップ３０の複数の電極パッド３４を露出させることなく覆う第２の種類の絶縁層１０６Ｂと、半導体チップ３０に電気的に接続されずに配線３に電気的に接続された複数の第２の種類の電極３２Ｂとを含んでいる。第２の種類の階層部分１０Ｂにおける不良の半導体チップ３０は、配線３に電気的に接続されていない。

本実施の形態に係る複合型積層チップパッケージ１の製造方法は、複数のサブパッケージ１Ｓを作製する工程と、複数のサブパッケージ１Ｓを積層し、上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓにおける複数の第２の端子５を下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続する工程とを備えている。

複数のサブパッケージ１Ｓを作製する工程は、各サブパッケージ１Ｓを作製するための一連の工程として、各々が主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分１０Ｐを含み、後に隣接する予備階層部分１０Ｐの境界位置で切断される少なくとも１つの基礎構造物１１０を作製する工程と、少なくとも１つの基礎構造物１１０を用いて、サブパッケージ１Ｓを作製する工程とを備えている。少なくとも１つの基礎構造物１１０を作製する工程は、それぞれ半導体チップ３０となる予定の、配列された複数の半導体チップ予定部３０Ｐを含む基礎構造物前ウェハ１０１を作製する工程と、基礎構造物前ウェハ１０１に含まれる複数の半導体チップ予定部３０Ｐについて、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐとを判別する工程とを含んでいる。少なくとも１つの基礎構造物１１０を作製する工程は、更に、基礎構造物前ウェハ１０１が基礎構造物１１０になるように、正常に動作する半導体チップ予定部３０Ｐでは第１の種類の絶縁層１０６Ａと第１の種類の電極３２Ａとを形成し、正常に動作しない半導体チップ予定部３０Ｐでは第２の種類の絶縁層１０６Ｂと第２の種類の電極３２Ｂとを形成する工程を含んでいる。

本実施の形態によれば、複数のサブパッケージ１Ｓを積層することによって、積層された複数の半導体チップ３０を含むパッケージであって、不良の半導体チップ３０を含んでいても、不良の半導体チップ３０を含んでいない場合と同等の機能を有するパッケージを容易に実現することが可能になる。以下、この効果について詳しく説明する。

ここでは、一例として、８つの良品の半導体チップ３０を含む積層チップパッケージが要求される場合について説明する。この場合、半導体チップ３０を８個だけ含む積層チップパッケージを作製したときに、その積層チップパッケージが１つ以上の不良の半導体チップ３０を含んでいると、その不良の半導体チップ３０を不能化しただけでは、その積層チップパッケージは上記の要求を満たさない。不良の半導体チップ３０を良品の半導体チップ３０に交換して、積層チップパッケージを作り直すことも考えられるが、その場合には、積層チップパッケージの製造コストが高くなる。

本実施の形態では、例えば、８つの半導体チップ３０を含む第１のサブパッケージ１Ｓが１つ以上の不良の半導体チップ３０を含んでいた場合には、その不良の半導体チップ３０の数と同じ数の良品の半導体チップ３０を含む第２のサブパッケージ１Ｓと第１のサブパッケージ１Ｓとを積層して複合型積層チップパッケージ１を構成すればよい。この複合型積層チップパッケージ１は、８つの良品の半導体チップ３０を含むが不良の半導体チップ３０を含まない積層チップパッケージと同等の機能を有する。

例えば、図１ないし図５に示した複合型積層チップパッケージ１では、サブパッケージ１Ａは６つの第１の種類の階層部分１０Ａと２つの第２の種類の階層部分１０Ｂとを含み、サブパッケージ１Ｂは２つの第１の種類の階層部分１０Ａを含んでいる。従って、この複合型積層チップパッケージ１は、８つの第１の種類の階層部分１０Ａと２つの第２の種類の階層部分１０Ｂとを含んでいる。２つの第２の種類の階層部分１０Ｂに含まれる２つの不良の半導体チップ３０は、配線３に電気的に接続されていないため、使用不能にされる。従って、図１ないし図５に示した複合型積層チップパッケージ１は、積層された８つの良品の半導体チップ３０を含むが不良の半導体チップ３０を含まない積層チップパッケージと同等の機能を有する。

前述のように、本実施の形態では、容易に複数のサブパッケージ１Ｓを積層し、それらを電気的に接続することが可能である。従って、本実施の形態によれば、複数のサブパッケージ１Ｓを積層することによって、積層された複数の半導体チップ３０を含むパッケージであって、不良の半導体チップ３０を含んでいても、不良の半導体チップ３０を含んでいない場合と同等の機能を有する複合型積層チップパッケージ１を容易に実現することが可能になる。

また、本実施の形態では、必要な数の良品の半導体チップ３０を含む複合型積層チップパッケージ１を構成するために、種々の形態で複数のサブパッケージ１Ｓを組み合わせることが可能である。図４３と図４４は、図１ないし図５に示した例とは異なる形態で複数のサブパッケージ１Ｓを組み合わせて、８つの良品の半導体チップ３０を含む複合型積層チップパッケージ１を構成した例を示している。

図４３に示した複合型積層チップパッケージ１は、積層され、互いに電気的に接続された２つのサブパッケージ１Ｃ，１Ｄを備えている。サブパッケージ１Ｃは、７つの第１の種類の階層部分１０Ａと１つの第２の種類の階層部分１０Ｂとを含んでいる。サブパッケージ１Ｄは、１つの第１の種類の階層部分１０Ａのみを含んでいる。従って、この複合型積層チップパッケージ１は、８つの第１の種類の階層部分１０Ａと１つの第２の種類の階層部分１０Ｂとを含んでいる。

図４４に示した複合型積層チップパッケージ１は、積層され、互いに電気的に接続された３つのサブパッケージ１Ｅ，１Ｆ，１Ｇを備えている。サブパッケージ１Ｅは、３つの第１の種類の階層部分１０Ａを含んでいる。サブパッケージ１Ｆは、２つの第１の種類の階層部分１０Ａと１つの第２の種類の階層部分１０Ｂとを含んでいる。サブパッケージ１Ｇは、３つの第１の種類の階層部分１０Ａを含んでいる。従って、この複合型積層チップパッケージ１は、８つの第１の種類の階層部分１０Ａと１つの第２の種類の階層部分１０Ｂとを含んでいる。

図４３に示した複合型積層チップパッケージ１と図４４に示した複合型積層チップパッケージ１のいずれも、積層された８つの良品の半導体チップ３０を含むが不良の半導体チップ３０を含まない積層チップパッケージと同等の機能を有する。

図示しないが、例示した形態以外にも、８つの良品の半導体チップ３０を含む複合型積層チップパッケージ１を構成できる形態は多数存在する。

本実施の形態において、複合型積層チップパッケージ１に含まれる複数の半導体チップ３０が、いずれもＮビット（Ｎは自然数）の容量を有するメモリチップであって、複合型積層チップパッケージ１に含まれる第１の種類の階層部分１０Ａの数、すなわち複合型積層チップパッケージ１に含まれる良品の半導体チップ３０の数が８である場合には、複合型積層チップパッケージ１によってＮバイトの容量を有するメモリを実現することができる。この場合には、メモリチップの容量と、複合型積層チップパッケージ１によって実現されるメモリの容量の把握が容易になる。この効果は、複合型積層チップパッケージ１に含まれる第１の種類の階層部分１０Ａの数を８の倍数とした場合も同様に得ることができる。

また、本実施の形態では、前述のように、不良の半導体チップ３０は配線３に電気的に接続されていない。そのため、不良の半導体チップ３０は、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ３０が積層チップパッケージの誤動作の原因になることを防止しながら、不良の半導体チップ３０を使用不能にすることができる。

本実施の形態では、１つのサブパッケージ１Ｓにおいて、複数の第１の端子４は、最も上に位置する階層部分１０における複数の電極３２、すなわち複数の第１の種類の電極３２Ａまたは複数の第２の種類の電極３２Ｂを用いて構成されている。また、本実施の形態では、不良の半導体チップ３０を含む第２の種類の階層部分１０Ｂは、半導体チップ３０に電気的に接続されずに配線３に電気的に接続された複数の第２の種類の電極３２Ｂを含んでいる。これにより、本実施の形態によれば、１つのサブパッケージ１Ｓにおいて第２の種類の階層部分１０Ｂが最も上に位置していても、複数の第２の種類の電極３２Ｂを用いて複数の第１の端子４を構成することが可能になる。従って、１つのサブパッケージ１Ｓにおいて第２の種類の階層部分１０Ｂが最も上に位置していても、このサブパッケージ１Ｓの上に、他のサブパッケージ１Ｓを積層して、２つのサブパッケージ１Ｓを電気的に接続することが可能になる。このように、複数の第２の種類の電極３２Ｂは、半導体チップ３０と配線３とを電気的に接続する機能は有さないが、２つのサブパッケージ１Ｓを電気的に接続するインターポーザの機能を有している。

ところで、本実施の形態では、積層された複数の半導体チップ３０を含むサブパッケージ１Ｓすなわち積層チップパッケージにおいて、積層された複数の半導体チップ３０は、本体２の少なくとも１つの側面に配置された配線３によって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。

また、本実施の形態では、貫通電極方式に比べて以下の利点がある。まず、本実施の形態では、チップに貫通電極を形成する必要がないので、チップに貫通電極を形成するための多くの工程は不要である。

また、本実施の形態では、複数の半導体チップ３０間の電気的接続を、本体２の少なくとも１つの側面に配置された配線３によって行う。そのため、本実施の形態によれば、複数のチップ間の電気的接続を貫通電極によって行う場合に比べて、チップ間の電気的接続の信頼性を向上させることができる。

また、本実施の形態では、配線３の線幅や厚みを容易に変更することができる。そのため、本実施の形態によれば、将来における配線３の微細化の要望にも容易に対応することができる。

また、貫通電極方式では、上下のチップの貫通電極同士を、例えば、高温下で半田によって接続する必要がある。これに対し、本実施の形態では、配線３は例えばめっき法によって形成することができるため、より低温下で、配線３を形成することが可能である。また、本実施の形態では、複数の階層部分１０の接合も低温下で行うことができる。そのため、半導体チップ３０が熱によって損傷を受けることを防止することができる。

また、貫通電極方式では、上下のチップの貫通電極同士を接続するため、上下のチップを正確に位置合わせする必要がある。これに対し、本実施の形態では、複数の半導体チップ３０間の電気的接続を、上下に隣接する２つの階層部分１０の界面では行わず、本体２の少なくとも１つの側面に配置された配線３によって行うため、複数の階層部分１０の位置合わせの精度は、貫通電極方式における複数のチップ間の位置合わせの精度に比べて緩やかでよい。

また、本実施の形態において、積層された複数の半導体チップ３０を含むサブパッケージ１Ｓすなわち積層チップパッケージの製造方法は、複数の基礎構造物１１０を作製する工程と、複数の基礎構造物１１０を用いて、各々が積層された複数の基礎構造物１１０を含む複数の第１の積層基礎構造物１１５を作製する工程と、複数の第１の積層基礎構造物１１５を用いて、積層チップパッケージを複数個作製する工程とを備えている。各第１の積層基礎構造物１１５は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。

積層チップパッケージを複数個作製する工程は、複数の第１の積層基礎構造物１１５を積層し且つ隣接する２つの第１の積層基礎構造物１１５を接着して、第２の積層基礎構造物１２０を作製する工程と、第２の積層基礎構造物１２０を切断することによって、分離前本体２Ｐが、第１の積層基礎構造物１１５が積層された方向とそれに直交する方向とにそれぞれ複数個ずつ並んだ少なくとも１つのブロック１２１を形成する工程と、少なくとも１つのブロック１２１に含まれる複数の分離前本体２Ｐに対して一括して配線３を形成する工程と、複数個の積層チップパッケージが形成されるように、それぞれ配線３が形成された複数の分離前本体２Ｐを互いに分離する工程とを含んでいる。

このような積層チップパッケージの製造方法によれば、第１の積層基礎構造物１１５を作製する工程において、複数の積層チップパッケージに対応する複数組の端子４，５を一括して形成することが可能になる。また、この製造方法によれば、１つ以上のブロック１２１に含まれる複数の分離前本体２Ｐに対して一括して配線３を形成することによって、複数の積層チップパッケージに対応する複数の配線３を一括して形成することが可能になる。その際、１つのブロック１２１に含まれる複数の分離前本体２Ｐの位置合わせは不要である。これらのことから、この製造方法によれば、複数の積層チップパッケージの電気的な接続を容易に行うことが可能な積層チップパッケージを、低コストで短時間に大量生産することが可能になる。

また、上記の製造方法において、配線３を形成する工程では、２つ以上のブロック１２１に含まれる全ての分離前本体２Ｐにおける配線３が形成される面が同一方向に向くように、２つ以上のブロック１２１を並べて、２つ以上のブロック１２１に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成してもよい。これにより、より多くの分離前本体２Ｐに対して配線３を一括して形成することが可能になる。

また、上記の積層チップパッケージの製造方法では、特許文献１に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、積層チップパッケージのコストを低減することができる。

また、本実施の形態における積層チップパッケージの製造方法によれば、図１９ないし図２２を参照して説明した方法によって第１の積層基礎構造物１１５を作製することにより、第１の積層基礎構造物１１５を構成する複数の基礎構造物１１０を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高い積層チップパッケージを、高い歩留まりで製造することが可能になる。

なお、本実施の形態において、第１の積層基礎構造物１１５を作製する方法は、図１９ないし図２２を参照して説明した方法に限らない。例えば、第１の面１０９ａ同士が対向するように２つの研磨前基礎構造物１０９を張り合わせ、この２つの研磨前基礎構造物１０９における２つの第２の面１０９ｂを研磨して、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して第１の積層基礎構造物１１５を作製してもよい。あるいは、第２の面１１０ｂ同士が対向するように２つの基礎構造物１１０を張り合わせて、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して第１の積層基礎構造物１１５を作製してもよい。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図４５は、本実施の形態に係る複合型積層チップパッケージを分解して示す斜視図である。図４６は、下側から見た図４５の複合型積層チップパッケージを示す斜視図である。本実施の形態に係る複合型積層チップパッケージでは、配線３、電極３２および端子４，５の形態が、第１の実施の形態と異なっている。

本実施の形態における配線３は、本体２の少なくとも１つの側面に配置された複数のワイヤ３ａを含んでいる。図４５および図４６に示した例では、ワイヤ３ａは、本体２の２つの側面２ｃ，２ｄの各々に複数本ずつ配置されている。本実施の形態における電極３２は、二又に分岐した２つの枝部を有している。２つの枝部の端面は、側面２ｃまたは側面２ｄにおいて露出している。ワイヤ３ａは、電極３２の２つの枝部に挟まれ、２つの枝部に接触している。最も上に位置する階層部分１０における電極３２を用いて構成される第１の端子４の形状は、電極３２と同様である。また、本実施の形態では、第２の端子５の形状も、電極３２と同様である。

次に、図４７ないし図５２を参照して、本実施の形態に係る複合型積層チップパッケージの製造方法について説明する。本実施の形態に係る複合型積層チップパッケージの製造方法では、まず、複数の基礎構造物１１０を積層して、積層基礎構造物２１５を作製する。この積層基礎構造物２１５を作製する工程は、電極３２と端子４，５の形状が異なる点を除いて、第１の実施の形態における第１の積層基礎構造物１１５を形成する工程までと同じである。本実施の形態における積層基礎構造物２１５は、第１の実施の形態における第１の積層基礎構造物１１５に対応する。図４７は、本実施の形態における積層基礎構造物２１５の一部を示す平面図である。図４８は、図４７に示した積層基礎構造物２１５の一部を示す断面図である。

本実施の形態における電極３２は、前述のように、２つの枝部を有している。本実施の形態では、積層基礎構造物２１５を構成する複数の基礎構造物１１０の各々において、隣接する２つの半導体チップ予定部３０Ｐにおいて互いに対向する２つの辺に沿って並ぶ２組の電極３２が、互いに一対一に連結されている。具体的には、一対の電極３２の２つの枝部同士が２つの連結部３２Ｃによって連結されている。一対の電極３２と２つの連結部３２Ｃは、１つの導体層２３２における互いに異なる部分である。導体層２３２には、一対の電極３２と２つの連結部３２Ｃとによって囲まれた開口部２３２ａが形成されている。

積層基礎構造物２１５において、複数の第２の端子５は、上述の複数の電極３２と同様の形態を有している。すなわち、隣接する２つの半導体チップ予定部３０Ｐにおいて互いに対向する２つの辺に沿って並ぶ２組の端子５が、互いに一対一に連結されている。具体的には、一対の端子５の２つの枝部同士が２つの連結部によって連結されている。一対の端子５と２つの連結部は、１つの導体層２３５における互いに異なる部分である。導体層２３５には、一対の端子５と２つの連結部とによって囲まれた開口部２３５ａが形成されている。

図４９は、図４７に示した工程に続く工程を示す断面図である。図５０は、図４９に示した工程の後における複数の電極３２を示す斜視図である。この工程では、積層基礎構造物２１５に対して、隣接する２つの分離前本体２Ｐの間において、後述する複数の予備ワイヤを収容するための複数の孔２３３を形成する。図５０において、電極３２と連結部３２Ｃとの境界の位置を破線で示している。複数の孔２３３は、複数の基礎構造物１１０における絶縁層１０６Ａまたは１０６Ｂに対して形成される。孔２３３の形成は、例えば、レーザ加工や反応性イオンエッチングを用いて行うことができる。絶縁層１０６Ａまたは１０６Ｂが樹脂によって構成されている場合には、レーザ加工や反応性イオンエッチングによって、容易に且つ短時間で複数の孔２３３を形成することができる。１つの孔２３３は、複数の基礎構造物１１０が積層された方向に並ぶ複数の導体層２３２の開口部２３２ａおよび導体層２３５の開口部２３５ａを通り、積層基礎構造物２１５を貫通するように形成される。電極３２および端子５は、孔２３３の壁面において露出している。

図５１は、図４９に示した工程に続く工程を示す断面図である。この工程では、まず、複数の孔２３３が形成された後の積層基礎構造物２１５における最下層の基礎構造物１１０の下面に、めっき用のシード層２４１を接合する。シード層２４１は、銅等の金属によって構成されている。シード層２４１は、樹脂等よりなる板２４２によって保持された金属膜であってもよい。あるいは、シード層２４１は、金属板であってもよい。この場合には、シード層２４１を保持する板２４２は不要である。

次に、電気めっき法によって、積層基礎構造物２１５の複数の孔２３３内に、それぞれ、めっき膜よりなる予備ワイヤ２４３を形成する。このとき、シード層２４１は通電され、めっき膜は、シード層２４１の表面から成長して、孔２３３を埋める。１つの予備ワイヤ２４３は、複数の基礎構造物１１０が積層された方向に並ぶ複数の電極３２および端子５に接触する。この工程において、電気めっき法によって孔２３３内にめっき膜を形成する前に、無電解めっき法によって、孔２３３の壁面に金属膜よりなるシード層を形成し、その後、電気めっき法によって孔２３３内にめっき膜を形成してもよい。めっき膜を形成する際に、シード層は通電され、めっき膜は、シード層の表面から成長して孔２３３を埋める。この変形例では、シード層とめっき膜とによって予備ワイヤ２４３が形成される。この変形例の代わりに、無電解めっき法のみを用いて、予備ワイヤ２４３を形成してもよい。

図５２は、図５１に示した工程に続く工程を示す断面図である。この工程では、複数の分離前本体２Ｐが互いに分離され且つ複数の予備ワイヤ２４３が２組に分断されて２つの異なる本体２の複数のワイヤ３ａになって複数個の積層チップパッケージ（サブパッケージ１Ｓ）が形成されるように、積層基礎構造物２１５を切断する。複数の分離前本体２Ｐは、互いに分離されることにより、それぞれ本体２となる。また、この工程において、互いに連結された２つの分離前本体２Ｐの複数の電極３２は、積層基礎構造物２１５を切断する際に分離されて２つの異なる本体２の電極３２となる。同様に、互いに連結された２つの分離前本体２Ｐの複数の端子５は、積層基礎構造物２１５を切断する際に分離されて２つの異なる本体２の端子５となる。ワイヤ３ａは、本体２において複数の階層部分１０が積層された方向に並ぶ複数の電極３２（端子４を構成する電極３２を含む。）および端子５に電気的に接続されている。

本実施の形態によれば、積層基礎構造物２１５の複数の孔２３３内に予備ワイヤ２４３を形成した後、積層基礎構造物２１５を切断することによって、少ない工程数で、本体２の少なくとも１つの側面に複数のワイヤ３ａが配置された積層チップパッケージ（サブパッケージ１Ｓ）を複数個製造することができる。従って、本実施の形態によれば、積層チップパッケージを、低コストで短時間に大量生産することが可能になる。

本実施の形態において、図５０に示したように、積層基礎構造物２１５を構成する複数の基礎構造物１１０の各々において、隣接する２つの半導体チップ予定部３０Ｐの複数の電極３２が互いに連結されている場合には、更に以下のような効果を奏する。すなわち、この場合には、積層基礎構造物２１５の切断後において、電極３２とワイヤ３ａとの接触面積が大きくなる。そのため、この場合、電極３２とワイヤ３ａの電気的接続の信頼性を向上させることができる。

本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、第１の実施の形態では、複数のブロック１２１を並べてブロック集合体１３０を形成し、更に、複数のブロック集合体１３０を並べて、複数のブロック集合体１３０に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成している。しかし、１つのブロック集合体１３０に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成してもよいし、１つのブロック１２１に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成してもよい。また、配線３が形成された複数の分離前本体２Ｐを互いに分離して複数の本体２を形成した後、本体２に、更に他の配線を形成してもよい。

また、第２の実施の形態では、積層基礎構造物２１５を構成する複数の基礎構造物１１０の各々において、隣接する２つの半導体チップ予定部３０Ｐの複数の電極３２は互いに連結されていなくてもよい。

また、第２の実施の形態において、予備ワイヤ２４３を形成する方法は、めっき法に限らず、他の方法であってもよい。例えば、孔２３３に、銀や銅等の金属粉とバインダーとを含む導電ペーストを充填した後、導電ペーストを加熱して、バインターを分解させると共に金属を焼結させて予備ワイヤ２４３を形成してもよい。あるいは、孔２３３に、銀や銅等の金属粉を圧入した後、金属粉を加熱して金属を焼結させて予備ワイヤ２４３を形成してもよい。

１…複合型積層チップパッケージ、１Ａ，１Ｂ…サブパッケージ、２…本体、２Ｍ…主要部分、３…配線、４…第１の端子、５…第２の端子、１０Ａ…第１の種類の階層部分、１０Ｂ…第２の種類の階層部分、３２…電極。

Claims

上面、下面および４つの側面を有する本体と、
前記本体の少なくとも１つの側面に配置された配線とを備え、
前記本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面に配置されて前記配線に電気的に接続された複数の第１の端子とを有し、
前記複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含み、
前記第１の種類の階層部分と前記第２の種類の階層部分は、いずれも、半導体チップを含み、
前記第１の種類の階層部分は、更に、前記半導体チップと前記配線とに電気的に接続された複数の第１の種類の電極を含み、
前記第２の種類の階層部分は、更に、前記半導体チップに電気的に接続されずに前記配線に電気的に接続された複数の第２の種類の電極を含み、
前記複数の第１の端子は、最も上に位置する階層部分における複数の第１または第２の種類の電極を用いて構成されていることを特徴とする積層チップパッケージ。
前記第１の種類の階層部分における半導体チップは正常に動作するものであり、前記第２の種類の階層部分における半導体チップは正常に動作しないものであることを特徴とする請求項１記載の積層チップパッケージ。
前記半導体チップは、複数の電極パッドを有し、
前記第１の種類の階層部分は、更に、前記複数の電極パッドの周囲に配置された第１の種類の絶縁層を含み、前記第１の種類の絶縁層は、前記複数の電極パッドを露出させる複数の開口部を有し、前記複数の開口部を通して、前記複数の第１の種類の電極が前記複数の電極パッドに電気的に接続され、
前記第２の種類の階層部分は、更に、前記複数の電極パッドを露出させることなく覆う第２の種類の絶縁層を含むことを特徴とする請求項１記載の積層チップパッケージ。
前記本体は、更に、前記主要部分の下面に配置されて前記配線に電気的に接続された複数の第２の端子を有することを特徴とする請求項１記載の積層チップパッケージ。
前記第１の端子と第２の端子の少なくとも一方は、半田材料よりなり第１または第２の端子の表面に露出する半田層を含むことを特徴とする請求項４記載の積層チップパッケージ。
前記半導体チップは、４つの側面を有し、
前記第１の種類の階層部分と第２の種類の階層部分は、いずれも、更に、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含み、
前記絶縁部は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置された少なくとも１つの端面を有することを特徴とする請求項１記載の積層チップパッケージ。
請求項１記載の積層チップパッケージを複数個製造する方法であって、
各々が前記主要部分に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、
前記積層基礎構造物を用いて、前記積層チップパッケージを複数個作製する工程とを備えたことを特徴とする積層チップパッケージの製造方法。
前記第１の種類の階層部分における半導体チップは正常に動作するものであり、前記第２の種類の階層部分における半導体チップは正常に動作しないものであることを特徴とする請求項７記載の積層チップパッケージの製造方法。
前記半導体チップは、複数の電極パッドを有し、
前記第１の種類の階層部分は、更に、前記複数の電極パッドの周囲に配置された第１の種類の絶縁層を含み、前記第１の種類の絶縁層は、前記複数の電極パッドを露出させる複数の開口部を有し、前記複数の開口部を通して、前記複数の第１の種類の電極が前記複数の電極パッドに電気的に接続され、
前記第２の種類の階層部分は、更に、前記複数の電極パッドを露出させることなく覆う第２の種類の絶縁層を含み、
前記積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
それぞれ前記半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、
前記基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
前記基礎構造物前ウェハが前記基礎構造物になるように、正常に動作する半導体チップ予定部では前記第１の種類の絶縁層と第１の種類の電極とを形成し、正常に動作しない半導体チップ予定部では前記第２の種類の絶縁層と第２の種類の電極とを形成する工程とを含むことを特徴とする請求項８記載の積層チップパッケージの製造方法。
積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続された複合型積層チップパッケージであって、
前記複数のサブパッケージの各々は、上面、下面および４つの側面を有する本体と、前記本体の少なくとも１つの側面に配置された配線とを備え、
前記本体は、少なくとも１つの第１の種類の階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面に配置されて前記配線に電気的に接続された複数の第１の端子とを有し、
前記複数のサブパッケージのうちの少なくとも１つにおける前記主要部分は、更に、少なくとも１つの第２の種類の階層部分を含み、
前記第１の種類の階層部分と前記第２の種類の階層部分は、いずれも、半導体チップを含み、
前記第１の種類の階層部分は、更に、前記半導体チップと前記配線とに電気的に接続された複数の第１の種類の電極を含み、
前記第２の種類の階層部分は、更に、前記半導体チップに電気的に接続されずに前記配線に電気的に接続された複数の第２の種類の電極を含み、
前記複数の第１の端子は、サブパッケージ中、最も上に位置する階層部分における複数の第１または第２の種類の電極を用いて構成され、
上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージの前記本体は、更に、前記主要部分の下面に配置されて前記配線に電気的に接続された複数の第２の端子を有し、上側のサブパッケージにおける複数の第２の端子は、下側のサブパッケージにおける複数の第１の端子に電気的に接続されていることを特徴とする複合型積層チップパッケージ。
前記第１の種類の階層部分における半導体チップは正常に動作するものであり、前記第２の種類の階層部分における半導体チップは正常に動作しないものであることを特徴とする請求項１０記載の複合型積層チップパッケージ。
前記半導体チップは、複数の電極パッドを有し、
前記第１の種類の階層部分は、更に、前記複数の電極パッドの周囲に配置された第１の種類の絶縁層を含み、前記第１の種類の絶縁層は、前記複数の電極パッドを露出させる複数の開口部を有し、前記複数の開口部を通して、前記複数の第１の種類の電極が前記複数の電極パッドに電気的に接続され、
前記第２の種類の階層部分は、更に、前記複数の電極パッドを露出させることなく覆う第２の種類の絶縁層を含むことを特徴とする請求項１０記載の複合型積層チップパッケージ。
上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージにおける第２の端子と下側のサブパッケージにおける第１の端子の少なくとも一方は、半田材料よりなり第１または第２の端子の表面に露出する半田層を含むことを特徴とする請求項１０記載の複合型積層チップパッケージ。
前記半導体チップは、４つの側面を有し、
前記第１の種類の階層部分と第２の種類の階層部分は、いずれも、更に、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含み、
前記絶縁部は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置された少なくとも１つの端面を有することを特徴とする請求項１０記載の複合型積層チップパッケージ。
請求項１０記載の複合型積層チップパッケージを製造する方法であって、
前記複数のサブパッケージを作製する工程と、
前記複数のサブパッケージを積層し、上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージにおける複数の第２の端子を下側のサブパッケージにおける複数の第１の端子に電気的に接続する工程と
を備えたことを特徴とする複合型積層チップパッケージの製造方法。
上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージにおける第２の端子と下側のサブパッケージにおける第１の端子の少なくとも一方は、半田材料よりなり第１または第２の端子の表面に露出する半田層を含み、
前記上側のサブパッケージにおける複数の第２の端子を下側のサブパッケージにおける複数の第１の端子に電気的に接続する工程では、前記半田層を加熱により溶融させた後、固化させることによって、前記複数の第２の端子を前記複数の第１の端子に電気的に接続することを特徴とする請求項１５記載の複合型積層チップパッケージの製造方法。