JP2012019346A - スイッチドキャパシタ増幅回路、パイプライン型ad変換器、および信号処理システム - Google Patents
スイッチドキャパシタ増幅回路、パイプライン型ad変換器、および信号処理システム Download PDFInfo
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Abstract
【課題】精度および高速性能を損なうことなくアンプシェア動作を実現可能なスイッチドキャパシタ増幅回路、パイプライン型AD変換器、および信号処理システムを提供する。
【解決手段】複数のスイッチドキャパシタ回路210,220で共有される演算増幅器AMP11を有し、複数のスイッチドキャパシタ回路は演算増幅器の入力および出力と切り離すように複数のスイッチが制御されて複数の容量で第1のアナログ信号をサンプリングするサンプルモードと、サンプリングした容量を演算増幅器の入力および出力と選択的に接続するように複数のスイッチが制御されて、演算増幅器のサンプルモードでサンプリングした信号と第2のアナログ信号との差分を2N倍に増幅するホールドモードとが相補的に設定され、サンプルモード時に演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするスイッチswrを有する。
【選択図】図12
【解決手段】複数のスイッチドキャパシタ回路210,220で共有される演算増幅器AMP11を有し、複数のスイッチドキャパシタ回路は演算増幅器の入力および出力と切り離すように複数のスイッチが制御されて複数の容量で第1のアナログ信号をサンプリングするサンプルモードと、サンプリングした容量を演算増幅器の入力および出力と選択的に接続するように複数のスイッチが制御されて、演算増幅器のサンプルモードでサンプリングした信号と第2のアナログ信号との差分を2N倍に増幅するホールドモードとが相補的に設定され、サンプルモード時に演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするスイッチswrを有する。
【選択図】図12
Description
本発明は、たとえばアナログ信号をデジタル信号に変換するAD(アナログ‐デジタル)変換器に適用されるスイッチドキャパシタ増幅回路、パイプライン型AD変換器、および信号処理システムに関するものである。
デジタル信号処理およびデジタル回路の製造技術の進歩により、アナログ回路のみで構成されていた信号処理システムを、アナログ・デジタル回路を組み合わせて実現することが一般的になっている。
図1は、アナログ・デジタル混載信号処理システムの概念図である。
図1の信号処理システム1は、アナログ信号処理回路2、AD変換器3、およびデジタル信号処理回路4を有する。
図1の信号処理システム1では、信号処理をできるだけデジタル信号処理回路4で行い、アナログ信号処理回路の規模を小さくすることで、小型化・高効率化が見込める。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路2で行っていた信号処理をデジタル信号処理回路で行うためには、できるだけ元の信号の情報を損なわずにAD変換することが必要になる。このため、高いSN比を持つAD変換器が必要となる。
図1の信号処理システム1は、アナログ信号処理回路2、AD変換器3、およびデジタル信号処理回路4を有する。
図1の信号処理システム1では、信号処理をできるだけデジタル信号処理回路4で行い、アナログ信号処理回路の規模を小さくすることで、小型化・高効率化が見込める。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路2で行っていた信号処理をデジタル信号処理回路で行うためには、できるだけ元の信号の情報を損なわずにAD変換することが必要になる。このため、高いSN比を持つAD変換器が必要となる。
より高いSN比を実現するには、<1>分解能(bit数)をより高くする、<2>回路の雑音をより小さくする、という2つの条件が必要となる。また、AD変換器には高い変換速度も必要となる。これは単位時間に扱う情報量がシステムの高度化に合わせて多くなってきているためである。
このような条件に適合するAD変換器の方式として、パイプライン型AD変換器がある。
主に、パイプライン型AD変換器において一般的に演算増幅器を含むスイッチドキャパシタ回路を用いて実現される。
このような条件に適合するAD変換器の方式として、パイプライン型AD変換器がある。
主に、パイプライン型AD変換器において一般的に演算増幅器を含むスイッチドキャパシタ回路を用いて実現される。
図2は、一般的なパイプライン型AD変換器の構成を示すブロック図である。
このパイプライン型AD変換器10は、複数段カスケード接続された残差演算ステージ11−1〜11−n、および誤り訂正回路(ECC)12を有する。
このうち、残差演算ステージ11は、低分解能(一般に1〜4bit程度)のサブAD変換器11aと、サブDA(デジタル・アナログ)変換器11b、減算器11c、および演算増幅器である残差アンプ11dにより構成される。図2において、各残差演算ステージの有効bit数はMiである。
残差演算ステージは、単にステージという場合もある。
このパイプライン型AD変換器10は、複数段カスケード接続された残差演算ステージ11−1〜11−n、および誤り訂正回路(ECC)12を有する。
このうち、残差演算ステージ11は、低分解能(一般に1〜4bit程度)のサブAD変換器11aと、サブDA(デジタル・アナログ)変換器11b、減算器11c、および演算増幅器である残差アンプ11dにより構成される。図2において、各残差演算ステージの有効bit数はMiである。
残差演算ステージは、単にステージという場合もある。
パイプライン型AD変換器の動作原理の詳細は、たとえば非特許文献1に記載されている。
以下、パイプライン型AD変換器の動作を説明する。
図2において、アナログ入力信号IANは、まず第1残差演算ステージ(Stage 1)11−1でM1ビットに量子化される。
その後、量子化された信号と元のアナログ信号の差分を増幅し、次の残差演算ステージに出力する。
その信号は第2残差演算ステージ(Stage2)11−2においても同様の信号処理が行われ逐次、次のステージへと信号が受け渡される。
最終的に、各ステージで量子化された信号が誤り訂正回路12で加算されて、デジタル信号出力へと変換される。
以下、パイプライン型AD変換器の動作を説明する。
図2において、アナログ入力信号IANは、まず第1残差演算ステージ(Stage 1)11−1でM1ビットに量子化される。
その後、量子化された信号と元のアナログ信号の差分を増幅し、次の残差演算ステージに出力する。
その信号は第2残差演算ステージ(Stage2)11−2においても同様の信号処理が行われ逐次、次のステージへと信号が受け渡される。
最終的に、各ステージで量子化された信号が誤り訂正回路12で加算されて、デジタル信号出力へと変換される。
各残差演算ステージ11には、クロックの状態によって、おおまかに分けてサンプル(Sample)モードとホールド(Hold)モードの計2つのモードが存在する。
図3(A)および(B)は、サンプルモードとホールドモードについて簡単に説明するため、1.5ビットパイプラインステージ(bit Pipeline Stage)の一般的な構成を示す図である。
通常は差動回路として与えられるが、ここでは簡単のためシングル(Single)の回路とした。
図3(A)および(B)は、サンプルモードとホールドモードについて簡単に説明するため、1.5ビットパイプラインステージ(bit Pipeline Stage)の一般的な構成を示す図である。
通常は差動回路として与えられるが、ここでは簡単のためシングル(Single)の回路とした。
図3(A)および(B)においては、カスケード接続された第1ステージ(Stage1)11−1と第2ステージ(Stage2)11−2を示している。
第1ステージ11−1は、演算増幅器AMP1、キャパシタCf1,Cs1、スイッチswfo1,swso1,swfi1,swsi1を有する。
第2ステージ11−2は、演算増幅器AMP2、キャパシタCf2,Cs2、スイッチswfo2,swso2,swfi2,swsi2を有する。
第1ステージ11−1は、演算増幅器AMP1、キャパシタCf1,Cs1、スイッチswfo1,swso1,swfi1,swsi1を有する。
第2ステージ11−2は、演算増幅器AMP2、キャパシタCf2,Cs2、スイッチswfo2,swso2,swfi2,swsi2を有する。
図3(A)および(B)において、第1フェーズ(Phase1)では、第1ステージ(Stage1)がサンプルモードとなり入力される信号をサンプリングする。
第1フェーズ(Phase1)においてサンプリングされた信号は、第2フェーズ(Phase2)において第1ステージ(Stage1)11−1でサブDA変換器11b(SubDAC)出力(Vdac1)との差分が増幅される。そして、その信号が次段である第2ステージ(Stage2)11−2でサンプリングされる。
このため、隣り合うステージ間で、常にサンプルモードとホールドモードが相互に異なる状態となる。
第1フェーズ(Phase1)においてサンプリングされた信号は、第2フェーズ(Phase2)において第1ステージ(Stage1)11−1でサブDA変換器11b(SubDAC)出力(Vdac1)との差分が増幅される。そして、その信号が次段である第2ステージ(Stage2)11−2でサンプリングされる。
このため、隣り合うステージ間で、常にサンプルモードとホールドモードが相互に異なる状態となる。
隣り合うステージ間でモードが相互に異なる状態を利用して、パイプライン型AD変換器の低消費電力化、小面積化を実現した例が、非特許文献2に開示されている。
上記のAD変換器は、隣り合うステージ間、すなわち奇数ステージと偶数ステージで時分割に1つの演算増幅器をシェアするアンプシェア構成を用いている。
上記のAD変換器は、隣り合うステージ間、すなわち奇数ステージと偶数ステージで時分割に1つの演算増幅器をシェアするアンプシェア構成を用いている。
図4は、隣り合うステージ間でのアンプシェア構成を用いたパイプライン型AD変換器を示す図である。
また、図5(A)および(B)は、図4で示したアンプシェア構成を用いた1.5ビットパイプラインステージの回路動作例を示す図である。
図3と同様に、通常は差動回路として与えられるが、簡単のためシングルの回路とした。
また、図5(A)および(B)は、図4で示したアンプシェア構成を用いた1.5ビットパイプラインステージの回路動作例を示す図である。
図3と同様に、通常は差動回路として与えられるが、簡単のためシングルの回路とした。
図5(A)および(B)において、第1フェーズ(Phase1)では第1ステージ(Stage1)がサンプル(Sample)モードであり、演算増幅器AMP1は使用していない。
第1フェーズ(Phase1)では第2ステージ(Stage2)がホールド(Hold)モードであり、演算増幅器AMP1を用いて信号増幅を行っている。
一方、第2フェーズ(Phase2)では第1ステージ(Stage1)はホールド(Hold)モードであり、第1フェーズ(Phase1)でサンプリングされた第1ステージ(Stage1)の信号とサブDA変換器11b(SubDAC)出力(Vdac1)との差分が増幅されている。
そして、第2ステージ(Stage2)はサンプル(Sample)モードであり第1ステージ(Stage1)の差分増幅信号がサンプリングされた状態となる。
第1フェーズ(Phase1)では第2ステージ(Stage2)がホールド(Hold)モードであり、演算増幅器AMP1を用いて信号増幅を行っている。
一方、第2フェーズ(Phase2)では第1ステージ(Stage1)はホールド(Hold)モードであり、第1フェーズ(Phase1)でサンプリングされた第1ステージ(Stage1)の信号とサブDA変換器11b(SubDAC)出力(Vdac1)との差分が増幅されている。
そして、第2ステージ(Stage2)はサンプル(Sample)モードであり第1ステージ(Stage1)の差分増幅信号がサンプリングされた状態となる。
このような構成により、隣り合うステージ間での演算増幅器の数を減らすことが可能となり、パイプライン型AD変換器の低消費電力化、小面積化を実現している。
演算増幅器には高利得・広帯域の特性が必要とされるため、AD変換器を構成するパーツの中では最も消費電力が大きくなる傾向にあり、演算増幅器の数が低減することによる低消費電力化の効果は非常に大きい。
演算増幅器には高利得・広帯域の特性が必要とされるため、AD変換器を構成するパーツの中では最も消費電力が大きくなる傾向にあり、演算増幅器の数が低減することによる低消費電力化の効果は非常に大きい。
一方、前述のアンプシェアは隣り合うステージ間だけではなく、並列に配置されたパイプライン型AD変換器間においてもその効果を発揮する。
特許文献1に開示された多入力AD変換器は、2チャネルのAD変換器の位相を逆に制御することで、2チャネル間で演算増幅器をシェアする構成例を示している。
特許文献1に開示された多入力AD変換器は、2チャネルのAD変換器の位相を逆に制御することで、2チャネル間で演算増幅器をシェアする構成例を示している。
図6は、2チャネル間でのアンプシェア構成を用いたパイプライン型AD変換器を示す図である。
また、図7(A)および(B)は、図6で示した2チャネル間でのアンプシェア構成を用いた1.5ビットパイプラインステージの回路動作例を示す図である。
図3と同様に、通常は差動回路で与えられるが、簡単のためシングルの回路とした。
また、図7(A)および(B)は、図6で示した2チャネル間でのアンプシェア構成を用いた1.5ビットパイプラインステージの回路動作例を示す図である。
図3と同様に、通常は差動回路で与えられるが、簡単のためシングルの回路とした。
図7(A)および(B)において、第1フェーズ(Phase1)では第1チャネルCH1の第1ステージ(Stage1)がサンプル(Sample)モードであり、演算増幅器AMP1は使用していない。
第1フェーズ(Phase1)では第2チャネルCH2の第1ステージ(Stage1)がホールド(Hold)モードであり、演算増幅器AMP1を用いて信号増幅を行っている。
一方、第2フェーズ(Phase2)では、第1チャネルCH1の第1ステージ(Stage1)がホールド(Hold)モードであり、演算増幅器AMP1を用いて信号増幅を行っており、第2チャネルCH2の第1ステージ(Stage1)はサンプル(Sample)モードである。
第1フェーズ(Phase1)では第2チャネルCH2の第1ステージ(Stage1)がホールド(Hold)モードであり、演算増幅器AMP1を用いて信号増幅を行っている。
一方、第2フェーズ(Phase2)では、第1チャネルCH1の第1ステージ(Stage1)がホールド(Hold)モードであり、演算増幅器AMP1を用いて信号増幅を行っており、第2チャネルCH2の第1ステージ(Stage1)はサンプル(Sample)モードである。
このような構成により、チャネル間のステージで演算増幅器をシェアし、2チャネルAD変換器の演算増幅器数を半減することが可能となる。
"A 10b, 20MSample/s, 35mW Pipeline A/D Converter", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 30, NO. 3, MARCH 1995
"A 250-mW, 8-b, 52-MSample/s Parallel-Pipelined A/D Converter with Reduced Number of Amplifiers" , IEEE JOURNAL OF SOLID-STATE CIRCUITES, VOL.32, NO.3, MARCH 1997
しかし、上記の非特許文献2や特許文献1のアンプシェア構成は、以下の欠点がある。
上記非特許文献2で“Memory Effect”として記述される寄生容量と演算増幅器の有限ゲインによる誤差や図4中のスイッチ(swfo1, swso1, swfi1, swsi1, swfo2, swso2, swfi2, swsi2)のインジェクションによる誤差がある。それらの誤差によりアンプシェアを用いない場合に比べ精度が劣化する欠点を持つ。
上記の欠点を、図8(A)および(B)に関連付けて説明する。
図3と同様に、通常は差動回路として与えられるが、簡単のためシングルの回路とした。
上記非特許文献2で“Memory Effect”として記述される寄生容量と演算増幅器の有限ゲインによる誤差や図4中のスイッチ(swfo1, swso1, swfi1, swsi1, swfo2, swso2, swfi2, swsi2)のインジェクションによる誤差がある。それらの誤差によりアンプシェアを用いない場合に比べ精度が劣化する欠点を持つ。
上記の欠点を、図8(A)および(B)に関連付けて説明する。
図3と同様に、通常は差動回路として与えられるが、簡単のためシングルの回路とした。
図8(A)および(B)において、第1フェーズ(Phase1)では、第2ステージ(Stage2)がホールド(Hold)モードである。
そして、演算増幅器AMP1の入力ノードAINの対地への寄生容量Cp1と、入力ノードAINから演算増幅器出力側への寄生容量Cp2,Cp3には、演算増幅器AMP1の有限ゲイン(A倍)による誤差電荷が貯まっている。
出力側の寄生容量Cp2,Cp3は演算増幅器AMP1内のトランジスタ寄生容量や位相補償容量を介してみえる演算増幅器内部ノードANや演算増幅器出力ノードAOUTとの寄生容量であり、アンプシェアによる誤差としては無視できない。
さらに、第1フェーズ(Phase1)から第2フェーズ(Phase2)への移行時に、スイッチswfi2,swsi2のインジェクションによる誤差電荷が寄生容量Cp1へ流れ込む。また、スイッチswfo2,swso2のインジェクションによる誤差電荷が寄生容量Cp2,Cp3へ流れ込む。その結果、寄生容量Cp1には誤差電荷Qe1、寄生容量Cp2には誤差電荷Qe2が貯まることになる。
第2フェーズ(Phase2)では第1ステージ(Stage1)がホールド(Hold)モード、第2ステージ(Stage2)がサンプル(Sample)モードとなり、第1フェーズ(Phase1)で発生した誤差電荷Qe1,Qe2がキャパシタCf1,Cs1に流れ込む。このために、第1ステージ(Stage1)の残差出力電圧精度に影響する。
これらの誤差電荷は全て演算増幅器AMP1の出力電圧に対する依存性を持つため、第1ステージ(Stage1)および第2ステージ(Stage2)の誤差出力電圧は共に歪み、電圧精度は劣化する。
そして、演算増幅器AMP1の入力ノードAINの対地への寄生容量Cp1と、入力ノードAINから演算増幅器出力側への寄生容量Cp2,Cp3には、演算増幅器AMP1の有限ゲイン(A倍)による誤差電荷が貯まっている。
出力側の寄生容量Cp2,Cp3は演算増幅器AMP1内のトランジスタ寄生容量や位相補償容量を介してみえる演算増幅器内部ノードANや演算増幅器出力ノードAOUTとの寄生容量であり、アンプシェアによる誤差としては無視できない。
さらに、第1フェーズ(Phase1)から第2フェーズ(Phase2)への移行時に、スイッチswfi2,swsi2のインジェクションによる誤差電荷が寄生容量Cp1へ流れ込む。また、スイッチswfo2,swso2のインジェクションによる誤差電荷が寄生容量Cp2,Cp3へ流れ込む。その結果、寄生容量Cp1には誤差電荷Qe1、寄生容量Cp2には誤差電荷Qe2が貯まることになる。
第2フェーズ(Phase2)では第1ステージ(Stage1)がホールド(Hold)モード、第2ステージ(Stage2)がサンプル(Sample)モードとなり、第1フェーズ(Phase1)で発生した誤差電荷Qe1,Qe2がキャパシタCf1,Cs1に流れ込む。このために、第1ステージ(Stage1)の残差出力電圧精度に影響する。
これらの誤差電荷は全て演算増幅器AMP1の出力電圧に対する依存性を持つため、第1ステージ(Stage1)および第2ステージ(Stage2)の誤差出力電圧は共に歪み、電圧精度は劣化する。
このような特性劣化に対し先行技術では、第1フェーズ(Phase1)と第2フェーズ(Phase2)の間にリセット(Reset)期間(Phase1.5)を設けている。
これにより、寄生容量Cp1の誤差電荷のみを常にリセットし、寄生容量Cp1の誤差電荷が電圧依存性を持つことを防ぎ精度を高めている。
図9(A)〜(C)はこの先行技術によるリセット方法を示している。
これにより、寄生容量Cp1の誤差電荷のみを常にリセットし、寄生容量Cp1の誤差電荷が電圧依存性を持つことを防ぎ精度を高めている。
図9(A)〜(C)はこの先行技術によるリセット方法を示している。
しかし、この方法では、演算増幅器側の寄生容量に対する誤差電荷Qe2はリセットできない。
また、演算増幅器の入力ノードAINのみリセットする場合、第1フェーズ(Phase1)から第2フェーズ(Phase2)への移行期間は通常ネガティブフィードバックがかからない。
このため、演算増幅器出力や演算増幅器の内部ノードの電圧は定まらず、反って寄生容量Cp2の誤差電荷Qe2を大きくしてしまうことになる。
これはリセット(Reset)期間に十分時間を設けることで回避することが可能となるが、サンプル(Sample)またはホールド(Hold)時間を犠牲にすることになり、高速化応用を制限することになる。
また、演算増幅器の入力ノードAINのみリセットする場合、第1フェーズ(Phase1)から第2フェーズ(Phase2)への移行期間は通常ネガティブフィードバックがかからない。
このため、演算増幅器出力や演算増幅器の内部ノードの電圧は定まらず、反って寄生容量Cp2の誤差電荷Qe2を大きくしてしまうことになる。
これはリセット(Reset)期間に十分時間を設けることで回避することが可能となるが、サンプル(Sample)またはホールド(Hold)時間を犠牲にすることになり、高速化応用を制限することになる。
本発明は、精度および高速性能を損なうことなく、アンプシェア動作を実現することが可能なスイッチドキャパシタ増幅回路およびパイプライン型AD変換器を提供することにある。
本発明の第1の観点のスイッチドキャパシタ増幅回路は、複数の容量と複数のスイッチを含む複数のスイッチドキャパシタ回路と、上記複数のスイッチドキャパシタ回路で共有される演算増幅器と、を有し、上記複数のスイッチドキャパシタ回路は、上記演算増幅器の入力および出力と切り離すように上記複数のスイッチが制御されて上記複数の容量で第1のアナログ信号をサンプリングするサンプルモードと、サンプリングした容量を上記演算増幅器の入力および出力と選択的に接続するように上記複数のスイッチが制御されて、上記演算増幅器の上記サンプルモードでサンプリングした信号と第2のアナログ信号との差分を2N(Nは1以上の整数)倍に増幅するホールドモードと、が相補的に設定され、上記サンプルモード時に上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするリセット用スイッチを有する。
本発明の第2の観点のパイプライン型AD変換器は、複数の残差演算ステージを有し、互いに隣接する上記残差演算ステージの各々は、複数の容量と複数のスイッチを含むスイッチドキャパシタ回路と、上記隣接するステージの各スイッチドキャパシタ回路間で共有される演算増幅器と、を有し、上記隣接するステージの各スイッチドキャパシタ回路は、上記演算増幅器の入力および出力と切り離すように上記複数のスイッチが制御されて上記複数の容量で第1のアナログ信号をサンプリングするサンプルモードと、サンプリングした容量を上記演算増幅器の入力および出力と選択的に接続するように上記複数のスイッチが制御されて、上記演算増幅器の上記サンプルモードでサンプリングした信号と第2のアナログ信号との差分を2N(Nは1以上の整数)倍に増幅するホールドモードと、が相補的に設定され、上記サンプルモード時に上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするリセット用スイッチを有する。
本発明の第3の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するパイプライン型AD変換器を有し、上記パイプライン型AD変換器は、複数の残差演算ステージを有し、互いに隣接する上記残差演算ステージの各々は、複数の容量と複数のスイッチを含むスイッチドキャパシタ回路と、上記隣接するステージの各スイッチドキャパシタ回路間で共有される演算増幅器と、を有し、上記隣接するステージの各スイッチドキャパシタ回路は、上記演算増幅器の入力および出力と切り離すように上記複数のスイッチが制御されて上記複数の容量で第1のアナログ信号をサンプリングするサンプルモードと、サンプリングした容量を上記演算増幅器の入力および出力と選択的に接続するように上記複数のスイッチが制御されて、上記演算増幅器の上記サンプルモードでサンプリングした信号と第2のアナログ信号との差分を2N(Nは1以上の整数)倍に増幅するホールドモードと、が相補的に設定され、上記サンプルモード時に上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするリセット用スイッチを有する。
本発明によれば、精度および高速性能を損なうことなく、アンプシェア動作を実現することができる。
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
1.第1の実施形態(パイプライン型AD変換器の第1の構成例)
2.第2の実施形態(パイプライン型AD変換器の第2の構成例)
3.第3の実施形態(信号処理システムの第1の構成例)
なお、説明は以下の順序で行う。
1.第1の実施形態(パイプライン型AD変換器の第1の構成例)
2.第2の実施形態(パイプライン型AD変換器の第2の構成例)
3.第3の実施形態(信号処理システムの第1の構成例)
<1.第1の実施形態>
図10は、本発明の第1の実施形態に係るパイプライン型AD変換器のブロック図である。
図11は、図10の残差演算ステージの構成例を示す図である。
図10は、本発明の第1の実施形態に係るパイプライン型AD変換器のブロック図である。
図11は、図10の残差演算ステージの構成例を示す図である。
本第1の実施形態に係るパイプライン型AD変換器100は、図10に示すように、カスケード接続された複数残差演算ステージ110−1〜110−n、および誤り訂正回路(ECC)120を有する。
残差演算ステージ110は、サブAD変換器(SubADC)111、サブDA変換器(SubDAC)112、減算器113、およびゲインアンプ(演算増幅器)114により構成される。各残差演算ステージの有効bit数はMiである。
残差演算ステージは、単にステージという場合もある。
残差演算ステージは、単にステージという場合もある。
図10および図11において、アナログ入力信号IANは、まず第1残差演算ステージ(Stage 1)110−1でM1ビットに量子化される。
その後、量子化された信号と元のアナログ信号の差分を増幅し、次の残差演算ステージに出力する。
その信号は第2残差演算ステージ(Stage2)110−2においても同様の信号処理が行われ逐次、次のステージへと信号が受け渡される。
最終的に、各ステージで量子化された信号が誤り訂正回路120で加算されて、デジタル信号出力へと変換される。
その後、量子化された信号と元のアナログ信号の差分を増幅し、次の残差演算ステージに出力する。
その信号は第2残差演算ステージ(Stage2)110−2においても同様の信号処理が行われ逐次、次のステージへと信号が受け渡される。
最終的に、各ステージで量子化された信号が誤り訂正回路120で加算されて、デジタル信号出力へと変換される。
このような構成を有する残差演算ステージ110は、基本的に演算増幅器を含むスイッチドキャパシタ増幅回路により形成される。
そして、本第1の実施形態のパイプライン型AD変換器100においては、隣り合うステージ間、すなわち奇数ステージと偶数ステージで時分割に1つの演算増幅器をシェアするアンプシェア構成を用いている。
以下、演算増幅器をシェアするアンプシェア構成ついて具体的に説明する。
なお、以下では、理解を容易にするために第1残差演算ステージ(Stage1)と次段の第2残差演算ステージ(Stage2)で演算増幅器(残差アンプ、ゲインアンプ)をシェア(共有)する構成について説明する。
そして、本第1の実施形態のパイプライン型AD変換器100においては、隣り合うステージ間、すなわち奇数ステージと偶数ステージで時分割に1つの演算増幅器をシェアするアンプシェア構成を用いている。
以下、演算増幅器をシェアするアンプシェア構成ついて具体的に説明する。
なお、以下では、理解を容易にするために第1残差演算ステージ(Stage1)と次段の第2残差演算ステージ(Stage2)で演算増幅器(残差アンプ、ゲインアンプ)をシェア(共有)する構成について説明する。
[アンプシェア構成の基本的な構成例]
図12は、本発明の第1の実施形態に係る隣り合うステージ間でのアンプシェア構成の一例を示す図である。
図12は、本発明の第1の実施形態に係る隣り合うステージ間でのアンプシェア構成の一例を示す図である。
このアンプシェア回路200は、第1ステージ(Stage1)110−1に配置されるスイッチドキャパシタ回路210、第2ステージ(Stage1)110−2に配置されるスイッチドキャパシタ回路220を有する。
アンプシェア回路200は、第1および第2ステージのいずれかに配置可能な、演算増幅器AMP11を有する。
アンプシェア回路200は、演算増幅器の入力ノードと対地の寄生容量、さらに演算増幅器入力ノードと演算増幅器の内部ノードへのあらゆる寄生容量に生じる誤差電荷をリセットするスイッチswr1,swr2,swr3を有する。Cp11,Cp12,Cp13は寄生容量を示している。
スイッチswr1,swr2,swr3は、第1および第2ステージのいずれかに配置可能である。
なお、通常は差動回路として与えられるが、簡単のためシングル(Single)の回路とした。
アンプシェア回路200は、第1および第2ステージのいずれかに配置可能な、演算増幅器AMP11を有する。
アンプシェア回路200は、演算増幅器の入力ノードと対地の寄生容量、さらに演算増幅器入力ノードと演算増幅器の内部ノードへのあらゆる寄生容量に生じる誤差電荷をリセットするスイッチswr1,swr2,swr3を有する。Cp11,Cp12,Cp13は寄生容量を示している。
スイッチswr1,swr2,swr3は、第1および第2ステージのいずれかに配置可能である。
なお、通常は差動回路として与えられるが、簡単のためシングル(Single)の回路とした。
第1ステージ110−1のスイッチドキャパシタ回路210は、キャパシタCf11,Cs11、スイッチswfo11,swso11,swfi11,swsi11を有する。
スイッチswfo11,swso11,swfi11,swsi11は、端子a,b,cを有する。
スイッチswfo11は、端子aがキャパシタCf11の一方の端子(第1電極)に接続され、端子bが入力アナログ信号電圧Vinの供給端子T11に接続され、端子cが演算増幅器AMP11の出力端子に接続されている。
スイッチswfs11は、端子aがキャパシタCs11の一方の端子(第1電極)に接続され、端子bが入力アナログ信号電圧Vinの供給端子T11に接続され、端子cがサブDA変換器112のアナログ信号Vdac1の供給端子T12に接続されている。
スイッチswfi11は、端子aがキャパシタCf11の他方の端子(第2電極)に接続され、端子bが接地GNDに接続され、端子cが演算増幅器AMP11の反転入力端子(−)である端子AINに接続されている。
スイッチswfs11は、端子aがキャパシタCs11の他方の端子(第2電極)に接続され、端子bが接地GNDに接続され、端子cが演算増幅器AMP11の反転入力端子(−)である端子AINに接続されている。
なお、演算増幅器AMP11の非反転入力端子(+)は接地GNDに接続されている。
スイッチswfo11,swso11,swfi11,swsi11は、端子a,b,cを有する。
スイッチswfo11は、端子aがキャパシタCf11の一方の端子(第1電極)に接続され、端子bが入力アナログ信号電圧Vinの供給端子T11に接続され、端子cが演算増幅器AMP11の出力端子に接続されている。
スイッチswfs11は、端子aがキャパシタCs11の一方の端子(第1電極)に接続され、端子bが入力アナログ信号電圧Vinの供給端子T11に接続され、端子cがサブDA変換器112のアナログ信号Vdac1の供給端子T12に接続されている。
スイッチswfi11は、端子aがキャパシタCf11の他方の端子(第2電極)に接続され、端子bが接地GNDに接続され、端子cが演算増幅器AMP11の反転入力端子(−)である端子AINに接続されている。
スイッチswfs11は、端子aがキャパシタCs11の他方の端子(第2電極)に接続され、端子bが接地GNDに接続され、端子cが演算増幅器AMP11の反転入力端子(−)である端子AINに接続されている。
なお、演算増幅器AMP11の非反転入力端子(+)は接地GNDに接続されている。
第2ステージ110−2のスイッチドキャパシタ回路220は、キャパシタCf21,Cs21、スイッチswfo21,swso21,swfi21,swsi21を有する。
スイッチswfo21,swso21,swfi21,swsi21は、端子a,b,cを有する。
スイッチswfo21は、端子aがキャパシタCf21の一方の端子(第1電極)に接続され、端子bおよびcが演算増幅器AMP11の出力端子に接続されている。
スイッチswfs21は、端子aがキャパシタCs21の一方の端子(第1電極)に接続され、端子bが演算増幅器AMP11の出力端子に接続され、端子cがサブDA変換器112のアナログ信号Vdac2の供給端子T22に接続されている。
スイッチswfi21は、端子aがキャパシタCf21の他方の端子(第2電極)に接続され、端子bが接地GNDに接続され、端子cが演算増幅器AMP11の反転入力端子(−)である端子AINに接続されている。
スイッチswfs21は、端子aがキャパシタCs21の他方の端子(第2電極)に接続され、端子bが接地GNDに接続され、端子cが演算増幅器AMP11の反転入力端子(−)である端子AINに接続されている。
スイッチswfo21,swso21,swfi21,swsi21は、端子a,b,cを有する。
スイッチswfo21は、端子aがキャパシタCf21の一方の端子(第1電極)に接続され、端子bおよびcが演算増幅器AMP11の出力端子に接続されている。
スイッチswfs21は、端子aがキャパシタCs21の一方の端子(第1電極)に接続され、端子bが演算増幅器AMP11の出力端子に接続され、端子cがサブDA変換器112のアナログ信号Vdac2の供給端子T22に接続されている。
スイッチswfi21は、端子aがキャパシタCf21の他方の端子(第2電極)に接続され、端子bが接地GNDに接続され、端子cが演算増幅器AMP11の反転入力端子(−)である端子AINに接続されている。
スイッチswfs21は、端子aがキャパシタCs21の他方の端子(第2電極)に接続され、端子bが接地GNDに接続され、端子cが演算増幅器AMP11の反転入力端子(−)である端子AINに接続されている。
リセット用のスイッチswr1,swr2,swr3は端子aおよびbを有する。
スイッチswr1の端子aは接地GNDに接続され、端子bが演算増幅器AMP11の反転入力端子(−)である端子AINに接続され、その接続ノードと接地GNDとの間に寄生容量Cp11が存在する。
スイッチswr2の端子aが演算増幅器AMP11の内部端子ANに接続され、端子bが接地GNDに接続されている。
スイッチswr3の端子aが演算増幅器AMP11の出力端子に接続され、端子bが接地GNDに接続されている。
演算増幅器AMP11の内部端子ANと入力端子AIN間の寄生容量Cp12が存在する。
演算増幅器AMP11の内部端子ANと出力端子間に寄生容量Cp13が存在する。
スイッチswr1の端子aは接地GNDに接続され、端子bが演算増幅器AMP11の反転入力端子(−)である端子AINに接続され、その接続ノードと接地GNDとの間に寄生容量Cp11が存在する。
スイッチswr2の端子aが演算増幅器AMP11の内部端子ANに接続され、端子bが接地GNDに接続されている。
スイッチswr3の端子aが演算増幅器AMP11の出力端子に接続され、端子bが接地GNDに接続されている。
演算増幅器AMP11の内部端子ANと入力端子AIN間の寄生容量Cp12が存在する。
演算増幅器AMP11の内部端子ANと出力端子間に寄生容量Cp13が存在する。
スイッチswr1,swr2,swr3のリセット動作は、以下に説明するように、第1フェーズ(Phase1)から第2フェーズ(Phase2)への移行期間に行われる。
図13(A)〜(C)は、図10で示したアンプシェア構成を用いたパイプラインステージの回路動作例を示す図である。
図13(A)〜(C)は、本実施形態の特徴である誤差電荷キャンセル方法を示している。
図13(A)〜(C)は、本実施形態の特徴である誤差電荷キャンセル方法を示している。
図13(A)〜(C)において、第1フェーズ(Phase1)では第1ステージ(Stage1)がサンプル(Sample)モードであり、演算増幅器AMP11は使用していない。
第1フェーズ(Phase1)では第2ステージ(Stage2)がホールド(Hold)モードであり、演算増幅器AMP11を用いて信号増幅を行っている。
第1フェーズ(Phase1)では第2ステージ(Stage2)がホールド(Hold)モードであり、演算増幅器AMP11を用いて信号増幅を行っている。
そして、本実施形態においては、図13(B)に示すように、サンプル(Sample)モードとホールド(Hold)モードの移行期間にリセット(Reset)モードを設けている。
第1.5フェーズ(Phase1.5)のリセット(Reset)モード中に演算増幅器AMP11の入力ノードAIN、演算増幅器AMP11の内部ノードANを、リセット用スイッチswr1,swr2,swr3を用いてリセットする。
これにより、演算増幅器AMP11の有限ゲインによる誤差やスイッチドキャパシタ回路210,220の各スイッチ(swfo11,swso11,swfi11,swsi11,swfo21,swso21,swfi21,swsi21)のインジェクションによる誤差電荷をキャンセルすることが可能となる。
第1.5フェーズ(Phase1.5)のリセット(Reset)モード中に演算増幅器AMP11の入力ノードAIN、演算増幅器AMP11の内部ノードANを、リセット用スイッチswr1,swr2,swr3を用いてリセットする。
これにより、演算増幅器AMP11の有限ゲインによる誤差やスイッチドキャパシタ回路210,220の各スイッチ(swfo11,swso11,swfi11,swsi11,swfo21,swso21,swfi21,swsi21)のインジェクションによる誤差電荷をキャンセルすることが可能となる。
次いで、第2フェーズ(Phase2)では第1ステージ(Stage1)はホールド(Hold)モードであり、第1フェーズ(Phase1)でサンプリングされた第1ステージ(Stage1)の信号とサブDA変換器11b(SubDAC)出力(Vdac1)との差分が増幅されている。
そして、第2ステージ(Stage2)はサンプル(Sample)モードであり第1ステージ(Stage1)の差分増幅信号がサンプリングされた状態となる。
そして、第2ステージ(Stage2)はサンプル(Sample)モードであり第1ステージ(Stage1)の差分増幅信号がサンプリングされた状態となる。
[演算増幅器AMP11の内部端子のリセットの具体例]
次に、演算増幅器の内部端子のリセットの具体例について説明する。
図14は、演算増幅器AMP11の内部端子のリセットの第1の具体例について説明するための図であって、フォールデッドカスコード型演算増幅器を例として示す図である。
次に、演算増幅器の内部端子のリセットの具体例について説明する。
図14は、演算増幅器AMP11の内部端子のリセットの第1の具体例について説明するための図であって、フォールデッドカスコード型演算増幅器を例として示す図である。
この演算増幅器AMP11Aは、差動入力部230、および出力部240を有する。
差動入力部230は、電流源を形成するPMOSのトランジスタMP Tail、およびソースがトランジスタMP Tailのドレインに接続されたPMOSの差動トランジスタMP IN LおよびMP IN Rを含んで構成されている。
出力部240は、電源VDDと基準電位VSS(たとえば接地GND)との間に直列に接続された、PMOSのトランジスタMP Load L、MP Cas L、NMOSのトランジスタMN Cas L、およびMN Load Lを有する。
同様に、出力部240は、電源VDDと基準電位VSS(たとえば接地GND)との間に直列に接続された、PMOSのトランジスタMP Load R、MP Cas R、NMOSのトランジスタMN Cas R、およびMN Load Rを有する。
そして、図14の演算増幅器AMP11Aは、スイッチswr_n1,swr_n2,swr_n3を有している。
差動入力部230は、電流源を形成するPMOSのトランジスタMP Tail、およびソースがトランジスタMP Tailのドレインに接続されたPMOSの差動トランジスタMP IN LおよびMP IN Rを含んで構成されている。
出力部240は、電源VDDと基準電位VSS(たとえば接地GND)との間に直列に接続された、PMOSのトランジスタMP Load L、MP Cas L、NMOSのトランジスタMN Cas L、およびMN Load Lを有する。
同様に、出力部240は、電源VDDと基準電位VSS(たとえば接地GND)との間に直列に接続された、PMOSのトランジスタMP Load R、MP Cas R、NMOSのトランジスタMN Cas R、およびMN Load Rを有する。
そして、図14の演算増幅器AMP11Aは、スイッチswr_n1,swr_n2,swr_n3を有している。
図13において、第1フェーズ(Phase1)の終了時に、スイッチswfo12,swso12のインジェクションの影響により、図14中のノードN1_R,N1_L,N2_R,N2_L,N3_R,N3_Lの電圧が乱される。
このうち、差動入力部230のノードN1_R,N1_Lの電圧の乱れは、トランジスタMP_IN_L,MP_IN_Rの寄生容量を介して直接演算増幅器AMP11の入力ノード(図13中のAIN)に伝わり、ホールド(Hold)モード時の電圧精度劣化に直接影響する。
しかし、本実施形態では、リセットモード期間中に図14のスイッチswr_n1,swr_n2,swr_n3を閉じて差動の誤差電荷Qeをキャンセルする。
これにより、図13中の寄生容量Cp12,Cp13の誤差電荷は無くなり、ホールド(Hold)モード時に高精度出力電圧を得ることが可能となる。
このうち、差動入力部230のノードN1_R,N1_Lの電圧の乱れは、トランジスタMP_IN_L,MP_IN_Rの寄生容量を介して直接演算増幅器AMP11の入力ノード(図13中のAIN)に伝わり、ホールド(Hold)モード時の電圧精度劣化に直接影響する。
しかし、本実施形態では、リセットモード期間中に図14のスイッチswr_n1,swr_n2,swr_n3を閉じて差動の誤差電荷Qeをキャンセルする。
これにより、図13中の寄生容量Cp12,Cp13の誤差電荷は無くなり、ホールド(Hold)モード時に高精度出力電圧を得ることが可能となる。
図15は、演算増幅器の内部端子のリセットの第2の具体例について説明するための図であって、フォールデッドカスコード型2−ステージ(2-Stage)演算増幅器を例として示す図である。
図15の演算増幅器AMP11Bは、図14の演算増幅器AMP11Aのさらに差動出力部250が配置されている。
差動出力部250は、電流源を形成するNMOSのトランジスタMN2 Tail、およびソースがトランジスタMN2 Tailのドレインに接続されたNMOSの差動トランジスタMN2 IN LおよびMN2 IN Rを含んで構成されている。
さらに、差動出力部250は、PMOSの負荷トランジスタMP2 Load LおよびMP2 Load Rを含んで構成されている。
なお、図15では図面の簡単のために位相補償容量は省略してある。
差動出力部250は、電流源を形成するNMOSのトランジスタMN2 Tail、およびソースがトランジスタMN2 Tailのドレインに接続されたNMOSの差動トランジスタMN2 IN LおよびMN2 IN Rを含んで構成されている。
さらに、差動出力部250は、PMOSの負荷トランジスタMP2 Load LおよびMP2 Load Rを含んで構成されている。
なお、図15では図面の簡単のために位相補償容量は省略してある。
2-Stage演算増幅器AMP11Bの場合、スイッチのインジェクションにより位相補償容量を介して演算増幅器の内部ノード電圧が乱されることが多い。
また、通常位相補償容量は図15中のノードN4_L,N4_RとN3_L,N3_R間に挿入されるが、高性能化のためにノードN4_L,N4_RとN1_L,N1_R間に挿入される場合もある。
ノードN4_L,N4_RとN1_L,N1_R間に位相補償容量が挿入された場合、ノードN1_L,N1_Rの端子電圧はスイッチングにより最も乱され、したがってホールド(Hold)モード時の電圧精度劣化が激しくなる。
これを防ぐために、図15に示すようにスイッチswr_n1,swr_n2,swr_n3,swr_n4を用いて誤差電荷Qeをリセットする。
また、通常位相補償容量は図15中のノードN4_L,N4_RとN3_L,N3_R間に挿入されるが、高性能化のためにノードN4_L,N4_RとN1_L,N1_R間に挿入される場合もある。
ノードN4_L,N4_RとN1_L,N1_R間に位相補償容量が挿入された場合、ノードN1_L,N1_Rの端子電圧はスイッチングにより最も乱され、したがってホールド(Hold)モード時の電圧精度劣化が激しくなる。
これを防ぐために、図15に示すようにスイッチswr_n1,swr_n2,swr_n3,swr_n4を用いて誤差電荷Qeをリセットする。
図16は、演算増幅器の内部端子のリセットの第2の具体例について説明するための図であって、フォールデッドカスコード型にゲインブースト回路を用いた演算増幅器の例を示す図である。
ゲインブースト回路GBT1、GBT2を用いた場合、図16中のノードN4_L,N4_RとN5_L,N5_R間にスイッチswr_n4,swr_n5を追加する。このことにより、ノードN1_L,N1_Rが高速にリセットすることが可能となり、ホールド(Hold)モード時の電圧精度が改善する。
なお、図14、図15、図16では、P型トランジスタ入力で、フォールデッドカスコード型構成の演算増幅器例を示したが、N型トランジスタ入力やテレスコピック型演算増幅器の構成にも適用可能である。
<2.第2の実施形態>
図17は、本発明の第2の実施形態に係るパイプライン型AD変換器のブロック図である。
図17は、本発明の第2の実施形態に係るパイプライン型AD変換器のブロック図である。
第2の実施形態に係るパイプライン型AD変換器100Aは、2チャネル間でのアンプシェア構成を用いたパイプライン型AD変換器として構成されている。
アンプシェア構成は、基本的に第1の実施形態に係るパイプライン型AD変換器100と同様である。
したがって、ここではその説明は省略する。
アンプシェア構成は、基本的に第1の実施形態に係るパイプライン型AD変換器100と同様である。
したがって、ここではその説明は省略する。
このように、2チャネル間でのアンプシェア構成に本発明を適用すれば、チャネル間のアイソレーション(Isolation)特性を飛躍的に高めることができる。
以上説明したように、本実施形態に係るパイプライン型AD変換器によれば、以下の効果を得ることができる。
高精度を保ちつつ演算増幅器をシェア可能となるため、パイプライン型AD変換器の小型化を実現できる。
高精度を保ちつつ演算増幅器シェア可能となるため、パイプライン型AD変換器の低消費電力化を実現できる。
先行技術のリセットに比べ、演算増幅器内部をリセットすることにより、高速に誤差電荷をキャンセル可能となり、演算増幅器をシェアするパイプライン型AD変換器の高速化を実現できる。
演算増幅器の内部ノードを一度リセットするため、演算増幅器の内部ノードから演算増幅器の入力への寄生容量に対する精度への影響が激減し、設計期間、検証期間が短くなる。
演算増幅器の内部ノードを一度リセットするため、インジェクションの大きいサイズの大きなスイッチを使用可能となることから、演算増幅器をシェアするパイプライン型AD変換器の高速化が実現できる。
高精度を保ちつつ演算増幅器をシェア可能となるため、パイプライン型AD変換器の小型化を実現できる。
高精度を保ちつつ演算増幅器シェア可能となるため、パイプライン型AD変換器の低消費電力化を実現できる。
先行技術のリセットに比べ、演算増幅器内部をリセットすることにより、高速に誤差電荷をキャンセル可能となり、演算増幅器をシェアするパイプライン型AD変換器の高速化を実現できる。
演算増幅器の内部ノードを一度リセットするため、演算増幅器の内部ノードから演算増幅器の入力への寄生容量に対する精度への影響が激減し、設計期間、検証期間が短くなる。
演算増幅器の内部ノードを一度リセットするため、インジェクションの大きいサイズの大きなスイッチを使用可能となることから、演算増幅器をシェアするパイプライン型AD変換器の高速化が実現できる。
次に、上記した本実施形態に係るパイプライン型AD変換器を採用した信号処理システムの一例としてカメラ信号処理システムの構成例について第3の実施形態として説明する。
<3.第3の実施形態>
図18は、本実施形態に係るパイプライン型AD変換器を採用したカメラシステムである信号処理システムの構成例を示す図である。
図18は、本実施形態に係るパイプライン型AD変換器を採用したカメラシステムである信号処理システムの構成例を示す図である。
図18のカメラシステム300は、CCD等の固体撮像素子301、バッファ302、容量303、相関2重サンプリング回路(CDS)304、パイプライン型AD変換器(ADC)100,100A、およびモード選択回路305を有する。
図18のカメラシステム300は、たとえばモード選択回路305に高画質に撮像するモード(高SNモード)か構図決め用の粗い画像を出力するモードか(低SNモード)を切り替えるモード切替信号SMODを入力する。
これにより、AD変換器100を制御するbit選択信号S305を変更する。これにより、有効ビット数Miが所望の値に設定される。もちろん、ビット数固定のAD変換器100として適用することも可能である。
これにより、構図を決める際には電力の消費を低減することが可能となる。
これにより、AD変換器100を制御するbit選択信号S305を変更する。これにより、有効ビット数Miが所望の値に設定される。もちろん、ビット数固定のAD変換器100として適用することも可能である。
これにより、構図を決める際には電力の消費を低減することが可能となる。
100,100A・・・パイプライン型AD変換器、110−1〜110−n・・・残差演算ステージ、111・・・サブAD変換器、112・・・サブDA変換器、113・・・減算器、114・・・演算増幅器(ゲインアンプ)、120・・・誤り訂正回路(ECC)、200・・・アンプシェア回路、210,220・・・スイッチドキャパシタ回路、AMP11、AMP11A,AMP11B,AMP11C・・・演算増幅器、swr1,swr2,swr3・・・リセット用スイッチ、300・・・信号処理システム。
Claims (12)
- 複数の容量と複数のスイッチを含む複数のスイッチドキャパシタ回路と、
上記複数のスイッチドキャパシタ回路で共有される演算増幅器と、を有し、
上記複数のスイッチドキャパシタ回路は、
上記演算増幅器の入力および出力と切り離すように上記複数のスイッチが制御されて上記複数の容量で第1のアナログ信号をサンプリングするサンプルモードと、
サンプリングした容量を上記演算増幅器の入力および出力と選択的に接続するように上記複数のスイッチが制御されて、上記演算増幅器の上記サンプルモードでサンプリングした信号と第2のアナログ信号との差分を2N(Nは1以上の整数)倍に増幅するホールドモードと、が相補的に設定され、
上記サンプルモード時に上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするリセット用スイッチを有する
スイッチドキャパシタ増幅回路。 - 上記リセット用スイッチは、
上記サンプルモードとホールドモードの移行期間に導通状態に制御されて、上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットする
請求項1記載のスイッチドキャパシタ増幅回路。 - 上記演算増幅器は、
差動構成の回路を含み、当該差動の相補的なノード間を制御信号に応じてシャントするスイッチを有する
請求項1または2記載のスイッチドキャパシタ増幅回路。 - 複数のスイッチドキャパシタ回路が縦続接続されており、隣接するスイッチドキャパシタ回路間にて演算増幅器を共有する
請求項1から3のいずれか一に記載のスイッチドキャパシタ増幅回路。 - 複数の縦横接続されたスイッチドキャパシタ回路が並列に配置されており、隣接に配置された縦横接続のスイッチドキャパシタ回路間にて演算増幅器を共有する
請求項1から3のいずれか一に記載のスイッチドキャパシタ増幅回路。 - 複数の残差演算ステージを有し、
互いに隣接する上記残差演算ステージの各々は、
複数の容量と複数のスイッチを含むスイッチドキャパシタ回路と、
上記隣接するステージの各スイッチドキャパシタ回路間で共有される演算増幅器と、を有し、
上記隣接するステージの各スイッチドキャパシタ回路は、
上記演算増幅器の入力および出力と切り離すように上記複数のスイッチが制御されて上記複数の容量で第1のアナログ信号をサンプリングするサンプルモードと、
サンプリングした容量を上記演算増幅器の入力および出力と選択的に接続するように上記複数のスイッチが制御されて、上記演算増幅器の上記サンプルモードでサンプリングした信号と第2のアナログ信号との差分を2N(Nは1以上の整数)倍に増幅するホールドモードと、が相補的に設定され、
上記サンプルモード時に上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするリセット用スイッチを有する
パイプライン型AD変換器。 - 上記リセット用スイッチは、
上記サンプルモードとホールドモードの移行期間に導通状態に制御されて、上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットする
請求項6記載のパイプライン型AD変換器。 - 上記演算増幅器は、
差動構成の回路を含み、当該差動の相補的なノード間を制御信号に応じてシャントするスイッチを有する
請求項6または7記載のパイプライン型AD変換器。 - 複数のスイッチドキャパシタ回路が縦続接続されており、隣接するスイッチドキャパシタ回路間にて演算増幅器を共有する
請求項6から8のいずれか一に記載のパイプライン型AD増幅器。 - 複数の縦横接続されたスイッチドキャパシタ回路が並列に配置されており、隣接に配置された縦横接続のスイッチドキャパシタ回路間にて演算増幅器を共有する
請求項6から9のいずれか一に記載のパイプライン型AD変換器。 - 上記残差演算ステージの各々は、
入力信である第1のアナログ信号からデジタル信号にAD変換するAD変換器と、
上記AD変換器によるデジタル信号を上記第2のアナログ信号に変換するDA変換器と、を含む
請求項6から10のいずれか一に記載のパイプライン型AD変換器。 - アナログ信号処理系からのアナログ信号をデジタル信号に変換するパイプライン型AD変換器を有し、
上記パイプライン型AD変換器は、
複数の残差演算ステージを有し、
互いに隣接する上記残差演算ステージの各々は、
複数の容量と複数のスイッチを含むスイッチドキャパシタ回路と、
上記隣接するステージの各スイッチドキャパシタ回路間で共有される演算増幅器と、を有し、
上記隣接するステージの各スイッチドキャパシタ回路は、
上記演算増幅器の入力および出力と切り離すように上記複数のスイッチが制御されて上記複数の容量で第1のアナログ信号をサンプリングするサンプルモードと、
サンプリングした容量を上記演算増幅器の入力および出力と選択的に接続するように上記複数のスイッチが制御されて、上記演算増幅器の上記サンプルモードでサンプリングした信号と第2のアナログ信号との差分を2N(Nは1以上の整数)倍に増幅するホールドモードと、が相補的に設定され、
上記サンプルモード時に上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするリセット用スイッチを有する
信号処理システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010155119A JP2012019346A (ja) | 2010-07-07 | 2010-07-07 | スイッチドキャパシタ増幅回路、パイプライン型ad変換器、および信号処理システム |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015174166A1 (ja) * | 2014-05-15 | 2015-11-19 | 株式会社 東芝 | 増幅回路、アナログ/ディジタル変換回路および電圧/時間変換器 |
JPWO2015004829A1 (ja) * | 2013-07-11 | 2017-03-02 | 株式会社ソシオネクスト | 電流型d/a変換器、デルタシグマ変調器および通信装置 |
CN110784219A (zh) * | 2019-11-29 | 2020-02-11 | 江苏波瑞电气有限公司 | 一种基于电力载波通信芯片adc的结构 |
-
2010
- 2010-07-07 JP JP2010155119A patent/JP2012019346A/ja active Pending
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