JP2012019346A - スイッチドキャパシタ増幅回路、パイプライン型ａｄ変換器、および信号処理システム - Google Patents
スイッチドキャパシタ増幅回路、パイプライン型ａｄ変換器、および信号処理システム Download PDFInfo
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Abstract
【課題】精度および高速性能を損なうことなくアンプシェア動作を実現可能なスイッチドキャパシタ増幅回路、パイプライン型ＡＤ変換器、および信号処理システムを提供する。
【解決手段】複数のスイッチドキャパシタ回路２１０，２２０で共有される演算増幅器ＡＭＰ１１を有し、複数のスイッチドキャパシタ回路は演算増幅器の入力および出力と切り離すように複数のスイッチが制御されて複数の容量で第１のアナログ信号をサンプリングするサンプルモードと、サンプリングした容量を演算増幅器の入力および出力と選択的に接続するように複数のスイッチが制御されて、演算増幅器のサンプルモードでサンプリングした信号と第２のアナログ信号との差分を２N倍に増幅するホールドモードとが相補的に設定され、サンプルモード時に演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするスイッチｓｗｒを有する。
【選択図】図１２
【解決手段】複数のスイッチドキャパシタ回路２１０，２２０で共有される演算増幅器ＡＭＰ１１を有し、複数のスイッチドキャパシタ回路は演算増幅器の入力および出力と切り離すように複数のスイッチが制御されて複数の容量で第１のアナログ信号をサンプリングするサンプルモードと、サンプリングした容量を演算増幅器の入力および出力と選択的に接続するように複数のスイッチが制御されて、演算増幅器のサンプルモードでサンプリングした信号と第２のアナログ信号との差分を２N倍に増幅するホールドモードとが相補的に設定され、サンプルモード時に演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするスイッチｓｗｒを有する。
【選択図】図１２
Description
本発明は、たとえばアナログ信号をデジタル信号に変換するＡＤ(アナログ‐デジタル)変換器に適用されるスイッチドキャパシタ増幅回路、パイプライン型ＡＤ変換器、および信号処理システムに関するものである。
デジタル信号処理およびデジタル回路の製造技術の進歩により、アナログ回路のみで構成されていた信号処理システムを、アナログ・デジタル回路を組み合わせて実現することが一般的になっている。
図１は、アナログ・デジタル混載信号処理システムの概念図である。
図１の信号処理システム１は、アナログ信号処理回路２、ＡＤ変換器３、およびデジタル信号処理回路４を有する。
図１の信号処理システム１では、信号処理をできるだけデジタル信号処理回路４で行い、アナログ信号処理回路の規模を小さくすることで、小型化・高効率化が見込める。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路２で行っていた信号処理をデジタル信号処理回路で行うためには、できるだけ元の信号の情報を損なわずにＡＤ変換することが必要になる。このため、高いＳＮ比を持つＡＤ変換器が必要となる。
図１の信号処理システム１は、アナログ信号処理回路２、ＡＤ変換器３、およびデジタル信号処理回路４を有する。
図１の信号処理システム１では、信号処理をできるだけデジタル信号処理回路４で行い、アナログ信号処理回路の規模を小さくすることで、小型化・高効率化が見込める。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路２で行っていた信号処理をデジタル信号処理回路で行うためには、できるだけ元の信号の情報を損なわずにＡＤ変換することが必要になる。このため、高いＳＮ比を持つＡＤ変換器が必要となる。
より高いＳＮ比を実現するには、＜１＞分解能（bit数）をより高くする、＜２＞回路の雑音をより小さくする、という２つの条件が必要となる。また、ＡＤ変換器には高い変換速度も必要となる。これは単位時間に扱う情報量がシステムの高度化に合わせて多くなってきているためである。
このような条件に適合するＡＤ変換器の方式として、パイプライン型ＡＤ変換器がある。
主に、パイプライン型ＡＤ変換器において一般的に演算増幅器を含むスイッチドキャパシタ回路を用いて実現される。
このような条件に適合するＡＤ変換器の方式として、パイプライン型ＡＤ変換器がある。
主に、パイプライン型ＡＤ変換器において一般的に演算増幅器を含むスイッチドキャパシタ回路を用いて実現される。
図２は、一般的なパイプライン型ＡＤ変換器の構成を示すブロック図である。
このパイプライン型ＡＤ変換器１０は、複数段カスケード接続された残差演算ステージ１１−１〜１１−ｎ、および誤り訂正回路（ＥＣＣ）１２を有する。
このうち、残差演算ステージ１１は、低分解能（一般に１〜４bit程度）のサブＡＤ変換器１１ａと、サブＤＡ(デジタル・アナログ)変換器１１ｂ、減算器１１ｃ、および演算増幅器である残差アンプ１１ｄにより構成される。図２において、各残差演算ステージの有効bit数はＭｉである。
残差演算ステージは、単にステージという場合もある。
このパイプライン型ＡＤ変換器１０は、複数段カスケード接続された残差演算ステージ１１−１〜１１−ｎ、および誤り訂正回路（ＥＣＣ）１２を有する。
このうち、残差演算ステージ１１は、低分解能（一般に１〜４bit程度）のサブＡＤ変換器１１ａと、サブＤＡ(デジタル・アナログ)変換器１１ｂ、減算器１１ｃ、および演算増幅器である残差アンプ１１ｄにより構成される。図２において、各残差演算ステージの有効bit数はＭｉである。
残差演算ステージは、単にステージという場合もある。
パイプライン型ＡＤ変換器の動作原理の詳細は、たとえば非特許文献１に記載されている。
以下、パイプライン型ＡＤ変換器の動作を説明する。
図２において、アナログ入力信号ＩＡＮは、まず第１残差演算ステージ（Stage 1）１１−１でＭ１ビットに量子化される。
その後、量子化された信号と元のアナログ信号の差分を増幅し、次の残差演算ステージに出力する。
その信号は第２残差演算ステージ（Stage2）１１−２においても同様の信号処理が行われ逐次、次のステージへと信号が受け渡される。
最終的に、各ステージで量子化された信号が誤り訂正回路１２で加算されて、デジタル信号出力へと変換される。
以下、パイプライン型ＡＤ変換器の動作を説明する。
図２において、アナログ入力信号ＩＡＮは、まず第１残差演算ステージ（Stage 1）１１−１でＭ１ビットに量子化される。
その後、量子化された信号と元のアナログ信号の差分を増幅し、次の残差演算ステージに出力する。
その信号は第２残差演算ステージ（Stage2）１１−２においても同様の信号処理が行われ逐次、次のステージへと信号が受け渡される。
最終的に、各ステージで量子化された信号が誤り訂正回路１２で加算されて、デジタル信号出力へと変換される。
各残差演算ステージ１１には、クロックの状態によって、おおまかに分けてサンプル（Sample）モードとホールド（Hold）モードの計２つのモードが存在する。
図３（Ａ）および（Ｂ）は、サンプルモードとホールドモードについて簡単に説明するため、１．５ビットパイプラインステージ（bit Pipeline Stage）の一般的な構成を示す図である。
通常は差動回路として与えられるが、ここでは簡単のためシングル（Single）の回路とした。
図３（Ａ）および（Ｂ）は、サンプルモードとホールドモードについて簡単に説明するため、１．５ビットパイプラインステージ（bit Pipeline Stage）の一般的な構成を示す図である。
通常は差動回路として与えられるが、ここでは簡単のためシングル（Single）の回路とした。
図３（Ａ）および（Ｂ）においては、カスケード接続された第１ステージ（Stage1）１１−１と第２ステージ（Stage2）１１−２を示している。
第１ステージ１１−１は、演算増幅器ＡＭＰ１、キャパシタＣｆ１，Ｃｓ１、スイッチｓｗｆｏ１，ｓｗｓｏ１，ｓｗｆｉ１，ｓｗｓｉ１を有する。
第２ステージ１１−２は、演算増幅器ＡＭＰ２、キャパシタＣｆ２，Ｃｓ２、スイッチｓｗｆｏ２，ｓｗｓｏ２，ｓｗｆｉ２，ｓｗｓｉ２を有する。
第１ステージ１１−１は、演算増幅器ＡＭＰ１、キャパシタＣｆ１，Ｃｓ１、スイッチｓｗｆｏ１，ｓｗｓｏ１，ｓｗｆｉ１，ｓｗｓｉ１を有する。
第２ステージ１１−２は、演算増幅器ＡＭＰ２、キャパシタＣｆ２，Ｃｓ２、スイッチｓｗｆｏ２，ｓｗｓｏ２，ｓｗｆｉ２，ｓｗｓｉ２を有する。
図３（Ａ）および（Ｂ）において、第１フェーズ（Phase1）では、第１ステージ（Stage1）がサンプルモードとなり入力される信号をサンプリングする。
第１フェーズ（Phase1）においてサンプリングされた信号は、第２フェーズ（Phase2）において第１ステージ（Stage1）１１−１でサブＤＡ変換器１１ｂ（SubDAC）出力（Vdac1）との差分が増幅される。そして、その信号が次段である第２ステージ（Stage2）１１−２でサンプリングされる。
このため、隣り合うステージ間で、常にサンプルモードとホールドモードが相互に異なる状態となる。
第１フェーズ（Phase1）においてサンプリングされた信号は、第２フェーズ（Phase2）において第１ステージ（Stage1）１１−１でサブＤＡ変換器１１ｂ（SubDAC）出力（Vdac1）との差分が増幅される。そして、その信号が次段である第２ステージ（Stage2）１１−２でサンプリングされる。
このため、隣り合うステージ間で、常にサンプルモードとホールドモードが相互に異なる状態となる。
隣り合うステージ間でモードが相互に異なる状態を利用して、パイプライン型ＡＤ変換器の低消費電力化、小面積化を実現した例が、非特許文献２に開示されている。
上記のＡＤ変換器は、隣り合うステージ間、すなわち奇数ステージと偶数ステージで時分割に１つの演算増幅器をシェアするアンプシェア構成を用いている。
上記のＡＤ変換器は、隣り合うステージ間、すなわち奇数ステージと偶数ステージで時分割に１つの演算増幅器をシェアするアンプシェア構成を用いている。
図４は、隣り合うステージ間でのアンプシェア構成を用いたパイプライン型ＡＤ変換器を示す図である。
また、図５（Ａ）および（Ｂ）は、図４で示したアンプシェア構成を用いた１．５ビットパイプラインステージの回路動作例を示す図である。
図３と同様に、通常は差動回路として与えられるが、簡単のためシングルの回路とした。
また、図５（Ａ）および（Ｂ）は、図４で示したアンプシェア構成を用いた１．５ビットパイプラインステージの回路動作例を示す図である。
図３と同様に、通常は差動回路として与えられるが、簡単のためシングルの回路とした。
図５（Ａ）および（Ｂ）において、第１フェーズ（Phase1）では第１ステージ（Stage1）がサンプル（Sample）モードであり、演算増幅器ＡＭＰ１は使用していない。
第１フェーズ（Phase1）では第２ステージ（Stage2）がホールド（Hold）モードであり、演算増幅器ＡＭＰ１を用いて信号増幅を行っている。
一方、第２フェーズ（Phase2）では第１ステージ（Stage1）はホールド（Hold）モードであり、第１フェーズ（Phase1）でサンプリングされた第１ステージ（Stage1）の信号とサブＤＡ変換器１１ｂ（SubDAC）出力(Vdac1)との差分が増幅されている。
そして、第２ステージ（Stage2）はサンプル（Sample）モードであり第１ステージ（Stage1）の差分増幅信号がサンプリングされた状態となる。
第１フェーズ（Phase1）では第２ステージ（Stage2）がホールド（Hold）モードであり、演算増幅器ＡＭＰ１を用いて信号増幅を行っている。
一方、第２フェーズ（Phase2）では第１ステージ（Stage1）はホールド（Hold）モードであり、第１フェーズ（Phase1）でサンプリングされた第１ステージ（Stage1）の信号とサブＤＡ変換器１１ｂ（SubDAC）出力(Vdac1)との差分が増幅されている。
そして、第２ステージ（Stage2）はサンプル（Sample）モードであり第１ステージ（Stage1）の差分増幅信号がサンプリングされた状態となる。
このような構成により、隣り合うステージ間での演算増幅器の数を減らすことが可能となり、パイプライン型ＡＤ変換器の低消費電力化、小面積化を実現している。
演算増幅器には高利得・広帯域の特性が必要とされるため、ＡＤ変換器を構成するパーツの中では最も消費電力が大きくなる傾向にあり、演算増幅器の数が低減することによる低消費電力化の効果は非常に大きい。
演算増幅器には高利得・広帯域の特性が必要とされるため、ＡＤ変換器を構成するパーツの中では最も消費電力が大きくなる傾向にあり、演算増幅器の数が低減することによる低消費電力化の効果は非常に大きい。
一方、前述のアンプシェアは隣り合うステージ間だけではなく、並列に配置されたパイプライン型ＡＤ変換器間においてもその効果を発揮する。
特許文献１に開示された多入力ＡＤ変換器は、２チャネルのＡＤ変換器の位相を逆に制御することで、２チャネル間で演算増幅器をシェアする構成例を示している。
特許文献１に開示された多入力ＡＤ変換器は、２チャネルのＡＤ変換器の位相を逆に制御することで、２チャネル間で演算増幅器をシェアする構成例を示している。
図６は、２チャネル間でのアンプシェア構成を用いたパイプライン型ＡＤ変換器を示す図である。
また、図７（Ａ）および（Ｂ）は、図６で示した２チャネル間でのアンプシェア構成を用いた１．５ビットパイプラインステージの回路動作例を示す図である。
図３と同様に、通常は差動回路で与えられるが、簡単のためシングルの回路とした。
また、図７（Ａ）および（Ｂ）は、図６で示した２チャネル間でのアンプシェア構成を用いた１．５ビットパイプラインステージの回路動作例を示す図である。
図３と同様に、通常は差動回路で与えられるが、簡単のためシングルの回路とした。
図７（Ａ）および（Ｂ）において、第１フェーズ（Phase1）では第１チャネルＣＨ１の第１ステージ（Stage1）がサンプル（Sample）モードであり、演算増幅器ＡＭＰ１は使用していない。
第１フェーズ（Phase1）では第２チャネルＣＨ２の第１ステージ（Stage1）がホールド（Hold）モードであり、演算増幅器ＡＭＰ１を用いて信号増幅を行っている。
一方、第２フェーズ（Phase2）では、第１チャネルＣＨ１の第１ステージ（Stage1）がホールド（Hold）モードであり、演算増幅器ＡＭＰ１を用いて信号増幅を行っており、第２チャネルＣＨ２の第１ステージ（Stage1）はサンプル（Sample）モードである。
第１フェーズ（Phase1）では第２チャネルＣＨ２の第１ステージ（Stage1）がホールド（Hold）モードであり、演算増幅器ＡＭＰ１を用いて信号増幅を行っている。
一方、第２フェーズ（Phase2）では、第１チャネルＣＨ１の第１ステージ（Stage1）がホールド（Hold）モードであり、演算増幅器ＡＭＰ１を用いて信号増幅を行っており、第２チャネルＣＨ２の第１ステージ（Stage1）はサンプル（Sample）モードである。
このような構成により、チャネル間のステージで演算増幅器をシェアし、２チャネルＡＤ変換器の演算増幅器数を半減することが可能となる。
"A 10b, 20MSample/s, 35mW Pipeline A/D Converter", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 30, NO. 3, MARCH 1995
"A 250-mW, 8-b, 52-MSample/s Parallel-Pipelined A/D Converter with Reduced Number of Amplifiers" , IEEE JOURNAL OF SOLID-STATE CIRCUITES, VOL.32, NO.3, MARCH 1997
しかし、上記の非特許文献２や特許文献１のアンプシェア構成は、以下の欠点がある。
上記非特許文献２で“Memory Effect”として記述される寄生容量と演算増幅器の有限ゲインによる誤差や図４中のスイッチ(swfo1, swso1, swfi1, swsi1, swfo2, swso2, swfi2, swsi2)のインジェクションによる誤差がある。それらの誤差によりアンプシェアを用いない場合に比べ精度が劣化する欠点を持つ。
上記の欠点を、図８（Ａ）および（Ｂ）に関連付けて説明する。
図３と同様に、通常は差動回路として与えられるが、簡単のためシングルの回路とした。
上記非特許文献２で“Memory Effect”として記述される寄生容量と演算増幅器の有限ゲインによる誤差や図４中のスイッチ(swfo1, swso1, swfi1, swsi1, swfo2, swso2, swfi2, swsi2)のインジェクションによる誤差がある。それらの誤差によりアンプシェアを用いない場合に比べ精度が劣化する欠点を持つ。
上記の欠点を、図８（Ａ）および（Ｂ）に関連付けて説明する。
図３と同様に、通常は差動回路として与えられるが、簡単のためシングルの回路とした。
図８（Ａ）および（Ｂ）において、第１フェーズ（Phase1）では、第２ステージ（Stage2）がホールド（Hold）モードである。
そして、演算増幅器ＡＭＰ１の入力ノードＡＩＮの対地への寄生容量Ｃｐ１と、入力ノードＡＩＮから演算増幅器出力側への寄生容量Ｃｐ２,Ｃｐ３には、演算増幅器ＡＭＰ１の有限ゲイン(Ａ倍)による誤差電荷が貯まっている。
出力側の寄生容量Ｃｐ２,Ｃｐ３は演算増幅器ＡＭＰ１内のトランジスタ寄生容量や位相補償容量を介してみえる演算増幅器内部ノードＡＮや演算増幅器出力ノードＡＯＵＴとの寄生容量であり、アンプシェアによる誤差としては無視できない。
さらに、第１フェーズ（Phase1）から第２フェーズ（Phase2）への移行時に、スイッチｓｗｆｉ２,ｓｗｓｉ２のインジェクションによる誤差電荷が寄生容量Ｃｐ１へ流れ込む。また、スイッチｓｗｆｏ２,ｓｗｓｏ２のインジェクションによる誤差電荷が寄生容量Ｃｐ２,Ｃｐ３へ流れ込む。その結果、寄生容量Ｃｐ１には誤差電荷Ｑｅ１、寄生容量Ｃｐ２には誤差電荷Ｑｅ２が貯まることになる。
第２フェーズ（Phase2）では第１ステージ（Stage1）がホールド（Hold）モード、第２ステージ（Stage2）がサンプル（Sample）モードとなり、第１フェーズ（Phase1）で発生した誤差電荷Ｑｅ１,Ｑｅ２がキャパシタＣｆ１,Ｃｓ１に流れ込む。このために、第１ステージ（Stage1）の残差出力電圧精度に影響する。
これらの誤差電荷は全て演算増幅器ＡＭＰ１の出力電圧に対する依存性を持つため、第１ステージ（Stage1）および第２ステージ（Stage2）の誤差出力電圧は共に歪み、電圧精度は劣化する。
そして、演算増幅器ＡＭＰ１の入力ノードＡＩＮの対地への寄生容量Ｃｐ１と、入力ノードＡＩＮから演算増幅器出力側への寄生容量Ｃｐ２,Ｃｐ３には、演算増幅器ＡＭＰ１の有限ゲイン(Ａ倍)による誤差電荷が貯まっている。
出力側の寄生容量Ｃｐ２,Ｃｐ３は演算増幅器ＡＭＰ１内のトランジスタ寄生容量や位相補償容量を介してみえる演算増幅器内部ノードＡＮや演算増幅器出力ノードＡＯＵＴとの寄生容量であり、アンプシェアによる誤差としては無視できない。
さらに、第１フェーズ（Phase1）から第２フェーズ（Phase2）への移行時に、スイッチｓｗｆｉ２,ｓｗｓｉ２のインジェクションによる誤差電荷が寄生容量Ｃｐ１へ流れ込む。また、スイッチｓｗｆｏ２,ｓｗｓｏ２のインジェクションによる誤差電荷が寄生容量Ｃｐ２,Ｃｐ３へ流れ込む。その結果、寄生容量Ｃｐ１には誤差電荷Ｑｅ１、寄生容量Ｃｐ２には誤差電荷Ｑｅ２が貯まることになる。
第２フェーズ（Phase2）では第１ステージ（Stage1）がホールド（Hold）モード、第２ステージ（Stage2）がサンプル（Sample）モードとなり、第１フェーズ（Phase1）で発生した誤差電荷Ｑｅ１,Ｑｅ２がキャパシタＣｆ１,Ｃｓ１に流れ込む。このために、第１ステージ（Stage1）の残差出力電圧精度に影響する。
これらの誤差電荷は全て演算増幅器ＡＭＰ１の出力電圧に対する依存性を持つため、第１ステージ（Stage1）および第２ステージ（Stage2）の誤差出力電圧は共に歪み、電圧精度は劣化する。
このような特性劣化に対し先行技術では、第１フェーズ（Phase1）と第２フェーズ（Phase2）の間にリセット（Reset）期間(Phase1.5)を設けている。
これにより、寄生容量Ｃｐ１の誤差電荷のみを常にリセットし、寄生容量Ｃｐ１の誤差電荷が電圧依存性を持つことを防ぎ精度を高めている。
図９（Ａ）〜（Ｃ）はこの先行技術によるリセット方法を示している。
これにより、寄生容量Ｃｐ１の誤差電荷のみを常にリセットし、寄生容量Ｃｐ１の誤差電荷が電圧依存性を持つことを防ぎ精度を高めている。
図９（Ａ）〜（Ｃ）はこの先行技術によるリセット方法を示している。
しかし、この方法では、演算増幅器側の寄生容量に対する誤差電荷Ｑｅ2はリセットできない。
また、演算増幅器の入力ノードＡＩＮのみリセットする場合、第１フェーズ（Phase1）から第２フェーズ（Phase2）への移行期間は通常ネガティブフィードバックがかからない。
このため、演算増幅器出力や演算増幅器の内部ノードの電圧は定まらず、反って寄生容量Ｃｐ２の誤差電荷Ｑｅ２を大きくしてしまうことになる。
これはリセット（Reset）期間に十分時間を設けることで回避することが可能となるが、サンプル（Sample）またはホールド（Hold）時間を犠牲にすることになり、高速化応用を制限することになる。
また、演算増幅器の入力ノードＡＩＮのみリセットする場合、第１フェーズ（Phase1）から第２フェーズ（Phase2）への移行期間は通常ネガティブフィードバックがかからない。
このため、演算増幅器出力や演算増幅器の内部ノードの電圧は定まらず、反って寄生容量Ｃｐ２の誤差電荷Ｑｅ２を大きくしてしまうことになる。
これはリセット（Reset）期間に十分時間を設けることで回避することが可能となるが、サンプル（Sample）またはホールド（Hold）時間を犠牲にすることになり、高速化応用を制限することになる。
本発明は、精度および高速性能を損なうことなく、アンプシェア動作を実現することが可能なスイッチドキャパシタ増幅回路およびパイプライン型ＡＤ変換器を提供することにある。
本発明の第１の観点のスイッチドキャパシタ増幅回路は、複数の容量と複数のスイッチを含む複数のスイッチドキャパシタ回路と、上記複数のスイッチドキャパシタ回路で共有される演算増幅器と、を有し、上記複数のスイッチドキャパシタ回路は、上記演算増幅器の入力および出力と切り離すように上記複数のスイッチが制御されて上記複数の容量で第１のアナログ信号をサンプリングするサンプルモードと、サンプリングした容量を上記演算増幅器の入力および出力と選択的に接続するように上記複数のスイッチが制御されて、上記演算増幅器の上記サンプルモードでサンプリングした信号と第２のアナログ信号との差分を２N(Nは1以上の整数)倍に増幅するホールドモードと、が相補的に設定され、上記サンプルモード時に上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするリセット用スイッチを有する。
本発明の第２の観点のパイプライン型ＡＤ変換器は、複数の残差演算ステージを有し、互いに隣接する上記残差演算ステージの各々は、複数の容量と複数のスイッチを含むスイッチドキャパシタ回路と、上記隣接するステージの各スイッチドキャパシタ回路間で共有される演算増幅器と、を有し、上記隣接するステージの各スイッチドキャパシタ回路は、上記演算増幅器の入力および出力と切り離すように上記複数のスイッチが制御されて上記複数の容量で第１のアナログ信号をサンプリングするサンプルモードと、サンプリングした容量を上記演算増幅器の入力および出力と選択的に接続するように上記複数のスイッチが制御されて、上記演算増幅器の上記サンプルモードでサンプリングした信号と第２のアナログ信号との差分を２N(Nは1以上の整数)倍に増幅するホールドモードと、が相補的に設定され、上記サンプルモード時に上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするリセット用スイッチを有する。
本発明の第３の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するパイプライン型ＡＤ変換器を有し、上記パイプライン型ＡＤ変換器は、複数の残差演算ステージを有し、互いに隣接する上記残差演算ステージの各々は、複数の容量と複数のスイッチを含むスイッチドキャパシタ回路と、上記隣接するステージの各スイッチドキャパシタ回路間で共有される演算増幅器と、を有し、上記隣接するステージの各スイッチドキャパシタ回路は、上記演算増幅器の入力および出力と切り離すように上記複数のスイッチが制御されて上記複数の容量で第１のアナログ信号をサンプリングするサンプルモードと、サンプリングした容量を上記演算増幅器の入力および出力と選択的に接続するように上記複数のスイッチが制御されて、上記演算増幅器の上記サンプルモードでサンプリングした信号と第２のアナログ信号との差分を２N(Nは1以上の整数)倍に増幅するホールドモードと、が相補的に設定され、上記サンプルモード時に上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするリセット用スイッチを有する。
本発明によれば、精度および高速性能を損なうことなく、アンプシェア動作を実現することができる。
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（パイプライン型ＡＤ変換器の第１の構成例）
２．第２の実施形態（パイプライン型ＡＤ変換器の第２の構成例）
３．第３の実施形態（信号処理システムの第１の構成例）
なお、説明は以下の順序で行う。
１．第１の実施形態（パイプライン型ＡＤ変換器の第１の構成例）
２．第２の実施形態（パイプライン型ＡＤ変換器の第２の構成例）
３．第３の実施形態（信号処理システムの第１の構成例）
＜１．第１の実施形態＞
図１０は、本発明の第１の実施形態に係るパイプライン型ＡＤ変換器のブロック図である。
図１１は、図１０の残差演算ステージの構成例を示す図である。
図１０は、本発明の第１の実施形態に係るパイプライン型ＡＤ変換器のブロック図である。
図１１は、図１０の残差演算ステージの構成例を示す図である。
本第１の実施形態に係るパイプライン型ＡＤ変換器１００は、図１０に示すように、カスケード接続された複数残差演算ステージ１１０−１〜１１０−ｎ、および誤り訂正回路（ＥＣＣ）１２０を有する。
残差演算ステージ１１０は、サブＡＤ変換器(SubADC)１１１、サブＤＡ変換器(SubDAC)１１２、減算器１１３、およびゲインアンプ（演算増幅器）１１４により構成される。各残差演算ステージの有効bit数はＭｉである。
残差演算ステージは、単にステージという場合もある。
残差演算ステージは、単にステージという場合もある。
図１０および図１１において、アナログ入力信号ＩＡＮは、まず第１残差演算ステージ（Stage 1）１１０−１でＭ１ビットに量子化される。
その後、量子化された信号と元のアナログ信号の差分を増幅し、次の残差演算ステージに出力する。
その信号は第２残差演算ステージ（Stage2）１１０−２においても同様の信号処理が行われ逐次、次のステージへと信号が受け渡される。
最終的に、各ステージで量子化された信号が誤り訂正回路１２０で加算されて、デジタル信号出力へと変換される。
その後、量子化された信号と元のアナログ信号の差分を増幅し、次の残差演算ステージに出力する。
その信号は第２残差演算ステージ（Stage2）１１０−２においても同様の信号処理が行われ逐次、次のステージへと信号が受け渡される。
最終的に、各ステージで量子化された信号が誤り訂正回路１２０で加算されて、デジタル信号出力へと変換される。
このような構成を有する残差演算ステージ１１０は、基本的に演算増幅器を含むスイッチドキャパシタ増幅回路により形成される。
そして、本第１の実施形態のパイプライン型ＡＤ変換器１００においては、隣り合うステージ間、すなわち奇数ステージと偶数ステージで時分割に１つの演算増幅器をシェアするアンプシェア構成を用いている。
以下、演算増幅器をシェアするアンプシェア構成ついて具体的に説明する。
なお、以下では、理解を容易にするために第１残差演算ステージ(Stage1)と次段の第２残差演算ステージ(Stage2)で演算増幅器（残差アンプ、ゲインアンプ）をシェア（共有）する構成について説明する。
そして、本第１の実施形態のパイプライン型ＡＤ変換器１００においては、隣り合うステージ間、すなわち奇数ステージと偶数ステージで時分割に１つの演算増幅器をシェアするアンプシェア構成を用いている。
以下、演算増幅器をシェアするアンプシェア構成ついて具体的に説明する。
なお、以下では、理解を容易にするために第１残差演算ステージ(Stage1)と次段の第２残差演算ステージ(Stage2)で演算増幅器（残差アンプ、ゲインアンプ）をシェア（共有）する構成について説明する。
［アンプシェア構成の基本的な構成例］
図１２は、本発明の第１の実施形態に係る隣り合うステージ間でのアンプシェア構成の一例を示す図である。
図１２は、本発明の第１の実施形態に係る隣り合うステージ間でのアンプシェア構成の一例を示す図である。
このアンプシェア回路２００は、第１ステージ(Stage1)１１０−１に配置されるスイッチドキャパシタ回路２１０、第２ステージ(Stage1)１１０−２に配置されるスイッチドキャパシタ回路２２０を有する。
アンプシェア回路２００は、第１および第２ステージのいずれかに配置可能な、演算増幅器ＡＭＰ１１を有する。
アンプシェア回路２００は、演算増幅器の入力ノードと対地の寄生容量、さらに演算増幅器入力ノードと演算増幅器の内部ノードへのあらゆる寄生容量に生じる誤差電荷をリセットするスイッチｓｗｒ１,ｓｗｒ２,ｓｗｒ３を有する。Ｃｐ１１，Ｃｐ１２，Ｃｐ１３は寄生容量を示している。
スイッチｓｗｒ１,ｓｗｒ２,ｓｗｒ３は、第１および第２ステージのいずれかに配置可能である。
なお、通常は差動回路として与えられるが、簡単のためシングル（Single）の回路とした。
アンプシェア回路２００は、第１および第２ステージのいずれかに配置可能な、演算増幅器ＡＭＰ１１を有する。
アンプシェア回路２００は、演算増幅器の入力ノードと対地の寄生容量、さらに演算増幅器入力ノードと演算増幅器の内部ノードへのあらゆる寄生容量に生じる誤差電荷をリセットするスイッチｓｗｒ１,ｓｗｒ２,ｓｗｒ３を有する。Ｃｐ１１，Ｃｐ１２，Ｃｐ１３は寄生容量を示している。
スイッチｓｗｒ１,ｓｗｒ２,ｓｗｒ３は、第１および第２ステージのいずれかに配置可能である。
なお、通常は差動回路として与えられるが、簡単のためシングル（Single）の回路とした。
第１ステージ１１０−１のスイッチドキャパシタ回路２１０は、キャパシタＣｆ１１，Ｃｓ１１、スイッチｓｗｆｏ１１，ｓｗｓｏ１１，ｓｗｆｉ１１，ｓｗｓｉ１１を有する。
スイッチｓｗｆｏ１１，ｓｗｓｏ１１，ｓｗｆｉ１１，ｓｗｓｉ１１は、端子ａ，ｂ，ｃを有する。
スイッチｓｗｆｏ１１は、端子ａがキャパシタＣｆ１１の一方の端子（第１電極）に接続され、端子ｂが入力アナログ信号電圧Ｖｉｎの供給端子Ｔ１１に接続され、端子ｃが演算増幅器ＡＭＰ１１の出力端子に接続されている。
スイッチｓｗｆｓ１１は、端子ａがキャパシタＣｓ１１の一方の端子（第１電極）に接続され、端子ｂが入力アナログ信号電圧Ｖｉｎの供給端子Ｔ１１に接続され、端子ｃがサブＤＡ変換器１１２のアナログ信号Ｖｄａｃ１の供給端子Ｔ１２に接続されている。
スイッチｓｗｆｉ１１は、端子ａがキャパシタＣｆ１１の他方の端子（第２電極）に接続され、端子ｂが接地ＧＮＤに接続され、端子ｃが演算増幅器ＡＭＰ１１の反転入力端子（−）である端子ＡＩＮに接続されている。
スイッチｓｗｆｓ１１は、端子ａがキャパシタＣｓ１１の他方の端子（第２電極）に接続され、端子ｂが接地ＧＮＤに接続され、端子ｃが演算増幅器ＡＭＰ１１の反転入力端子（−）である端子ＡＩＮに接続されている。
なお、演算増幅器ＡＭＰ１１の非反転入力端子（＋）は接地ＧＮＤに接続されている。
スイッチｓｗｆｏ１１，ｓｗｓｏ１１，ｓｗｆｉ１１，ｓｗｓｉ１１は、端子ａ，ｂ，ｃを有する。
スイッチｓｗｆｏ１１は、端子ａがキャパシタＣｆ１１の一方の端子（第１電極）に接続され、端子ｂが入力アナログ信号電圧Ｖｉｎの供給端子Ｔ１１に接続され、端子ｃが演算増幅器ＡＭＰ１１の出力端子に接続されている。
スイッチｓｗｆｓ１１は、端子ａがキャパシタＣｓ１１の一方の端子（第１電極）に接続され、端子ｂが入力アナログ信号電圧Ｖｉｎの供給端子Ｔ１１に接続され、端子ｃがサブＤＡ変換器１１２のアナログ信号Ｖｄａｃ１の供給端子Ｔ１２に接続されている。
スイッチｓｗｆｉ１１は、端子ａがキャパシタＣｆ１１の他方の端子（第２電極）に接続され、端子ｂが接地ＧＮＤに接続され、端子ｃが演算増幅器ＡＭＰ１１の反転入力端子（−）である端子ＡＩＮに接続されている。
スイッチｓｗｆｓ１１は、端子ａがキャパシタＣｓ１１の他方の端子（第２電極）に接続され、端子ｂが接地ＧＮＤに接続され、端子ｃが演算増幅器ＡＭＰ１１の反転入力端子（−）である端子ＡＩＮに接続されている。
なお、演算増幅器ＡＭＰ１１の非反転入力端子（＋）は接地ＧＮＤに接続されている。
第２ステージ１１０−２のスイッチドキャパシタ回路２２０は、キャパシタＣｆ２１，Ｃｓ２１、スイッチｓｗｆｏ２１，ｓｗｓｏ２１，ｓｗｆｉ２１，ｓｗｓｉ２１を有する。
スイッチｓｗｆｏ２１，ｓｗｓｏ２１，ｓｗｆｉ２１，ｓｗｓｉ２１は、端子ａ，ｂ，ｃを有する。
スイッチｓｗｆｏ２１は、端子ａがキャパシタＣｆ２１の一方の端子（第１電極）に接続され、端子ｂおよびｃが演算増幅器ＡＭＰ１１の出力端子に接続されている。
スイッチｓｗｆｓ２１は、端子ａがキャパシタＣｓ２１の一方の端子（第１電極）に接続され、端子ｂが演算増幅器ＡＭＰ１１の出力端子に接続され、端子ｃがサブＤＡ変換器１１２のアナログ信号Ｖｄａｃ２の供給端子Ｔ２２に接続されている。
スイッチｓｗｆｉ２１は、端子ａがキャパシタＣｆ２１の他方の端子（第２電極）に接続され、端子ｂが接地ＧＮＤに接続され、端子ｃが演算増幅器ＡＭＰ１１の反転入力端子（−）である端子ＡＩＮに接続されている。
スイッチｓｗｆｓ２１は、端子ａがキャパシタＣｓ２１の他方の端子（第２電極）に接続され、端子ｂが接地ＧＮＤに接続され、端子ｃが演算増幅器ＡＭＰ１１の反転入力端子（−）である端子ＡＩＮに接続されている。
スイッチｓｗｆｏ２１，ｓｗｓｏ２１，ｓｗｆｉ２１，ｓｗｓｉ２１は、端子ａ，ｂ，ｃを有する。
スイッチｓｗｆｏ２１は、端子ａがキャパシタＣｆ２１の一方の端子（第１電極）に接続され、端子ｂおよびｃが演算増幅器ＡＭＰ１１の出力端子に接続されている。
スイッチｓｗｆｓ２１は、端子ａがキャパシタＣｓ２１の一方の端子（第１電極）に接続され、端子ｂが演算増幅器ＡＭＰ１１の出力端子に接続され、端子ｃがサブＤＡ変換器１１２のアナログ信号Ｖｄａｃ２の供給端子Ｔ２２に接続されている。
スイッチｓｗｆｉ２１は、端子ａがキャパシタＣｆ２１の他方の端子（第２電極）に接続され、端子ｂが接地ＧＮＤに接続され、端子ｃが演算増幅器ＡＭＰ１１の反転入力端子（−）である端子ＡＩＮに接続されている。
スイッチｓｗｆｓ２１は、端子ａがキャパシタＣｓ２１の他方の端子（第２電極）に接続され、端子ｂが接地ＧＮＤに接続され、端子ｃが演算増幅器ＡＭＰ１１の反転入力端子（−）である端子ＡＩＮに接続されている。
リセット用のスイッチｓｗｒ１,ｓｗｒ２,ｓｗｒ３は端子ａおよびｂを有する。
スイッチｓｗｒ１の端子ａは接地ＧＮＤに接続され、端子ｂが演算増幅器ＡＭＰ１１の反転入力端子（−）である端子ＡＩＮに接続され、その接続ノードと接地ＧＮＤとの間に寄生容量Ｃｐ１１が存在する。
スイッチｓｗｒ２の端子ａが演算増幅器ＡＭＰ１１の内部端子ＡＮに接続され、端子ｂが接地ＧＮＤに接続されている。
スイッチｓｗｒ３の端子ａが演算増幅器ＡＭＰ１１の出力端子に接続され、端子ｂが接地ＧＮＤに接続されている。
演算増幅器ＡＭＰ１１の内部端子ＡＮと入力端子ＡＩＮ間の寄生容量Ｃｐ１２が存在する。
演算増幅器ＡＭＰ１１の内部端子ＡＮと出力端子間に寄生容量Ｃｐ１３が存在する。
スイッチｓｗｒ１の端子ａは接地ＧＮＤに接続され、端子ｂが演算増幅器ＡＭＰ１１の反転入力端子（−）である端子ＡＩＮに接続され、その接続ノードと接地ＧＮＤとの間に寄生容量Ｃｐ１１が存在する。
スイッチｓｗｒ２の端子ａが演算増幅器ＡＭＰ１１の内部端子ＡＮに接続され、端子ｂが接地ＧＮＤに接続されている。
スイッチｓｗｒ３の端子ａが演算増幅器ＡＭＰ１１の出力端子に接続され、端子ｂが接地ＧＮＤに接続されている。
演算増幅器ＡＭＰ１１の内部端子ＡＮと入力端子ＡＩＮ間の寄生容量Ｃｐ１２が存在する。
演算増幅器ＡＭＰ１１の内部端子ＡＮと出力端子間に寄生容量Ｃｐ１３が存在する。
スイッチｓｗｒ１,ｓｗｒ２,ｓｗｒ３のリセット動作は、以下に説明するように、第１フェーズ(Phase1)から第２フェーズ(Phase2)への移行期間に行われる。
図１３（Ａ）〜（Ｃ）は、図１０で示したアンプシェア構成を用いたパイプラインステージの回路動作例を示す図である。
図１３（Ａ）〜（Ｃ）は、本実施形態の特徴である誤差電荷キャンセル方法を示している。
図１３（Ａ）〜（Ｃ）は、本実施形態の特徴である誤差電荷キャンセル方法を示している。
図１３（Ａ）〜（Ｃ）において、第１フェーズ（Phase1）では第１ステージ（Stage1）がサンプル（Sample）モードであり、演算増幅器ＡＭＰ１１は使用していない。
第１フェーズ（Phase1）では第２ステージ（Stage2）がホールド（Hold）モードであり、演算増幅器ＡＭＰ１１を用いて信号増幅を行っている。
第１フェーズ（Phase1）では第２ステージ（Stage2）がホールド（Hold）モードであり、演算増幅器ＡＭＰ１１を用いて信号増幅を行っている。
そして、本実施形態においては、図１３（Ｂ）に示すように、サンプル（Sample）モードとホールド（Hold）モードの移行期間にリセット（Reset）モードを設けている。
第１．５フェーズ(Phase1.5)のリセット（Reset）モード中に演算増幅器ＡＭＰ１１の入力ノードＡＩＮ、演算増幅器ＡＭＰ１１の内部ノードＡＮを、リセット用スイッチｓｗｒ１,ｓｗｒ２,ｓｗｒ３を用いてリセットする。
これにより、演算増幅器ＡＭＰ１１の有限ゲインによる誤差やスイッチドキャパシタ回路２１０，２２０の各スイッチ(swfo11,swso11,swfi11,swsi11,swfo21,swso21,swfi21,swsi21)のインジェクションによる誤差電荷をキャンセルすることが可能となる。
第１．５フェーズ(Phase1.5)のリセット（Reset）モード中に演算増幅器ＡＭＰ１１の入力ノードＡＩＮ、演算増幅器ＡＭＰ１１の内部ノードＡＮを、リセット用スイッチｓｗｒ１,ｓｗｒ２,ｓｗｒ３を用いてリセットする。
これにより、演算増幅器ＡＭＰ１１の有限ゲインによる誤差やスイッチドキャパシタ回路２１０，２２０の各スイッチ(swfo11,swso11,swfi11,swsi11,swfo21,swso21,swfi21,swsi21)のインジェクションによる誤差電荷をキャンセルすることが可能となる。
次いで、第２フェーズ（Phase2）では第１ステージ（Stage1）はホールド（Hold）モードであり、第１フェーズ（Phase1）でサンプリングされた第１ステージ（Stage1）の信号とサブＤＡ変換器１１ｂ（SubDAC）出力(Vdac1)との差分が増幅されている。
そして、第２ステージ（Stage2）はサンプル（Sample）モードであり第１ステージ（Stage1）の差分増幅信号がサンプリングされた状態となる。
そして、第２ステージ（Stage2）はサンプル（Sample）モードであり第１ステージ（Stage1）の差分増幅信号がサンプリングされた状態となる。
［演算増幅器ＡＭＰ１１の内部端子のリセットの具体例］
次に、演算増幅器の内部端子のリセットの具体例について説明する。
図１４は、演算増幅器ＡＭＰ１１の内部端子のリセットの第１の具体例について説明するための図であって、フォールデッドカスコード型演算増幅器を例として示す図である。
次に、演算増幅器の内部端子のリセットの具体例について説明する。
図１４は、演算増幅器ＡＭＰ１１の内部端子のリセットの第１の具体例について説明するための図であって、フォールデッドカスコード型演算増幅器を例として示す図である。
この演算増幅器ＡＭＰ１１Ａは、差動入力部２３０、および出力部２４０を有する。
差動入力部２３０は、電流源を形成するＰＭＯＳのトランジスタＭＰ Tail、およびソースがトランジスタＭＰ Tailのドレインに接続されたＰＭＯＳの差動トランジスタＭＰ IN LおよびＭＰ IN Rを含んで構成されている。
出力部２４０は、電源ＶＤＤと基準電位ＶＳＳ（たとえば接地ＧＮＤ）との間に直列に接続された、ＰＭＯＳのトランジスタＭＰ Load L、ＭＰ Cas L、ＮＭＯＳのトランジスタＭＮ Cas L、およびＭＮ Load Lを有する。
同様に、出力部２４０は、電源ＶＤＤと基準電位ＶＳＳ（たとえば接地ＧＮＤ）との間に直列に接続された、ＰＭＯＳのトランジスタＭＰ Load R、ＭＰ Cas R、ＮＭＯＳのトランジスタＭＮ Cas R、およびＭＮ Load Rを有する。
そして、図１４の演算増幅器ＡＭＰ１１Ａは、スイッチｓｗｒ_ｎ１,ｓｗｒ_ｎ２,ｓｗｒ_ｎ３を有している。
差動入力部２３０は、電流源を形成するＰＭＯＳのトランジスタＭＰ Tail、およびソースがトランジスタＭＰ Tailのドレインに接続されたＰＭＯＳの差動トランジスタＭＰ IN LおよびＭＰ IN Rを含んで構成されている。
出力部２４０は、電源ＶＤＤと基準電位ＶＳＳ（たとえば接地ＧＮＤ）との間に直列に接続された、ＰＭＯＳのトランジスタＭＰ Load L、ＭＰ Cas L、ＮＭＯＳのトランジスタＭＮ Cas L、およびＭＮ Load Lを有する。
同様に、出力部２４０は、電源ＶＤＤと基準電位ＶＳＳ（たとえば接地ＧＮＤ）との間に直列に接続された、ＰＭＯＳのトランジスタＭＰ Load R、ＭＰ Cas R、ＮＭＯＳのトランジスタＭＮ Cas R、およびＭＮ Load Rを有する。
そして、図１４の演算増幅器ＡＭＰ１１Ａは、スイッチｓｗｒ_ｎ１,ｓｗｒ_ｎ２,ｓｗｒ_ｎ３を有している。
図１３において、第１フェーズ（Phase1）の終了時に、スイッチｓｗｆｏ１２,ｓｗｓｏ１２のインジェクションの影響により、図１４中のノードＮ１_R,Ｎ１_L,Ｎ２_R,Ｎ２_L,Ｎ３_R,Ｎ３_Lの電圧が乱される。
このうち、差動入力部２３０のノードＮ１_R,Ｎ１_Lの電圧の乱れは、トランジスタＭＰ_IN_L,ＭＰ_IN_Rの寄生容量を介して直接演算増幅器ＡＭＰ１１の入力ノード(図１３中のＡＩＮ)に伝わり、ホールド（Hold）モード時の電圧精度劣化に直接影響する。
しかし、本実施形態では、リセットモード期間中に図１４のスイッチｓｗｒ_ｎ１,ｓｗｒ_ｎ２,ｓｗｒ_ｎ３を閉じて差動の誤差電荷Ｑｅをキャンセルする。
これにより、図１３中の寄生容量Ｃｐ１２,Ｃｐ１３の誤差電荷は無くなり、ホールド（Hold）モード時に高精度出力電圧を得ることが可能となる。
このうち、差動入力部２３０のノードＮ１_R,Ｎ１_Lの電圧の乱れは、トランジスタＭＰ_IN_L,ＭＰ_IN_Rの寄生容量を介して直接演算増幅器ＡＭＰ１１の入力ノード(図１３中のＡＩＮ)に伝わり、ホールド（Hold）モード時の電圧精度劣化に直接影響する。
しかし、本実施形態では、リセットモード期間中に図１４のスイッチｓｗｒ_ｎ１,ｓｗｒ_ｎ２,ｓｗｒ_ｎ３を閉じて差動の誤差電荷Ｑｅをキャンセルする。
これにより、図１３中の寄生容量Ｃｐ１２,Ｃｐ１３の誤差電荷は無くなり、ホールド（Hold）モード時に高精度出力電圧を得ることが可能となる。
図１５は、演算増幅器の内部端子のリセットの第２の具体例について説明するための図であって、フォールデッドカスコード型２−ステージ（2-Stage）演算増幅器を例として示す図である。
図１５の演算増幅器ＡＭＰ１１Ｂは、図１４の演算増幅器ＡＭＰ１１Ａのさらに差動出力部２５０が配置されている。
差動出力部２５０は、電流源を形成するＮＭＯＳのトランジスタＭＮ２ Tail、およびソースがトランジスタＭＮ２ Tailのドレインに接続されたＮＭＯＳの差動トランジスタＭＮ２ IN LおよびＭＮ２ IN Rを含んで構成されている。
さらに、差動出力部２５０は、ＰＭＯＳの負荷トランジスタＭＰ２ Load LおよびＭＰ２ Load Rを含んで構成されている。
なお、図１５では図面の簡単のために位相補償容量は省略してある。
差動出力部２５０は、電流源を形成するＮＭＯＳのトランジスタＭＮ２ Tail、およびソースがトランジスタＭＮ２ Tailのドレインに接続されたＮＭＯＳの差動トランジスタＭＮ２ IN LおよびＭＮ２ IN Rを含んで構成されている。
さらに、差動出力部２５０は、ＰＭＯＳの負荷トランジスタＭＰ２ Load LおよびＭＰ２ Load Rを含んで構成されている。
なお、図１５では図面の簡単のために位相補償容量は省略してある。
2-Stage演算増幅器ＡＭＰ１１Ｂの場合、スイッチのインジェクションにより位相補償容量を介して演算増幅器の内部ノード電圧が乱されることが多い。
また、通常位相補償容量は図１５中のノードＮ４_L,Ｎ４_RとＮ３_L,Ｎ３_R間に挿入されるが、高性能化のためにノードＮ４_L,Ｎ４_RとＮ１_L,Ｎ１_R間に挿入される場合もある。
ノードＮ４_L,Ｎ４_RとＮ１_L,Ｎ１_R間に位相補償容量が挿入された場合、ノードＮ１_L,Ｎ１_Rの端子電圧はスイッチングにより最も乱され、したがってホールド（Hold）モード時の電圧精度劣化が激しくなる。
これを防ぐために、図１５に示すようにスイッチｓｗｒ_ｎ１,ｓｗｒ_ｎ２,ｓｗｒ_ｎ３,ｓｗｒ_ｎ４を用いて誤差電荷Ｑｅをリセットする。
また、通常位相補償容量は図１５中のノードＮ４_L,Ｎ４_RとＮ３_L,Ｎ３_R間に挿入されるが、高性能化のためにノードＮ４_L,Ｎ４_RとＮ１_L,Ｎ１_R間に挿入される場合もある。
ノードＮ４_L,Ｎ４_RとＮ１_L,Ｎ１_R間に位相補償容量が挿入された場合、ノードＮ１_L,Ｎ１_Rの端子電圧はスイッチングにより最も乱され、したがってホールド（Hold）モード時の電圧精度劣化が激しくなる。
これを防ぐために、図１５に示すようにスイッチｓｗｒ_ｎ１,ｓｗｒ_ｎ２,ｓｗｒ_ｎ３,ｓｗｒ_ｎ４を用いて誤差電荷Ｑｅをリセットする。
図１６は、演算増幅器の内部端子のリセットの第２の具体例について説明するための図であって、フォールデッドカスコード型にゲインブースト回路を用いた演算増幅器の例を示す図である。
ゲインブースト回路ＧＢＴ１、ＧＢＴ２を用いた場合、図１６中のノードＮ４_L,Ｎ４_RとＮ５_L,Ｎ５_R間にスイッチｓｗｒ_ｎ４,ｓｗｒ_ｎ５を追加する。このことにより、ノードＮ１_L,Ｎ１_Rが高速にリセットすることが可能となり、ホールド（Hold）モード時の電圧精度が改善する。
なお、図１４、図１５、図１６では、Ｐ型トランジスタ入力で、フォールデッドカスコード型構成の演算増幅器例を示したが、Ｎ型トランジスタ入力やテレスコピック型演算増幅器の構成にも適用可能である。
＜２．第２の実施形態＞
図１７は、本発明の第２の実施形態に係るパイプライン型ＡＤ変換器のブロック図である。
図１７は、本発明の第２の実施形態に係るパイプライン型ＡＤ変換器のブロック図である。
第２の実施形態に係るパイプライン型ＡＤ変換器１００Ａは、２チャネル間でのアンプシェア構成を用いたパイプライン型ＡＤ変換器として構成されている。
アンプシェア構成は、基本的に第１の実施形態に係るパイプライン型ＡＤ変換器１００と同様である。
したがって、ここではその説明は省略する。
アンプシェア構成は、基本的に第１の実施形態に係るパイプライン型ＡＤ変換器１００と同様である。
したがって、ここではその説明は省略する。
このように、２チャネル間でのアンプシェア構成に本発明を適用すれば、チャネル間のアイソレーション（Isolation）特性を飛躍的に高めることができる。
以上説明したように、本実施形態に係るパイプライン型ＡＤ変換器によれば、以下の効果を得ることができる。
高精度を保ちつつ演算増幅器をシェア可能となるため、パイプライン型ＡＤ変換器の小型化を実現できる。
高精度を保ちつつ演算増幅器シェア可能となるため、パイプライン型ＡＤ変換器の低消費電力化を実現できる。
先行技術のリセットに比べ、演算増幅器内部をリセットすることにより、高速に誤差電荷をキャンセル可能となり、演算増幅器をシェアするパイプライン型ＡＤ変換器の高速化を実現できる。
演算増幅器の内部ノードを一度リセットするため、演算増幅器の内部ノードから演算増幅器の入力への寄生容量に対する精度への影響が激減し、設計期間、検証期間が短くなる。
演算増幅器の内部ノードを一度リセットするため、インジェクションの大きいサイズの大きなスイッチを使用可能となることから、演算増幅器をシェアするパイプライン型ＡＤ変換器の高速化が実現できる。
高精度を保ちつつ演算増幅器をシェア可能となるため、パイプライン型ＡＤ変換器の小型化を実現できる。
高精度を保ちつつ演算増幅器シェア可能となるため、パイプライン型ＡＤ変換器の低消費電力化を実現できる。
先行技術のリセットに比べ、演算増幅器内部をリセットすることにより、高速に誤差電荷をキャンセル可能となり、演算増幅器をシェアするパイプライン型ＡＤ変換器の高速化を実現できる。
演算増幅器の内部ノードを一度リセットするため、演算増幅器の内部ノードから演算増幅器の入力への寄生容量に対する精度への影響が激減し、設計期間、検証期間が短くなる。
演算増幅器の内部ノードを一度リセットするため、インジェクションの大きいサイズの大きなスイッチを使用可能となることから、演算増幅器をシェアするパイプライン型ＡＤ変換器の高速化が実現できる。
次に、上記した本実施形態に係るパイプライン型ＡＤ変換器を採用した信号処理システムの一例としてカメラ信号処理システムの構成例について第３の実施形態として説明する。
＜３．第３の実施形態＞
図１８は、本実施形態に係るパイプライン型ＡＤ変換器を採用したカメラシステムである信号処理システムの構成例を示す図である。
図１８は、本実施形態に係るパイプライン型ＡＤ変換器を採用したカメラシステムである信号処理システムの構成例を示す図である。
図１８のカメラシステム３００は、ＣＣＤ等の固体撮像素子３０１、バッファ３０２、容量３０３、相関２重サンプリング回路（ＣＤＳ）３０４、パイプライン型ＡＤ変換器（ＡＤＣ）１００，１００Ａ、およびモード選択回路３０５を有する。
図１８のカメラシステム３００は、たとえばモード選択回路３０５に高画質に撮像するモード（高ＳＮモード）か構図決め用の粗い画像を出力するモードか（低ＳＮモード）を切り替えるモード切替信号ＳＭＯＤを入力する。
これにより、ＡＤ変換器１００を制御するbit選択信号Ｓ３０５を変更する。これにより、有効ビット数Ｍｉが所望の値に設定される。もちろん、ビット数固定のＡＤ変換器１００として適用することも可能である。
これにより、構図を決める際には電力の消費を低減することが可能となる。
これにより、ＡＤ変換器１００を制御するbit選択信号Ｓ３０５を変更する。これにより、有効ビット数Ｍｉが所望の値に設定される。もちろん、ビット数固定のＡＤ変換器１００として適用することも可能である。
これにより、構図を決める際には電力の消費を低減することが可能となる。
１００，１００Ａ・・・パイプライン型ＡＤ変換器、１１０−１〜１１０−ｎ・・・残差演算ステージ、１１１・・・サブＡＤ変換器、１１２・・・サブＤＡ変換器、１１３・・・減算器、１１４・・・演算増幅器（ゲインアンプ）、１２０・・・誤り訂正回路（ＥＣＣ）、２００・・・アンプシェア回路、２１０，２２０・・・スイッチドキャパシタ回路、ＡＭＰ１１、ＡＭＰ１１Ａ，ＡＭＰ１１Ｂ，ＡＭＰ１１Ｃ・・・演算増幅器、ｓｗｒ１，ｓｗｒ２，ｓｗｒ３・・・リセット用スイッチ、３００・・・信号処理システム。
Claims (12)
- 複数の容量と複数のスイッチを含む複数のスイッチドキャパシタ回路と、
上記複数のスイッチドキャパシタ回路で共有される演算増幅器と、を有し、
上記複数のスイッチドキャパシタ回路は、
上記演算増幅器の入力および出力と切り離すように上記複数のスイッチが制御されて上記複数の容量で第１のアナログ信号をサンプリングするサンプルモードと、
サンプリングした容量を上記演算増幅器の入力および出力と選択的に接続するように上記複数のスイッチが制御されて、上記演算増幅器の上記サンプルモードでサンプリングした信号と第２のアナログ信号との差分を２N(Nは1以上の整数)倍に増幅するホールドモードと、が相補的に設定され、
上記サンプルモード時に上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするリセット用スイッチを有する
スイッチドキャパシタ増幅回路。 - 上記リセット用スイッチは、
上記サンプルモードとホールドモードの移行期間に導通状態に制御されて、上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットする
請求項１記載のスイッチドキャパシタ増幅回路。 - 上記演算増幅器は、
差動構成の回路を含み、当該差動の相補的なノード間を制御信号に応じてシャントするスイッチを有する
請求項１または２記載のスイッチドキャパシタ増幅回路。 - 複数のスイッチドキャパシタ回路が縦続接続されており、隣接するスイッチドキャパシタ回路間にて演算増幅器を共有する
請求項１から３のいずれか一に記載のスイッチドキャパシタ増幅回路。 - 複数の縦横接続されたスイッチドキャパシタ回路が並列に配置されており、隣接に配置された縦横接続のスイッチドキャパシタ回路間にて演算増幅器を共有する
請求項１から３のいずれか一に記載のスイッチドキャパシタ増幅回路。 - 複数の残差演算ステージを有し、
互いに隣接する上記残差演算ステージの各々は、
複数の容量と複数のスイッチを含むスイッチドキャパシタ回路と、
上記隣接するステージの各スイッチドキャパシタ回路間で共有される演算増幅器と、を有し、
上記隣接するステージの各スイッチドキャパシタ回路は、
上記演算増幅器の入力および出力と切り離すように上記複数のスイッチが制御されて上記複数の容量で第１のアナログ信号をサンプリングするサンプルモードと、
サンプリングした容量を上記演算増幅器の入力および出力と選択的に接続するように上記複数のスイッチが制御されて、上記演算増幅器の上記サンプルモードでサンプリングした信号と第２のアナログ信号との差分を２N(Nは1以上の整数)倍に増幅するホールドモードと、が相補的に設定され、
上記サンプルモード時に上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするリセット用スイッチを有する
パイプライン型ＡＤ変換器。 - 上記リセット用スイッチは、
上記サンプルモードとホールドモードの移行期間に導通状態に制御されて、上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットする
請求項６記載のパイプライン型ＡＤ変換器。 - 上記演算増幅器は、
差動構成の回路を含み、当該差動の相補的なノード間を制御信号に応じてシャントするスイッチを有する
請求項６または７記載のパイプライン型ＡＤ変換器。 - 複数のスイッチドキャパシタ回路が縦続接続されており、隣接するスイッチドキャパシタ回路間にて演算増幅器を共有する
請求項６から８のいずれか一に記載のパイプライン型ＡＤ増幅器。 - 複数の縦横接続されたスイッチドキャパシタ回路が並列に配置されており、隣接に配置された縦横接続のスイッチドキャパシタ回路間にて演算増幅器を共有する
請求項６から９のいずれか一に記載のパイプライン型ＡＤ変換器。 - 上記残差演算ステージの各々は、
入力信である第１のアナログ信号からデジタル信号にＡＤ変換するＡＤ変換器と、
上記ＡＤ変換器によるデジタル信号を上記第２のアナログ信号に変換するＤＡ変換器と、を含む
請求項６から１０のいずれか一に記載のパイプライン型ＡＤ変換器。 - アナログ信号処理系からのアナログ信号をデジタル信号に変換するパイプライン型ＡＤ変換器を有し、
上記パイプライン型ＡＤ変換器は、
複数の残差演算ステージを有し、
互いに隣接する上記残差演算ステージの各々は、
複数の容量と複数のスイッチを含むスイッチドキャパシタ回路と、
上記隣接するステージの各スイッチドキャパシタ回路間で共有される演算増幅器と、を有し、
上記隣接するステージの各スイッチドキャパシタ回路は、
上記演算増幅器の入力および出力と切り離すように上記複数のスイッチが制御されて上記複数の容量で第１のアナログ信号をサンプリングするサンプルモードと、
サンプリングした容量を上記演算増幅器の入力および出力と選択的に接続するように上記複数のスイッチが制御されて、上記演算増幅器の上記サンプルモードでサンプリングした信号と第２のアナログ信号との差分を２N(Nは1以上の整数)倍に増幅するホールドモードと、が相補的に設定され、
上記サンプルモード時に上記演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするリセット用スイッチを有する
信号処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010155119A JP2012019346A (ja) | 2010-07-07 | 2010-07-07 | スイッチドキャパシタ増幅回路、パイプライン型ａｄ変換器、および信号処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2010155119A JP2012019346A (ja) | 2010-07-07 | 2010-07-07 | スイッチドキャパシタ増幅回路、パイプライン型ａｄ変換器、および信号処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012019346A true JP2012019346A (ja) | 2012-01-26 |
Family
ID=45604261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010155119A Pending JP2012019346A (ja) | 2010-07-07 | 2010-07-07 | スイッチドキャパシタ増幅回路、パイプライン型ａｄ変換器、および信号処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2012019346A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015174166A1 (ja) * | 2014-05-15 | 2015-11-19 | 株式会社 東芝 | 増幅回路、アナログ／ディジタル変換回路および電圧／時間変換器 |
| JPWO2015004829A1 (ja) * | 2013-07-11 | 2017-03-02 | 株式会社ソシオネクスト | 電流型ｄ／ａ変換器、デルタシグマ変調器および通信装置 |
| CN110784219A (zh) * | 2019-11-29 | 2020-02-11 | 江苏波瑞电气有限公司 | 一种基于电力载波通信芯片adc的结构 |
-
2010
- 2010-07-07 JP JP2010155119A patent/JP2012019346A/ja active Pending
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