CN110784219A - 一种基于电力载波通信芯片adc的结构 - Google Patents

Abstract

本发明公开了一种基于电力载波通信芯片ADC的结构。该ADC结构具有三级或三级以上的子电路。流水线Stage1包含一个Sub‑adc、Sub‑dac和余量放大器RA电路。流水线Stage1的跟随相位只占整个采样周期的一小部分，三分支二的时间被用于余量放大器的输出建立。流水线Stage2除了包含上述流水线Stage1的子电路外，还包括两个信号通路chA、chB。在固定的采样率下，通过增加流水线Stage1余量放大器的建立时间，来降低运放单位带宽增益积要求，从而减小流水线Stage1的运放的功耗。最终实现ADC的低功耗设计。

Description

一种基于电力载波通信芯片ADC的结构

技术领域

本发明涉及半导体集成电路技术领域，特别涉及模数转换器的电路结构。

背景技术

在过去的几十年中，集成电路技术得到了迅猛的发展。特别是以通讯为首的电子***，向着高速率、高性能、高集成度、低成本的方向不断向前发展。这就对***中的各个模块提出了更高的要求。如模数转换器。***要求提高模数转换器的采样速率、量化精度等要求的同时，也希望提高模数转换器的转换效率，降低其功耗。

随着采样速率的提高，流水线模数转换器的MDAC的建立时间变短。对于传统的流水线电路结构，只能通过增加运算放大器的功耗来提高带宽，提高MDAC的建立速度。然而，在同一工艺条件不变的前提下，通过增加功耗并不能有效地提高高速运算放大器的带宽。而且，在增加运算放大器的带宽的同时，会降低其直流增益，降低MDAC的有效建立精度。

虽然通过增加奇数级流水线的余量放大时间，可以降低奇数级流水线的运算放大器的带宽要求，降低电路的设计难度。但是偶数级流水线的余量放大时间被压缩，增加了偶数级电路的设计难度。这种方法并没有完全解决流水线模数转换器采样速率和MDAC建立时间之间的矛盾。

随着采样速率的提高，流水线模数转换器的MDAC的建立时间变短。对于传统的流水线电路结构，只能通过增加运算放大器的功耗来提高带宽，提高MDAC的建立速度。然而，在同一工艺条件不变的前提下，通过增加功耗并不能有效地提高高速运算放大器的带宽。而且，在增加运算放大器的带宽的同时，会降低其直流增益，降低MDAC的有效建立精度。

虽然通过增加奇数级流水线的余量放大时间，可以降低奇数级流水线的运算放大器的带宽要求，降低电路的设计难度。但是偶数级流水线的余量放大时间被压缩，增加了偶数级电路的设计难度。这种方法并没有完全解决流水线模数转换器采样速率和MDAC建立时间之间的矛盾。

发明内容

为解决上述现有的缺点，本发明所要解决的技术问题是提供一种流水线模数转换器电路，可以在不降低转换速率的前提下增加余量放大器的建立时间。

为达成以上所述的目的，本发明的应用于高速模数转换器的低功耗片内参考电压驱动电路采取如下技术方案：

一种基于电力载波通信芯片ADC的结构，包含流水线Stage1、流水线Stage2、流水线Backend；其特征在于：流水线Stage1的余量放大相位占据了至少三分之二的量化周期，降低对运算放大器的增益带宽积的要求；流水线Stage2的增加了一个信号通路，利用时间交织的方法采样流水线Stage1的输出；流水线Backend包含一级或多级流水线ADC。

所述的流水线Stage1包含一个Sub-adc、一个Sub-dac、一个余量放大器RA；所述流水线Stage1的工作状态主要在输入跟随track、余量放大amp这两个相位之间切换；余量放大amp的时间占据了三分之二的采样周期；ADC的输入时钟频率两倍于ADC的采样率，通过分频得到一个占空比为75%的时钟信号；所述的流水线Stage1将每一个采样周期中的75%时间用于余量放大，25%时间用于输入跟随track。

所述产生流水线Stage1时钟的方法为：ADC的输入时钟Clkin经过2分频后产生ADC的采样时钟SamClk；当Clkin为低电平，SamClk为高电平时，流水线Stage1处于输入跟随相位； SamClk的下降沿是流水线Stage1的采样沿；当SamClk为低电平或者Clkin、SamClk同时为高电平时，流水线Stage1处于余量放大相位。

所述的流水线Stage2包含一个Sub-adc、一个Sub-dac、一个余量放大器RA和信号通道chA、信号通道chB；所述流水线Stage2包含的信号通道chA与信号通道chB，每个通道都要在输入跟随track、余量放大amp和等待waiting这三个状态之间来回切换；当信号通道chA与信号通道chB不能同时工作在输入跟随状态；当信号通道chA与信号通道chB也不能同时工作在余量放大状态；信号通道chA、信号通道chB的输入跟随状态时长为流水线Stage1余量放大的时长；信号通道chA、信号通道chB的余量放大时长为半个ADC采样周期；信号通道chA、信号通道chB的其它时间均处于等待状态；虽然通道chA、信号通道chB的采样速率只有流水线Stage1的一半；但是流水线Stage2只有一个Sub-adc，工作在ADC的采样频率下，并且在流水线Stage1的余量放大相位结束前量化流水线Stage1的输出，流水线Stage2的输出数据频率和流水线Stage1一样。

所述的流水线Backend包含了一级或者多级流水线ADC；流水线Backend的输入为流水线Stage2的输出；流水线Backend的输入跟随状态和余量放大状态各占半个采样周期。

采用如上技术方案的本发明，具有如下有益效果：

本发明在固定的采样率下，通过增加流水线Stage1余量放大器的建立时间，来降低运放单位带宽增益积要求，从而减小流水线Stage1的运放的功耗。最终实现ADC的低功耗设计。

附图说明

图1(a)为本发明时间交织流水线模数转换器的电路结构图。

图1(b)为本发明时间交织流水线模数转换器的工作相位图。

图2为本发明中流水线Stage1的时钟信号产生电路及其输入输出时钟时序图。

图3(a)为本发明中流水线Stage2的电路结构图。

图3(b)为本发明中流水线Stage2电路的工作时序图。

图4为本发明中流水线Stage1、流水线Stage2、流水线Backend的输入时钟时序图。

具体实施方式

为了进一步说明本发明，下面结合附图进一步进行说明：

下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

本发明的电路结构如图1（a）所示。包含流水线Stage1、流水线Stage2、流水线Backend。图1（b）是本发明模数转换器各级电路的工作相位。

流水线Stage1的电路结构和传统的流水线一样。但是它的余量放大相位占据了大部分的量化周期。这就降低了流水线Stage1的运算放大器的功耗、设计难度。

图2是用于产生流水线Stage1的输入时钟的电路，及其输入输出波形。Clkin是输入时钟信号，频率等于采样速率的2倍。stg1Clkin是流水线Stage1的输入时钟，产生流水线Stage1需要的其它时钟信号。当时钟stg1Clkin为低电平时，流水线Stage1处于输入跟随状态。当时钟stg1Clkin为高电平时，流水线Stage1处于余量放大状态。

图3（a）是流水线Stage2的电路结构。该电路结构比传统的流水线电路多了一个信号通路。图1（a）中，流水线Stage2的信号通路chA，由图3（a）的开关SA1、开关SA2、开关SA3和采样电容CsA组成；流水线Stage2的信号通路chB，由图3（a）的开关SB1、开关SB2、开关SB3和采样电容CsB组成。

图3（b）是流水线Stage2的电路的工作时序。信号Clkin是模数转换器的输入时钟信号。信号stg1Clkin是流水线Stage1的输入时钟。流水线Stage2的信号通路chA、信号通路chB的工作频率只有模数转换器采样率的一半。这个两个信号通路，需要工作在不同的时钟相位，完成对流水线Stage1的输出的采样。时钟信号stg2Clkin为高电平时，信号通路chA工作；stg2Clkin为低电平时，信号通路chB工作。

时钟stg1Clkin为高电平，流水线Stage1处于余量放大相位。当stg2Clkin为高电平时，开关SA1、开关SA2闭合，采样电容CsA跟随流水线Stage1的输出。在时钟stg1Clkin的下降沿到来前，开关SA1断开，信号通路chA的采样结束。流水线Stage2的Sub-adc电路在开关SA1断开的瞬间，量化流水线Stage1的输出。随后断开开关SA2，闭合开关SA3。当开关SA3闭合时，流水线Stage2的运算放大器处于放大状态。电容CsA上的电荷转移到电容Cf上。运算放大器用于余量放大的时间长度和传统的模数转换器一样。即一个Clkin时钟周期，或者是半个模数转换器的周期。余量放大过程结束后，开关SA3断开，开关S4闭合。此时，运算放大器进入复位状态。复位时间长度和余量放大的时间长度相同。

当时钟stg1Clkin为高电平，而stg2Clkin为低电平时。开关SB1、开关SB2闭合，采样电容CsB跟随流水线Stage1的输出。虽然此时流水线Stage2的运算放大器处于放大状态，但是开关SB3断开，可以避免通道chB的信号对运算放大器的干扰。在时钟stg1Clkin的下降沿到来前，开关SB1断开，信号通路chB的采样结束。流水线Stage2的Sub-adc电路在开关SB1断开的瞬间，量化流水线Stage1的输出。随后断开开关SB2，闭合开关SB3。当开关SB3闭合时，流水线Stage2的运算放大器处于放大状态。电容CsB上的电荷转移到电容Cf上。余量放大过程结束后，开关SB3断开，开关S4闭合。此时，运算放大器进入复位状态。

在本发明中，流水线Stage2的运算放大器工作在放大和复位状态的时间长度和传统的流水线电路一样。流水线Backend可以采用传统的流水线电路。图4是流水线Stage1、流水线Stage2、流水线Backend的输入时钟。当时钟backendClkin为低电平时，跟随流水线Stage2的输出；当时钟backendClkin为高电平时，流水线Backend对余量进行放大。

在本发明的流水线模数转换器中，合并各级流水线只包含一个Sub-adc电路。直接采用传统的流水线模数转换器的数据合并方法。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (5)

1.一种基于电力载波通信芯片ADC的结构，包含流水线Stage1、流水线Stage2、流水线Backend；其特征在于：流水线Stage1的余量放大相位占据至少三分之二的量化周期，降低对运算放大器的增益带宽积的要求；流水线Stage2的增加了一个信号通路，利用时间交织的方法采样流水线Stage1的输出；流水线Backend包含一级或多级流水线ADC。

2.根据权利要求1所述的一种基于电力载波通信芯片ADC的结构，其特征在于：所述的流水线Stage1包含一个Sub-adc、一个Sub-dac、一个余量放大器RA；所述流水线Stage1的工作状态主要在输入跟随track、余量放大amp这两个相位之间切换；余量放大amp的时间占据了超过三分之二的采样周期；ADC的输入时钟频率两倍于ADC的采样率，通过分频得到一个占空比为75%的时钟信号；所述的流水线Stage1将每一个采样周期中的75%时间用于余量放大，25%时间用于输入跟随track。

3.根据权利要求1所述的一种基于电力载波通信芯片ADC的结构，其特征在于：所述产生流水线Stage1时钟的方法为：ADC的输入时钟Clkin经过2分频后产生ADC的采样时钟SamClk；当Clkin为低电平，SamClk为高电平时，流水线Stage1处于输入跟随相位； SamClk的下降沿是流水线Stage1的采样沿；当SamClk为低电平或者Clkin、SamClk同时为高电平时，流水线Stage1处于余量放大相位。

4.根据权利要求1所述的一种基于电力载波通信芯片ADC的结构，其特征在于：所述的流水线Stage2包含一个Sub-adc、一个Sub-dac、一个余量放大器RA和信号通道chA、信号通道chB；所述流水线Stage2包含的信号通道chA与信号通道chB，每个通道都要在输入跟随track、余量放大amp和等待waiting这三个状态之间来回切换；当信号通道chA与信号通道chB不能同时工作在输入跟随状态，且当信号通道chA与信号通道chB也不能同时工作在余量放大状态时，信号通道chA、信号通道chB的输入跟随状态时长为流水线Stage1余量放大的时长；信号通道chA、信号通道chB的余量放大时长为半个ADC采样周期；信号通道chA、信号通道chB的其它时间均处于等待状态；虽然信号通道chA、信号通道chB的采样速率只有流水线Stage1的一半；但是流水线Stage2只有一个Sub-adc，工作在ADC的采样频率下，并且在流水线Stage1的余量放大相位结束前量化流水线Stage1的输出，流水线Stage2的输出数据频率和流水线Stage1一样。

5.根据权利要求1所述的一种基于电力载波通信芯片ADC的结构，其特征在于：所述的流水线Backend包含了一级或者多级流水线ADC；流水线Backend的输入为流水线Stage2的输出；流水线Backend的输入跟随状态和余量放大状态各占半个采样周期。

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