JP2011503850A5 - - Google Patents

Claims (17)

1. 基板上に位置し、論理ゲート及び／又は揮発性メモリと関連するトランジスタデバイス用のゲートとして使用される材料から成る浮遊ゲートと、
   ソース領域と、
   ドレイン領域と、
   前記ソース領域と前記ドレイン領域とを結合するｎ型チャネルと
   を備え、
   前記ドレイン領域は、前記ドレイン領域に印加されるデバイス用プログラム供給電圧を、前記浮遊ゲートと前記ドレイン領域との間にある容量結合によって前記浮遊ゲートに付与できるように前記ゲートの大部分に重なる、基板上に位置するプログラマブル不揮発性デバイス。
2. 前記プログラム供給電圧は５ボルトより大きい、請求項１に記載のプログラマブルデバイス。
3. 前記浮遊ゲートは消去可能である、請求項１に記載のプログラマブルデバイス。
4. 前記デバイスは再プログラムできる、請求項３に記載のプログラマブルデバイス。
5. 前記浮遊ゲートは前記ソース領域に印加される消去電圧によって消去可能である、請求項３に記載のプログラマブルデバイス。
6. 前記浮遊ゲートの状態は前記ドレインに適用された読み取り信号によって決定できる、請求項１に記載のプログラマブルデバイス。
7. 前記読み取り信号は約1ボルト未満である、請求項１に記載のプログラマブルデバイス。
8. 前記デバイスは、集積回路において別個の各論理回路及び／又は各メモリ回路に組み込まれたプログラム可能なアレイの一部である、請求項１に記載のプログラマブルデバイス。
9. 前記デバイスは、データ暗号化回路、リファレンス調整（reference trimming）回路、製造ＩＤ、及び／又はセキュリティＩＤのうちの一つと関連する、請求項８に記載のプログラマブルデバイス。
10. 前記容量結合は前記基板に位置する第１トレンチで行われる、請求項１に記載のプログラマブルデバイス。
11. 前記基板にある一組の第２トレンチは組込み型ＤＲＡＭとして使用される、請求項１０に記載のプログラマブルデバイス。
12. 一対のラッチの配列に結合された第２プログラマブルデバイスをさらに有し、データやその補数が前記一対のラッチに保存される、請求項１１に記載のプログラマブルデバイス。
13. 電荷蓄積位置としての機能を果たす各不純物を有し、基板上に位置する他の各非プログラマブルデバイス用の絶縁層として利用される材料から成る浮遊ゲートと、
    ソース領域と、
    ドレイン領域と、
    前記ソース領域と前記ドレイン領域とを結合させるｎ型チャネルと
    を備え、
    前記ドレイン領域は、前記ドレイン領域に印加されるプログラム供給電圧を、前記浮遊ゲートと前記ドレイン領域との間にある容量結合によって前記浮遊ゲートに付与できるように前記ゲートの大部分に重なる、基板上に位置するプログラマブルデバイス。
14. 基板上に位置して論理ゲート及び／又は揮発性メモリと関連するトランジスタデバイス用の相互接続ゲート及び／又は別のゲートが共用する材料から成る浮遊ゲートと、
    ソース領域と、
    前記浮遊ゲートの一部分に重なり、前記浮遊ゲートと前記ドレイン領域との間にある容量結合をもたらすドレイン領域と、
    前記ソース領域と前記ドレイン領域とを結合させるｎ型チャネルと
    を備え、
    前記浮遊ゲートの閾値は、ＯＴＰデバイスにデータを保存するよう各チャネル熱電子によって恒久的に変更できる、基板上に位置するワンタイムプログラマブル（ＯＴＰ）デバイス。
15. 一つ以上の他の追加論理デバイス及び／又は非ＯＴＰメモリデバイスと共にシリコン基板上に組み込まれるワンタイムプログラマブル（ＯＴＰ）メモリデバイスであって、
    ａ．前記ＯＴＰメモリデバイスはｎ型チャネルを有し、
    ｂ．前記ＯＴＰメモリデバイスの任意及びすべての領域と各構造とは、前記追加論理デバイス及び／又は非ＯＴＰメモリデバイスの各構成要素として使用される各対応領域及び構造から単に由来するものであり、
    前記ＯＴＰメモリデバイスは、ソース端子とドレイン端子とを介して、容量結合に使用するプログラム供給電圧を浮遊ゲートにプログラム可能にすることを特徴とするメモリデバイス。
16. シリコン基板上にゲート、ｎ型不純物ソース、及びｎ型不純物ドレインを有するプログラマブルメモリデバイスであって、
    ｎ型チャネルを備え、
    前記ｎ型不純物ドレインは、前記ｎ型不純物ドレインに印加されるプログラム供給電圧を、前記ｎ型不純物ドレインと前記ゲートとの間にある容量結合によって前記ゲートに付与できるように前記ゲートの大部分に重なり、
    前記ゲートは、前記デバイスが前記プログラム供給電圧によって前記ゲート上に蓄積された電荷量によって画定されるプログラム状態にあるように浮遊ゲートとしての機能に適応し、
    さらに、前記浮遊ゲート上の前記電荷は、前記デバイスが再プログラム可能となるように消去できる、プログラマブルメモリデバイス。
17. シリコン基板上にゲート、ｎ型不純物ソース、及びｎ型不純物ドレインを有するワンタイムプログラマブル（ＯＴＰ）メモリデバイスであって、
    ｎ型チャネルを備え、
    前記ｎ型不純物ドレインは、前記ｎ型不純物ドレインに印加される電圧を、前記ｎ型不純物ドレインと前記ゲートとの間にある容量結合によって前記ゲートに付与できるように前記ゲートの大部分に重なり、
    前記ゲートは、ＯＴＰデバイスが前記ゲートの荷電状態によって画定されるプログラム状態にあるように構成される、メモリデバイス。